JPH10163346A - 半導体メモリのパワーライン配線構造 - Google Patents
半導体メモリのパワーライン配線構造Info
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- JPH10163346A JPH10163346A JP9328984A JP32898497A JPH10163346A JP H10163346 A JPH10163346 A JP H10163346A JP 9328984 A JP9328984 A JP 9328984A JP 32898497 A JP32898497 A JP 32898497A JP H10163346 A JPH10163346 A JP H10163346A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Abstract
(57)【要約】
【課題】パワーラインの配線構造を改善してＳらなる高
集積・高速化を実現する。 【解決手段】行方向へ延設されたメモリセルのゲート層
へストラッピング領域５０１で接続されるワードライン
ＷＬを有する半導体メモリにおいて、ワードラインの終
端をセルアレイ領域３０３の途中に設けるとともに該セ
ルアレイ領域中のワードラインのない部分にワードライ
ンと同層のパワーライン１００，１１０を列方向へ設け
たパワーライン配線構造とする。従来では周辺領域にあ
ったパワーラインがメモリセルアレイ領域中に配線され
るので、その分、メモリセルを多くして容量を増やした
り、あるいはチップサイズを縮小させることができる。
集積・高速化を実現する。 【解決手段】行方向へ延設されたメモリセルのゲート層
へストラッピング領域５０１で接続されるワードライン
ＷＬを有する半導体メモリにおいて、ワードラインの終
端をセルアレイ領域３０３の途中に設けるとともに該セ
ルアレイ領域中のワードラインのない部分にワードライ
ンと同層のパワーライン１００，１１０を列方向へ設け
たパワーライン配線構造とする。従来では周辺領域にあ
ったパワーラインがメモリセルアレイ領域中に配線され
るので、その分、メモリセルを多くして容量を増やした
り、あるいはチップサイズを縮小させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、ＳＲＡＭに有効なパワーライン（電源線）
の配線構造に関する。
係り、特に、ＳＲＡＭに有効なパワーライン（電源線）
の配線構造に関する。
【０００２】
【従来の技術】半導体メモリのさらなる高集積・高速化
のためには、内部回路の構成のみならずパワーラインや
信号ラインなど配線設計も重要となってくる。すなわち
たとえば、２層配線の方が１層配線のものより高集積・
高速化に有利である。したがって、メタル層で形成され
るチップのパワーライン（又は信号ライン）の配線方法
によってもチップサイズは影響を受ける。
のためには、内部回路の構成のみならずパワーラインや
信号ラインなど配線設計も重要となってくる。すなわち
たとえば、２層配線の方が１層配線のものより高集積・
高速化に有利である。したがって、メタル層で形成され
るチップのパワーライン（又は信号ライン）の配線方法
によってもチップサイズは影響を受ける。
【０００３】最近のＳＲＡＭにおけるメモリセルとその
パワーラインの関係を図３の概略平面図に示す。この図
３の配線構造を容易に理解できるように、メモリセルの
構成とそのチップ上の平面配置を図１及び図２に示し説
明する。
パワーラインの関係を図３の概略平面図に示す。この図
３の配線構造を容易に理解できるように、メモリセルの
構成とそのチップ上の平面配置を図１及び図２に示し説
明する。
【０００４】図１のように、メモリセルＭＣ１は、ポリ
シリコンなどからなる高抵抗の負荷素子Ｒ１，Ｒ２と、
Ｎチャネルの駆動ＭＯＳトランジスタＱ３，Ｑ４と、Ｎ
チャネルの伝達ＭＯＳトランジスタＱ１，Ｑ２と、から
構成される。その負荷素子Ｒ１，Ｒ２から電源電圧が印
加され、駆動トランジスタＱ３，Ｑ４のドレイン端子へ
提供される。この駆動トランジスタＱ３，Ｑ４のソース
端子は接地され、駆動トランジスタＱ３のゲート端子は
負荷素子Ｒ２及び駆動トランジスタＱ４の接続ノードＮ
２へ、一方、駆動トランジスタＱ４のゲート端子は負荷
素子Ｒ１及び駆動トランジスタＱ３の接続ノードＮ１へ
接続される。伝達トランジスタＱ１はビットラインＢＬ
とノードＮ１との間に、また伝達トランジスタＱ２は相
補ビットラインバーＢＬとノードＮ２との間にチャネル
接続され、そして、その各ゲート端子はワードラインＷ
Ｌに接続される。
シリコンなどからなる高抵抗の負荷素子Ｒ１，Ｒ２と、
Ｎチャネルの駆動ＭＯＳトランジスタＱ３，Ｑ４と、Ｎ
チャネルの伝達ＭＯＳトランジスタＱ１，Ｑ２と、から
構成される。その負荷素子Ｒ１，Ｒ２から電源電圧が印
加され、駆動トランジスタＱ３，Ｑ４のドレイン端子へ
提供される。この駆動トランジスタＱ３，Ｑ４のソース
端子は接地され、駆動トランジスタＱ３のゲート端子は
負荷素子Ｒ２及び駆動トランジスタＱ４の接続ノードＮ
２へ、一方、駆動トランジスタＱ４のゲート端子は負荷
素子Ｒ１及び駆動トランジスタＱ３の接続ノードＮ１へ
接続される。伝達トランジスタＱ１はビットラインＢＬ
とノードＮ１との間に、また伝達トランジスタＱ２は相
補ビットラインバーＢＬとノードＮ２との間にチャネル
接続され、そして、その各ゲート端子はワードラインＷ
Ｌに接続される。
【０００５】メモリセルＭＣ１はラッチ形態を有し、し
たがってノードＮ１とノードＮ２には相補的な電圧が発
生する。そして、ローデコーダに従うワードラインドラ
イバから読出電圧がワードラインＷＬに印加されて伝達
トランジスタＱ１，Ｑ２がオンすると、ノードＮ１，Ｎ
２の相補電圧によるデータがビットラインＢＬ，バーＢ
Ｌへ伝達される。
たがってノードＮ１とノードＮ２には相補的な電圧が発
生する。そして、ローデコーダに従うワードラインドラ
イバから読出電圧がワードラインＷＬに印加されて伝達
トランジスタＱ１，Ｑ２がオンすると、ノードＮ１，Ｎ
２の相補電圧によるデータがビットラインＢＬ，バーＢ
Ｌへ伝達される。
【０００６】このように、図１のセル構造は高抵抗負荷
素子と４つのトランジスタとからなる４トランジスタタ
イプのスタティックメモリセルで、１２８Ｋ×８のスロ
ーＳＲＡＭに多用されている。
素子と４つのトランジスタとからなる４トランジスタタ
イプのスタティックメモリセルで、１２８Ｋ×８のスロ
ーＳＲＡＭに多用されている。
【０００７】図２には、図１のトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４の配置を示してある。メモリセルアレイ
イ領域内に位置するこれらトランジスタは、シリコン基
板上の活性領域（アクティブ領域）１０で図２の点Ｃに
対して対称配置される。一点鎖線で囲み斜線で示した活
性領域１０の上部には、所定部分にポリシリコンのゲー
ト層１２が形成される。各トランジスタに対応させて４
部分にパターニングされたゲートポリ層１２は点線で示
されている。活性領域１０中の領域１０−Ｎ１にノード
Ｎ１が形成され、この部分に、伝達トランジスタＱ１の
ドレイン端子Ｑ１ｄ及び駆動トランジスタＱ３のドレイ
ン端子Ｑ３ｄが形成される。また、活性領域１０中の領
域１０−Ｎ２にノードＮ２が形成され、この部分に、伝
達トランジスタＱ２のドレイン端子及び駆動トランジス
タＱ３のドレイン端子が形成される。
２，Ｑ３，Ｑ４の配置を示してある。メモリセルアレイ
イ領域内に位置するこれらトランジスタは、シリコン基
板上の活性領域（アクティブ領域）１０で図２の点Ｃに
対して対称配置される。一点鎖線で囲み斜線で示した活
性領域１０の上部には、所定部分にポリシリコンのゲー
ト層１２が形成される。各トランジスタに対応させて４
部分にパターニングされたゲートポリ層１２は点線で示
されている。活性領域１０中の領域１０−Ｎ１にノード
Ｎ１が形成され、この部分に、伝達トランジスタＱ１の
ドレイン端子Ｑ１ｄ及び駆動トランジスタＱ３のドレイ
ン端子Ｑ３ｄが形成される。また、活性領域１０中の領
域１０−Ｎ２にノードＮ２が形成され、この部分に、伝
達トランジスタＱ２のドレイン端子及び駆動トランジス
タＱ３のドレイン端子が形成される。
【０００８】ビットラインＢＬは、伝達トランジスタＱ
１のゲート層１２の上部で第１メタル層として配線さ
れ、相補ビットラインバーＢＬは、伝達トランジスタＱ
２のゲート層１２の上部で第１メタル層として配線され
る。これらビットラインＢＬ，バーＢＬは互いに平行に
延設される。ワードラインＷＬは、ビットラインＢＬ，
バーＢＬと直交する方向へ延設され、第１メタル層上部
の第２メタル層として配線される。
１のゲート層１２の上部で第１メタル層として配線さ
れ、相補ビットラインバーＢＬは、伝達トランジスタＱ
２のゲート層１２の上部で第１メタル層として配線され
る。これらビットラインＢＬ，バーＢＬは互いに平行に
延設される。ワードラインＷＬは、ビットラインＢＬ，
バーＢＬと直交する方向へ延設され、第１メタル層上部
の第２メタル層として配線される。
【０００９】このようなメモリセルに対し、パワーライ
ンは、周辺領域において図３に示すように配線される。
ンは、周辺領域において図３に示すように配線される。
【００１０】すなわち、チップの周辺領域において、電
源電圧ＶＣＣと接地電圧ＶＳＳのパワーライン１００，
１１０は第２メタル層として、セルアレイ領域を挟んで
両側に配線されている。メモリセルアレイ領域は、４つ
のアレイブロック３０３Ａ，３０３Ｂ，３０３Ｃ，３０
３Ｄをもつ。ローデコーダ３０２Ａは片側２つのアレイ
ブロック３０３Ａ，３０３Ｂの間に配置されており、ロ
ーデコーダ３０２Ｂは他方の２つのブロック３０３Ｃ，
３０３Ｄの間に配置されている。つまり、１つのローデ
コーダが２つのアレイブロック共通に用いられている。
源電圧ＶＣＣと接地電圧ＶＳＳのパワーライン１００，
１１０は第２メタル層として、セルアレイ領域を挟んで
両側に配線されている。メモリセルアレイ領域は、４つ
のアレイブロック３０３Ａ，３０３Ｂ，３０３Ｃ，３０
３Ｄをもつ。ローデコーダ３０２Ａは片側２つのアレイ
ブロック３０３Ａ，３０３Ｂの間に配置されており、ロ
ーデコーダ３０２Ｂは他方の２つのブロック３０３Ｃ，
３０３Ｄの間に配置されている。つまり、１つのローデ
コーダが２つのアレイブロック共通に用いられている。
【００１１】各ブロックにおけるビットラインＢＬ０，
ＢＬ１〜ＢＬｎ−１，ＢＬｎは、セルアレイ領域上部の
第１メタル層として配線され、周辺領域に配線される第
２メタル層のパワーライン１００，１１０と平行であ
る。そのビットラインＢＬ０，ＢＬ１〜ＢＬｎ−１，Ｂ
Ｌｎの上部でビットラインと直交する第２メタル層とし
てワードラインＷＬ０，ＷＬ１，ＷＬ２〜ＷＬｎが形成
されており、ストラッピング領域に形成のコンタクト３
０１を通して下部のポリゲート層１２へ接続される。こ
れによりローデコーダ３０２Ａ，Ｂの出力について、行
方向最初のメモリセルと最後のメモリセルとの間の遅延
を抑制することができる。なお、図３中の符号１０５は
絶縁層、符号Ｓ１，Ｓ２はそれぞれ１つのセルアレイブ
ロックの行方向サイズ（幅）を示す。
ＢＬ１〜ＢＬｎ−１，ＢＬｎは、セルアレイ領域上部の
第１メタル層として配線され、周辺領域に配線される第
２メタル層のパワーライン１００，１１０と平行であ
る。そのビットラインＢＬ０，ＢＬ１〜ＢＬｎ−１，Ｂ
Ｌｎの上部でビットラインと直交する第２メタル層とし
てワードラインＷＬ０，ＷＬ１，ＷＬ２〜ＷＬｎが形成
されており、ストラッピング領域に形成のコンタクト３
０１を通して下部のポリゲート層１２へ接続される。こ
れによりローデコーダ３０２Ａ，Ｂの出力について、行
方向最初のメモリセルと最後のメモリセルとの間の遅延
を抑制することができる。なお、図３中の符号１０５は
絶縁層、符号Ｓ１，Ｓ２はそれぞれ１つのセルアレイブ
ロックの行方向サイズ（幅）を示す。
【００１２】
【発明が解決しようとする課題】図３に示す配線構造で
は、ビットラインを第１メタル層として配置し、ワード
ライン及びパワーラインを第２メタル層として配線する
ので、１メタル層の構造に比べれば動作速度は速くな
る。しかしながら、両パワーラインが周辺領域に第２メ
タル層として配線されるので、集積性をよくすることは
難しい。すなわち、メモリセルアレイ領域とは別にして
周辺領域にパワーラインの配置面積を割り当てなければ
ならない。
は、ビットラインを第１メタル層として配置し、ワード
ライン及びパワーラインを第２メタル層として配線する
ので、１メタル層の構造に比べれば動作速度は速くな
る。しかしながら、両パワーラインが周辺領域に第２メ
タル層として配線されるので、集積性をよくすることは
難しい。すなわち、メモリセルアレイ領域とは別にして
周辺領域にパワーラインの配置面積を割り当てなければ
ならない。
【００１３】そこで本発明では、動作速度を速め且つ集
積性も向上させられる半導体メモリの配線構造を提供す
る。そして、集積度を上げてチップサイズを縮小させな
がらなおかつパワーを十分に供給し得る配線構造とし、
メモリチップの信頼性を向上させるものである。
積性も向上させられる半導体メモリの配線構造を提供す
る。そして、集積度を上げてチップサイズを縮小させな
がらなおかつパワーを十分に供給し得る配線構造とし、
メモリチップの信頼性を向上させるものである。
【００１４】
【課題を解決するための手段】上記目的のために本発明
は、行方向へ延設されたメモリセル内の伝達トランジス
タのゲート層へストラッピング領域で接続されるメタル
ワードラインを有する半導体メモリにおいて、メタルワ
ードラインの終端をセルアレイ領域の途中に設けるとと
もに該セルアレイ領域中の前記メタルワードラインのな
い部分に前記メタルワードラインと同層のメタルパワー
ラインを列方向へ設けたパワーライン配線構造をもつこ
とを特徴とする。この場合のメタルワードラインは、伝
達トランジスタのゲート層の電気抵抗中心部分に設定し
たストラッピング領域で前記ゲート層へ接続するものと
するとよい。ビットラインはメタルワードライン及びメ
タルパワーラインの下層に設けるものとすることができ
る。
は、行方向へ延設されたメモリセル内の伝達トランジス
タのゲート層へストラッピング領域で接続されるメタル
ワードラインを有する半導体メモリにおいて、メタルワ
ードラインの終端をセルアレイ領域の途中に設けるとと
もに該セルアレイ領域中の前記メタルワードラインのな
い部分に前記メタルワードラインと同層のメタルパワー
ラインを列方向へ設けたパワーライン配線構造をもつこ
とを特徴とする。この場合のメタルワードラインは、伝
達トランジスタのゲート層の電気抵抗中心部分に設定し
たストラッピング領域で前記ゲート層へ接続するものと
するとよい。ビットラインはメタルワードライン及びメ
タルパワーラインの下層に設けるものとすることができ
る。
【００１５】あるいは本発明によれば、半導体メモリに
おいて、セルアレイ領域に第１メタル層として配線され
たビットラインと、ローデコーダから延びてセルアレイ
領域の途中に終端が設けられるとともにメモリセルのゲ
ート層へストラッピング領域で接続され、前記第１メタ
ル層とは異なる第２メタル層として配線されたワードラ
インと、セルアレイ領域内のワードラインのない部分に
ワードラインと直交する方向へ延設され、前記第２メタ
ル層として配線されたパワーラインと、を備えることを
特徴とする。その第２メタル層は第１メタル層よりも上
層とすることができる。
おいて、セルアレイ領域に第１メタル層として配線され
たビットラインと、ローデコーダから延びてセルアレイ
領域の途中に終端が設けられるとともにメモリセルのゲ
ート層へストラッピング領域で接続され、前記第１メタ
ル層とは異なる第２メタル層として配線されたワードラ
インと、セルアレイ領域内のワードラインのない部分に
ワードラインと直交する方向へ延設され、前記第２メタ
ル層として配線されたパワーラインと、を備えることを
特徴とする。その第２メタル層は第１メタル層よりも上
層とすることができる。
【００１６】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を説明する。
実施形態を説明する。
【００１７】図４はメモリセルアレイ及びパワーライン
の関係を示す概略平面図であり、図５は図４のパワーラ
イン及びワードラインの部分拡大図である。なお、図４
において、メモリセルアレイ領域外に存在する周辺回路
はローデコーダを除いて図示していない。
の関係を示す概略平面図であり、図５は図４のパワーラ
イン及びワードラインの部分拡大図である。なお、図４
において、メモリセルアレイ領域外に存在する周辺回路
はローデコーダを除いて図示していない。
【００１８】図４を参照すれば、アレイブロック３０３
Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄをもつメモリセルア
レイ領域は、チップの第１方向、図示では行方向の縁部
まで拡張され、メモリ容量が増やされている。そして、
接地電圧及ＶＳＳび電源電圧ＶＣＣを伝送するパワーラ
イン１００，１１０は、セルアレイ領域内の両端部にそ
れぞれ対として配線される。パワーライン１００，１１
０は、入出力（Ｉ／Ｏ）用又は周辺回路用としての機能
ももたせることができ、ＶＳＳのパワーライン１００と
ＶＣＣのパワーライン１１０とは同一層で離隔（電気的
絶縁）され、相互に列方向へ平行に延びている。ローデ
コーダ３０２Ａ，３０２Ｂの配置は図３の場合と同様で
ある。
Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄをもつメモリセルア
レイ領域は、チップの第１方向、図示では行方向の縁部
まで拡張され、メモリ容量が増やされている。そして、
接地電圧及ＶＳＳび電源電圧ＶＣＣを伝送するパワーラ
イン１００，１１０は、セルアレイ領域内の両端部にそ
れぞれ対として配線される。パワーライン１００，１１
０は、入出力（Ｉ／Ｏ）用又は周辺回路用としての機能
ももたせることができ、ＶＳＳのパワーライン１００と
ＶＣＣのパワーライン１１０とは同一層で離隔（電気的
絶縁）され、相互に列方向へ平行に延びている。ローデ
コーダ３０２Ａ，３０２Ｂの配置は図３の場合と同様で
ある。
【００１９】ビットラインＢＬ０，ＢＬ１〜ＢＬｎ−
１，ＢＬｎは列方向へ平行に延設され、セルアレイ領域
の各ブロック上部でたとえば酸化膜の絶縁層を介した第
１メタル層として配線される。一方、ワードラインＷＬ
０，ＷＬ１，ＷＬ２〜ＷＬｎは、その長さが図３のワー
ドラインよりも短い。すなわち、ワードラインＷＬ０，
ＷＬ１，ＷＬ２〜ＷＬｎは、セルアレイ領域の中程まで
しか延設されておらず、終点のコンタクト５０１で下層
のゲート層へ接続するようにしてある。このワードライ
ンＷＬ０，ＷＬ１，ＷＬ２〜ＷＬｎは、第１メタル層上
部に絶縁層を介した第２メタル層としてビットラインと
直交するように配線されている。そして、ワードライン
を設けないセルアレイ領域上部に、ワードラインから電
気的絶縁したパワーライン１００，１１０をワードライ
ンと同層（第２メタル層）で列方向へ配線してある。
１，ＢＬｎは列方向へ平行に延設され、セルアレイ領域
の各ブロック上部でたとえば酸化膜の絶縁層を介した第
１メタル層として配線される。一方、ワードラインＷＬ
０，ＷＬ１，ＷＬ２〜ＷＬｎは、その長さが図３のワー
ドラインよりも短い。すなわち、ワードラインＷＬ０，
ＷＬ１，ＷＬ２〜ＷＬｎは、セルアレイ領域の中程まで
しか延設されておらず、終点のコンタクト５０１で下層
のゲート層へ接続するようにしてある。このワードライ
ンＷＬ０，ＷＬ１，ＷＬ２〜ＷＬｎは、第１メタル層上
部に絶縁層を介した第２メタル層としてビットラインと
直交するように配線されている。そして、ワードライン
を設けないセルアレイ領域上部に、ワードラインから電
気的絶縁したパワーライン１００，１１０をワードライ
ンと同層（第２メタル層）で列方向へ配線してある。
【００２０】第２メタル層のワードラインＷＬ０，ＷＬ
１，ＷＬ２〜ＷＬｎは、ストラッピング領域に形成され
る各コンタクト５０１を通してトランジスタのポリゲー
ト層１２へ接続する。これについて図５を参照して詳し
く説明する。
１，ＷＬ２〜ＷＬｎは、ストラッピング領域に形成され
る各コンタクト５０１を通してトランジスタのポリゲー
ト層１２へ接続する。これについて図５を参照して詳し
く説明する。
【００２１】図５において、ポリゲート層１２はローデ
コーダ３０２Ａからアレイブロック３０３Ａの最外郭ま
で行方向へ平行に延びている。なお、ポリゲート層１２
は図２同様にパターニングされていることはもちろんで
ある。このポリゲート層１２はビットラインＢＬ０，Ｂ
Ｌ１〜ＢＬｎ−１，ＢＬｎの下部に位置し、ポリシリコ
ン又は高融点金属とポリシリコンを反応させたポリサイ
ド層とされる。第２メタル層のワードラインに対するス
トラッピング領域に形成されたコンタクト５０１は、ロ
ーデコーダ３０２Ａの縁を基準にして電気抵抗の中心
点、すなわちアレイブロック３０３Ａの幅Ｓ１の２／３
となる地点付近である。本例の該地点は、１本のワード
ラインに２５６個のメモリセルが接続される場合のもの
である。この場合、アレイブロック３０３Ａの残り１／
３の部分に、パワーライン１００，１１０が列方向へ延
設されることになる。またもし、この残り１／３部分に
余裕があれば、他のたとえば信号ラインを形成してもよ
い。
コーダ３０２Ａからアレイブロック３０３Ａの最外郭ま
で行方向へ平行に延びている。なお、ポリゲート層１２
は図２同様にパターニングされていることはもちろんで
ある。このポリゲート層１２はビットラインＢＬ０，Ｂ
Ｌ１〜ＢＬｎ−１，ＢＬｎの下部に位置し、ポリシリコ
ン又は高融点金属とポリシリコンを反応させたポリサイ
ド層とされる。第２メタル層のワードラインに対するス
トラッピング領域に形成されたコンタクト５０１は、ロ
ーデコーダ３０２Ａの縁を基準にして電気抵抗の中心
点、すなわちアレイブロック３０３Ａの幅Ｓ１の２／３
となる地点付近である。本例の該地点は、１本のワード
ラインに２５６個のメモリセルが接続される場合のもの
である。この場合、アレイブロック３０３Ａの残り１／
３の部分に、パワーライン１００，１１０が列方向へ延
設されることになる。またもし、この残り１／３部分に
余裕があれば、他のたとえば信号ラインを形成してもよ
い。
【００２２】このような配線構造が、アレイブロック３
０３Ａと対称位置にあるアレイブロック３０３Ｄにも適
用されいてる。
０３Ａと対称位置にあるアレイブロック３０３Ｄにも適
用されいてる。
【００２３】
【発明の効果】本発明によれば、ビットラインを第１メ
タル層として配線し、ワードライン及びパワーラインを
第２メタル層として配線するので、１層のメタル層の構
造に比べて動作速度は非常に速く、かつ、パワーライン
がメモリセルアレイ領域の上部に配線されるので、その
分、メモリセルを多くして容量を増やしたり、あるいは
チップサイズを縮小させることができる。したがって、
チップサイズを縮小させながら十分なパワーを供給可能
であり、信頼性向上に貢献する。
タル層として配線し、ワードライン及びパワーラインを
第２メタル層として配線するので、１層のメタル層の構
造に比べて動作速度は非常に速く、かつ、パワーライン
がメモリセルアレイ領域の上部に配線されるので、その
分、メモリセルを多くして容量を増やしたり、あるいは
チップサイズを縮小させることができる。したがって、
チップサイズを縮小させながら十分なパワーを供給可能
であり、信頼性向上に貢献する。
【図１】ＳＲＡＭのメモリセルを示した等価回路図。
【図２】図１に示したメモリセルの平面配置図。
【図３】従来のメモリセルアレイ及びパワーラインの配
置関係を示した平面図。
置関係を示した平面図。
【図４】本発明によるパワーラインの配線構造を示した
平面図。
平面図。
【図５】図４中のパワーラインとワードラインについて
の拡大図。
の拡大図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 郭 忠根 大韓民国ソウル特別市盧源区中溪洞中溪２ 團地アパート212棟313号
Claims (6)
- 【請求項１】 行方向へ延設されたメモリセル内の伝達
トランジスタのゲート層へストラッピング領域で接続さ
れるメタルワードラインを有する半導体メモリにおい
て、 メタルワードラインの終端をセルアレイ領域の途中に設
けるとともに該セルアレイ領域中の前記メタルワードラ
インのない部分に前記メタルワードラインと同層のメタ
ルパワーラインを列方向へ設けたパワーライン配線構造
をもつことを特徴とする半導体メモリ。 - 【請求項２】 メタルワードラインは、伝達トランジス
タのゲート層の電気抵抗中心部分に設定したストラッピ
ング領域で前記ゲート層へ接続される請求項１記載の半
導体メモリ。 - 【請求項３】 ビットラインがメタルワードライン及び
メタルパワーラインの下層に設けてある請求項１又は請
求項２記載の半導体メモリ。 - 【請求項４】 メモリセルが高抵抗負荷及び４トランジ
スタタイプのスタティックセルである請求項１〜３のい
ずれか１項に記載の半導体メモリ。 - 【請求項５】 セルアレイ領域に第１メタル層として配
線されたビットラインと、ローデコーダから延びてセル
アレイ領域の途中に終端が設けられるとともにメモリセ
ルのゲート層へストラッピング領域で接続され、前記第
１メタル層とは異なる第２メタル層として配線されたワ
ードラインと、セルアレイ領域内のワードラインのない
部分にワードラインと直交する方向へ延設され、前記第
２メタル層として配線されたパワーラインと、を備える
ことを特徴とする半導体メモリ。 - 【請求項６】 第２メタル層が第１メタル層よりも上層
である請求項５記載の半導体メモリ。
Applications Claiming Priority (4)
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|---|---|---|---|
| KR19960058957 | 1996-11-28 | ||
| KR1997P52731 | 1997-10-15 | ||
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| KR1996P58957 | 1997-10-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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- 1997-11-28 JP JP9328984A patent/JPH10163346A/ja active Pending
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