KR100327330B1 - 램버스디램반도체장치 - Google Patents

램버스디램반도체장치

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KR100327330B1
KR100327330B1 KR1019980055735A KR19980055735A KR100327330B1 KR 100327330 B1 KR100327330 B1 KR 100327330B1 KR 1019980055735 A KR1019980055735 A KR 1019980055735A KR 19980055735 A KR19980055735 A KR 19980055735A KR 100327330 B1 KR100327330 B1 KR 100327330B1
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Abstract

본 발명은 램버스 디램 반도체 장치에 관한 것으로, 메모리 뱅크; 다수개의 패드들로 구성된 패드 블록; 외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들; 상기 복수개의 입력 버퍼들에 인접하며 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록; 입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들; 상기 복수개의 출력 버퍼들에 인접하며 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록; 상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직; 및 상기 입력 버퍼들과 상기 입력 쉬프트 블록에 인접하며, 클럭 신호를 발생하여 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록에 제공하는 지연동기루프 회로를 구비함으로써 램버스 디램 반도체 장치의 전력 소모가 감소된다.

Description

램버스 디램 반도체 장치{Rambus DRAM semiconductor device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 상세하게는 램버스 디램 반도체 장치에 구비되는 내부 회로의 배치에 관한 것이다.
반도체 메모리 장치의 사용량이 늘어나면서 그 신호 처리의 고속화를 위한 개발이 하루가 다르게 이루어지고 있다. 이에 맞추어 일반적인 디램 반도체 장치보다 신호 처리 속도가 훨씬 빠른 램버스 디램 반도체 장치가 등장하게 되었다.
도 1은 종래의 램버스 디램 반도체 장치에 구비되는 일부 회로들의 배치를 보여주는 블록도이다. 도 1을 참조하면, 종래의 램버스 디램 반도체 장치(101)는 제1 및 제2 메모리 뱅크들(181,182), 제1 및 제2 입출력 쉬프트 블록(Shift Block)들(111,112), 인터페이스 로직(Interface Logic)(121), 제1 및 제2 입출력 버퍼들(131,132), 지연동기루프 회로(141) 및 패드 블록(151)을 구비한다.
종래의 램버스 디램 반도체 장치(101)에 따르면 제1 및 제2 입출력 버퍼들(131,132)이 제1 및 제2 입출력 쉬프트 블록들(111,112)과 서로 멀리 떨어져있다. 예컨대, 제1 및 제2 입출력 버퍼들(131,132)과 제1 입출력 쉬프트 블록(111) 사이 및 제1 및 제2 입출력 버퍼들(131,132)과 제2 입출력 쉬프트 블록(112) 사이의 거리는 각각 1000[um]∼4000[um] 정도 된다. 따라서, 제1 및 제2 입출력 버퍼들(131,132)에 구비되는 제1 및 제2 입력 버퍼들로부터 제1 및 제2 입출력 쉬프트 블록들(111,112)에 구비되는 제1 및 제2 입력 쉬프트 블록들로 데이터를 전달하기 위한 제1 및 제2 입력 버퍼들의 출력 드라이버들(도시안됨)의 사이즈(size)가 커진다. 또한, 제1 및 제2 입출력 쉬프트 블록들(111,112)에 구비되는 제1 및 제2 출력 쉬프트 블록들로부터 제1 및 제2 입출력 버퍼들(131,132)에 구비되는 제1 및 제2 출력 버퍼들로 데이터를 전달하기 위한 제1 및 제2 출력 쉬프트 블록들의 출력 드라이버들(도시안됨)의 사이즈(size)가 커진다. 그로 인하여 상기 제1 및 제2 입력 버퍼들과 상기 제1 및 제2 출력 쉬프트 블록들에 의한 전력 소모가 많아진다. 또한, 제1 및 제2 입출력 버퍼들(131,132)과 제1 및 제2 입출력 쉬프트 블록들(111,112) 사이에 데이터를 전송하는 데이터 라인(line)들(171∼174)의 길이가 길기 때문에 제1 및 제2 입출력 버퍼들(131,132)과 제1 및 제2 입출력 쉬프트 블록들(111,112) 사이에 전송되는 데이터는 잡음의 영향을 받기 쉽다.
지연동기루프 회로(141)는 입력 제어 클럭 신호(sclk)와 출력 제어 클럭 신호(tclk)를 발생한다. 입력 제어 클럭 신호(sclk)는 제1 및 제2 입출력 버퍼들(131,132)에 구비되는 입력 버퍼들과 제1 및 제2 입출력 쉬프트 블록들(111,112)에 구비되는 입력 쉬프트 회로들을 제어한다. 이에 반해, 출력 제어 클럭 신호(tclk)는 제1 및 제2 입출력 버퍼들(131,132)에 구비되는 출력 버퍼들과 제1 및 제2 입출력 쉬프트 블록들(111,112)에 구비되는 출력 쉬프트 회로들을 제어한다. 제1 및 제2 입출력 버퍼들(131,132)과 제1 및 제2 입출력 쉬프트 블록들(111,112)에게 입력 및 출력 제어 클럭 신호들(sclk,tclk)을 제공하기 위한 클럭 라인들(161∼166)이 제1 및 제2 입출력 버퍼들(131,132)과 제1 입출력 쉬프트 블록(111) 및 제2 입출력 쉬프트 블록(112)에 인접하여 각각 2개씩 배치된다. 이와 같이, 클럭 라인들(161∼166)이 다수개 배치됨으로써 상기 클럭 라인들(161∼166)을 구동하는 지연동기루프 회로(141)의 출력 드라이버들의 부하가 커지게 된다. 그로 인하여 지연동기루프 회로(141)에서 소모되는 전력이 많아질 뿐만 아니라 지연동기루프 회로(141)의 크기도 커지게 되어 결국 램버스 디램 반도체 장치(101)의 크기가 커지는 결과를 초래한다.
상기 클럭 라인들(165, 166)은 패드 블록(151)에 구비되는 다수개의 패드들 중 특정 패드들 사이로 지나감으로 말미암아 상기 특정 패드들에 인가되는 신호들의 간섭에 의하여 상기 특정 패드들 사이를 지나가는 입력 및 출력 제어 클럭 신호들(sclk,tclk)에는 잡음이 많이 발생할 수가 있다.
또한, 제1 및 제2 입출력 버퍼들(131,132)과 제2 입출력 쉬프트 블록(112) 사이에 데이터를 전송하는 데이터 라인들(173, 174)이 패드 블록(151) 사이로 배선되어야하는 구조로 인하여 반도체 메모리 장치의 증대 현상이 발생될 수 있으며 패드 블록(151)에 구비되는 패드들에 인가되는 신호들에 의해 데이터 라인들(173, 174)을 통해 전송되는 신호들이 간섭을 받아서 불안정해질 수 있다.
본 발명이 이루고자하는 기술적 과제는 크기가 감소되는 램버스 디램 반도체 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 전력 소모가 감소되는 램버스 디램 반도체 장치를 제공하는 것이다.
본 발명이 이루고자하는 또 다른 기술적 과제는 입력 및 제어 클럭 신호들에 발생하는 잡음이 감소되는 램버스 디램 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 램버스(Rambus) 디램(DRAM;Dynamic Random Access Memory) 반도체 장치의 일부 회로들의 배치를 보여주는 블록도.
도 2는 본 발명의 제1 실시예에 따른 램버스 디램 반도체 장치의 일부 회로들의 배치를 보여주는 블록도.
도 3은 본 발명의 제2 실시예에 따른 램버스 디램 반도체 장치의 일부 회로들의 배치를 보여주는 블록도.
상기 기술적 과제들을 이루기 위하여 본 발명은,
메모리 뱅크; 다수개의 패드들로 구성된 패드 블록; 외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들; 상기 복수개의 입력 버퍼들에 인접하며 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록; 입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들; 상기 복수개의 출력 버퍼들에인접하며 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록; 상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직; 및 상기 입력 버퍼들과 상기 입력 쉬프트 블록에 인접하며, 클럭 신호를 발생하여 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록에 제공하는 지연동기루프 회로를 구비하는 램버스 디램 반도체 장치를 제공한다.
바람직하기는, 상기 지연동기루프 회로는 입력 제어 클럭 신호와 출력 제어 클럭 신호를 발생하고 상기 입력 제어 클럭 신호를 전송하는 클럭 라인은 상기 입력 버퍼들과 상기 입력 쉬프트 블록에 인접하여 배치되고 상기 출력 제어 클럭 신호를 전송하는 클럭 라인은 상기 출력 버퍼들과 상기 출력 쉬프트 블록에 인접하여 배치된다.
바람직하기는 또, 상기 입력 제어 클럭 신호를 전송하는 클럭 라인과 상기 출력 제어 클럭 신호를 전송하는 클럭 라인 중 하나가 상기 패드 블록을 지나간다.
바람직하기는 또한, 상기 입력 쉬프트 블록과 출력 쉬프트 블록은 각각 복수개이다.
상기 기술적 과제들을 이루기 위하여 본 발명은 또한,
메모리 뱅크; 다수개의 패드들로 구성된 패드 블록; 외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들; 상기 복수개의 입력 버퍼들에 인접하며, 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록; 상기 입력 버퍼들과 상기 입력 쉬프트 블록들에 인접하며, 입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들; 상기 복수개의 출력 버퍼들에 인접하며, 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록; 상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직; 및 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록 중 일부에 인접하며, 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록에 클럭 신호들을 제공하는 지연동기루프 회로를 구비하는 램버스 디램 반도체 장치를 제공한다.
바람직하기는, 상기 입력 제어 클럭 신호를 전송하는 클럭 라인과 상기 출력 제어 클럭 신호를 전송하는 클럭 라인이 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록에 인접하여 배치된다.
바람직하기는 또, 상기 입력 쉬프트 블록과 상기 출력 쉬프트 블록은 각각 복수개이다.
바람직하기는 또한, 상기 입력 제어 클럭 신호를 전송하는 클럭 라인과 상기 출력 제어 클럭 신호를 전송하는 클럭 라인은 상기 패드 블록을 지나가지 않는다.
상기 본 발명에 의하여 램버스 디램 반도체 장치의 크기가 감소되며, 전력 소모가 감소된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명에 따른 실시예들을 예시하는 첨부 도면들 및 첨부 도면들에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 기재된 부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 램버스 디램 반도체 장치(201)의 일부 회로들의 배치를 보여주는 블록도이다. 도 2를 참조하면, 램버스 디램 반도체 장치(201)는 제1 및 제2 메모리 뱅크들(281, 282), 인터페이스 로직(221), 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212), 지연동기루프 회로(241), 패드 블록(251) 및 출력 버퍼/출력 쉬프트 블록(231)을 구비한다. 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212)은 각각 복수개의 입력 버퍼들과 입력 쉬프트 블록을 포함하고, 출력 버퍼/출력 쉬프트 블록(231)은 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 포함한다.
패드 블록(251)은 다수개의 패드들을 구비한다. 외부로부터 제1 및 제2 메모리 뱅크들로 데이터를 기입하기 위해서는 외부 데이터는 상기 다수개의 패드들 중 하나의 패드에 인가된다. 상기 하나의 패드에 인가된 데이터는 인터페이스 로직(221)의 제어를 받아서 제1 입력 버퍼/입력 쉬프트 블록(211) 또는 제2 입력 버퍼/입력 쉬프트 블록(212)을 통하여 제1 및 제2 메모리 뱅크들(281, 282)에 저장된다. 즉, 반도체 메모리 장치의 기입 동작이 수행된다. 제1 및 제2 메모리 뱅크들(281, 282)에 저장된 데이터는 인터페이스 로직(221)의 제어를 받아서 출력 버퍼/출력 쉬프트 블록(231)을 통하여 상기 하나의 패드로 전달되고, 상기 하나의패드에 전달된 데이터는 외부로 전송된다. 즉, 램버스 디램 반도체 장치의 독출 동작이 수행된다.
제1 메모리 뱅크(281), 인터페이스 로직(221), 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212), 패드 블록(251), 출력 버퍼/출력 쉬프트 블록(231) 및 제2 메모리 뱅크(282)는 도면의 세로축을 따라 일직선상에 순차적으로 배치된다. 지연동기루프 회로(241)는 제1 입력 버퍼/입력 쉬프트 블록(211)과 제2 입력 버퍼/입력 쉬프트 블록(212) 사이에 배치된다. 상기 배치 순서는 램버스 디램 반도체 장치(201)의 특성에 따라서 달라질 수도 있다.
지연동기루프 회로(241)는 패드 블록(251)으로부터 외부 클럭 신호(eclk)를 입력하고, 상기 외부 클럭 신호(eclk)의 주파수를 안정화시켜서 내부 클럭 신호들인 입력 및 출력 제어 클럭 신호들(sclk,tclk)을 발생한다. 상기 입력 제어 클럭 신호(sclk)에 동기되어 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212)이 동작하고, 상기 출력 제어 클럭 신호(tclk)에 동기되어 출력 버퍼/출력 쉬프트 블록(231)이 동작한다. 상기 입력 제어 클럭 신호(sclk)는 클럭 라인(261)을 통하여 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212)에 전송되고 상기 출력 제어 클럭 신호(tclk)는 다른 클럭 라인(262)을 통하여 출력 버퍼/출력 쉬프트 블록(231)으로 전송된다. 따라서, 클럭 라인(261)은 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212)에 인접하여 배치되고, 다른 클럭 라인(262)은 출력 버퍼/출력 쉬프트 블록(231)에 인접하여 배치된다.
이와 같이, 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들을 인접하여 배치하고, 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 인접하여 배치함으로써 입력 제어 클럭 신호(sclk)를 전송하는 클럭 라인(261)과 출력 제어 클럭 신호(tclk)를 전송하는 클럭 라인(262)이 각각 하나씩만 있으면 된다. 그로 인하여 입력 및 출력 제어 클럭 신호들(sclk,tclk)을 구동하는 지연동기루프 회로(241)의 부하가 감소되므로 지연동기루프 회로(241)의 출력 드라이버들의 사이즈가 작아진다. 따라서, 지연동기루프 회로(241)에서 소모되는 전력이 감소되고 그 사이즈도가 작아진다. 이것은 곧 램버스 디램 반도체 장치(201)의 전력 소모 감소와 그 크기의 감소를 가져온다.
또한, 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 서로 인접하여 배치함으로써 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 사이 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들 사이를 연결하는 데이터 라인들(도시안됨)의 길이가 짧아지게 된다. 따라서, 복수개의 입력 버퍼들의 출력 드라이버들의 사이즈와 복수개의 출력 쉬프트 블록들의 출력 드라이버들의 사이즈가 작아지게 되며, 그로 인하여 복수개의 입력 버퍼들과 복수개의 출력 쉬프트 블록들에서 소모되는 전력이 감소되고 그 크기들이 작아진다. 때문에, 램버스 디램 반도체 장치(201)에서 소모되는 전체 전력이 감소되고 그 크기 또한 작아진다.
또, 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 서로 인접하여 배치함으로써 출력 제어 클럭 신호(tclk)를 전송하는 클럭 라인(262) 하나만 패드 블록(251)을 지나감으로말미암아 패드 블록(251)에 인가되는 신호들의 간섭에 의한 출력 제어 클럭 신호(tclk)의 잡음도 많이 감소된다.
램버스 디램 반도체 장치(201)는 제1 및 제2 입력 버퍼/입력 쉬프트 블록들(211,212)과 출력 버퍼/출력 쉬프트 블록(231)을 다수개 구비한다. 도 2에 도시된 램버스 디램 반도체 장치(201)의 배치 구조는 모든 반도체 메모리 장치에 적용할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 램버스 디램 반도체 장치의 일부 내부 회로들의 배치를 보여주는 블록도이다. 도 3을 참조하면, 램버스 디램 반도체 장치(301)는 제1 및 제2 메모리 뱅크들(381, 382), 인터페이스 로직(321), 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312), 지연동기루프 회로(341) 및 패드 블록(351)을 구비한다. 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312)은 각각 복수개의 입력 버퍼들, 복수개의 출력 버퍼들, 복수개의 입력 쉬프트 블록들 및 복수개의 출력 쉬프트 블록들을 포함한다.
패드 블록(351)은 다수개의 패드들을 구비한다. 외부로부터 제1 및 제2 메모리 뱅크들(381, 382)로 데이터를 기입하기 위해서는 외부 데이터는 상기 다수개의 패드들 중 하나의 패드에 인가된다. 상기 하나의 패드에 인가된 데이터는 인터페이스 로직(321)의 제어를 받아서 제1 입출력 버퍼/입출력 쉬프트 블록(311) 또는 제2 입출력 버퍼/입출력 쉬프트 블록(312)을 통하여 제1 메모리 뱅크(381) 또는 제2 메모리 뱅크(382)로 전송된다. 제1 및 제2 메모리 뱅크들(381, 382)에 저장된 데이터는 인터페이스 로직(321)의 제어를 받아서 제1 입출력 버퍼/입출력 쉬프트블록(311) 또는 제2 입출력 버퍼/입출력 쉬프트 블록(312)을 통하여 상기 하나의 패드로 전달되고, 상기 하나의 패드로 전달된 데이터가 외부로 전달됨으로써 외부에서 상기 메모리 뱅크에 저장된 데이터를 독출하게 된다.
제1 메모리 뱅크(381), 인터페이스 로직(321), 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312), 패드 블록(351) 및 제2 메모리 뱅크(382)는 도면의 세로축을 따라 일직선상에 순차적으로 배치된다. 지연동기루프 회로(341)는 제1 입출력 버퍼/입출력 쉬프트 블록(311)과 제2 입출력 버퍼/입출력 쉬프트 블록(312) 사이에 배치된다. 상기 배치 순서는 램버스 디램 반도체 장치(301)의 특성에 따라서 달라질 수도 있다.
지연동기루프 회로(341)는 패드 블록(351)으로부터 외부 클럭 신호(eclk)를 입력하고, 상기 외부 클럭 신호(eclk)의 주파수를 안정화시켜서 내부 클럭 신호들인 입력 및 출력 제어 클럭 신호들(sclk,tclk)을 발생한다. 상기 입력 제어 클럭 신호(sclk)는 클럭 라인(361)을 통하여 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312)에 각각 구비되는 복수개의 입력 버퍼들과 입력 쉬프트 블록으로 전송되고 상기 출력 제어 클럭 신호(tclk)는 다른 클럭 라인(362)을 통하여 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312)에 각각 구비되는 다수개의 출력 버퍼들과 출력 쉬프트 블록으로 전송된다. 따라서, 클럭 라인들(361,362)은 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312)에 인접하여 배치된다.
이와 같이, 복수개의 입력 버퍼들, 복수개의 입력 쉬프트 블록들, 복수개의 출력 버퍼들 및 복수개의 출력 쉬프트 블록들을 인접하여 배치함으로써 입력 제어클럭 신호(sclk)를 전송하는 클럭 라인(361)과 출력 제어 클럭 신호(tclk)를 전송하는 클럭 라인(362)이 각각 하나씩만 있으면 된다. 그로 인하여 입력 및 출력 제어 클럭 신호들(sclk,tclk)을 구동하는 지연동기루프 회로(234)의 부하가 감소되므로 지연동기루프 회로(341)의 출력 드라이버들의 사이즈가 작아진다. 따라서, 지연동기루프 회로(341)에서 소모되는 전력이 감소되고 그 사이즈도 작아진다. 이것은 곧 램버스 디램 반도체 장치(301)의 전력 소모 감소와 그 크기의 감소를 가져온다.
또한, 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 서로 인접하여 배치함으로써 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 사이 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들 사이를 연결하는 데이터 라인들(도시안됨)의 길이가 짧아지게 된다. 따라서, 복수개의 입력 버퍼들의 출력 드라이버들의 사이즈와 복수개의 출력 쉬프트 블록들의 출력 드라이버들의 사이즈가 작아지게 되며, 그로 인하여 복수개의 입력 버퍼들과 복수개의 출력 쉬프트 블록들에서 소모되는 전력이 감소되고 그 크기들이 작아진다. 때문에, 램버스 디램 반도체 장치(301)에서 소모되는 전체 전력이 감소되고 그 크기 또한 작아진다.
또, 복수개의 입력 버퍼들과 복수개의 입력 쉬프트 블록들 및 복수개의 출력 버퍼들과 복수개의 출력 쉬프트 블록들을 서로 인접하여 배치함으로써 클럭 라인들(361,362)은 패드 블록(351)을 지나가지 않기 때문에 패드 블록(351)에 인가되는 신호들의 간섭에 의한 입력 및 출력 제어 클럭 신호들(sclk,tclk)의 잡음은 발생하지 않는다.
램버스 디램 반도체 장치(301)는 제1 및 제2 입출력 버퍼/입출력 쉬프트 블록들(311,312)을 다수개 구비한다. 도 3에 도시된 램버스 디램 반도체 장치(301)의 배치 구조는 모든 반도체 메모리 장치에 적용할 수 있다.
본 발명은 도 2 및 도 3에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호의 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 복수개의 입력 버퍼들과 입력 쉬프트 블록들 및 다수개의 출력 버퍼들과 출력 쉬프트 블록들을 서로 인접하여 배치하거나 또는 복수개의 입력 버퍼들, 입력 쉬프트 블록들, 다수개의 출력 버퍼들 및 출력 쉬프트 블록들을 모두 인접하여 배치함으로써 클럭 라인들의 수가 감소되고, 지연동기루프 회로의 출력 드라이버들의 부하가 감소되며, 복수개의 입력 버퍼들의 출력 드라이버들과 출력 쉬프트 블록들의 출력 드라이버들의 부하가 감소된다. 따라서, 램버스 디램 반도체 장치(201)의 전체 전력 소모가 감소되며, 그 크기가 작아진다.

Claims (6)

  1. 메모리 뱅크;
    다수개의 패드들로 구성된 패드 블록;
    외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들 및 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록이 서로 인접하여 배치된 입력버퍼/입력쉬프트블록;
    입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들 및 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록이 서로 인접하여 배치된 출력버퍼/출력쉬프트블록;
    상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직;
    상기 입력버퍼/입력쉬프트블록 및 상기 출력버퍼/출력쉬프트블록에 인접하며, 입출력 제어 클럭 신호들을 발생하는 지연동기루프 회로;
    상기 입력버퍼/입력쉬프트블록에 인접하며 상기 입력 제어 클럭 신호를 상기 입력버퍼/입력쉬프트블록으로 전송하는 제1 클럭라인; 및
    상기 출력버퍼/출력쉬프트블록에 인접하며 상기 출력 제어 클럭 신호를 상기 출력버퍼/출력쉬프트블록으로 전송하는 제2 클럭라인을 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치.
  2. 제1항에 있어서, 상기제1클럭라인과 상기제2클럭라인 중 하나가 상기 패드 블록을 지나가는 것을 특징으로 하는 램버스 디램 반도체 장치.
  3. 제1항에 있어서, 상기 입력 쉬프트 블록과 출력 쉬프트 블록은 각각 복수개인 것을 특징으로 하는 램버스 디램 반도체 장치.
  4. 메모리 뱅크;
    다수개의 패드들로 구성된 패드 블록;
    외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들, 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록, 입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들, 및 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록이 서로 인접하여 배치된 입출력버퍼/입출력쉬프트블록;
    상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직; 및
    상기 입출력버퍼/입출력쉬프트블록에 인접하며, 입출력 제어 클럭 신호들을 발생하는 지연동기루프 회로;
    상기 입출력버퍼/입출력쉬프트블록에 인접하며, 상기 입력 제어 클럭 신호를 상기 입력 버퍼들 및 입력 쉬프트 블록으로 전송하는 제1 클럭라인; 및
    상기 입출력버퍼/입출력쉬프트블록에 인접하며, 상기 출력 제어 클럭 신호를 상기 출력 버퍼들 및 출력 쉬프트 블록으로 전송하는 제2 클럭라인을 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치.
  5. 제4항에 있어서, 상기 입력 쉬프트 블록과 상기 출력 쉬프트 블록은 각각 복수개인 것을 특징으로 하는 램버스 디램 반도체 장치.
  6. 제4항에 있어서, 상기 제1 클럭 라인 및 제2 클럭 라인은 상기 패드 블록을 지나가지 않는 것을 특징으로 하는 램버스 디램 반도체 장치.
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