KR100499844B1 - 정렬데이타저장장치및본딩패드를구비한dram구조 - Google Patents

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Abstract

DRAM 메모리 디바이스는 특정 순서로 기판 길이를 따라 배치된 DQa 내지 DQh와 같은 본딩 패드를 구비한다. 본딩 패드는 디바이스에 데이타 신호를 전달하고 또 디바이스로부터 데이타 신호를 전달받는다. 메모리 셀 어레이(1201, 1210)는 본딩 패드를 교차하여 연장하며 열 쌍(1212-1226)으로 배열된다. 데이타 회로(1242, 1244)는 본딩 패드와 어레이 사이에 데이타 신호를 전송한다. 데이타 회로는 본딩 패드와 어레이의 열 쌍 사이에서 연장하는 데이타 라인(1230-1236)을 포함한다. 데이타 라인 각각은 특정 순서와 동일한 순서로 하나의 본딩 패드로부터 어레이의 다수 열 쌍으로 연장한다.

Description

정렬 데이타 저장 장치 및 본딩 패드를 구비한 DRAM 구조{DRAM ARCHITECTURE WITH ALIGNED DATA STORAGE AND BOND PADS}

본 출원은 미국 특허 출원[Atty Docket Nos. TI-22199 및 TI-23027]에 공개된 것들에 관한 것이다.

본 발명은 일반적으로 반도체 집적 회로 메모리 디바이스에 관한 것으로, 특히 클럭 신호와 동기하여 데이타 버스트를 송수신하는 동기식 다이나믹 랜덤 억세스 메모리(SDRAM) 디바이스에 관한 것이다.

DRAM은 데스크톱과 같은 컴퓨터와 메모리 디바이스를 필요로 하는 기타 전자 장치에 사용된다. DRAM을 사용하는 공통된 이유는 반도체 칩상의 메모리 셀 밀도를 극대화할 수 있고, 저장된 데이타의 비트당 가격이 비교적 저렴하고, 또 가격에 비해 속도가 비교적 빠르다는데 있다. 기술 진보에 따라서, DRAM 메모리 디바이스는 한 세대 올라갈 때마다 칩의 메모리 셀 수가 4배씩 증가하였다. 최근의 마이크로프로세서가 100 메가헤르츠 이상에서 동작함에 따라 마이크로프로세서에 데이타와 명령을 공급하는데 더 빠른 DRAM이 요구되고 있다.

이와 같이 더 큰 저장 용량과 더 빠른 속도가 요구됨에 따라 데이타, 어드레스, 및 제어 신호를 클럭 신호와 동기화시키는 DRAM이 개발되어 왔다. 또한 저장 용량을 더 크게 하고 속도를 더 빠르게 하는 데는 회로 설계와 DRAM 메모리 디바이스 제조 공정상 새로 난점이 생기게 된다.

종래의 DRAM 메모리 디바이스에서는, 반도체 기판상의 일 위치에 본딩 패드가 있고 이 일 일치와는 떨어진 타위치에 데이타 신호가 저장되어 있다. 기판 상에서 본딩 패드와 저장 위치 간에 데이타를 전달하는 데는 데이타 라인은 비교적 길었다. 이로 인해 데이타 라인의 기생 커패시턴스가 크게 되어서 더 큰 구동 회로를 필요로 했었다. 이 기생 커패시턴스와 이에 따라 디바이스 구동에 큰 전력이 필요했기 때문에 디바이스를 100 메가헤르츠 이상의 속도로 동작시킬 수가 없었다.

또한, 데이타는 2가지 서로 다른 모드, 즉 시리얼 모드와 인터리브 모드 중 어느 한 모드에서 동기식 DRAM 디바이스 내로 기록되고 또 이 디바이스로부터 판독되어야 한다. 시리얼 모드에서는 데이타는 그 시리얼 어드레스와 동일한 순서로 발생한다. 인터리브 모드에서는 데이타는 어떤 특정한 잘 정의된 순서로 발생한다. 동기식 DRAM 디바이스를 구현하는 것은 파이프라인 구조나 프리페치 구조에서 달성될 수 있는데, 각 구조에서는 시리얼 데이타 모드와 인터리브 데이타 모드 모두에서의 동작을 수행할 수 있는 규정이 마련되어야 한다.

본 발명에 따라서, 메모리 디바이스는 각 본딩 패드에 수신된 데이타 비트를 그 본딩 패드 부근에 있으며 본딩 패드 라인에 거의 교차하여 연장하는 어레이 내에 저장하도록 배치된다. 4 비트 프리페치 구성을 제공하기 위해서는 각 본딩 패드에 접속된 데이타 라인은 어레이의 4개의 인접한 열 쌍으로 연장한다. 어레이의 열 쌍 각각은 4개의 데이타 라인에 접속된다. 이것은 데이타 라인의 기생 커패시턴스를 감소시키며 디바이스의 속도를 높임과 동시에 전력 신호를 줄이게 한다.

특히, 본 발명에 따른 메모리 디바이스는 다수의 본딩 패드를 구비한 반도체 기판을 포함한다. 본딩 패드는 제1 방향으로 기판을 따라 직선으로 연장한다. 본딩 패드는 디바이스와 데이타 신호를 주고 받으며, 데이타 신호는 다수 비트의 워드로 구성된다. 따라서 본딩 패드 각각은 각 워드의 1 데이타 비트를 전달한다. 본딩 패드는 기판 상에 특정 순서에 따라 배치된다.

메모리 셀 어레이는 기판 상에 형성되며 기판에 걸쳐 연장한다. 메모리 셀 어레이는 디바이스와 본딩 패드가 주고 받은 데이타 신호를 저장한다. 메모리 셀 어레이는 본딩 패드와 나란하게 제1 방향으로 연장하는 4개의 뱅크로 구성된다. 각 뱅크에서 메모리 셀 어레이는 제1 방향에 교차하여 연장하는 열로 배열된다. 이 열은 서로 쌍을 이루고 있다.

데이타 회로는 본딩 패드와 어레이 간에 데이타 신호를 전송한다. 데이타 회로는 본딩 패드와 어레이의 열 쌍들 간에 연장하는 데이타 라인들을 포함한다. 각 데이타 라인들은 하나의 본딩 패드로부터 어레이의 다수 열 쌍으로 상기 특정 순서와 동일한 순서로 연장한다.

본딩 패드는 기판의 중심축을 따라 일렬로 배열된다. 각 데이타 라인은 하나의 본딩 패드로부터 어레이의 4개 열 쌍으로 연장한다. 다수의 데이타 라인은 상기 특정 순서와 동일한 순서로 특정 구성으로 어레이의 각 열 쌍으로 연장한다.

4개의 데이타 라인은 그 특성 구성으로 어레이의 각 열 쌍으로 연장한다.

도 1에서, 메모리 디바이스(100)는 패키지(102) 내에 밀봉된 반도체 집적 회로를 포함한다. 금속 도전 리드(104)는 패키지(102)의 에지(106, 108)로부터 연장한다. 이들 리드(104)는 전기 신호와 전력을 반도체 집적 회로, 즉 칩에 전달하고 또 이 칩으로부터 전달받는다. 점선(110)은 각 리드(112, 114) 간에 패키지(102)의 에지(108)를 따라 다수의 리드가 더 존재함을 나타낸다. 리드수와 리드의 위치는 칩 상의 데이타 구조 및 배치와 산업 표준에 따라 결정될 것이다. 칩을 밀봉하고 있는 패키지(102) 재료는 원하는 바에 따라 수지 재료가 될 것이다. 함몰부(116)는 메모리 디바이스의 상단부를 나타내는데 사용될 수 있다.

도 2에서, 메모리 디바이스(100)는 데이타 신호를 저장하기 위한 메모리 셀의 4개의 어레이 뱅크(B0, B1, B2, B3)를 구비한다. 데이타 신호는 리드(202)로 표시된 내부 리드, DQ 버퍼(204), 및 32개의 개별 리드 라인(206) 상에서 뱅크와 32개의 데이타 리드(DQ0-DQ31) 간에서 전송된다. 이와 같은 구성에서 32개의 데이타 신호가 동시에 병렬로 리드(206) 상에서 전송된다.

4개의 뱅크에 저장된 데이타 신호는 2개의 클럭 신호, 몇 개의 제어 신호, 및 시다중화된 행 및 열 어드레스 신호에 의해 억세스된다. 리드(208) 상의 클럭 신호(CLK)와 리드(210)상의 클럭 인에이블 신호(CKE)는 AND 블럭(212)을 통과해 리드(214)를 따라 제어 블럭(216)으로 입력된다. 리드(218) 상의 활성 로우 칩 선택 신호(CS_)는 제어 블럭(216)에 입력된다. 4개의 리드(220) 상의 DQM0-DQM3 출력 인에이블 바이트 신호들도 제어 블럭(216)에 입력된다. 신호(RAS_, CAS_, 및 W_)들도 각각 리드(222, 224, 226)에 나타나서 제어 블럭(216)에 입력된다. 14개의 어드레스 신호(A0-A11, BA0, BA1)도 제어 블럭(216)에 입력된다. 모드 레지스터(230)도 제어 블럭(216)에 접속된다. 제어 블럭(216)은 리드(232)를 통해 어레이 뱅크(B0, B1, B2, B3) 내의 데이타 신호를 억세스한다.

따라서, 메모리 디바이스(100)는 워드 당 32 비트의 데이타를 가진 2,097,152 워드의 4개 뱅크로 구성된 동기식 다이나믹 랜덤 억세스 메모리이다. 메모리 디바이스(100)의 총용량은 268,435,456 데이타 비트로서 통상적으로 256 메가비트 SDRAM 디바이스로 알려져 있으며, 동기식 DRAM에 대한 JEDEC 표준과 양립될 수 있다.

도 3에서, 메모리 디바이스(100)의 패키지(102)에 내장된 반도체 집적 회로(300)는 4 × 4 어레이로 배열된 메모리 셀의 16개 어레이(302-332)를 포함한다. 뱅크(B0, B1, B2, B3)는 반도체 집적 회로(300)의 길이를 따라 연장한다. 따라서 뱅크 0은 어레이(302, 304, 306, 308)로 구성된다. 뱅크 1은 어레이(310, 312, 314, 316)로 구성된다. 뱅크 2는 어레이(318, 320, 322, 324)로 구성된다. 뱅크 3은 어레이(326, 328, 330, 332)로 구성된다. 칩(300)의 폭을 따라 연장하는 어레이는 좌측 또는 우측 위치를 나타내는 지정 LL, LR, RL, 및 RR을 가진 쿼드런트로서 나타낸다. 따라서, 단일 어레이(302)는 쿼드런트 LL, 뱅크 B0으로 나타낼 수 있다.

칩(300)은 또한 칩의 중심축을 따라 연장하는 상자(334, 336)로 표현된 본딩 패드를 갖고 있다. 리드(104)는 결합 와이어를 통해 이들 본딩 패드에 연결되어 전기 신호를 칩으로 보내고 받으며 전력을 칩에 공급한다. 칩(300)의 양끝에는 3개의 본딩 패드만이 도시되어 있지만, 필요한 신호를 전달하고 테스트 포인트를 더 구비하기 위해서는 칩에 본딩 패드가 추가적으로 더 구비된다. 이들 추가적인 본딩 패드는 본딩 패드(334, 336)로부터 연장하는 점선으로 표현되어 있다.

칩(300)의 중심축을 따라 연장하는 중앙 영역에는 원하는 바에 따라 주변 회로(338)가 구비된다. 메모리 셀 어레이들(302-332) 간에는, 열 디코드 회로(340)와 같은 열 디코드 회로들이 뱅크들(B0, B1) 사이와 뱅크들(B2, B3) 사이의 칩의 길이를 따라 연장한다. 행 디코더 회로(342)는 칩의 폭을 따라 연장하면서 쿼드런트 LL와 LR 사이 및 쿼드런트 RL와 RR 사이로 연장한다.

주변 회로는 또한 칩(300) 상의 임의의 원하는 위치에 구비될 수 있다. 예컨대, 본딩 패드와 메모리 셀 어레이간에 데이타 신호를 전기적으로 결합시키는 데이타 회로(340, 342)는 본딩 패드와 메모리 셀 어레이 사이에 물리적으로 존재한다.

뱅크 어드레스(BA0, BA1)는 4개의 뱅크(B0, B1, B2, B3) 중 어느 하나를 선택하는데 이용된다. 이들 2개의 뱅크 어드레스 신호는 행 및 열 어드레스 신호 모두를 가진 SDRAM에 인가된다.

도 4에서, 어레이(302)는 메모리 셀의 8개 매트, 즉 매트릭스(MAT0-MAT7)를 포함한다. 어레이(302-332) 각각은 하나의 어레이(302)를 설명하는 것이 모든 어레이(302-332)를 설명할 수 있도록 하는 방식으로 배열되어 있다. 어레이(302)는 도 3에 표시된 것과 동일한 방향으로 배열된 매트(MAT0-MAT7)를 갖고 있다. 행 또는 워드 라인은 화살표(400)로 표시된 방향으로 연장하며 화살표(402)로 표시된 방향으로 배열된 열 또는 비트 라인을 갖고 있다. 매트(MAT0-MAT7) 전부는 MAT0(404)에 대한 설명이 어레이(302) 내의 기타 다른 어레이 전부와 칩(300) 상의 다른 어레이에 대한 설명이 되도록 배치된다.

행 어드레스(A11, A10, A9)는 도 4의 매트를 선택하는 행 인자(factor) 신호를 생성하도록 디코딩된다.

도 5에서, MAT0(404)은 8개의 서브 어레이(Sub MAT0-Sub MAT7)와 8개의 리던던트 서브 워드 라인을 내포한 영역(500)을 포함한다. 서브 어레이(Sub MAT0-MAT7)는 길이에 따라 주행하는 워드 라인들을 가진 MAT(404)와 동일한 배향으로 배열된다. MAT(404)는 서브 어레이(Sub MAT0-MAT7) 간에 평등하게 분할된 512개의 서브 워드 라인과 영역(500) 내의 추가적인 8개의 리던던트 서브 워드 라인을 포함한다. 리던던트 서브 워드 라인은 어레이, 서브 어레이, 및 서브 어레이를 통해 원하는 대로 분배될 수 있다. 영역(500)은 본 실시예에서 사용된 리던던트 워드 라인들에 대한 위치를 나타낸다. Sub MAT0(502)에 대한 설명은 칩(300) 상의 다른 모든 Sub MAT에 대한 설명이다.

행 어드레스 신호(A8, A7, A6)는 도 5의 서브 매트를 선택하기 위한 행 인자 신호를 생성하는데 이용된다.

도 6에서, Sub MAT0(502)은 RMWLB0-RMWLB7로 표시된 8개의 서브 서브 어레이 또는 행 메인 워드 라인 블럭을 포함한다. RMWLB0(602)과 같은 서브 서브 어레이 각각은 8개의 서브 워드 라인을 포함한다. 다시, 서브 서브 어레이(602) 중 어느 하나에 대한 설명은 칩(300) 상의 서브 서브 어레이 전부에 대한 설명이다.

행 어드레스 신호(A5, A4, A3)는 도 6의 행 메인 워드 라인 블럭 또는 서브 서브 어레이를 선택하기 위한 행 인자 신호를 생성하는데 이용된다.

도 7에서, 서브 서브 어레이(602)는 2개의 서브 워드 라인 디코더 선택 영역(700, 702)을 포함하며, 4개의 서브 워드 라인이 이 영역 각각의 길이를 따라 연장한다. 행 어드레스 신호(A2)는 서브 워드 라인 디코더 선택 영역을 선택하기 위한 행 인자 신호를 생성하는데 이용된다.

도 8에서, 서브 워드 라인 디코더 선택 영역(700)은 4개의 서브 워드 라인 번호 0, 번호 1, 번호 2, 및 번호 3을 포함한다. 행 어드레스 신호(A1, A0)는 4개의 서브 워드 라인들 중에서 선택하기 위한 행 인자 신호를 생성하는데 이용된다.

따라서, 도 4 내지 도 8의 도면은 기판(300) 상의 행 또는 워드 라인들에 대한 본 실시예의 특정한 구성을 도시한 것이다.

도 9에서, 메모리 디바이스(100)의 이상화된 표현은 JEDEC 표준에 따라서 약어로 표시되고 번호가 부여된 리드(104) 모두를 가진 패키지(102)를 나타낸 것이다. 예컨대, 리드 또는 핀(1)은 VDD에 접속되고, 리드 또는 핀(88)은 VSS에 접속된다. 이하의 표 1은 이들 신호의 약어에 대한 공통명을 나타낸다.

약어 공통명 A0 - A11 어드레스 입력 A0 - A11 행 어드레스 A0 - A8 열 어드레스 A10/AP 자동 예비 충전 선택 BA0, BA1 뱅크 선택 CAS_ 열 어드레스 스트로브 CKE 클럭 인에이블 CLK 시스템 클럭 CS_ 칩 선택 DQO - DQ31 SDRAM 데이타 입력/출력 DQM0 - DQM3 데이타/출력 인에블 바이트 0-3 NC 외부 접속 없음 RAS_ 행 어드레스 스트로브 VDD 전원(통상 3.3V) VDDQ 전원 출력 드라이버(통상 3.3V) VREF HSTL/SSTL 기준 전압 VSS 접지 VSSQ 출력 드라이버용 접지 W_ 기록 인에이블

도 10에서, 칩(300)은 뱅크(B0) 내의 쿼드런트(LL)의 좌측 절반 상의 섹션들(1002, 1004, 1006, 1008)과 같은 각자의 열 또는 비트 라인 분할부를 따라서 분할된 뱅크(B0, B1, B2, B3)를 갖는다. 뱅크(B0, B1, B2, B3)의 쿼드런트(LL, LR, RL, RR)의 좌측 및 우측 절반은 메모리 셀 어레이 전부에서 이들 비트 라인 분할부를 따라서 동일한 섹션으로 분할된다. 뱅크(B0)의 어레이(LL) 내의 DQ0, DQ15, DQ1, DQ14, DQ2, DQ13, DQ3, 및 DQ12의 표시는 일반적으로 이들 데이타 비트가 칩(300) 상의 어레이들 내에 저장된 상대적 위치만을 표시한다.

뱅크(B1)에서, 뱅크(B0) 길이를 따라 연장하는 강조된 영역(1010)은 일군의 행 어드레스 신호의 수신에 응답하여 동시에 작동되는 개별적 워드 라인 모두를 나타낸다. 따라서, 하나의 어드레스는 뱅크(B1) 내의 모든 어레이(1017, 1018, 1020, 1022, 1024, 1026, 1028, 1030)의 동일한 워드 라인들을 작동시킨다. 마찬가지로, 하나의 행 어드레스는 뱅크(0, 2, 또는 3) 내의 모든 워드 라인들을 작동시킬 것이다.

칩(300) 중앙을 가로지르는 영역(1012)은 데이타 비트(DQ0-DQ15)에 대한 본딩 패드를 나타낸다. 영역(1014)은 데이타 비트(DQ16-DQ31)에 대한 본딩 패드(336)를 나타낸다. 영역(1016)은 어드레스 신호, 클럭 신호, 및 제어 신호에 대한 본딩 패드를 나타낸다. 영역(1012, 1014, 및 1016)은 설명상 데이타, 어드레스, 클럭, 및 제어 신호에 대한 본딩 패드의 이상화된 표현을 제공한다. 이하의 표 2는 본딩 패드 번호와 이 본딩 패드가 전달하는 신호의 약어 및 이 본딩 패드가 접속되는 리드(104)와의 상관 관계를 나타낸 것이다. 디바이스의 제조를 돕기 위하여 리드보다 본딩 패드가 많다.

본딩 패드 번호 약어 리드 번호 1 Vsub VSS 2 VSS VSS 3 VDD VDD 4 VDDref VDD 5 VSSref VSS 88 6 VDDreg VDD 7 VSS VSS 8 DQ24 46 9 DQ23 43 10 VSSQ VSS 11 VDDQ VDD 12 DQ25 48 13 DQ22 41 14 VSSsa VSS 15 VDDsa VDD 16 DQ26 49 17 DQ21 40 18 VDDQ VDD 19 VSSQ VSS 20 DQ27 51 21 DQ20 38 22 VSS VSS 23 VDDp VDD 24 DQ28 52 25 DQ19 37 26 VSSQ VSS 27 VDDQ VDD 28 DQ29 54 29 DQ18 35 30 DQ30 55 31 DQ17 34 32 VDDQ VDD 33 VSSQ VSS 34 DQ31 57 35 DQ16 32

본딩 패드 번호 약어 리드 번호 36 VSSsa vss 37 VDDsa VSS 38 DQM3 VDD 39 DQM2 31 40 VSSsa VSS 41 VDDsa VDD 42 A6 60 43 A5 29 44 A7 61 45 A4 28 46 VSSin VSS 47 VDDin VDD 48 VSSp VSS 49 VDDp VDD 50 A8 62 51 A3 27 52 A9 63 53 VSSsa VSS 54 VDDsa VDD 55 A2 26 56 A11 64 57 A1 25 58 BA0 67 59 A0 24 60 BA1 21 61 A10/AP 22 62 NC 72 63 VSSsa VSS 64 VDDsa VDD 65 CS 20 66 VREF 71 67 RE 16 68 VddP VDD 69 VSSp VSS 70 VSSin VSS

본딩 패드 번호 약어 리드 번호 71 VDDin VDD 72 CKE 68 73 CE 20 74 CLK 69 75 W 17 76 VSSsa VSS 77 VDDsa VDD 78 DQM1 75 79 DQM0 14 80 VSSsa VSS 81 VDDsa VDD 82 DQ8 76 83 DQ7 13 84 VDDQ VDD 85 VSSQ VSS 86 DQ9 78 87 DQ6 11 88 DQ10 79 89 DQ5 10 90 VSSQ VSS 91 VDDQ VDD 92 DQ11 81 93 DQ4 8 94 VSSp VSS 95 VDDp VDD 96 DQ12 82 97 DQ3 7 98 VDDQ VDD 99 VSSQ VSS 100 DQ13 84 101 DQ2 5 102 VDD VDD 103 VSSsa VSS 104 DQ14 85 105 DQ1 4

본딩 패드 번호 약어 리드 번호 106 VSSQ VSS 107 VDDQ VDD 108 DQ15 87 109 DQ0 2 110 VSSreq VSS 111 VDDreq VDD 112 VDDref VDD 113 VSSref VSS 114 VDD 1 VDD 115 VSS 88 116 Vsub VSS

도 10에서 도시된 중요한 양상은 뱅크(B0, B1, B2, B3) 각각에서 동일한 상대 위치 내의 데이타의 각 워드로부터의 데이타 비트 저장이다. 따라서 데이타 비트(DQ0, DQ15, DQ1, DQ14)는 뱅크(B0, B1, B2, B3) 각각에서의 쿼드런트(LL)의 좌측 절반 내에 저장된다. 동일한 방식으로, 데이타 비트(DQ22, DQ25, DQ23, DQ24)는 뱅크(B0, B1, B2, B3)의 쿼드런트(RR)의 우측 절반 내에서 동일 섹션 내에 저장된다. 여기서 주의할 점은 데이타 비트(DQ0)는 섹션(1002) 내에만 저장되지 않고, 데이타 비트(DQ15)는 섹션(1004) 내에만 저장되지 않고, 데이타 비트(DQ1)는 섹션(1006) 내에만 저장되지 않고, 그리고, 데이타 비트(DQ14)는 섹션(1008) 내에만 저장되지 않는다는 것이다. 이제, 이들 데이타 비트의 정확한 저장 위치에 대해서 설명한다.

쿼드런트(LL)의 우측 절반(1018)은 데이타 비트(DQ2, DQ3, DQ13, DQ12)를 포함한다. 쿼드런트(LR)의 좌측 절반(1020)은 데이타 비트(DQ4, DQ11, DQ5, DQ10)를 내포, 즉 저장한다. 쿼드런트(LR)의 우측 절반(1022)은 데이타 비트(DQ6, DQ9, DQ7, DQ8)를 저장한다. 쿼드런트(RL)의 좌측 절반(1024)은 데이타 비트(DQ16, DQ31, DQ17, DQ30)를 저장한다. 쿼드런트(RL)의 우측 절반(1026)은 데이타 비트(DQ18, DQ29, DQ19, DQ28)를 저장한다. 쿼드런트(RR)의 좌측 절반(1028)은 데이타 비트(DQ20, DQ27, DQ21, DQ26)를 저장한다. 쿼드런트(RR)의 우측 절반(1030)은 데이타 비트(DQ22, DQ25, DQ23, DQ24)를 저장한다.

도 11에서, 뱅크(B0, B1, B2, B3) 내의 쿼드런트(LL, LR, RL, RR) 각각은 8개의 데이타 비트 출력 리드(DQx)를 제공한다. 여기서, x는 문자 a, b, c, d, e, f, g, h로 표시된다. 이들 문자 데이타 출력 리드는 번호 데이타 비트용의 각 본딩 패드에 접속된다. 예컨대, LL 쿼드런트에서는 데이타 리드 a는 본딩 패드 비트 번호 0과 접속되고, 데이타 리드 b는 비트 번호 15의 본딩 패드와 접속되고, 데이타 리드 c는 비트 번호 1의 본딩 패드와 접속되고, 데이타 리드 d는 비트 번호 14의 본딩 패드와 접속되고, 데이타 리드 e는 비트 번호 2의 본딩 패드와 접속되고, 데이타 리드 f는 비트 번호 13의 본딩 패드와 접속되고, 데이타 리드 g는 비트 번호 3의 본딩 패드와 접속되고, 데이타 리드 h는 데이타 비트 번호 12의 본딩 패드와 접속된다.

동일한 방식으로, 다른 쿼드런트에 대한 문자 데이타 리드는 나머지 데이타 비트 번호의 본딩 패드와 접속된다. 여기서, 쿼드런트로부터의 문자 데이타 리드의 이러한 접속은 각 비트 번호의 본딩 패드와 대체로 정렬된다는 점에 유의한다. 이러한 정렬은 데이타 리드가 메모리 셀 어레이로부터 본딩 패드로 연장해야 하는 길이 또는 거리를 크게 감소시킨다. 따라서, 임의의 한 본딩 패드 상에서 수신된 데이타 신호는 그 본딩 패드로부터 칩(300)의 폭을 따라 연장하는 어레이 내에 저장된다. 데이타 신호는 칩의 길이를 따라 최소한도로 진행한다.

더 정형적으로 설명하면, 기판 상의 본딩 패드는 칩(300)의 길이를 따라 연장하여 데이타 신호를 디바이스로 전달하고 디바이스로부터 전달받으며, 본딩 패드는 데이타 신호를 특정 순서로 전달한다. 메모리 셀 어레이는 칩(300) 상에 형성되며, 섹션들, 즉 메모리 셀 그룹 내의 기판 폭을 따라 연장한다. 메모리 셀의 각 그룹은 본딩 패드의 일 그룹에 의해 전달된 데이타 신호를 저장하며, 메모리 셀 그룹들은 본딩 패드가 데이타 신호를 전달하는 순서와 동일한 순서인 정해진 순서로 기판 상에 배치된다.

도 12에서, 뱅크(B0) 내의 쿼드런트(LL)는 8개의 어레이 행 × 16개의 어레이 열로 구성된 매트릭스 구성의 어레이(1201)와 같은 128개의 메모리 셀 어레이를 내포한다. 메인 워드 디코더(MWD)는 8개의 어레이 행의 우측을 따라 구비되고, 열 디코드(1202)와 같은 16개의 열 디코더는 어레이의 각 열의 하부에 구비된다. 서브 워드 디코더(1204)와 같은 서브 워드 디코더(SWD)는 어레이 열들 사이에 구비되어 화살표(1206) 방향으로 워드 라인 디코드 신호를 발생시킨다. 비트 라인은 화살표(1208) 방향으로 어레이 각각을 따라 주행한다.

열(1210)과 같은 어레이 열은 열 쌍(1212, 1214, 1216, 1218, 1220, 1222, 1224, 1226)과 같이 쌍으로 배열된다. 쌍(1212, 1214, 1216, 1218)은 쿼드런트(LL)의 좌측 절반을 구성하고, 쌍(1220, 1222, 1224, 1226)은 쿼드런트(LL)의 우측 절반을 구성한다. 열 쌍 각각은 도 11에 표시된 4개의 문자 데이타 비트에 대한 데이타 비트를 저장한다. 열 쌍(1212, 1214, 1216, 1218) 각각은 데이타 비트 a, b, c, d에 대한 데이타 신호를 저장한다. 열 쌍(1220, 1222, 1224, 1226) 각각은 데이타 비트 e, f, g, h에 대한 데이타 신호를 저장한다.

열 쌍(1212)과 같은 열 쌍 각각에 대해서는 메인 I/O 라인(1230, 1232, 1234, 1236)과 같은 4개의 메인 I/O 라인이 어레이 열을 따라 연장하여 열 디코더 회로 아래로 나온다. 이들 메인 I/O 라인은 메인 증폭기(1240)에 접속된다. 어레이 열 쌍 각각에 대해서는 메인 I/O 라인들은 각자의 문자 데이타 비트에 대해 메인 증폭기에 접속된다. 따라서 열 쌍(1212)에 대해서 메인 I/O 라인(1230)은 메인 증폭기(MA0-a)에 접속되고, 메인 I/O 라인(1232)은 메인 증폭기(MA0-6)에 접속되고, 메인 I/O 라인(1234)은 메인 증폭기(MA0-c)에 접속되고, 그리고 메인 I/O 라인(1236)은 메인 증폭기(MA0-d)에 접속된다.

열 쌍(1214)에 대해서는, 제1 메인 I/O 라인은 메인 증폭기(MA1-a)에 접속되고, 제2 메인 I/O 라인은 메인 증폭기(MA1-b)에 접속되고, 제3 메인 I/O 라인은 메인 증폭기(MA1-c)에 접속되고, 제4 메인 I/O 라인은 메인 증폭기(MA1-d)에 접속된다. 동일한 방식으로, 열 쌍(1216)으로부터 연장하는 4개의 메인 I/O 라인은 메인 증폭기(MA2-a 내지 MA2-d)에 접속되고, 열 쌍(1218)으로부터 연장하는 4개의 메인 I/O 라인은 메인 증폭기(MA3-a 내지 MA3-d)에 접속된다.

열(1220 내지 1226)로부터 이 열들 각자의 메인 증폭기로 연장하는 메인 I/O 라인에 대해서도 동일한 접속이 이루어진다.

열 쌍(1212, 1214, 1216, 1218)에 대한 메인 증폭기의 출력은 데이타 시퀀서(1242)에 접속된다. 열 쌍(1220, 1222, 1224, 1226)에 대한 메인 증폭기의 출력은 데이타 시퀀서(1244)에 접속된다. 데이타 시퀀서(1242)의 출력은 4개의 데이타 비트 라인(DQa, DQb, DQc, DQd)을 포함한다. 데이타 시퀀서(1244)의 출력은 4개의 데이타 비트 라인(DQe, DQf, DQg, DGh)을 포함한다.

데이타 시퀀서(1242, 1244)는 데이타 회로(340 또는 342)의 일부이다(도 3 참조). 데이타 시퀀서(1242, 1244) 내의 접속 라인은 기능적으로 메인 증폭기로부터 4개의 각 데이타 비트 라인 중 어느 하나로의 선택을 나타낸다. 이에 대해서는 다음 도면에서 더 자세히 설명한다.

도 12는 뱅크(B0)의 쿼드런트(LL) 내의 열 쌍을 따라 연장하는 메인 I/O 라인을 도시한 것이다. 도 12에 도시된 메인 I/O 라인은 또한 뱅크(B1)의 쿼드런트(LL) 내의 열 쌍을 따라서 데이타 회로(340) 근처에 위치한 메인 증폭기로 연장한다. 이 데이타 회로(340)는 칩(300) 상의 본딩 패드 근처에 위치한다. 부가적인 동일한 메인 I/O 라인은 뱅크(B0, B1)의 쿼드런트 모두 내의 열 쌍 모두를 따라서 부가적인 메인 증폭기로 연장한다. 동일한 방식으로, 부가적인 메인 I/O 라인은 뱅크(B2, B3) 내의 메모리 어레이 열 쌍을 따라 연장한다.

영역(1250)에서, 도 12는 열 쌍 각각에 대한 4개의 메인 I/O 라인에 의해 전달된 문자 데이타 비트의 기능적 표시를 보여준다. 따라서 열 쌍(1212, 1214, 1216, 1218) 내의 최좌측 메인 I/O 라인은 메인 증폭기(MA0-a, MA1-a, MA2-a, MA3-a)를 통해 리드(DQa) 상에 나타내는 데이타 비트를 전달한다. 열 쌍(1212, 1214, 1216, 1218) 내의 최우측 메인 I/O 라인은 메인 증폭기(MA0-d, MA1-d, MA2-d, MA3-d)를 통해 리드(DQd) 상에 나타나는 데이타 비트를 전달한다. 동일한 방식으로, 2개의 중앙 메인 I/O 라인은 각자의 리드(DQb, DQc) 상에 나타나는 데이타 비트를 전달한다.

열 쌍(1220, 1222, 1224, 1226) 내의 최좌측 메인 I/O 라인은 각자의 메인 증폭기를 통해 리드(DQe)에 나타나는 데이타 비트를 전달한다. 열 쌍(1220, 1222, 1224, 1226) 내의 최우측 메인 I/O 라인은 각자의 메인 증폭기를 통해 리드(DQh)에 나타나는 데이타 비트를 전달한다. 동일한 방식으로, 2개의 중앙 메인 I/O 라인은 각자의 리드(DQf, DGg)에 나타나는 데이타 비트를 전달한다.

이러한 구성과 배치는 각 데이타 라인(DQa-DQh)에 대해서 1번에 4개의 데이타 비트의 프리페치 열 선택 억세스를 제공한다. 데이타 시퀀서(1242, 1244)는 데이타 비트를 순서적으로 표현하여 출력한다. 따라서 칩(300)에 인가된 각 열 어드레스와 발생된 워드 라인 신호의 대응 세트에 대해서 데이타 비트의 4 비트 프리페치가 일어난다.

도면 부호 1202와 1252와 같이 한쌍의 열에 대한 열 디코더는 그 한쌍의 열 내의 메모리 셀 어레이를 따라 연장하는 하나의 활성 Y-선택 라인(Y-선택 라인(1254)으로 표현됨)을 생성한다. 메모리 셀 어레이들간에는 센스 증폭기 영역(1256) 내에 센스 증폭기가 구비된다.

이러한 4 비트 프리페치 개요를 갖고서 메모리 디바이스(100)는 8 비트 버스트 내의 각 어드레스에 대해 8 비트 데이타를 공급할 수 있다. 8 비트 버스트는 2개의 메모리 싸이클로 구성된다. 각 메모리 싸이클은 각 데이타 I/O 비트에 대해 4 비트 데이타의 페치로 구성되며, 4 클럭 싸이클로 발생된다. 4 비트의 버스트는 4 클럭 싸이클의 1메모리 싸이클에서 동작한다. 2 비트의 버스트는 1메모리 싸이클 억세싱 4데이타 비트에서 동작하나 데이타를 출력하는 것은 2 클럭 싸이클만을 사용한다. 1비트 출력은 1메모리 싸이클과 1 클럭 싸이클로 구성된다.

도 13에서 열 쌍(1212)은 메모리 셀 어레이(1210, 1300)로 구성되고, 각 어레이는 워드 라인과 비트 라인의 교차점에 위치한 메모리 셀을 포함한다. 어레이(1210)는 4 비트 라인(1302)과 같은 비트 라인을 포함하는데, 이 비트 라인은 교대하면서 서로 나란히 연장한다. 2 비트 라인은 센스 증폭기 어레이(1304), 특히 센스 증폭기(1305)로부터 연장하며, 2개의 비트 라인은 센스 증폭기 어레이(1306), 특히 센스 증폭기(1307)로부터 연장한다. 센스 증폭기 어레이(1304, 1306) 각각과 기타 다른 센스 증폭기 어레이는 센스 증폭기(1305, 1307)와 같은 128개의 센스 증폭기를 포함하며, 이들 증폭기들은 배분된 교대하는 센스 증폭기 구성으로 배치되어 있다. 센스 증폭기 어레이(1308, 1310)는 어레이(1300)를 따라 연장하는 동일 비트 라인에 접속된다.

어레이(1300)에서는 4개의 서브 워드 라인(1312)이 인터리브 구성으로 어레이를 따라 연장한다. 이 서브 워드 라인들 중 2개는 서브 디코더 어레이(1314)로부터 연장하고, 나머지 2개 워드 라인은 서브 디코더 어레이(1316)로부터 연장한다. 서브 디코더 어레이(1314, 1316)는 서브 워드 라인 상에 활성 선택 신호를 발생시키는 256개의 서브 디코더를 포함한다. 동일한 방식으로, 서브 디코더 어레이(1316, 1318)는 어레이(1210)를 따라 연장하는 서브 워드 라인 상에 활성 선택 신호를 발생시킨다.

열 디코더 회로(1252, 1320) 각각은 64개의 Y 선택 회로(ysel0-ysel127)와 한개의 리던던트 Y 선택 회로(rysel 0)에 65개의 Y 선택 신호를 발생시킨다. Y 선택 신호는 Y 선택 라인(1254)과 같은 라인들에서 발생되며, 이들 라인은 각각 어레이(1216, 1300)를 따라 연장하며 메모리 셀 어레이의 전체 열을 따라 계속 연장한다. 열 어드레스 신호(A8 내지 A0)는 활성 Y 선택 신호(ysel0- ysel127)를 발생시키는데 이용된다. 열 디코더 회로(1252, 1320)로부터 발생된 Y 선택 신호들 중 한개만이 동시에 작동된다.

열 디코더 회로(1252, 1320)는 외부로부터 칩(300)에 인가된 열 어드레스 신호로부터 디코딩된 열 인자 신호(도시 안됨)를 수신한다. Y 선택 회로는 쌍을 이루고 있으며, 열 인자 신호는 열 선택 회로에 인가되어 2개의 순차적인 메모리 싸이클에서 메모리 디바이스의 동작을 용이하게 한다. 하나의 수신된 열 어드레스는 초기 세트의 열 인자 신호로 디코딩된다. 열 인자 신호는 제1 메모리 싸이클에서 쌍을 이룬 Y 선택 회로 중 하나를 선택하고, 열 인자 신호를 단순히 반전시킴으로써 다른 쌍을 이룬 Y 선택 회로를 선택한다. 이 구성은 2개의 순차적인 메모리 싸이클 각각에서 4 비트 데이타를 억세스함으로써 8 비트 버스트에서 메모리 디바이스로부터 데이타 독출해 내는 것을 용이하게 한다.

예컨대, 열 어드레스는 통상적으로 제1 메모리 싸이클에서 Y 선택 회로(ysel0)를 선택하는 열 인자 신호로 디코딩될 수 있다. 제2 메모리 싸이클에서 열 인자 신호는 반전되어 Y 선택 회로(ysel1)를 선택한다. 1, 2, 또는 4 비트 데이타의 버스트 길이에 대해서는 제2 메모리 싸이클이 생기지 않도록 어드레스 지정된 데이타를 억세스하는 데는 1메모리 싸이클만이 필요하다.

열 디코더(1252)로부터 연장하는 Y 선택 신호 라인 각각은 어레이(1210)로부터 4개의 데이타 신호를 선택한다. 열 디코더(1320)로부터 연장하는 Y 선택 신호 라인 각각은 어레이(1300)로부터 4개의 데이타 신호를 선택한다. 이 선택은 센스 증폭기 어레이 내의 센스 증폭기에 위치한 회로를 통해서 일어난다. 센스 증폭기 어레이(1304, 1306, 1308, 1310) 내의 센스 증폭기로부터 디코딩된 4개의 데이타 신호는 서브 I/O 라인(SIO(0), SIO(1), SIO(2), SIO(3))에 나타난다. 서브 I/O 라인 SIO(0)에 나타나는 데이타 신호는 중간 증폭기(1324)에 접속된다.. 동일한 방식으로, 서브 I/O 라인(SIO(1))은 중간 증폭기(1326)에 접속된다. 서브 I/O 라인(SIO(2))은 중간 증폭기(1328)에, 서브 I/O 라인(SIO(3))은 중간 증폭기(1330)에 접속된다. 서브 I/O 라인은 대체로 워드 라인(1312)에 평행인 방향으로 센스 증폭기 어레이(1304, 1306, 1308, 1310)를 통과한다.

중간 증폭기(1324)는 서브 I/O 라인(SIO(0))을 메인 I/O 라인(MIO(0)) (1230)에 접속시킨다. 중간 증폭기(1326)는 서브 I/O 라인(SIO(1))을 메인 I/O 라인(MIO(1))(1232)에 접속시킨다. 중간 증폭기(1328)는 서브 I/O 라인(SIO(2))을 메인 I/O 라인(MIO(2))(1234)에 접속시킨다. 중간 증폭기(1330)는 서브 I/O 라인(SIO(3))을 메인 I/O 라인(MIO(3))(1236)에 접속시킨다. 또한, 다른 어레이(도시 안됨)로부터 어레이(1300)의 우측으로의 다른 서브 I/O 라인(1332)은 다른 중간 증폭기(1334)에 접속된다. 이어서, 중간 증폭기(1334)는 어레이의 다음 열 쌍을 위한 메인 I/O 라인(MIO(0))에 접속된다.

메모리 셀의 2개 어레이(1210, 1300)는 도 12에 도시된 메모리 셀 어레이 열 쌍(1212) 내의 2개의 하부 어레이를 포함한다. 각 열에는 8개의 어레이가 존재한다. 어레이(1340)는 어레이(1210) 위에 존재하고, 비트 라인(1342)은 그 어레이 내에서 연장한다. 어레이(1344)는 어레이(1300) 위에 구비된다. 각 열 내의 메모리 셀 어레이들 간의 센스 증폭기 어레이 위에는 별도의 서브 I/O 라인이 구비된다. 4개의 메인 I/O 라인은 뱅크(B0) 내의 열 쌍의 길이에 따라 연장하고 뱅크(B1) 내의 열 쌍의 길이에 따라 연장하여 그 2개의 뱅크 내의 그 2개의 열 쌍의 모든 서브 I/O 라인에 결합된다. 이러한 구성은 서브 I/O 라인과 메인 I/O 라인을 짧게 함으로써 이들 라인에서의 기생 커패시턴스 발생을 줄일 수 있다.

열 쌍(1212)의 구성은 칩(300) 상의 다른 열 쌍 전부에 대해서도 동일하다. 따라서 하나에 대한 설명은 전부에 대한 설명이기도 하다. 메인 I/O 라인은 도 12에 도시된 문자 데이타 비트 a, b, c, d에 대한 데이타 신호를 전달한다. 메인 I/O 라인(MIO(0))(1230)은 데이타 비트 a에 대한 데이타 신호를 전달한다. 메인 I/O 라인(MIO(1))(1232)은 데이타 비트 b에 대한 데이타 신호를 전달한다. 메인 I/O 라인(MIO(2))(1234)은 데이타 비트 c에 대한 데이타 신호를 전달하고, 메인 I/O 라인(MIO(3))(1236)은 데이타 비트 d에 대한 데이타 신호를 전달한다. 따라서 데이타 비트 a, b, c, d는 어레이 열 쌍에 순서적으로 저장된다.

도 14에서, 센스 증폭기 회로(1400)는 칩(300) 상에 사용된 센스 증폭기 회로 중 하나이다. 메모리 셀(1402)은 비트 라인 다운(down)(BLD)(1404)에 접속된다. 메모리 셀(1406)은 비트 라인 바(bar) 다운(BLBD)(1408)에 접속된다. 동일한 방식으로, 메모리 셀(1410)은 비트 라인 업(up)(BLU)(1412)에, 메모리 셀(1414)은 비트 라인 바 업(BLBU)(1416)에 접속된다. 라인(1418) 상의 신호(SHRD)는 비트 라인 다운(BLD)(1404)과 비트 라인 바 다운(BLBD)(1408)를 패스(pass) 트랜지스터(1424) 쌍을 통해 각자의 서브 비트 라인(1420, 1422)에 결합시킨다. 동일한 방식으로 리드(1426) 상의 신호(SHRU)는 비트 라인 업(BLU)(1412)과 비트 라인 바 업(BLBU)(1416)을 패스 트랜지스터(1428) 쌍을 통해 서브 비트 라인(1420, 1422)에 결합시킨다.

등화 회로(1430)는 리드(1432)상의 신호(VBLR)와 리드(1434) 상의 신호(SBLEQ)와 관련하여 서브 비트 라인(SBL)(1420)과 서브 비트 라인 바(SBLB)(1422)에 접속되어 원하는 시각에서 이 2개의 서브 비트 라인 상의 전압을 동일하게 만든다. 교차 결합된 P-채널 트랜지스터(1436, 1438)와 N-채널 트랜지스터(1440, 1442)로 구성된 센스 증폭기는 서브 비트 라인(SBL)(1420)과 서브 비트 라인 바(SBLB)(1422)에 접속된다. 2개의 P-채널 트랜지스터(1436, 1438)는 또한 리드(1444) 상의 신호(SDP)와 리드(1446)상의 신호(VDDA)에 접속된다. 2개의 N-채널 트랜지스터(1440, 1442)는 리드(1448) 상의 신호(SDN)에 접속된다.

서브 비트 라인(SBL)(1420)은 트랜지스터(1452)를 통해 서브 I/O 라인(1450)에, 서브 비트 라인 바(SBLB)(1422)는 트랜지스터(1456)를 통해 서브 I/O 라인 바(SIOB)(1454)에 접속된다. 리드(1458) 상의 열 Y 선택 신호(CYS)는 비트 라인의 서브 I/O 라인에의 접속을 제어한다.

도 15에서, 중간 증폭기(1500)는 서브 I/O 라인(1450, 1454)을 메인 I/O 라인(1502, 1504)에 접속시킨다. 서브 비트 라인은 리드(1506) 상의 신호(SBLEQ)를 등화시키고 등화 회로(1508)를 제어하여 서브 I/O 라인(1450, 1454) 상의 전압을 등화시킨다. 리드(1510) 상의 I/O 등화 바 신호(IOEQB)는 서브 I/O 라인들(1450, 1454) 간에 접속된 I/O 등화 회로(1512)를 제어한다.

리드(1514) 상의 I/O 리드 인에이블 신호(IORE)는 트랜지스터 쌍(1516, 1518)을 제어한다. 이 트랜지스터 쌍은 서브 I/O 라인(SIO)(1450, 1454) 상의 논리 레벨을 리드(1520, 1522)를 통해 메인 I/O 라인(1502, 1504)에 결합시킨다. 리드(1524) 상의 신호 I/O 기록 인에이블(IOWE)은 데이타를 메모리 셀 내로 기록하는 동안에 메인 I/O 라인(1502, 1504)으로부터 직접 서브 I/O 라인(1450, 1454)을 구동시키는데 있어 한 쌍의 통과 트랜지스터(1526, 1528)를 제어한다. 메모리 셀로부터 메인 I/O 라인으로의 데이타 판독은 트랜지스터 쌍(1516, 1518)을 통해 일어난다.

도 16에서, 메인 증폭기(1600)는 메인 I/O 라인(1502, 1504)을 글로벌 I/O 라인(1602)에 전기적으로 결합시킨다. 메모리 셀로부터 데이타를 판독할 때는, 4개의 데이타 인버터 패스 회로(1604), 패스 트랜지스터(1606), 메인 센스 증폭기(1608), 데이타 출력 회로(1610), 글로벌 I/O 라인(1602)으로 이어지는 데이타 경로가 생긴다. 글로벌 I/O 라인(1602)으로부터 메인 I/O 라인(1502, 1504)으로 데이타를 기록할 때는 기록 회로(1612)에서 데이타 인버터 패스 회로(1604)로 이어지는 데이타 경로가 생긴다.

전압 등화 회로(1614)는 메인 I/O 라인(MIO, MIOB)(1502, 1504) 상의 전압을 등화시킨다. 이것은 리드(1618) 상의 I/O 메인 증폭기 판독 인에이블 신호(IO_MARE)와 관련하여 일어난다. 데이타 인버터 패스 회로(1604)는 리드(1620) 상의 신호(IC_TD_INVRT)에 의해 제어된다. 메인 I/O 라인(1502, 1504)을 내부 비트 라인(1622, 1624)에 접속시키는 패스 트랜지스터 쌍(1606)은 리드(1618) 상의 I/O 메인 증폭기 판독 인에이블 신호(IO_MARE)를 통해 제어된다. 메인 센스 증폭기 회로(1608)는 리드(1626) 상의 신호 I/O 메인 증폭기 인에이블(IO_MAE)을 통해 제어된다. 메인 센스 증폭기(1608)는 내부 비트 라인(1622, 1624)에 접속되어 각자의 전압을 감지하여 래치한다.

출력 회로(1610)는 리드(1628) 상의 신호 I/O 메인 증폭기 출력 인에이블(IO_MAOE)에 의해 제어된다. 내부 비트 라인들(1622, 1624) 간의 등화 회로(1630)는 리드(1632) 상의 I/O 메인 증폭기 등화 신호(IO_MAEQ)에 의해 제어된다. 기록 회로(1612)는 리드(1634) 상의 신호 I/O 메인 증폭기 기록 인에이블(IO_MAWE)을 통해 제어된다. 기록 회로(1612)는 또한 리드(1636) 상의 신호(IC_DIM)에 의해 제어된다.

도 17에서, 도시된 회로는 DQX 본딩 패드(1700)와 메인 증폭기(1240) 간에 한개 데이타를 순차적으로, 즉 1, 2, 4 또는 8 비트 데이타의 버스트로 전달한다. 하나의 DQX(여기서, X는 0에서 31까지의 숫자) 본딩 패드는 각 데이타 비트에 대해 칩(300) 상에 존재한다. 데이타는 데이타 시퀀서(1702), 병렬 데이타 레지스터(1704), 및 직렬 데이타 레지스터(1706)로 구성된 데이타 회로(1701)를 통해 메인 I/O 증폭기(1240)와 DQX 본딩 패드(1700) 사이를 통과한다. 데이타 회로(1701)는 도 3에 도시된 데이타 회로(340)이다. 이들 데이타 회로(1701)는 도 12의 시퀀서(1242, 1244)에 도시된 기능적 표현의 실제 구현을 보여주고 있다.

메모리 셀 어레이로부터의 데이타 판독에 있어 데이타 시퀀서(1702)와 직렬 데이타 레지스터(1706)는 칩(300)의 동작에 기여한다. 메모리 셀 어레이로의 데이타 기록에 있어서는 직렬 데이타 레지스터(1706), 병렬 데이타 레지스터(1704), 및 데이타 시퀀서(1702)는 칩(300)의 동작에 기여한다. 메인 증폭기(MA0, MA1, MA2, MA3)는 도 12에 도시된 하나의 문자 데이타 비트에 대한 동일한 메인 증폭기이다.

메모리 셀로부터의 데이타 판독시에 메인 증폭기(1240)(MA0, MA1, MA2, MA3)는 데이타 경로 글로벌 I/O 라인(GIO(0)-GIO(3))(1710-1716) 각각 상에 데이타 신호를 발생시킨다. 각각의 글로벌 I/O 라인은 패스 트랜지스터(1717, 1718, 1719, 1720)와 같은 패스 트랜지스터 쌍의 일측에 접속된다. 패스 트랜지스터 쌍(1717-1720)은 한 세트(1721)로 그룹을 이루며, 4 세트의 패스 트랜지스터(1721, 1722, 1723, 1724)가 있다. 패스 트랜지스터 쌍의 타측은 데이타 신호를 직렬 데이타 레지스터(1706)에 결합시킨다.

패스 트랜지스터(1721, 1722, 1723, 1724) 쌍의 세트는 리드(1725) 상의 I/O 제어 데이타 시퀀서 신호(IC_DSQCR(0)-(5))에 의해 제어된다. 패스 트랜지스터의 선택된 쌍을 개방시킴으로써, 리드(1725)상의 I/O 제어 데이타 시퀀서 신호는 데이타 신호가 글로벌 I/O 라인으로부터 직렬 데이타 레지스터로 통과하는 병렬 순서를 결정한다. 이것은 메인 I/O 증폭기로부터의 데이타 신호를 배치하여 시리얼 또는 인터리브 모드에서 필요한 순서가 되도록 한다. I/O 제어 데이타 시퀀서 신호는 뒤에 설명될 모드 제어 및 어드레스 제어 신호에 응답하여 칩(300)의 다른 부분에서 발생된다. 열 어드레스 신호(A1, A0)는 메인 증폭기로부터 데이타를 선택하기 위한 선택 신호를 발생시키는데 이용된다.

패스 트랜지스터(1717)와 같은 패스 트랜지스터는 각각 N-채널 트랜지스터와 P-채널 트랜지스터로 구성되며, 이 두 트랜지스터는 병렬로 접속되어 있다. 병렬 접속된 트랜지스터 쌍에 대한 제어 신호는 도 17에 도시되어 있는데, 여기에는 N-채널 트랜지스터의 게이트에만 리드 라인이 그려져 있다. 반전된 제어 신호도 P-채널 트랜지스터의 게이트에 접속되지만 설명상 도면을 단순화하기 위해 그리지 않았다.

패스 트랜지스터(1721, 1722, 1723, 1724) 세트를 통과한 후에 데이타 신호는 리드(1726, 1728, 1730, 1732) 상에서 패스 트랜지스터(1734)와 같은 패스 트랜지스터 쌍으로 진행한다. 패스 트랜지스터(1734) 쌍은 I/O 제어 비동기 집합(ganged) 판독 신호(IC_AGRD)에 의해 제어된다.

직렬 데이타 레지스터(1706)에서, 4개의 데이타 래치(1736, 1738, 1740, 1742) 각자는 패스 트랜지스터 쌍(1734)과 같은 패스 트랜지스터 쌍으로부터 출력을 수신하여 이 수신된 데이타 신호를 래치시킨다. 래치(1736)는 지연된 패스 트랜지스터(1748) 쌍과 직렬로 접속된 한 쌍의 인버터(1744, 1746)로 구성된다. 이 지연된 패스 트랜지스터 쌍은 인버터(1746)의 출력으로부터 다시 인버터(1744)의 입력으로의 접속을 제공한다.

래치(1738)는 래치(1736)와 유사하지만 부가적으로 인버터(1752)의 출력과 인버터(1754)의 입력 사이에 한쌍의 트랜지스터(1750)를 포함한다. 래치(1740, 1742)는 래치(1738)와 같다. 한쌍의 패스 트랜지스터(1750)는 리드(1756) 상의 신호 I/O 제어 시프트 클럭(IC_SCLK)에 의해 제어된다.

한쌍의 패스 트랜지스터(1757)는 래치(1742)의 출력을 래치(1740)의 입력에 접속시킨다. 한쌍의 패스 트랜지스터(1758)는 래치(1740)의 출력을 래치(1738)의 입력에 접속시키고, 패스 트랜지스터(1759)는 래치(1738)의 출력을 래치(1736)의 입력에 접속시킨다. 이들 패스 트랜지스터(1757, 1758, 1759)는 리드(1760) 상의 신호 I/O 제어 시프트 클럭 바(IC_SCLKB)에 의해 제어된다.

패스 트랜지스터 쌍(1762)에 접속된 신호 모드 디코드 버스트 길이(MD_BL(1))는 신호 I/O 제어 시프트 클럭 바(IC_SCLKB)가 래치들(1742, 1740, 1738) 간의 패스 트랜지스터(1757, 1758)로 전파되는 것을 제어한다. 인버터(1764)와 풀 업 트랜지스터(1766)는 만일 MD_BL(1)이 하이이라면 리드(1768)를 하이 상태로 유지시켜 래치들(1742, 1740) 간과 래치들(1740, 1738) 간의 데이타 시프트를 방지한다.

리드(1756, 1760, 1768) 상의 시리얼 클럭 신호는 데이타 래치를 통한 출력 데이타 버퍼(1770)와 그 다음의 본딩 패드(1700)로의 데이타 비트 클록킹을 제공한다. 출력 버퍼 인에이블 신호(IC_QENBL)는 출력 데이타 버퍼(1770)를 인에이블시킨다.

판독 동작 중에는 메인 증폭기와 데이타 경로 글로벌 I/O 라인으로부터의 데이타 신호는 데이타 시퀀서(1702)의 동작을 통해 원하는 순서로 배열되어 시리얼 데이타 레지스터(1706)에 래치된다. 시리얼 데이타 레지스터(1706)에서 데이타 신호는 출력 데이타 버퍼(1770)를 통한 본딩 패드(1700)로의 클럭 신호에 응답하여 클럭된다.

기록 동작 중에는 본딩 패드(1700) 상에 나타나는 데이타 신호는 인에이블 신호(IC_DENBL) 내의 I/O 제어 데이타와 관련하여 버퍼(1772) 내의 데이타를 통과시킨다. 데이타 버퍼(1722)의 출력은 리드(1774) 상에 나타나서 3세트의 패스 트랜지스터(1776, 1778, 1780)에 접속된다. 이들 패스 트랜지스터 쌍 각각은 원하는 버스트 길이를 나타내는 제어 신호를 수신하며, 제어 신호는 1비트, 2 비트, 및 4 비트, 또는 8 비트의 버스트 길이로 각각 IC_WRBL(0), IC_WRBL(1), 및 IC_WRBL(2)로 나타난다.

따라서, 만일 1비트의 데이타가 1의 버스트 길이로 리드(1774)로부터 메모리 셀 어레이로 기록되어야 한다면, 패스 트랜지스터(1776)만이 인에이블되고, 그 비트는 래치(1736) 내로 통과한다. 만일 2 비트의 데이타가 기록되어야 한다면, 제1 비트는 패스 트랜지스터(1778)를 통해 래치(1738) 내로 들어가고, 다음번 클럭 신호에서 제1 데이타 비트는 래치(1736) 내로 들어가고, 이것이 본딩 패드(1700) 상에 나타난 후에, 제2 데이타 비트는 패스 트랜지스터(1778)를 통해 래치(1738) 내로 들어간다.

4 비트의 데이타가 직렬로 래치되어야 한다면, 이들 비트는 수신된 클럭 신호와 관련하여 패스 트랜지스터(1780)를 통해 래치(1742, 1740, 1738, 1736) 내로 들어간다.

데이타가 시리얼 데이타 레지스터 래치 내로 래치된 후에는, 이 데이타는 병렬 데이타 레지스터(1704) 내의 각 래치 내로 들어간다. 따라서, 래치(1736)에 저장된 데이타는 패스 트랜지스터(1782)를 통과하여 래치(1784) 내로 들어간다. 신호 I/O 제어 병렬 데이타 레지스터 래치(IC_PDIRL)는 패스 트랜지스터(1782)를 제어한다. 래치(1738) 내의 데이타는 동일 패스 트랜지스터를 통해 래치(1786) 내로 들어간다.

래치(1784, 1786, 1788, 1790) 각각은 도면 부호 1792와 같은 한쌍의 패스 트랜지스터를 가진 한쌍의 원형 접속 인버터를 포함한다. 이들 패스 트랜지스터는 하나의 인버터 출력을 다른 인버터의 입력에 접속시킨다. 이들 패스 트랜지스터는 각각의 병렬 데이타 레지스터 래치를 인에이블시킨다. 각각의 병렬 데이타 레지스터 래치는 또한 데이타 드라이버 회로를 포함하며, 이 드라이버 회로는 인버터와 토템 폴(totem pole) 구성으로 된 P-채널 및 N-채널 트랜지스터를 포함한다. 신호 I/O 제어 집합 기록은 P-채널과 N-채널 트랜지스터를 제어한다. 래치(1784)의 출력 데이타 리드(1726)에 접속된다. 데이타 래치(1786)의 출력은 데이타 리드(1728)에 접속된다. 데이타 래치(1788)의 출력은 데이타 리드(1730)에 접속되고, 데이타 래치(1790)의 출력은 데이타 리드(1732)에 접속된다.

이들 데이타 리드로부터, 데이타 신호는 데이타 시퀀서(1702) 내의 패스 트랜지스터 쌍을 통과하여 요구되는 순서로 데이타를 배치하고, 그 다음에 데이타 신호는 글로벌 I/O 라인을 통과하여 메모리 셀 어레이로의 전송을 위해 메인 증폭기(MAO_MA3) 내로 들어간다.

따라서, 기록 동작 중에는 데이타 비트는 본딩 패드(1700)로부터 통과하여 시리얼 데이타 레지스터(1706) 내의 선택된 래치로 들어간다. 거기로부터 데이타는 병렬 데이타 레지스터(1704) 내의 각자의 래치 내로 들어가고, 데이타 시퀀서(1702)를 통해 선택된 데이타 순서로 놓여지고, 그리고 메인 I/O 증폭기(1240)를 통해 메모리 셀 어레이로 전달된다.

도 3의 본딩 패드(334, 336)의 각 본딩 패드(1700)에 대해서는 한 세트의 데이타 회로(1701)가 있다. 각 세트의 데이타 회로(1701)에 대해서는 2세트의 메인 증폭기(1240)가 있다. 한 세트의 메인 증폭기는 데이타 회로와 뱅크(B0, B1) 내의 메모리 어레이 간에 데이타 신호를 전송한다. 다른 세트의 메인 증폭기는 데이타 회로와 뱅크(B2, B3) 내의 메모리 어레이 간에 데이타 신호를 전송한다. 한 세트의 글로벌 데이타 라인은 2세트의 메인 증폭기를 한 세트의 데이타 회로에 접속시킨다. 메인 증폭기의 출력은 선택되지 않은 때에는 글로벌 데이타 라인에 대해 높은 임피던스를 나타낸다.

도 18에서, 메모리 디바이스(100)는 메모리 디바이스를 이용하기 전에 사용자가 프로그래밍해야 하는 모드 레지스터(1800)를 포함한다. 모드 레지스터(1800)는 판독 대기 시간, 버스트 타입, 버스트 길이, 및 기록 대기 시간을 나타내는 개별 데이타 비트를 포함한다. 모드 레지스터는 RAS_, CAS_, 및 W_를 로우로 유지함으로써 실행된 모드 레지스터 세트 명령으로 로드되고, 입력 모드 워드는 클럭 신호의 상승 에지 상의 어드레스 리드(A0-A8) 상에서 유효하다. 모드 레지스터 세트 MRS 명령은 모든 뱅크가 동작 중지되어 유휴 상태에 있을 때에만 실행될 수 있다.

논리 제로는 항상 어드레스 리드(A7, A8) 상으로 들어가야 하며, 어드레스 리드(A10-A11, BA0, BA1)는 모드 레지스터에 대해 무정의(don't care) 엔트리이다. 챠트(1802)는 1, 2, 4, 또는 8 비트의 버스트 길이를 결정하는데 있어 모드 레지스터 비트(A0-A2)에 대해 허용된 논리 상태를 나타낸다. 챠트(1804)는 제로의 모드 레지스터 비트(A3)가 시리얼 버스트 타입을 표시하고 논리 1은 인터리브 버스트 타입을 표시하는 것을 나타낸다. 챠트(1806)는 1, 2, 3, 및 4의 판독 대기 시간을 결정하는 모드 레지스터 비트(A4-A6)를 나타낸다. 챠트(1808)는 제로 및 1의 기록 대개 시간을 결정하는 모드 레지스터 비트(A9)를 나타낸다. 모드 레지스터는 유효 MRS 명령이 입력될 때에만 변화된다. 어드레스가 유효하지 않으면, 모드 레지스터의 이전 내용이 변치 않고 그대로 남아 있게 될 것이다.

메모리 디바이스(100)에 대한 모든 데이타는 버스트 형태로 기록 또는 판독된다. 하나의 개시 어드레스가 디바이스로 입력되고, 그 다음에 메모리 디바이스(100)는 내부적으로 그 개시 어드레스에 기초하여 위치의 계열을 어드레스한다. 제1 어드레스 이후의 후속되는 어드레스의 일부는 입력되는 개시 어드레스에 따라서 진행 및 계승 열 어드레스가 될 수 있다. 이 계열은 시리얼 버스트 또는 인터리브 버스트 패턴을 따라가도록 프로그램될 수 있다. 버스트 계열의 길이는 1, 2, 4, 또는 8 비트 어드레스가 되도록 사용자가 프로그램할 수 있다. 판독 버스트가 완료된 후에는, 프로그램된 버스트 길이에 결정된 바와 같이, 데이타 출력은 다음 독출 억세스가 개시될 때까지 높은 임피던스 상태에 있게 된다.

대기 시간에 관해서는, 판독 버스트의 개시 데이타 출력 싸이클은 판독 명령 후에 1, 2, 3, 또는 4 클럭 사이클이 발생되도록 프로그램될 수 있다. 이에 의해서 사용자는 메모리 디바이스(100)를 조정하여 메모리 디바이스로부터 출력된 데이타를 래치하는 주파수와 대기 시간에 대한 시스템 능력에 따라서 동작시킬 수가 있다. 판독 명령과 출력 버스트의 개시 사이의 지연은 CAS_대기 시간으로도 알려져 있는 판독 대기 시간으로 알려져 있다. 개시 출력 싸이클이 시작된 후에는 사이에 끼여드는 갭없이 클럭 주파수에서 데이타 버스트가 발생된다.

도 19에서, 챠트(1900)는 시리얼 및 인터리브 모드에 대해 데시멀 및 바이너리 표시로 2 비트 버스트 계열을 나타낸다. 이 계열은 열 어드레스(A0)의 내부 값에 따라 달라진다.

도 20에서, 챠트(2000)는 시리얼 및 인터리브 모드에 대한 데시멀 및 바이너리 표시로 된 내부 열 어드레스(A1, A0)에 응답하여 발생되는 4 비트 버스트 계열을 나타낸다. 따라서, 시리얼 모드에서는, 11의 바이너리 개시 어드레스를 갖고서, 억세스될 제2 바이너리 어드레스는 00, 억세스될 제3 바이너리 어드레스는 01, 그리고 억세스될 제4 바이너리 어드레스는 10이다. 인터리브 모드에서는, 만일 억세스될 제1 바이너리 어드레스가 11이라면, 억세스될 제2 바이너리 어드레스는 10, 억세스될 제3 바이너리 어드레스는 01, 그리고 억세스될 제4 바이너리 어드레스는 00이다. 여기서, 시리얼 및 인터리브 모드는 제2, 제3, 및 제4 위치로부터 억세스되는 데이타 비트 순서가 다르다는 점에 유의한다.

도 21에서, 챠트(2100)는 시리얼 및 인터리브 모드에 대한 바이너리 및 데시멀로 된 내부 열 어드레스(A0, A1, A2)에 대한 8 비트 버스트 계열을 나타낸다. 예컨대, 시리얼 모드에서 111의 바이너리 개시 어드레스를 갖고서, 다음 바이너리 어드레스는 000이 될 것이고, 그 다음 제8 비트 계열을 통해 한번에 한 바이너리 디지트를 증분시킨다. 이것은 제8 비트 버스트를 통해 바이너리 계열에서 카운트 다운되는 어드레스 111을 가지고 개시되는 인터리브 모드와 대조적이다.

도 19, 20, 및 21에 도시된 2 비트, 4 비트, 및 8 비트 버스트 계열은 산업 표준이다. 앞에서 설명된 메모리 디바이스(100)의 회로는 4 비트 프리페치 구조를 가진 이 산업 표준에 따라서 동작한다.

도 22에서는 메모리 디바이스(100)에 인가되어 발생되는 신호 타이밍이 8 비트 시리얼 버스트 기록에 대해서 도시되어 있다. 표 3은 도형 문자, 약어, 및 공통명으로 도 22의 신호를 나타낸 것이다.

(a) CLK 클럭 (b) CKE 클럭 인에이블 (c) CS 칩 선택 (d) RAS 행 어드레스 스트로브 (e) CAS 열 어드레스 스트로브 (f) W 기록 (g) BA(1 : 0) 뱅크 어드레스들 1 및 0 (h) A(11 : 0) 어드레스들 0-11 (i) DQ 데이타 I/O (j) PB_CLK 내부 클럭 (k) MC_ACTV(0 : 3) 주 제어 구동 (l) MD_WRIT 모드 복호화, 기록 (m) RF0/2/3/6/9 행 인자들 0, 2, 3, 6 및 9 (n) SWL 서브 워드 라인 (o) RSAE1B(0 : 3) 행 센스 증폭기 인에이블 (p) BL 비트 라인 (q) LAT_CNT(3 : 0) 대기 시간 카운트 (r) LAT_DONE 진행된 대기 시간 (s) MC_WRT 주 제어 기록 (t) MC_CLAT 주 제어 열 대기 시간 (u) BURST_CNT(1 : 0) 버스트 계수 (v) MC_BURST_DONE 진행된 주 제어 버스트 (w) MC_CA_RELOAD 주 제어 열 어드레스 리로드 (x) MC_COL_BNKSL 주 제어 열 뱅크 선택 (y) CFGB3 열 인자 글로벌 바 3 (z) CFBG6 열 인자 글로벌 바 6 (aa) CYS 열 Y-선택 (bb) IO_WRIT I/O 기록 (cc) SIO 서브 I/O 라인들 (dd) IO_MAWE I/O 주 앰프 기록 인에이블 (ee) MIO 주 I/O 라인들 (ff) IC_GWR I/O 제어 집합 기록 (gg) IC_GWRSB I/O 제어 집합 기록 시작 바 (hh) GIO 글로벌 I/O 라인들 (ii) IC_PDIRL 레지스터 래치 내 I/O 제어 병렬 데이타 (jj) IC_DENBL I/O 제어 데이타 입력 버퍼 인에이블 (kk) IC_SCLK I/O 제어 시프트 클럭

도 22에서, 파형들(22(a) 내지 22(i))을 가진 신호들은 클럭 신호(CLK 및 RAS, CAS 및 W)의 시간을 기준으로 하여 칩(300)에 인가된다. 내부적으로, 칩(300)은 지정된 메모리 셀들에 데이타를 기록하기 위한 준비 작업으로서 파형들(22(j) 내지 22(z))로 표시된 신호들을 생성한다. 그 다음, 파형들(22(aa) 내지 22(kk))을 가진 신호들이 칩(300)에서 발생하여 지정된 메모리 셀들에 데이타 신호들을 적재한다.

도 22(kk)에서, 각 4 비트 프리페치 주기 동안 각각 발생하는 2 그룹의 3 주기 동안에 신호(IC_SCLK)가 발생한다. 이러한 3 클럭 주기들 각각의 시작은 도 22(kk)의 데이타의 제1 비트들이 각 프리페치 주기 동안에 메모리 디바이스에 기록되면서 발생한다. 각 프리페치 주기의 제4 데이타 비트는 데이타 회선을 통해 데이타 라인들로 직접 전송되기 때문에 추가적인 클럭 신호를 필요로 하지 않는다. 이것은 기록 주기 동안에 이루어진다.

도 23에서, 메모리 디바이스(100)에 인가되고 메모리 디바이스(100)에서 발생하는 신호들의 타이밍이 4와 동일한 CAS 또는 판독 대기 시간을 갖고 판독된 8 비트 버스트에 대해 도시되어 있다. 표 4는 그림 문자, 약어 및 공통명을 사용하여 도 23의 신호들을 나타내고 있다.

(a) CLK 클럭 (b) CKE 클럭 인에이블 (c) CS 칩 선택 (d) RAS 행 어드레스 스트로브 (e) CAS 열 어드레스 스트로브 (f) W 기록 (g) BA(1 : 0) 뱅크 어드레스들 (h) A(11 : 0) 어드레스들 0-11 (i) DQ 데이타 I/O (j) PB_CLK 내부 클럭 (k) MC_ACTV(0 : 3) 주 제어 구동 (l) MD_ACTV 모드 복호화 구동 (m) MD-READ 모드 복호화 판독 (n) RF0/2/3/6/9 행 인자들 0, 2, 3, 6 및 9 (o) SWL 서브 워드 라인 (p) RSAE1B(0 : 3) 행 센스 증폭기 인에이블 (q) BL 비트 라인 (r) LAT_CNT(3 : 0) 대기 시간 제어 (s) LAT_DONE 진행된 대기 시간 (t) MC_READ 주 제어 판독 (u) MC_CLAT 주 제어 대기 시간 (v) BURST_CNT 버스트 계수 (w) MC_BURST_DONE 진행된 주 제어 버스트 (x) MC_CA_RELOAD 주 제어 열 어드레스 리로드 (y) MC_COL_BNKSL 주 제어 열 뱅크 선택 (z) CFGB3 열 인자 글로벌 바 3 (aa) CFBG6 열 인자 글로벌 바 6 (bb) CYS 열 Y-선택 (cc) IO_READ I/O 판독 (dd) SIO 서브 I/O 라인들 (ee) IO_MARE I/O 메인 증폭기 판독 인에이블 (ff) MIO 주 I/O 라인들 (gg) IC_RDEND I/O 제어 판독 종료 (hh) GIO 글로벌 I/O 라인들 (ii) IC_GRD I/O 제어 집합 판독 (jj) IC_QENBL I/O 제어 데이타 인에이블 (kk) IC_SCLK I/O 제어 직렬 클럭

도 23에서, 파형들(23(a) 내지 23(i))을 가진 신호들은 클럭 신호(CLK 및 RAS, CAS 및 W)의 시간을 기준으로 하여 칩(300)에 인가된다. 내부적으로, 칩(300)은 지정된 메모리 셀들에 데이타를 기록하기 위한 준비 작업으로서 파형들(23(j) 내지 23(z))로 표시된 신호들을 생성한다. 그 다음, 파형들(23(aa) 내지 23(kk))을 가진 신호들이 칩(300)에서 발생하여 지정된 메모리 셀들에 데이타 신호들을 적재한다.

도 23(kk)에서, 각 4 비트 프리페치 주기 동안 각각 발생하는 2 그룹의 3 주기 동안에 신호(IC_SCLK)가 발생한다. 이러한 3 클럭 주기들 각각의 시작은 도 223(i)의 데이타의 제2 비트가 각 프리페치 주기 동안에 메모리 디바이스로부터 판독되면서 발생한다. 각 프리페치 주기의 제1 데이타 비트는 데이타 라인들로부터 데이타 회선 외부로 직접 전송되기 때문에 추가적인 클럭 신호를 필요로 하지 않는다. 이것은 기록 주기 동안에 이루어진다.

메모리 디바이스(100)는 개별적으로 또는 인터리브 방식으로 접근될 수 있는 4개의 독립 뱅크들을 갖고 있다. 각 뱅크는 행 어드레스로 구동되어야 접근될 수 있다. 그리고, 각 뱅크는 새로운 행 어드레스로 구동이 중지되어야 다시 구동될 수 있다. 뱅크 구동/ 행 어드레스 진입 명령(ACTV)은 클럭(CLK)의 상승 에지에서 RAS_를 저 레벨로, CAS_를 고레벨로, W_를 고 레벨로, 그리고 A0-A11, BA0, 및 BA1을 유효하게 유지함으로써 입력된다. 뱅크는 READ 또는 WRITE 버스트가 완료된 후에 자동적으로, 또는 구동 중지 명령(DEAC)을 사용하여 구동이 중지될 수 있다. 모든 뱅크는 명령(DCAB)을 사용함으로써 일시에 구동이 중지될 수 있다.

4개의 독립 뱅크들은 사용자로 하여금 표준 DRAM으로 가능한 것보다 빠른 동작 속도로 임의의 행들에 관한 정보에 접근할 수 있게 한다. 이것은, 제1 뱅크로부터 데이타 스트림을 수신하거나 제1 뱅크로 데이타 스트림을 기록하면서 행 어드레스를 사용하여 제1 뱅크를 구동시키고 다른 행 어드레스로 제2, 제3 또는 제4 뱅크를 구동시킴으로써 가능하게 된다. 제1 뱅크에 관한 데이타 스트림이 완료된 때, 인터럽트가 없이 제2 뱅크에 관한 데이타 스트림이 시작될 수 있다. 제2 뱅크가 구동된 후, 다음 라운드의 접근을 위한 새로운 행 어드레스의 진입을 허용하기 위하여 제1 뱅크의 구동이 중지될 수 있다. 이러한 방식으로, 인터리브식의 구동이 계속될 수 있다.

4개의 뱅크를 사용함으로써 뱅크들을 따라 임의의 시작 열들로부터의 고속 데이타 접근이 가능하게 된다. 행 어드레스로 다수의 뱅크를 구동시킨 후, 지정된 모든 타이밍 조건이 만족된 경우에 클럭 주파수로 동시 접근을 제공하도록 뱅크들 간에 판독 또는 기록 명령들을 교환하기 위하여 BA0 및 BA1이 사용될 수 있다.

4 비트 프리페치 구조에서는 4 비트의 데이타가 한 번에 접근된다. 8 비트 버스트는 선택된 뱅크로부터 2개의 페치를 요구하여 초기 4 비트를 얻은 후 다음 4 비트를 얻는다.

메모리 디바이스(100)는 전술한 바와 다르게 배치되고 구성될 수 있다. 아래의 청구 범위의 영역 안에서 다른 특정 회로들이 사용될 수 있다.

본 발명에 따른 메모리 디바이스는 데이타 라인 기생 커패시턴스를 감소시키고, 동시에 디바이스의 속도가 빠르면서도 전력 소모는 줄일 수 있는 장점이 있다.

도 1은 본 발명의 패키지형 반도체 집적 회로로 구성된 메모리 디바이스의 사시도.

도 2는 도 1의 메모리 디바이스의 기능 블럭도.

도 3은 본 발명의 반도체 집적 회로, 즉 칩의 이상화된 평면도.

도 4는 도 3의 메모리 셀 어레이의 이상화된 블럭도.

도 5는 도 4의 메모리 셀의 일 MAT의 이상화된 블럭도.

도 6은 도 5의 메모리 셀의 일 서브 MAT의 이상화된 블럭도.

도 7는 도 6의 메모리 셀의 일 서브 매트의 이상화된 블럭도.

도 8은 도 7의 4개 서브 워드 라인의 이상화된 선도.

도 9는 도 1의 메모리 디바이스의 각 핀에 접속된 신호에 대한 핀 번호와 약어를 표시한 도면.

도 10은 메모리 셀의 4개 뱅크, 뱅크 내의 메모리 셀 그룹에 대한 데이타 비트의 할당, 및 칩 상의 본딩 패드의 상대 위치를 나타낸 블럭도.

도 11은 본딩 패드와 칩 상의 대응 데이타 신호 리드에 대한 데이타 신호의 할당을 나타낸 블럭도.

도 12는 열 선택 구성, MIO 또는 글로벌 I/O 라인, 및 퀴드런트 LL, 뱅크 BO 내의 메모리 셀 어레이를 나타낸 블럭도.

도 13은 도 12의 데이타 라인과 메모리 셀 어레이의 일부에 대한 확대 블럭도.

도 14는 칩에 사용된 센스 증폭기의 개략도.

도 15는 칩에 사용된 중간 증폭기 회로의 개략도.

도 16은 칩에 사용된 메인 증폭기 회로의 개략도.

도 17의 a 및 b는 4개의 메인 증폭기와 하나의 데이타 본딩 패드간의 데이타 회로의 개략 블럭도.

도 18은 동기식 DRAM을 동작시키기 위한 표준 제어 비트를 나타낸 챠트.

도 19는 2-비트 데이타 버스트에 대한 표준 데이타 시퀀스를 나타낸 챠트.

도 20은 4-비트 데이타 버스트에 대한 표준 데이타 시퀀스를 나타낸 챠트.

도 21은 8-비트 데이타 버스트에 대한 표준 데이타 시퀀스를 나타낸 챠트.

도 22의 (a) 내지 (kk)는 150 메가헤르츠에서의 칩으로의 8-비트 데이타 버스트 기록을 위한 신호를 나타낸 타이밍도.

도 23의 (a) 내지 (kk)는 150 메가헤르츠에서의 칩으로부터의 8-비트 데이타 버스트 판독을 위한 신호를 나타낸 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 메모리 디바이스

102 : 패키지

104 : 금속 도전 리드

216 : 제어 블럭

1201, 1210 : 메모리 셀 어레이

1212-1226 : 열 쌍

1230-1236 : 데이타 라인

1242, 1244 : 데이타 회로

Claims (5)

  1. 메모리 디바이스에 있어서,
    a. 다수의 본딩 패드를 구비하는 반도체 기판으로서, 상기 본딩 패드는 제1 방향으로 상기 기판을 따라 연장하며, 디바이스로 데이타 신호를 전달하고 또한 디바이스로부터 데이타 신호를 전달받고, 상기 데이타 신호는 다수 비트의 워드로 구성되고, 상기 본딩 패드 각각은 각 워드의 하나의 데이타 비트를 전달하고, 상기 본딩 패드들은 특정 순서로 배열되는 반도체 기판;
    b. 상기 기판 상에 형성되며 상기 기판에 걸쳐 연장하고, 상기 본딩 패드에 의해 상기 디바이스로 전달되고 또한 상기 디바이스로부터 전달받는 상기 데이터 신호를 저장하고, 상기 본딩 패드와 평행하게 상기 제1 방향으로 연장하는 뱅크로 구성되고, 각 뱅크 내에서 상기 제1 방향에 대해 교차하여 배치된 열(column)로 배열되는 메모리 셀 어레이 - 상기 열은 서로 쌍을 이룸 - ; 및
    c. 상기 본딩 패드와 상기 어레이 사이에서 상기 데이타 신호를 전송하고, 상기 본딩 패드와 상기 어레이의 열 쌍 사이에서 연장하는 데이타 라인들을 포함하는 데이타 회로 - 상기 데이타 라인 각각은 상기 특정 순서와 동일한 시퀀스로 하나의 본딩 패드로부터 어레이의 다수의 열 쌍으로 연장함 -
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 본딩 패드는 상기 기판의 중심축을 따라 일렬로 배열되는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서, 각 데이타 라인은 하나의 본딩 패드로부터 상기 어레이의 4개의 열 쌍으로 연장하는 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서, 다수의 데이타 라인은 상기 특정 순서와 동일한 특정 배열로 상기 어레이의 열 쌍 각각으로 연장하는 것을 특징으로 하는 메모리 디바이스.
  5. 제4항에 있어서, 4개의 데이타 라인은 상기 특정 배열로 상기 어레이의 열 쌍 각각으로 연장하는 것을 특징으로 하는 메모리 디바이스.
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