KR100294965B1 - 입/출력장치의구성방법및그회로 - Google Patents

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Abstract

본 발명에서, DRAM 또는 다른 메모리 장치와 같은 입/출력장치를 구성하기 위한 회로 및 방법은 구성 가능한 입/출력장치에 마스터-슬레이브 데이터 버퍼회로를 사용한다. 마스터-슬레이브 구성으로 배열될 때, 슬레이브 데이터 버퍼회로는 입력 데이터 및 대응하는 마스터 데이터 버퍼회로의 출력 모두를 수신하기 위해 채용된다. 소정 구성에서, 각 데이터 버퍼회로는 입력 데이터에 기초하여 데이터를 출력한다. 다른 구성에서는, 각 슬레이브 데이터 버퍼 회로는 대응하는 마스터 데이터 버퍼 회로의 출력을 출력한다. 본 발명의 회로는 어떠한 구성 가능한 입/출력장치에도 사용할 수 있지만 LOC(lead-on-chip) 패키지에 조립된 구성 가능한 입/출력장치에 채용하는 것이 바람직하다.
[색인어]
메모리, DRAM, 입/출력장치, 마스터버퍼, 슬레이브버퍼, 래치

Description

입/출력장치의 구성방법 및 그 회로
제1도는 본 발명의 마스터-슬레이브 버퍼/래치회로를 내장하는 DRAM의 단순화된 레이아웃도.
제2도는 제1도의 DRAM을 내장하는 LOC 패키지의 평면도.
제3도는 본 발명의 바람직한 실시예에 따른 데이터 래치회로와 마스터-슬레이브 버퍼/래치회로를 내장하는 DRAM의 주변회로의 블록도.
제4도는 제3도에 도시된 데이터 래치회로의 블록도.
제5도는 제4도에 도시된 데이터 래치회로의 상세도.
제6도는 제3도에 도시된 마스터-슬레이브 버퍼/래치회로의 블록도.
제7도는 제6도에 도시된 마스터-슬레이브 버퍼/래치회로의 상세도.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 입/출력(I/O)장치의 구성방법 및 그 회로에 관한 것으로, 특히 구성 가능한 입/출력장치를 위한 마스터-슬레이브(master-slave) 버퍼/래치 회로에 관한 것이다.
일반적으로, 입/출력장치를 사용하여 입력 데이터를 수신하고, 출력 데이터를 발생하며, 여기에서 입/출력장치는 DRAM이나 SRAM과 같은 기억장치, 마이크로 프로세서 또는 다른 콘트롤러 칩이 포함된다. 구성 가능한 입/출력장치에서는 상이한 모드와 상이한 구성간의 선택이 가능하다.
16MB(megabyte) DRAM은 16핀 정도가 데이터의 수신 또는 출력에 제공되는 42개의 입력 핀을 포함하고, 상기 데이터 입력/출력 핀들은 칩 상의 본드 패드(bond pad)에 접속되는 한편, 상기 본드 패드는 DRAM 내의 데이터 버퍼들과 연계될 수 있다. 또한, DRAM은 데이터가 기억 또는 독출되는 DRAM 내의 위치를 지정하기 위한 어드레스를 수신하기 위해 11개의 어드레스 핀도 포함하고, 그 나머지 핀들은 대체로 제어신호, 전원 및 접지용(또는 비접속)으로 사용된다.
구성 가능한 16MB DRAM은 "by-16" 디바이스 또는 "by-8" 디바이스로서 구성될 수 있다. by-16 디바이스로 구성되는 경우에 16MB DRAM은 16개의 데이터 입력/출력 핀에서 16 데이터 비트를 수신하고, 16 데이터 비트는 어드레스 핀에서 수신한 어드레스 비트에 의해 지정된 DRAM 내의 위치에 기억된 하나의 16비트 워드를 나타낸다. 그러므로, 통상 DRAM의 주변회로 내에 위치하는 종래의 데이터 버퍼 회로는 DRAM에서 16개의 입력 핀들이 16 비트의 데이터를 수신하도록 사용될 수 있게 채용될 수 있다.
DRAM이 by-8 디바이스로서 구성되는 경우에는 동시에 8 비트의 데이터만이 DRAM에 입력되지만, DRAM를 완벽하게 사용하기 위해서는 여전히 칩상에 데이터를 위한 16개의 본드 패드가 필요하다. 예를 들면, 칩 상에 존재하는 8개의 본드 패드를 사용하여 DRAM의 절반부분에 데이터를 제공할 수 있고, 다른 8개의 본드 패드를 사용하여 DRAM의 다른 절반부분에 데이터를 제공할 수 있다. 따라서, 단지 8개의 본드 패드만이 사용된 경우에는 DRAM의 기억 용량의 일부가 쓸모 없게 된다. 그러므로, DRAM의 입력 버퍼 회로에 접속된 16개의 내부 본드 패드는 사용 가능한 DRAM 내의 공간을 유효하게 활용하기 위해 8개의 입력 데이터 비트 각각을 수신하도록 연결된다.
DRAM이 by-8 디바이스로서 구성되는 경우에 16개의 내부 본드 패드 각각이 8개의 입력 데이터 비트 각각을 수신하기 위한 소정 방법은 각 데이터 입력/출력 핀을 다수의 본드 패드에 물리적으로 접속함으로써 구현된다.
특히, 본드 와이어를 사용하여 8개의 입력 핀 각각을 회로 내에 존재하는 2개의 대응 본드 패드에 접속할 수 있다. 그러나, 이러한 접속에 의해서는 높은 입력 용량(input capacitance)이 발생하고, 8개의 입력 핀들 각각은 2개의 독립된 버퍼 회로에 접속되기 때문에 입력 용량은 최소한 2배가 된다.
이에 대한 다른 해결책으로는 다수의 내부 버스를 구동하기 위해 버퍼회로를 추가하여 사용하는 방법으로, 이러한 회로는 그 구성에 의존하는 메탈옵션(metal option)을 통해 장치 내에 내장될 수 있고, 버스들은 특정한 입력 핀들에서 수신된 신호를 다수의 본드 패드에 공급하기 위해 경로 지정될 수 있다. 그러나, 다수의 버스에 대한 추가적인 부하를 구동하기 위해서는 대형 추동장치(driver)가 사용되어야 하고, 또한 옵션간의 부하(loading)도 상기 추가적인 버퍼회로가 채용되는 경우에는 달라지게 된다.
[발명이 이루고자 하는 기술적 과제]
따라서, 본 발명의 목적은 구성 가능한 옵션에 따라 외부 용량이 변하지 않는 구성 가능한 입/출력장치를 제공하는 것이다.
본 발명의 다른 목적은 옵션간의 버스 구동회로에 대한 물리적 변화가 필요하지 않은 구성 가능한 입/출력장치를 제공하는 것이다.
본 발명의 또 다른 목적은 LOC(lead-on-chip) 패키징에 용이하게 적용할 수 있는 구성 가능한 입/출력장치를 위한 마스터-슬레이브 버퍼/래치회로를 제공하는 것이다.
[발명의 구성]
즉, 본 발명은 DRAM이나 다른 기억장치와 같은 입/출력장치를 구성하기 위한 방법 및 회로에 관한 것이다. 즉, 본 발명은 변조 가능한 입/출력장치에 마스터-슬레이브 데이터 버퍼회로를 사용하는 것에 관한 것이다.
데이터 버퍼는 입력신호를 수신하여 출력신호를 발생한다. 마스터-슬레이브 구성으로 배열되면 슬레이브 데이터 버퍼회로는 대응하는 마스터 데이터 버퍼회로의 입력 데이터와 출력을 분리하여 수신할 수 있다.
소정 구성에서 각 데이터 버퍼 회로는 입력 데이터에 기초하는 데이터를 출력하고, 다른 구성에서 각 슬레이브 데이터 버퍼회로는 대응하는 마스터 데이터 버퍼회로의 출력을 출력한다. 본 발명의 회로는 어떠한 구성 가능한 입/출력장치에도 사용할 수 있지만, LOC 패키지에 내장된 구성 가능한 입/출력장치에 채용하는 것이 바람직하다.
다음에, 본 발명에 대하여 첨부도면을 참조하여 설명한다.
제1도는 16MB의 기억 용량을 갖는 DRAM의 레이아웃의 일부를 나타낸다. 패키징은 도시하지 않고, 일부 특징부 만이 도시되어 있다. 본 발명의 마스터-슬레이브 데이터 버퍼 회로를 구성하는 방법 및 그 회로에는 구성 가능한 입/출력장치를 채용할 수 있지만, 상기 방법 및 회로는 바람직하게 LOC 패키지 내에 내장되고, 상기 방법 및 회로는 LOC 패키지를 위해 설계된 16MB DRAM을 참조하여 설명한다. 일반적으로, DRAM(10)은 4 분면으로 분할되고, 각 분면은 4MB의 서브어레이(12a, 12b, 12c, 12d)를 포함한다.
그러나, 상기 칩을 다른 서브 어레이로 분할하는 다른 칩 구조가 채용될 수도 있다.
각 서브 어레이에는 주변회로를 위한 영역(14)이 접해 있고, 일반적으로 DRAM(10) 내에 채용된 다른 회로 중에서 본 발명의 예시적인 실시예에 따른 주변회로는 (하측에 도시된 데이터 래치회로(20)를 포함하는) 기록 제어회로(18, 19)와 마스터-슬레이브 버퍼/래치회로(22, 23)가 포함될 수 있다. 상측 어레이(12a,12b)는 수평방향으로 도시된 칩의 장축을 따라 연장되는 칩 상에 존재하는 일련의 본드 패드(24)에 의해 하측 어레이(12c,l2d)와 분리된다 제1도에 도시된 칩에는 대략 54개의 본드 패드가 포함될 수 있다. 또, 통상적으로 상기 칩의 좌측 어레이와 우측 어레이는 유용하게 컬럼 로직(column logic)을 포함할 수 있는 영역(25)에 의해 분리된다.
제2도에서, 16MB DRAM을 위한 리드 프레임 패키지가 도시되어 있다. 상측의 4MB 어레이와 연계된 주변회로와 본드 패드(24) 사이에는 전원 버스(26)(VCC)가 연장되고, 또 하측의 4MB 어레이와 연계된 주변회로와 본드 패드 사이에는 접지버스 (28)(VSS)가 연장된다. 상기 본드 패드(24)는 상기 칩 중앙부를 따라 위치하고, 전원 버스(26)와 접지 버스(28)는 본드 패드(24)에 인접하여 연장되기 때문에, 어떠한 본드 패드(24)도 전원 버스(26)나 접지 버스(28) 또는 인접한 칩 리드(32)에 용이하게 접합(bond)될 수 있다. 제2도에 도시된 리드 프레임 패키지는 42개의 칩 리드를 포함하고, 그중 16개의 칩 리드는 데이터의 입/출력을 위해 제공될 수 있다. LOC 패키지에서 본 발명의 방법과 회로를 채용할 때의 장점은 다른 도면들을 참조한 이하의 설명에 따라 명확하게 될 것이다.
[블록회로도]
제3도는 입/출력장치를 구성하기 위한 바람직한 실시예에 따른 주변회로(14)의 블록도를 나타낸다(다른 주변회로가 본 발명에 따른 DRAM에 채용된다는 것이 이해될 것이다). 설명의 편의상 (8쌍의 마스터 및 슬레이브 버퍼 회로를 포함하는) by-8 또는 by-16 디바이스로 구성 가능한 16MB DRAM에 대하여 상세하게 설명한다. 또한, 이하에서는 입력 데이터 버퍼 회로의 사용에 대하여도 상세하게 설명한다. 그러나, 본 발명의 방법 및 회로는 출력 데이터 버퍼 회로에도 적용될 수 있다. 마찬가지로, 본 발명의 방법 및 회로는 DRAM이 행과 열을 분리하는 어드레스 버퍼 회로를 포함하는 경우에 어드레스 데이터를 "멀티플렉싱(multiplexing)"하기 위해 사용될 수 있다. 본 회로의 이러한 적용은 입력 데이터 버퍼 회로에 적용되는 회로의설명에서도 동일하다.
제3도에 도시된 회로에서, 데이터 버퍼 회로는 쌍으로 배열되고, 각 쌍은 마스터 데이터 버퍼회로와 슬레이브 데이터 버퍼 회로를 갖지만, 본 발명의 상세한 설명으로부터 명백해지는 것 같이, 상기 회로는 다른 구성으로 이루어질 수 있다. 예를 들면, 마스터-슬레이브 데이터 버퍼회로를 채용하는 방법 및 회로는 "by-16" 또는 "by-4" 디바이스로서 구성 가능한 DRAM에 적용될 수 있다. 즉, 상기 회로 각각은 하나의 마스터 데이터 버퍼회로와 3개의 슬레이브 데이터 버퍼회로를 갖는 4개의 버퍼군을 포함하도록 구성될 수 있다. 마찬가지로, 상기 회로는 "by-4" 또는 "by-1" 디바이스 또는 다른 어떤 가능한 구성의 조합으로 구성할 수 있는 DRAM에서도 채용될 수 있다. 결국, 마스터-슬레이브 구성은 버퍼회로에 한정되는 것이 아니고, 입력신호가 하나의 칩 상에서 2개 이상의 본드 패드를 구동해야 할 때에는 채용될 수 있다.
바람직한 실시예에서, 주변회로(14)에는 2개의 상측 어레이(12a, 12b)(하위 비트에 할당 가능)에 대한 제1(하위) 기록 제어회로(18)와 2개의 하측 어레이(12c, l2d)(상위 비트에 할당 가능)에 대한 제2(상위) 기록 제어회로(19)가 포함된다. 상측 어레이와 하측 어레이에 대한 기록 제어회로는 동일하게 구성하는 것이 바람직하다. 또한, 상기 주변회로(14)에는 각 데이터 입/출력 핀에 대한 데이터 버퍼도 포함된다. 일반적으로, 16비트의 처리가 가능한 DRAM(즉, "by-16" 디바이스)는 16개의 데이터 버퍼회로를 포함한다.
제3도에 채용된 데이터 버퍼회로는 마스터-슬레이브 구성으로 구성되어 by-16 디바이스와 by-8 디바이스 모두를 지원하도록 사용될 수 있다. 이 예에서, 데이터 버퍼회로는 8쌍으로 구성되고, 각 쌍은 하나의 마스터 데이터 버퍼회로(22)와 하나의 슬레이브 데이터 버퍼회로(23)로 구성된다.
그러므로, 제3도에 도시된 데이터 버퍼 회로의 쌍은 8회 반복 구성된다. 바람직하게는, 마스터 데이터 버퍼회로(22)는 상측 어레이와 연계되는 반면, 슬레이브 데이터 버퍼회로(23)는 하측 어레이와 연계된다. 각 마스터 데이터 버퍼회로 (22)의 출력은 상기 마스터 데이터 버퍼회로(22)에 대응하는 슬레이브 데이터 버퍼회로(23)의 입력에 접속된다. 또한, 본 예에서 8개의 마스터 데이터 버퍼회로(22) 각각은 기록 제어회로(18)에 연결되고, 8개의 슬레이브 데이터 버퍼회로(23) 각각에는 기록 제어회로(19)에 연결된다. 그러나, 마스터 및 슬레이브 데이터 버퍼회로 (22, 23) 양측에 연결된 하나의 기록 제어회로를 변형예로 사용할 수 있다.
[블록회로의 동작]
16MB DRAM 내의 기록 제어회로 및 데이터 버퍼회로의 개괄적인 레이아웃을 설명하였고, 상기 회로 동작에 대하여 설명한다. 기록 제어회로(18)는 입력(34)에서 제1(하위)열 인에이블 신호(LCEB)를, 입력(36)에서 기록 인에이블 신호(WEB)를, 입력(38)에서 행 액세스 스트로브 신호(RASBP)를, 입력(40)에서 고속 페이지 모드 신호(FPM)를 수신한다. 일반적으로, 신호(LCEB, WEB, RASBP)는 DRAM의 입력 핀에 입력되는 반면, 신호(FPM)는 본드 옵션 또는 메탈 옵션을 통해 선택된다. 제1 기록 제어회로(18)는 마스터 데이터 버퍼회로(22)에 연결된 출력(42)에서 제1(하위) 데이터 래치신호(LDLAT)를 발생하고, 제2 기록 제어회로(19)는 입력(44, 46, 48)에서 각각 신호(WEB, RASBP, FPM)를 수신한다. 그러나, 제2 기록 제어회로(19)는 LCEB 신호를 수신하는 대신에 입력(50)에서 제2(상위) 열 인에이블 신호(UCEB)를 수신한다. 또, 제2 기록 제어회로(19)는 출력(52)에서 제2 데이터 래치신호(UDLAT)를 발생한다.
각 쌍의 마스터 및 슬레이브 데이터 버퍼회로(예를 들면 22,23)가 각 신호들을 수신하지만, 제3도에 도시된 한 쌍의 마스터 및 슬레이브 데이터 버퍼회로에 대해서만 참조하여 설명한다. 마스터 데이터 버퍼회로(22)는 입력(54)에서 신호 (LDLAT)를 수신한다. 일반적으로, LDLAT 신호는 CEB, WEB 및 RASBP 신호가 모두 로우 레벨일 때 액티브 기록 사이클을 나타낸다. 또한, 마스터 데이터 버퍼회로(22)는 외부 데이터 입력신호(EXTDI)를 수신하기 위한 입력(56)과 입력 데이터(DI)를 수신하기 위한 입력(58)을 포함한다. 각 마스터 데이터 버퍼회로(22)는 독립된 DI 신호를 수신하는 것이 바람직하다. 상기 DI신호는 "하위 비트"데이터이다. 끝으로, 마스터 데이터 버퍼회로(22)는 BY8-PAD 신호를 수신하기 위한 입력(60)을 포함한다. 제6도에 도시된 버퍼회로에 대한 논리 회로도의 설명을 참조하면 명확해지는 것처럼, 마스터 데이터 버퍼회로(22)의 입력(56)(EXTDI 신호를 수신하도록 연결)은 하이 레벨(YCC)로 설정되는 반면, 입력(60)(BY8PAD 신호를 수신하도록 연결)은 로우 레벨(VSS)로 설정된다.
상기 구성에서, 출력(62)의 신호는 입력(58)에서 수신된 입력 데이터(DI)에 의해 결정된다(외부 데이터 입력신호 EXTDI는 무시된다).
마스터 데이터 버퍼회로(22)의 출력(64)에서 발생된 외부 데이터 출력신호(EXTDOUT)는 슬레이브 데이터 버퍼회로(23)의 입력(66)에 외부 데이터 입력신호(EXTDI)로서 공급된다. 또, 슬레이브 데이터 버퍼회로(23)는 입력(68)에서 상위 기록 제어회로(19)로부터의 데이터 래치신호(UDLAT)를 수신하고, 입력(70)에서 입력 데이터(DI)를 수신한다. 끝으로, 슬레이브 데이터 버퍼회로(23)는 입력(72)에서 BY8PAD 신호를 수신한다.
일반적으로, 슬레이브 데이터 버퍼회로(23)는 상기 출력에서 2개의 신호 중 하나의 신호를 발생할 수 있다. 제6도의 버퍼회로의 상세한 구조를 참조하여 보다 상세하게 설명하는 바와 같이, BY8PAD 신호의 상태는 출력(66)에서 발생된 신호가 (i) 입력(70)에서의 입력 데이터(DI)인가, 또는 (ii) 입력(66)에서의 외부 데이터 입력(EXTDI)인가를 판정하게 된다. 특히, by-16 디바이스로서 구성된 경우, 모든 16개의 버퍼에 인가되는 BY8PAD는 로우 레벨로 되어 16개의 독립적인 입력 비트가 16개의 독립적인 버퍼출력에 독립적으로 공급된다. 따라서, 8개의 마스터 데이터 버퍼회로(22)에 공급된 8개의 하위 데이터 입력 비트는 마스터 데이터 버퍼회로(22)들의 각 GDW 출력에 전송되는 반면, 8개의 슬레이브 데이터 버퍼회로 (23)에 공급된 8개의 상위 데이터 입력 비트는 슬레이브 데이터 버퍼회로(23)들의 각 GDW 출력에 전송된다.
그러나, 구성 가능한 입/출력장치가 by-8 디바이스로서 구성되면, 8개의 슬레이브 데이터 버퍼회로(23) 각각에 공급된 BY8PAD 신호는 하이 레벨로 설정된다. 따라서, 각 슬레이브 데이터 버퍼회로(23)는 입력(70)에서의 입력 데이터를 무시하고, 입력(66)에서 수신한 EXTDI 신호를 GDW 신호로서 출력하고, 슬레이브 데이터 버퍼회로(22)의 EXTDOUT 출력(76)은 불필요하게 되므로 비접속된다.
본드 칩 패드와 전원 및 접지 버스의 위치 때문에 본 발명의 회로를 LOC 패키지 내에 채용하는 것이 유리하고, 특히 마스터 데이터 버퍼회로(22)(상측 어레이에 연계)의 출력 EXTDOUT 신호는 상기 회로의 다른 쪽에 존재할 수 있는 슬레이브 데이터 버퍼회로(23)(하측 어레이에 연계)의 입력 EXTDI에 용이하게 공급될 수 있다. 또한, 입력 BY8PAD은 디바이스 구성에 따라서 VCC 또는 VSS에 용이하게 연결될 수 있다. 대안적으로, 이러한 접속은 마스크 또는 메탈 옵션에 의해 이루어질 수 있다. 끝으로, 입/출력장치에서 대칭으로 되는 것이 바람직하기 때문에, 마스터와 슬레이브 데이터 버퍼회로(22, 23) 모두에 동일한 버퍼회로를 사용할 수 있다.
기록 제어회로(18, 19)에는 글로벌 기록 인에이블(global write enable) (GWE)회로(77)와 스태틱 열 지연(static column delay)(SCDELAY)회로(78)가 블록 형태로 도시되어 있다. 상기 회로들(77, 78)은 본 발명에 참조되는 유나이티드 메모리스 인코포레이티드의 사건번호 UM-119호에 충분하게 설명되어 있다. 글로벌 기록 인에이블 회로(77)는 확장된 내부 기록 인에이블 신호를 제공하고, 스태틱 열 지연회로(78)는 기록 인에이블 신호에 대한 지연과 어드레스 래치에 대한 지연을 제공한다. 이들 회로(77, 78)는 DRAM이 스태틱 열 모드에서 동작하는 경우에 타이밍 및 노이즈 마진을 향상시키고, 또 상기 회로들(77, 78)은 필수 구성요소 (subject matter)는 아니지만, 본 발명의 방법 및 회로를 내장하는 구성 가능한 입/출력장치의 성능을 향상시킬 수 있다.
[데이터 래치회로]
제4도에, 기록 제어회로(18, 19)에 대한 바람직한 데이터 래치회로(20)가 도시되어 있다. 본 발명의 범위 내에서는 데이터 래치신호(DLAT)를 발생하는 다른 회로들도 사용될 수 있지만, 제4도에 도시된 회로(20)에는 안정된 데이터 래치신호 (DLAT)가 확실하게 발생될 수 있도록 하기 위해 안정화회로(79)를 포함한다. 디바이스가 by-8 디바이스로서 구성되는 경우 데이터 래치 신호(DLAT)가 기록 제어회로(19)에 의해 발생될 필요는 없으며, 데이터 래치회로(20)는 기록 제어회로(18, 19)에 대해서 동일하고, 그 각각은 데이터 래치 신호(DLAT)를 발생한다.
데이터 래치회로(20)는 입력(34)에서 열 인에이블 신호(CEB), 입력(36)에서 기록 인에이블 신호(WEB), 입력(38)에서 행 액세스 신호(RASBP), 입력(40)에서 고속 페이지 모드 신호(FPMPAD)를 수신하고, 데이터 래치회로(20)는 버퍼회로들에 연결된 출력(42)에서 DLAT 신호를 출력한다. DLAT 신호는 입력 데이터를 래치시키기 위해 액티브 기록이 발생되는 경우를 나타내기(indicate) 위해 사용된다. 출력(42)에서 DLAT 신호가 발생되는 것에 대하여 먼저 설명한 다음에, 데이터 래치회로(20)의 안정화회로(79)에 대하여 상세하게 설명한다.
일반적으로, 입력(WEB,CEB)이 모두 로우 레벨인 경우에 출력(42)에서 하이 레벨의 DLAT 신호를 발생한다. CEB는 입력(82)에서 인버터(80)로 공급되며, 인버터 출력(84)은 제1 입력(88)에서 NAND 게이트(87)로 입력된다. NAND 게이트(86)는 제2 입력(90)을 포함하고, 출력(91)에서 신호를 발생한다. 또, 제2 입력(90)은 NAND 게이트(92)의 출력(98)에 연결된다. NAND게이트(92)는 입력(94)에서 WEB 신호를 수신하고, 입력(96)에서 다른 신호를 수신한다. 입력(96)으로 입력되는 신호는 후술하는 바와 같이 안정화회로(79)로부터 NAND 게이트(92)로 공급된다.
CEB가 로우 레벨인 경우, 인버터(80)의 출력은 하이 레벨로 되고, 상기 하이 레벨 신호는 NAND 게이트(86)의 입력(88)으로 공급된다. 또, WEB가 로우 레벨이면, NAND 게이트(92)의 출력도 입력(96)의 신호에 관계없이 하이 레벨로 되고, 상기 하이 레벨 신호는 NAND 게이트(86)의 입력(90)으로 공급된다. NAND 게이트(86)에 대한 양 입력이 하이 레벨이기 때문에 출력(91)에서의 신호는 로우 레벨이고, 상기 NAND 게이트(86)의 로우 레벨 출력은 인버터(100)에 의해 반전되어 하이 레벨의 DLAT 신호를 발생한다.
데이터 래치회로(20)는 잘못되었거나 불확실한 기록 인에이블 신호(WEB)에 기초하여 하이 레벨의 DLAT 신호를 발생하지 않도록 하기 위해 안정화부(79)를 포함하고, 상기 안정화회로(79)는 공지된 바와 같이 DRAM이 고속 페이지 모드 장치로서 구성되는 경우에만 인에이블된다. 본 발명의 회로는 와이어 본드 옵션, 메탈 옵션 또는 상기 회로에 고속 페이지 모드를 선택하는 신호를 연결함으로써 고속 페이지 모드 장치로서 구성될 수 있다.
스태틱 열 모드에서 동작하는 경우에 안정화회로(79)는 바람직하게 디스에이블상태로 되어 DLAT 신호를 발생하지 않는다. 따라서, 안정화회로(79)에 대한 이하 설명은 고속 페이지 모드 장치인 DRAM에만 적용하는 것이 바람직하다.
안정화회로(79)는 입력(108)에서 DLAT 신호를 수신하는 NAND 게이트(106)를 포함하고, 또한 NAND 게이트(106)는 FPMPAD 신호를 수신하는 입력(110)을 포함한다. 상기 신호(FPMPAD)는 DRAM이 고속 페이지 모드인 경우에만 안정화부(79)가 활성화되도록 한다. 끝으로, NAND 게이트(106)는 래치(148)에 의해 래치된 상태를 인버터(116)로 수신하기 위한 입력(112)을 포함한다. RASBP 신호가 하이 레벨이면 트랜지스터(114)가 턴온피고, 래치(148)의 노드(154)와 인버터(116)의 입력(118)이 로우 레벨로 되며, 인버터(116)의 출력(120)은 하이 레벨로 된다. 따라서, RASBP 신호가 먼저 하이 레벨로 되고, FPMPAD 신호가 하이 레벨로 되면 하이 레벨의 DLAT 신호는 NAND 게이트(106)의 로우 레벨 출력을 발생하여 커패시터(122)를 방전시킨다.
커패시터(122)에 연결된 노드(124)가 방전함에 따라 인버터(126)는 출력(128)에서 하이 레벨 신호를 발생한다.
출력(128)에서의 상기 신호는 "지연된" DLAT 신호로서 DLAT 신호의 상태는 다른 시점에서 기록 인에이블 신호(WEB)가 잘못된 것인지를 판정하기 위해 비교된다. 특히, 지연된 DLAT 신호는 입력(132)에서 NAND 게이트(130)로 입력되고, DLAT 신호는 입력(134)으로 직접 입력된다. NAND 게이트(130)에 대한 양 입력이 하이 레벨이면, NAND 게이트(130)의 출력(136)은 로우 레벨이다. 즉, 유효한 WEB 신호가 수신되고, DLAT 신호가 소정 기간동안 하이 레벨로 유지되면 NAND 게이트(92)에 연결된 안정화회로(79)의 출력은 CEB 또는 RASBP 신호의 상태가 변할 때까지 DLAT 신호를 하이 레벨 상태로 유지시킨다.
특히, NAND 게이트(130)의 출력(136)은 입력(142)으로 인버터(140)에 연결되고, 인버터(140)의 출력(144)은 트랜지스터(146)의 제어전극에 연결된다. NAND 게이트(130)의 출력이 로우 레벨인 경우 인버터(140)의 출력은 하이 레벨로 되어 트랜지스터(146)를 턴온시킴으로써, 래치(148)를 절환시키고, NAND 게이트(92)의 입력(96)에 연결된 노드(156)를 로우 레벨로 변환한다. 그러므로, NAND 게이트(92)의 출력은 입력(94)의 WEB 신호 상태에 관계없이 하이 레벨로 됨으로써, 인버터(80) 입력에서의 CEB 신호와 트랜지스터(114) 제어 전극에서의 RASBP 신호가 하이 레벨로 될 때까지 DLAT 신호는 하이 레벨로 유지된다.
또한, DLAT 회로(20)의 바람직한 실시예는 CEB 또는 RASBP 신호가 하이 레벨로 되어 래치(148)를 리셋시키는 경우에 DLAT 회로(20)를 리셋시키기 위한 구성소자를 포함한다. 특히, CEB 신호가 하이 레벨로 되면, 인버터(80) 출력(84)에서 출력되는 로우 레벨 신호가 입력(88)에서 NAND 게이트(86)로 입력된다. 그러므로, 상기 NAND 게이트(86)의 출력은 하이 레벨로 되고, DLAT 신호는 로우 레벨로 된다. 또한, 인버터(80)의 출력은 입력(160)에서 인버터(158)로 입력되고, 상기 인버터(158)의 출력(162)은 트랜지스터(164)의 제어전극에 연결된다. 출력(162)에서의 신호는 입력신호(CEB)와 동일한 논리상태를 갖는다. CEB 신호가 하이 레벨일 때, 출력(162)도 하이 레벨이다. 그러므로 트랜지스터(164)가 턴온되어 래치(148)의 노드(154) 전압을 로우 레벨로 변환시켜 다음에 이어지는 DLAT 신호 비교를 위해 래치( 및 NAND 게이트(92)의 입력(96))를 리셋시킨다. 마찬가지로, RASBP가 하이 레벨이면 트랜지스터(114)가 온되어 노드(154)의 전압을 로우 레벨로 변환시켜 래치(148)를 리셋시킨다. 그러므로, 바람직한 실시예의 데이터 래치회로(20)는 안정된 DLAT 신호가 유효한 기록 인에이블 신호를 수신할 때만 발생될 수 있도록 한다.
제5도에서, 제4도를 실현하는 바람직한 회로가 도시되어 있다. 제4도의 회로를 내장하는 다른 회로를 사용할 수 있지만, 제5도의 상세한 회로는 사용 가능한 회로의 일 예이고, 제4도의 논리회로도에 도시된 게이트를 나타내는 트랜지스터의 구성은 잘 알려진 것이므로, 이에 대한 상세한 설명은 생략한다.
[버퍼회로]
제6도에, 버퍼회로의 로직 회로도가 도시되어 있다. 상기 회로는 마스터 데이터 버퍼회로(22)와 슬레이브 데이터 버퍼회로(23)에 사용된다. 상세하게 설명하는 바와 같이, 회로간의 차이는 입력 및 출력신호이다.
또, 회로가 마스터와 슬레이브를 포함하는 쌍을 갖도록 배열되고, 디바이스가 by-16 디바이스로서 구성되면 슬레이브 데이터 버퍼회로는 마스터 데이터 버퍼회로로서 기능할 수도 있다. 그러므로, 마스터 데이터 버퍼 회로에 관한 설명은 마스터 데이터 버퍼회로로서 기능하는 슬레이브 데이터 버퍼회로에도 적용된다.
마스터 데이터 버퍼회로(22)는 데이터 버퍼(166), 게이트(168), 래치(170), 타이밍 회로(172) 및 출력회로(174)를 포함하고, 또 마스터 데이터 버퍼회로(22)는 신호(DI, DLAT, EXTDI, BY8PAD)를 수신하고, 신호(EXTDTOUT, GDW)를 출력한다. 일반적으로, 마스터 데이터 버퍼회로(22)는 DI 신호를 출력신호(GDW)로서 출력하고, 마찬가지로 by-16 디바이스에서 슬레이브 데이터 버퍼회로(23)는 DI 신호를 출력 신호(GDW)로서 출력한다. 그러나, by-8 디바이스로서 구성되는 경우에는 슬레이브 데이터 버퍼회로(23)는 DI 신호를 무시하고, 상기 슬레이브 데이터 버퍼회로(23)에 대응하는 마스터 데이터 버퍼회로(22)로부터 입력으로서 수신되는 EXTDI 신호를 출력한다. 특히, BY8PAD 신호는 회로의 전단(즉, 데이터 버퍼(166), 게이트(168), 래치(170) 및 타이밍회로(172))를 분리시키고, 또한 출력회로(174)로 입력되어 슬레이브 데이터 버퍼회로(23)가 마스터 데이터 버퍼회로(22)로부터 출력되는 EXTDOUT 신호(EXTDI 신호로서)를 수신하여, 출력신호(GDW)로서 EXTDI 신호를 출력하도록 한다.
버퍼회로의 개략적인 동작에 대하여 마스터 데이터 버퍼회로와 슬레이브 데이터 버퍼회로에 대해 설명하였고, 마스터 데이터 버퍼회로로서의 버퍼회로에 대하여도 상세하게 설명한다. 출력회로(174)의 동작에 관련하여 보다 상세하게 설명하는 바와 같이 마스터 데이터 버퍼회로로 입력되는 로우 레벨의 BY8PAD 신호는 출력 회로(174)가 "래치된" DI 신호를 출력신호(GDW)로서 출력하고, EXTDI 신호는 무시하도록 한다. 일반적으로, 타이밍회로(172)는 데이터 버퍼(166)를 턴온/턴오프시키며, 게이트(168)를 제어하여 적절한 DI 신호가 래치(170)에 의해 래치되도록 한다. 상기 DI 신호를 적절하게 래치시키기 위해 타이밍회로(172)는 다음의 시퀀스가 이루어지도록 한다. (i) 데이터 버퍼(166)는 턴온되고, (ii) 게이트(168)는 래치(170)가 DI 신호를 래치하도록 개방되고, (iii) 게이트(168)는 닫히고, (iv) 데이터 버퍼(166)는 턴오프된다.
특히 입/출력장치가 액세스되면, 하이 레벨의 DLAT 신호는 입력(180)에서 타이밍회로(172)의 NAND 게이트(178)로 입력된다. 초기상태에서 제2 입력(182)은 하이 레벨이므로, 출력(184)에서 NAND 게이트(178)의 출력은 로우 레벨이다. 상기 NAND 게이트(178)의 출력(184)은 데이터 버퍼(166)의 P 채널 트랜지스터(186)와 N 채널 트랜지스터(190)의 게이트에 연결된다. 그러므로, NAND 게이트(178)의 로우 레벨 출력은 트랜지스터(186)를 턴온하여 인버터(188)를 인에이블시키고, 트랜지스터(190)를 턴오프한다.
인버터(188)의 출력은 인버터(194)의 입력(192)에 연결되어, 노드(196)에서 제1 출력신호를 발생한다. 인버터(188)의 출력(즉, 반전된 DI신호)은 트랜지스터 (198)의 게이트에 연결되는 한편, DI 신호는 트랜지스터(200)의 게이트에 직접 연결된다. 트랜지스터(198, 200)가 연결되는 노드(202)에서 버퍼(166)의 제2 출력 신호를 발생한다. 즉, 트랜지스터(198, 200) 증 어느 하나는 온되어 노드(202)에서 하이 또는 로우 레벨 전압을 발생한다.
NAND 게이트(178)의 출력(184)이 하이 레벨이면, 트랜지스터(190, 204)는 온됨으로써, 노드(196, 202)의 출력은 각각 DI 신호와 관계없이 하이 레벨과 로우 레벨로 되지만, NAND 게이트(178)의 출력(184)이 로우 레벨(즉, 입력 버퍼(166)가 턴온)이면, 트랜지스터(190, 204)는 오프되고, 노드(196, 202)에서의 출력에 의해 각각 DI 신호와 반전된 DI 신호가 얻어진다.
데이터 버퍼(166)의 출력신호가 노드(196, 202)에서 발생된 후, 타이밍회로(172)는 게이트(168)를 개방하여 래치(170)를 절환한다(swtch). 특히, 타이밍회로(172)의 NAND 게이트(206)에는 입력(208)에 DLAT 신호가 입력되고, NAND 게이트(206)의 제2 단자에는 지연회로(212)를 통해 "지연된" DLAT 신호가 입력된다. 지연회로(212)에는 인버터(214, 216, 218)와 커패시터(220)가 포함되고, 커패시터(220)는 노드(222)에서 인버터(216, 218) 사이에 연결된다. 초기상태에서, NAND 게이트(208)의 입력(210)은 하이 레벨로 됨으로써, 입력(208)에서 DLAT 신호는 하이 레벨로 되며, 노드(224)에서 NAND 게이트(206)의 출력은 로우 레벨로 되고, 노드(224)의 출력은 P 채널 트랜지스터(226, 228)에 연결된다. 상기 노드(224)의 출력이 로우 레벨이기 때문에 P 채널 트랜지스터(226, 228)는 턴온된다. 또, 노드(224)의 출력은 인버터(230)에 연결되고, 인버터(230)의 출력(232)은 N 채널 트랜지스터(234, 236)의 제어 전극에 연결된다. NAND 게이트(206)의 출력이 로우 레벨이면, 인버터(230)의 출력(232)은 하이 레벨이므로, 트랜지스터 (234, 236)가 턴온되어 게이트(168)를 연다.
짧은 시간 지연된 후, "반전된" DLAT 신호(지연회로(212)에 의해 반전)는 NAND 게이트(206)의 제2 입력(210)로 입력된다. "반전된" DLAT 신호는 로우 레벨로 되고, 단자(224)에서 하이 레벨 신호가 출력되어 게이트(168)를 턴오프시킨다. 타이밍회로(172)에 의한 이러한 타이밍은 적절한 DI 신호가 래치(170)에서 래치되도록 한다.
또한, 반전된 DLAT 신호는 입력(244)에서 NAND 게이트(242)로 입력된다. NAND 게이트(242)에 대한 제2 입력(246)이 하이 레벨(마스터 데이터 버퍼회로에 대해 로우 레벨의 BY8PAD 신호로 가정)이기 때문에, NAND 게이트(242)는 인버터로서 작용하여 입력(244)의 신호를 반전시킨다. NAND 게이트(242)의 출력에서 출력되는 신호는 인버터(250, 252, 254)로 입력된다. 따라서, DLAT 신호가 하이 레벨(반전된 DLAT 신호는 로우 레벨)이면, NAND 게이트(178)의 출력은 하이 레벨로 되고, 상기 하이 레벨의 신호는 인버터(188)를 턴오프시키고, 트랜지스터(190, 204)를 턴온시켜 데이터 버퍼(166)를 턴오프시킨다.
래치회로(170)에서 적절하게 래치된 DI 신호에 대하여 설명하였고, 출력회로 (174)의 동작에 대하여 설명한다. 노드(239)에서 출력되는 래치(170)의 출력은 인버터(256)에 연결되고, 인버터(256)의 출력은 EXTD0UT(슬레이브 데이터 버퍼회로 (23)에 EXTDI로서 공급된) 신호를 발생한다. 인버터(256)의 출력은 제1 입력(262)에서 출력회로(174)의 NAND 게이트(280)로 입력되고, NAND 게이트(28O)의 제2 입력(264)은 OR 게이트(266)의 출력에 연결된다. OR 게이트(266)의 제1 입력(268)은 인버터(176)의 출력에 연결되고, 인버터(176)의 출력은 반전된 BY8PAD 신호를 제공한다. 마스터 데이터 버퍼회로(22)에 공급된 BY8PAD 신호는 로우 레벨이기 때문에 인버터(176)의 출력은 하이 레벨이다. 따라서, OR 게이트(266)의 출력( 및 NAND 게이트(280)에 대한 입력 )은 EXTDI 신호 상태에 관계없이 하이 레벨로 된다. 그러므로, 입력(264)에 공급된 하이 레벨의 신호에 의해 NAND 게이트(280)는 인버터로서 작용하여 입력(262)의 신호를 반전시키며, NAND 게이트(280)의 출력은 GDW 신호를 출력하는 인버터(272)에 연결된다.
또한, 노드(239)에서 출력되는 래치(170)의 출력에 트랜지스터(258)가 연결된다. 상기 트랜지스터(258)의 게이트는 BY8PAD 신호를 수신하도록 연결된다. 마스터 데이터 버퍼회로(22)의 BY8-PAD 신호는 로우 레벨이기 때문에 트랜지스터(258)는 오프되어 노드(239)에 영향을 주지 않게 된다. 트랜지스터(258)의 작용에 대해서는 제6도에 도시된 슬레이브로서 동작하는 버퍼회로의 작용을 참조하여 설명한다.
제6도의 데이터 버퍼회로가 마스터 데이터 버퍼회로(또는 by-16 디바이스에서 마스터 데이터 버퍼회로로서 동작하는 슬레이브 데이터 버퍼회로)로서 채용되면, BY8PAD 신호는 로우 레벨로 되어 데이터 출력회로(174)가 마스터 회로로부터의 EXTDI 신호를 무시한다. 또, 타이밍회로(172)는 버퍼회로(166)와 게이트(168)를 제어하여 DI 신호가 래치(170)에 의해 적절하게 래치되도록 하며, 래치된 DI 신호는 출력(GWD)을 발생하는 출력회로(174)에 공급된다.
이어서, 제6도에 도시된 슬레이브 데이터 버퍼회로로서 동작하는 데이터 버퍼회로의 동작에 대하여 설명한다. 데이터 버퍼회로가 슬레이브 데이터 버퍼회로(즉, by-8 구성의 디바이스)로서 작용하면, 데이터 버퍼는 DI 신호를 무시하고, 마스터 데이터 버퍼회로(23)로부터의 EXTDI 신호를 GDW 신호로서 출력한다. 그러므로, 버퍼(166), 게이트(168), 래치(170) 및 타이밍회로(172)는 모두 무시될 수 있다. 이것은 BY8PAD 신호를 하이 레벨로 설정함으로써 가능하다. 또, BY8PAD 신호가 하이 레벨로 되면, 인버터(176)의 출력은 로우 레벨로 되고, 상기 인버터(176)의 출력은 NAND 게이트(242)의 입력(246)에 연결된다. 따라서, NAND 게이트(242)의 출력은 NAND 게이트(242)의 입력에 관계없이 하이 레벨로 되고, NAND 게이트(242)의 하이 레벨 출력은 인버터(250, 252, 254)를 통해 입력(182)에서 NAND 게이트(178)로 입력된다. NAND 게이트(178)의 출력은 DLAT 신호에 관계없이 항상 하이 레벨로 됨으로써, 트랜지스터(186)를 통해 인버터(188)를 턴오프시키므로, DI 신호는 무시된다.
또, 하이 레벨의 BY8PAD 신호는 트랜지스터(258)의 제어전극에 공급되어 트랜지스터(258)를 턴온시켜, 노드(239)를 로우 레벨로 구동시킨다. 이에 따라서, 인버터(256)에 대한 입력은 DI 신호 또는 래치(170)의 상태에 관계없이 로우 레벨로 된다. 인버터(256)의 하이 레벨 출력은 NAND 게이트(280)의 제1 단자(262)에 공급된다. NAND 게이트(250)의 일측 입력은 하이 레벨이기 때문에 NAND 게이트(280)는 타측 입력(즉, 입력 264)에 대한 인버터로서 작용한다. 상기 NAND 게이트(280)의 입력(264)은 OR 게이트(266)에 연결되어 연계된 마스터 회로로부터의 EXTDI 신호를 수신한다. OR 게이트(266)의 제1 단자(268)에 연결된 인버터(176)의 출력은 로우 레벨이기 때문에 OR 게이트(266)는 EXTDI 신호에 대한 버퍼로서 작용한다. OR 게이트(266)의 출력은 NAND 게이트(280)(인버터로서 작용) 및 인버터(272)를 통해 전달된다. 이에 따라서 출력(GDW)은 EXTDI를 따른다.
제6도에 도시된 데이터 버퍼의 설명으로부터 명백해진 바와 같이, 회로는 BY8-PAD 신호에 따라서 마스터 또는 슬레이브 데이터 버퍼회로로서 용이하게 사용될 수 있고, BY8PAD 신호의 상태는 와이어 본드 또는 메탈(마스크) 옵션에 의해 고정될 수 있고, 대안적으로 레지스터로부터의 다이나믹 입력으로 될 수 있다.
구성 가능한 장치에서 제6도의 버퍼회로를 사용하는 것은 디바이스의 구성에 따라서 버퍼회로들이 마스터 또는 슬레이브 데이터 버퍼회로로서 작용할 수 있기 때문에 유리하다. 즉, by-16 모드에서 슬레이브 데이터 버퍼회로로서 지정된 버퍼는 마스터 데이터 버퍼회로로서 작용한다. 또한, 제조를 위해서는 대칭의 디바이스를 갖고, 동일한 버퍼들을 내장하는 것이 유리하다. 끝으로, 본 발명의 슬레이브 데이터 버퍼회로는 입력 데이터를 수신하는 입력 버퍼회로(166)를 디스에이블 시킴으로써 소비전력이 저감된다. 또한, 상측 기록 제어회로는 디스에이블상태로 될 수 있으므로, DLAT 신호를 발생하지 않는다. 따라서, 게이트(168)와 래치(170)는 가변하는 DLAT신호에 의해 토글되지 않는다.
제7도에, 제6도에 도시된 논리 회로도를 실현하는 상세 회로가 도시되어 있다. 여러가지 게이트를 포함하는 트랜지스터의 구성은 잘 알려져 있다. 제7도에 도시된 회로의 동작은 제6도에 도시된 회로와 동일하므로, 상세한 설명은 생략한다. 또 제7도에 도시된 회로는 제6도의 논리회로를 실현하기는 하지만, 다른 회로도 채용될 수 있고, 제7도는 단지 제6도의 논리 회로를 실현하는 회로의 일 예이다.
[발명의 효과]
본 발명에 대하여 예시적인 실시예를 참조하여 설명하였지만, 상기 설명에 제한되지는 않고, 발명의 범위 내에서 어떠한 변형도 포함된다. 다른 실시예뿐만 아니라 예시적인 실시예의 여러 가지 변형도 상세한 설명을 참조하여 해당 분야의 기술자에게는 명백할 것이다. 예를 들면, 본 발명의 방법 및 회로는 출력버퍼에 사용할 수 있다. 입력 데이터를 수신하는 것보다 출력버퍼는 메모리로부터의 출력 데이터를 수신할 수 있다. 특히, (by-8 또는 by-16 디바이스로서 구성 가능한) 디바이스가 by-8 디바이스로 구성되면 8비트의 출력이 발생된다. 그러나, 16개의 데이터 입력/출력 핀에서 8 비트의 출력을 발생할 필요가 있다. 8 비트의 출력을 다수의 데이터 입/출력 핀에 연결하거나 추가적인 버스 회로를 부가하는 대신에 마스터-슬레이브 구성의 버퍼출력회로가 사용될 수 있다.
다른 변형예에서는 데이터를 버퍼링하는 것 이외의 목적을 위해 어떠한 구성 가능한 장치에도 마스터-슬레이브 구성을 이용할 수 있다. 예를들면, 마스터-슬레이브 구성을 이용하여 DRAM이 행과 열에 대해 별개의 버퍼를 포함하는 경우에 비멀티플렉스 어드레스 지정장치(non-multip1exed addressed device)(broad-side addressing) 또는 어드레스 멀티플렉스 장치(address multiplexed device)로서 DRAM 을 구성할 수 있다. 이 경우에 마스터 데이터 버퍼회로는 외부의 행 어드레스와 연계되고, 슬레이브 데이터 버퍼회로는 외부의 열 어드레스와 연계된다. 입력 데이터를 수신하는것 이외에 버퍼들은 어드레스 정보를 수신한다. 그러므로, 본 발명은 전술한 상세한 설명의 특정한 예에 한정되지 않고 다음의 특허청구의 범위에 의해 정의된다.

Claims (13)

  1. 구성 가능한(configurable) DRAM용 입/출력 회로에 있어서, 입력 데이터를 수신하기 위한 제1 입력, 외부 데이터(external data)를 수신하기 위한 제2 입력, 제어 신호를 수신하기 위한 제3 입력, 및 출력신호를 제공하기 위한 출력을 각각 갖는 마스터 버퍼회로와 슬레이브 버퍼회로를 구비하는 거의 유사한 다수의 버퍼 회로를 포함하고, 상기 제1 입력에서 수신된 입력 데이터가 상기 마스터 버퍼회로 각각의 출력과 연결되도록, 상기 마스터 버퍼회로 각각에서 외부 데이터를 수신하기 위한 제2 입력은 데이터 신호를 수신하도록 연결되지 않고, 상기 마스터 버퍼회로 각각에서 제어 신호를 수신하기 위한 제3 입력은 소정의 전압으로 유지되며, 상기 슬레이브 버퍼회로 각각의 제2 입력은 상기 마스터 버퍼회로 중대응하는 마스터 버퍼회로의 출력을 수신하도록 연결되고, 상기 슬레이브 버퍼회로 각각의 제어 신호는 상기 슬레이브 버퍼회로의 출력에서 발생된 출력 신호가 상기 슬레이브 버퍼회로의 제1 입력에서 수신된 상기 입력 데이터인지 또는 상기 슬레이브 버퍼회로의 제2 입력에서 수신된 상기 외부 데이터인지를 결정하도록 선택되는 입/출력 회로.
  2. 소정 구성(selected configuration)이 선택될 경우 메모리 부분만을 이용하는 것을 회피하기 위하여 메모리를 구성하는 입/출력 방법에 있어서, 제1 입력 데이터 비트를 마스터 데이터 버퍼의 입력에 인가하고 상기 마스터 데이터 버퍼로부터 출력 데이터를 인가하는 단계; 제2 데이터 비트를 슬레이브 데이터 버퍼의 입력에 인가하는 단계; 상기 마스터 데이터 버퍼로부터 슬레이브 데이터 버퍼의 다른 입력에 출력 데이터를 인가하는 단계; 상기 마스터 데이터 버퍼로부터의 출력 데이터와 제2 데이터 비트 중 선택된 하나를 상기 슬레이브 데이터 버퍼의 출력에 공급하는 단계; 마스터 데이터 버퍼와 슬레이브 데이터 버퍼가 상기 각 입력에서 데이터 비트를 각각 수신하고 상기 수신한 데이터 비트를 각 출력으로 공급하는 소정 동작 모드와, 마스터 데이터 버퍼로의 데이터 입력이 상기 출력 양자로 제공되는 다른 동작 모드에서 선택적으로 동작하는 단계; 및 상기 출력으로부터 상기 메모리의 입/출력 패드(pad)- 여기서 각 입/출력 패드는 상기 메모리의 구성 방법에 무관하게 데이터 비트를 수신함-그룹으로 데이터 신호를 인가하는 단계를 포함하는 입/출력 방법.
  3. 제2항에 있어서, 제어 신호를 슬레이브 데이터 버퍼로 인가하고 상기 제어 신호에 기초하여 동작 모드를 결정하는 단계를 추가로 포함하는 입/출력 방법.
  4. 제2항에 있어서, "by-N" 디바이스 또는 "by-kN" 디바이스- 여기서 k와 N은 정수임- 로 구성 가능한 메모리를 위해서, 다수의 그룹- 여기서 그룹 각각은 마스터 데이터 버퍼와 상기 마스터 데이터 버퍼에 연결된 하나 이상의 슬레이브 데이터 버퍼를 구비함- 이 제공되고, 마스터 데이터 버퍼로부터 대응하는 상기 그룹 내의 각 슬레이브 데이터 버퍼의 입력 각각에 데이터를 인가하는 단계를 포함하여, N개의 입/출력 패드 각각은 메모리가 "by-N" 디바이스 또는 "by-kN" 디바이스로 구성되는 것에 무관하게 대응하는 버퍼로부터 데이터 비트를 수신하는 입/출력 방법.
  5. 제2항에 있어서, 슬레이브 데이터 버퍼의 적어도 래치부에서 선택적으로 전원을 다운시키는(powering down) 단계를 추가로 포함하는 입/출력 방법.
  6. 소정 구성이 선택될 경우 메모리 부분만을 이용하는 것을 회피하도록 구성 가능한 메모리용 입/출력 회로에 있어서, 입력 데이터를 수신하기 위한 제1 입력과 출력 데이터를 제공하기 위한 제1 출력을 구비하는 마스터 데이터 버퍼회로; 상기 마스터 데이터 버퍼회로에 연결되고 상기 마스터 데이터 버퍼 회로로부터 상기 출력 데이터를 수신하도록 연결된 제2 입력, 상기 마스터 데이터 버퍼회로와 관계없이 입력 데이터를 수신하기 위한 제3 입력, 및 출력 데이터를 공급하기 위한 제2 출력을 구비하는 슬레이브 데이터 버퍼회로; 및 상기 마스터 데이터 버퍼회로와 슬레이브 데이터 버퍼회로로 데이터 래치 신호를 제공하고, 기록 제어 신호를 수신하도록 연결되며, 상기 데이터 래치 신호를 모니터하고 적당한 데이터 래치 신호를 발생하도록 피드백 회로를 구비하는 데이터 래치 회로를 포함하는 제어 회로를 포함하고, 상기 슬레이브 데이터 버퍼회로는 제어 신호를 수신하기 위한 제4 입력을 포함하고, 제어 신호에 기초하여 상기 제2 입력과 제3 입력 중 선택된 입력으로부터의 데이터를 상기 제2 출력으로 제공하도록 구성되고, 소정 상태일 경우, 마스터 데이터 버퍼회로 및 슬레이브 데이터 버퍼회로는 상기 제1 및 제3 입력에서 각각 데이터 비트를 수신하고 상기 수신된 데이터 비트를 각각 제1 및 제2 출력으로 제공하는데 효율적이며, 다른 상태일 경우 마스터 데이터 버퍼회로의 제1 입력에서 수신된 데이터는 제1 및 제2 출력 양자로 제공되는 입/출력 회로.
  7. 제6항에 있어서, 상기 제어 회로가 상기 마스터 데이터 버퍼회로와 슬레이브 데이터 버퍼회로에 각각 연결된 제1 및 제2 제어 회로를 포함하고, 상기 제어 회로 각각은 기록 제어 신호를 수신하기에 적합하고, 자신의 각 데이터 래치 신호를 모니터하고 적당한 데이터 래치 신호를 발생하도록 각 피드백 회로를 구비하는 데이터 래치 회로를 포함하는 입/출력 회로.
  8. 제6항에 있어서, 상기 슬레이브 데이터 버퍼회로 각각은, 입력 데이터를 수신하도록 제3 입력을 구비하는 입력 버퍼, 상기 입력 버퍼로부터 입력 데이터를 래치하도록 입력 버퍼에 연결된 래치, 상기 입력 버퍼 및 상기 입력 데이터의 래치 동작을 제어하도록 상기 래치에 연결된 제어 회로, 및 상기 제2 입력을 구비하며 상기 래치로부터 래치된 입력 데이터를 수신하도록 연결된 출력 회로를 포함하는 입/출력 회로.
  9. 소정 구성이 선택될 경우 메모리 부분만을 사용하는 것을 회피하도록 구성 가능한 DRAM 메모리용 입/출력 회로에 있어서, 다수개의 마스터 데이터 버퍼회로 및 거의 유사한 다수개의 슬레이브 데이터 버퍼회로를 포함하고, 상기 마스터 데이터 버퍼회로 각각은, 상기 데이터 버퍼 회로들이 각각 마스터 버퍼와 슬레이브 버퍼를 구비하는 쌍으로 구성되도록 대응하는 슬레이브 데이터 버퍼회로에 연결되고, 입력 데이터를 수신하기 위한 제1 입력과 출력 데이터를 제공하기 위한 제1 출력을 구비하며, 상기 슬레이브 데이터 버퍼회로 각각은, 대응하는 마스터 데이터 버퍼회로에 연결되고, 상기 대응하는 마스터 데이터 버퍼회로로부터 상기 출력 데이터를 수신하도록 연결된 제2 입력, 입력 데이터를 수신하기 위한 제3 입력, 출력 데이터를 제공하기 위한 제2 출력, 및 제어 신호를 수신하기 위한 제4 입력을 구비하고, 상기 제어 신호에 기초하여 상기 제2 입력과 제3 입력중 선택된 입력으로부터의 데이터를 제2 출력으로 제공하도록 구성되고, 소정 상태일 경우, 마스터 데이터 버퍼회로 및 상기 마스터 데이터 버퍼회로의 대응하는 슬레이브 데이터 버퍼회로는 상기 제1 및 제3 입력에서 각각 데이터 비트를 수신하고 상기 수신된 데이터 비트를 각각 제1 및 제2 출력으로 제공하는데 효율적이며, 다른 상태일 경우 마스터 데이터 버퍼회로의 제1 입력에서 수신된 데이터는 제1 및 제2 출력 양자로 제공되고, 상기 입력 데이터를 수신하는 제3 입력을 구비하는 입력 버퍼, 상기 입력 버퍼로부터 입력 데이터를 래치하도록 입력 버퍼에 연결된 래치, 상기 입력 데이터의 래치 동작을 제어하도록 상기 입력 버퍼와 상기 래치에 연결된 제어 회로, 및 상기 제2 입력을 구비하며 상기 래치로부터 래치된 입력 데이터를 수신하도록 연결된 출력 회로를 포함하는 입/출력 회로.
  10. 제9항에 있어서, 상기 제어 신호는 제1 상태 및 제2 상태를 포함하고, 상기 제어 신호가 제1 상태로 존재할 경우, 상기 제2 입력에서 수신된 출력 데이터는 상기 제2 출력에서 출력 데이터로 발생되고, 상기 제어 신호가 제2 상태에 있을 경우, 상기 제3 입력에서 수신된 입력 데이터는 제2 출력에서 출력 데이터로서 발생되는 입/출력 회로.
  11. 입력 데이터를 수신하기 위한 입력과 출력 데이터를 제공하기 위한 출력을 각각 구비하는 다수개의 회로를 포함하는 집적 회로 랜덤 액세스 메모리(random access memory)를 구성하기 위한 입/출력 방법에 있어서, 마스터 데이터 버퍼의 데이터 입력에서 제1 데이터 입력 신호를 수신하는 단계; 상기 제1 데이터 입력 신호에 기초하여 상기 마스터 데이터 버퍼로부터 제1 및 제2 데이터 출력을 발생하여, 상기 랜덤 액세스 메모리로 상기 제1 데이터 출력을 인가하는 단계; 마스터 데이터 버퍼와 그룹화된 슬레이브 데이터 버퍼의 하나의 데이터 입력에 제2 데이터 출력을 인가하는 단계; 상기 슬레이브 데이터 버퍼의 다른 데이터 입력에서 제2 데이터 입력신호를 수신하는 단계; 및 상기 슬레이브 데이터 버퍼에서 제3 데이터 출력을 발생하고 상기 랜덤 액세스 메모리로 제3 데이터 출력을 인가하는 단계를 포함하고, 상기 발생 단계는 제어 입력에서 상기 슬레이브 데이터 버퍼로의 제어 신호를 수신하는 단계 및 제어 신호의 상태에 따라서, 슬레이브 데이터 버퍼의 소정 데이터 입력과 다른 데이터 입력 중 선택된 데이터 입력에서 수신된 데이터에 대응하도록 제3 데이터 출력을 발생하는 단계를 포함하여, 랜덤 액세스 메모리는 제어 신호의 상태에 따라 상기 마스터 데이터 버퍼와 슬레이브 데이터 버퍼로부터 각각 데이터- 여기서 상기 마스터 데이터 버퍼와 슬레이브 데이터 버퍼로부터 상기 메모리로 출력된 데이터 상태는 서로 독립적이거나 종속적임- 입력을 수신하는 입/출력 방법.
  12. 제11항에 있어서, 상기 회로 각각은 하나의 마스터 버퍼 회로와 하나의 슬레이브 버퍼회로로 이루어지는 입/출력 회로.
  13. 소정 구성이 선택될 경우 메모리 부분만을 이용하는 것을 회피하도록 구성 가능한 DRAM 메모리용 입/출력 방법에 있어서, 다수개의 마스터 데이터 버퍼회로와 다수개의 슬레이브 데이터 버퍼회로를 이용하여 입력 데이터를 버퍼링하는 단계를 포함하고, 상기 입력 데이터 버퍼링 단계는, 상기 마스터 데이터 버퍼회로를 사용하여 제1 입력 데이터를 버퍼링하고 상기 마스터 데이터 버퍼회로로부터 제1 출력 데이터를 획득하는 단계; 상기 마스터 데이터 버퍼회로로부터 대응하는 슬레이브 데이터 버퍼회로로 데이터를 인가하는 단계; 상기 슬레이브 데이터 버퍼회로를 사용하여 제2 입력 데이터를 버퍼링 하는 단계; 상기 슬레이브 데이터 버퍼회로로 제어 신호를 인가하는 단계; 제어 신호에 기초하여, 상기 슬레이브 데이터 버퍼회로로부터 제2 출력 데이터를 획득하는 단계를 포함하고, 상기 제2 출력 데이터 획득 단계는 상기 제2 입력 데이터로부터의 제2 출력 데이터와 마스터 데이터 버퍼회로로부터 슬레이브 데이터 버퍼회로로 인가된 상기 데이터를 선택하는 단계를 포함하며, 제어 신호가 소정 상태일 경우, 마스터 데이터 버퍼회로 및 상기 마스터 데이터 버퍼회로에 대응하는 슬레이브 데이터 버퍼회로는 각각 데이터 비트를 수신하고 상기 수신된 데이터 비트를 각각 제1 및 제2 출력 데이터로 공급하고, 제어 신호가 다른 상태일 경우 마스터 데이터 버퍼회로에서 수신된 데이터는 제1 및 제2 출력 양자로 제공되도록 동작하고, 상기 제2 입력 데이터 버퍼링 단계는 상기 제2 입력 데이터를 버퍼링한 후, 제2 입력을 래치하는 단계, 및 래치된 제2 입력을 출력 회로로 제공하는 단계를 포함하고, 상기 방법은 상기 대응하는 마스터 데이터 버퍼회로부터 출력 회로로 데이터를 제공하는 단계를 포함하는 입/출력 방법.
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