JPH06302697A - Ｉ／ｏ装置を構成する方法及び回路 - Google Patents
Ｉ／ｏ装置を構成する方法及び回路Info
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Abstract
(57)【要約】
【目的】 外部容量が大幅に変化せず、バスドライバに
対する物理的変更を要しない構成可能なＩ／Ｏ装置を提
供すること。 【構成】 ＤＲＡＭ等のＩ／Ｏ装置を構成するために構
成可能なＩ／Ｏ装置においてマスター・スレーブバッフ
ァ回路を用い、マスター・スレーブ構成とした場合、ス
レーブデータは入力データと関連するマスター回路の出
力を受け取るようにされ、ある構成では入力データに基
づき各データバッファがデータを出力し、他の構成では
各スレーブバッファが関連するマスターバッファの出力
を出力するように構成されている。本発明の回路はＬＯ
Ｃパッケージに組み込まれた構成可能なＩ／Ｏ装置に用
いるのが好ましい。
対する物理的変更を要しない構成可能なＩ／Ｏ装置を提
供すること。 【構成】 ＤＲＡＭ等のＩ／Ｏ装置を構成するために構
成可能なＩ／Ｏ装置においてマスター・スレーブバッフ
ァ回路を用い、マスター・スレーブ構成とした場合、ス
レーブデータは入力データと関連するマスター回路の出
力を受け取るようにされ、ある構成では入力データに基
づき各データバッファがデータを出力し、他の構成では
各スレーブバッファが関連するマスターバッファの出力
を出力するように構成されている。本発明の回路はＬＯ
Ｃパッケージに組み込まれた構成可能なＩ／Ｏ装置に用
いるのが好ましい。
Description
【０００１】
【産業上の利用分野】本発明はＩ／Ｏ装置を構成する方
法及び回路に関し、更に詳細にはＩ／Ｏ装置を構成可能
なマスター・スレーブバッファ／ラッチ回路に関する。
法及び回路に関し、更に詳細にはＩ／Ｏ装置を構成可能
なマスター・スレーブバッファ／ラッチ回路に関する。
【０００２】
【従来の技術】一般にＩ／Ｏ装置は入力データを受け取
り出力データを生成するために用いられる。このように
用いるＩ／Ｏ装置には、ＤＲＡＭやＳＲＡＭのようなメ
モリ、マイクロプロセッサ若しくはこれ以外の制御チッ
プが含まれる。構成可能なＩ／Ｏ装置では、異なったモ
ード若しくは構成の中から所望のモード若しくは構成を
選択することができる。１６メガバイトのＤＲＡＭは４
２個の入力ピンを有し、そのうちの１６個は出力データ
を受け取るよう構成されている。データの入出力ピンは
チップ上のボンドパッドに接続されており、そのボンド
パッドがＤＲＡＭのデータバッファと通信を行う。ＤＲ
ＡＭはまた１１本のアドレスピンを有し、データの読み
書きを行う際アクセスするＤＲＡＭの位置を表すアドレ
ス情報を受け取る。残りのピンは通常制御信号、電力供
給及びアース用に用いられるか、あるいは未接続の状態
に置かれる。
り出力データを生成するために用いられる。このように
用いるＩ／Ｏ装置には、ＤＲＡＭやＳＲＡＭのようなメ
モリ、マイクロプロセッサ若しくはこれ以外の制御チッ
プが含まれる。構成可能なＩ／Ｏ装置では、異なったモ
ード若しくは構成の中から所望のモード若しくは構成を
選択することができる。１６メガバイトのＤＲＡＭは４
２個の入力ピンを有し、そのうちの１６個は出力データ
を受け取るよう構成されている。データの入出力ピンは
チップ上のボンドパッドに接続されており、そのボンド
パッドがＤＲＡＭのデータバッファと通信を行う。ＤＲ
ＡＭはまた１１本のアドレスピンを有し、データの読み
書きを行う際アクセスするＤＲＡＭの位置を表すアドレ
ス情報を受け取る。残りのピンは通常制御信号、電力供
給及びアース用に用いられるか、あるいは未接続の状態
に置かれる。
【０００３】構成可能な１６メガバイトＤＲＡＭは、”
バイ−１６(by-16)”デバイス若しくは”バイ−８(by-
8)”デバイスとして構成することができる。バイ−１６
デバイスとして構成する場合には、１６メガバイトＤＲ
ＡＭは１６個のデータ入出力ピンに１６のデータビット
を受け取る。これらの入力データビットは一つの１６ビ
ットワードを表し、これはアドレスピンで受けるアドレ
スビットにより決定されるＤＲＡＭ中の位置に記憶され
る。１６ビットのデータを受け取るために１６個の利用
可能な入力ピンがあるため、通常はＤＲＡＭの周辺回路
に設けられている従来のデータバッファを用いることが
できる。
バイ−１６(by-16)”デバイス若しくは”バイ−８(by-
8)”デバイスとして構成することができる。バイ−１６
デバイスとして構成する場合には、１６メガバイトＤＲ
ＡＭは１６個のデータ入出力ピンに１６のデータビット
を受け取る。これらの入力データビットは一つの１６ビ
ットワードを表し、これはアドレスピンで受けるアドレ
スビットにより決定されるＤＲＡＭ中の位置に記憶され
る。１６ビットのデータを受け取るために１６個の利用
可能な入力ピンがあるため、通常はＤＲＡＭの周辺回路
に設けられている従来のデータバッファを用いることが
できる。
【０００４】このようなＤＲＡＭをバイ−８デバイスと
して構成すると、８ビットのデータのみが一度にＤＲＡ
Ｍに入力することになるが、チップ上に設けられている
１６個のデータ用ボンドパッドはＤＲＡＭをフルに使用
するために依然必要である。例えば、チップ上の８個の
ボンドパッドはＤＲＡＭの半分に対してデータを供給す
るために用いられ、８個の他のボンドパッドはＤＲＡＭ
の残りの半分に対してデータを供給するために用いられ
る。もし８個のみのボンドパッドが用いられるとする
と、ＤＲＡＭの記憶容量の一部は見捨てられることにな
る。そこで、ＤＲＡＭの入力バッファに接続されている
１６個の内部ボンドパッドの全てが８個の入力データビ
ットの各々を受け取るように結合し、ＤＲＡＭの利用可
能なメモリ空間を効率的に使用するのが好ましい。
して構成すると、８ビットのデータのみが一度にＤＲＡ
Ｍに入力することになるが、チップ上に設けられている
１６個のデータ用ボンドパッドはＤＲＡＭをフルに使用
するために依然必要である。例えば、チップ上の８個の
ボンドパッドはＤＲＡＭの半分に対してデータを供給す
るために用いられ、８個の他のボンドパッドはＤＲＡＭ
の残りの半分に対してデータを供給するために用いられ
る。もし８個のみのボンドパッドが用いられるとする
と、ＤＲＡＭの記憶容量の一部は見捨てられることにな
る。そこで、ＤＲＡＭの入力バッファに接続されている
１６個の内部ボンドパッドの全てが８個の入力データビ
ットの各々を受け取るように結合し、ＤＲＡＭの利用可
能なメモリ空間を効率的に使用するのが好ましい。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭをバイ−８デ
バイスとして構成するとき、１６個の内部バンドパッド
のそれぞれが８個の入力データビットのうちのそれぞれ
１つのビットを確実に受け取るようにするには、データ
を受け取る各データ入出力ピンを複数のポンドパッドに
物理的に接続する。８本の入力ピンの各々を回路内の２
つの対応するボンドパッドに接続するためにはボンドワ
イヤが用いられる。しかしながら、このような接続をす
ると入力容量が高くなってしまうという問題がある。８
本の入力ピンの各々が２つの別々のバッファ回路に接続
されるので、入力容量は少なくとも２倍になる。
バイスとして構成するとき、１６個の内部バンドパッド
のそれぞれが８個の入力データビットのうちのそれぞれ
１つのビットを確実に受け取るようにするには、データ
を受け取る各データ入出力ピンを複数のポンドパッドに
物理的に接続する。８本の入力ピンの各々を回路内の２
つの対応するボンドパッドに接続するためにはボンドワ
イヤが用いられる。しかしながら、このような接続をす
ると入力容量が高くなってしまうという問題がある。８
本の入力ピンの各々が２つの別々のバッファ回路に接続
されるので、入力容量は少なくとも２倍になる。
【０００６】多数の内部バスを駆動するバッファ回路を
付加するという解決策もある。この場合、構成に応じて
メタルオプションによりデバイス中にその回路を組み込
み、特定の入力ピンに入力した信号を複数のボンドパッ
ドにつなげるためのバスを形成することになる。
付加するという解決策もある。この場合、構成に応じて
メタルオプションによりデバイス中にその回路を組み込
み、特定の入力ピンに入力した信号を複数のボンドパッ
ドにつなげるためのバスを形成することになる。
【０００７】本発明の目的は、外部容量が大幅に変化せ
ず、またオプション間においてバスドライバに対して物
理的変更を要しない構成可能なＩ／Ｏ装置を提供するこ
とにある。本発明は更にリード・オン・チップ（ＬＯ
Ｃ）パッケージで容易に実現することができる構成可能
なＩ／Ｏ装置用マスター・スレーブバッファ／ラッチ回
路を提供することを目的としている。
ず、またオプション間においてバスドライバに対して物
理的変更を要しない構成可能なＩ／Ｏ装置を提供するこ
とにある。本発明は更にリード・オン・チップ（ＬＯ
Ｃ）パッケージで容易に実現することができる構成可能
なＩ／Ｏ装置用マスター・スレーブバッファ／ラッチ回
路を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力データを受け取るための第１の入力
端子と出力データを出力するための第１の出力端子を有
する少なくとも１つの第１の回路と、前記第１の出力端
子からの出力データを受け取るよう結合した第２の入力
端子と、入力データを受け取るための第３の入力端子
と、出力データを出力するための第２の出力端子を有す
る少なくとも１つの第２の回路とを備え、前記少なくと
も１つの第２の回路が制御信号を受け取るための第４の
入力端子を備えていることを特徴とする構成可能なＩ／
Ｏ装置用回路を提供する。
に、本発明は、入力データを受け取るための第１の入力
端子と出力データを出力するための第１の出力端子を有
する少なくとも１つの第１の回路と、前記第１の出力端
子からの出力データを受け取るよう結合した第２の入力
端子と、入力データを受け取るための第３の入力端子
と、出力データを出力するための第２の出力端子を有す
る少なくとも１つの第２の回路とを備え、前記少なくと
も１つの第２の回路が制御信号を受け取るための第４の
入力端子を備えていることを特徴とする構成可能なＩ／
Ｏ装置用回路を提供する。
【０００９】複数の前記第１の回路と複数の戦記第２の
回路を更に有し、前記第１の回路の各々が前記第２の回
路の少なくとも１つに結合されていることが好ましい。
また、前記構成可能なＩ／Ｏ装置がＤＲＡＭであり、前
記第１の回路と前記第２の回路が対構成のデータバッフ
ァであり、各対がマスターバッファとスレーブバッファ
とを有することが好ましい。
回路を更に有し、前記第１の回路の各々が前記第２の回
路の少なくとも１つに結合されていることが好ましい。
また、前記構成可能なＩ／Ｏ装置がＤＲＡＭであり、前
記第１の回路と前記第２の回路が対構成のデータバッフ
ァであり、各対がマスターバッファとスレーブバッファ
とを有することが好ましい。
【００１０】前記制御信号が第１の状態と第２の状態を
有し、前記第２の入力端子に入力される前記出力データ
は前記制御信号が第１の状態の時に前記第２の出力端子
において出力データとして出力されるデータであり、前
記第３の入力端子に入力される前記入力データは前記制
御信号が第２の状態の時に前記第２の出力端子に置いて
出力データとして出力されるデータであることが好まし
い。また、データラッチ信号を生成するために前記少な
くとも１つの第１の回路と前記少なくとも１つの第２の
回路に結合された少なくとも１つの制御回路を更に有す
ることが好ましい。
有し、前記第２の入力端子に入力される前記出力データ
は前記制御信号が第１の状態の時に前記第２の出力端子
において出力データとして出力されるデータであり、前
記第３の入力端子に入力される前記入力データは前記制
御信号が第２の状態の時に前記第２の出力端子に置いて
出力データとして出力されるデータであることが好まし
い。また、データラッチ信号を生成するために前記少な
くとも１つの第１の回路と前記少なくとも１つの第２の
回路に結合された少なくとも１つの制御回路を更に有す
ることが好ましい。
【００１１】第１の制御回路と第２の制御回路を有し、
当該第１の制御回路が第１のデータラッチ回路を生成す
るために前記少なくとも１つの第１の回路に結合されて
おり、第２の制御回路が第２のデータラッチ回路を生成
するために前記少なくとも１つの第２の回路に結合され
ていることが好ましく、また、各々の制御回路が書き込
み制御信号を入力すると共にデータラッチ回路を有し、
各データラッチ回路が前記データラッチ信号をモニター
し安定なデータラッチ信号を生成するためにフィードバ
ック回路を有していることが好ましい。
当該第１の制御回路が第１のデータラッチ回路を生成す
るために前記少なくとも１つの第１の回路に結合されて
おり、第２の制御回路が第２のデータラッチ回路を生成
するために前記少なくとも１つの第２の回路に結合され
ていることが好ましく、また、各々の制御回路が書き込
み制御信号を入力すると共にデータラッチ回路を有し、
各データラッチ回路が前記データラッチ信号をモニター
し安定なデータラッチ信号を生成するためにフィードバ
ック回路を有していることが好ましい。
【００１２】前記マスターとスレーブバッファが実質的
に同一であるのが好ましく、また、前記各データバッフ
ァ回路が、前記入力データを入力する前記第３の入力端
子とを有する入力バッファ回路と、前記入力バッファか
らの前記入力データをラッチするための前記入力バッフ
ァ回路に結合されたラッチ回路と、前記入力データのラ
ッチ状態を制御するために前記入力バッファ回路と前記
ラッチ回路に結合された制御回路と、前記第２の入力端
子を有しラッチされた入力データを入力するように結合
された出力回路を有することが好ましい。
に同一であるのが好ましく、また、前記各データバッフ
ァ回路が、前記入力データを入力する前記第３の入力端
子とを有する入力バッファ回路と、前記入力バッファか
らの前記入力データをラッチするための前記入力バッフ
ァ回路に結合されたラッチ回路と、前記入力データのラ
ッチ状態を制御するために前記入力バッファ回路と前記
ラッチ回路に結合された制御回路と、前記第２の入力端
子を有しラッチされた入力データを入力するように結合
された出力回路を有することが好ましい。
【００１３】本発明は更に、複数のグループに分割され
た複数の実質的に同一のバッファ回路を有し、マスター
バッファ回路とスレーブバッファ回路からなり、各バッ
ファ回路が入力データを受け取るための第１の入力端子
と、外部データを受け取るための第２の入力端子と、出
力信号を出力するための出力端子を有しており、各マス
ターバッファ回路において外部データを受け取るための
前記第２の入力端子が非接続の状態であり、各マスター
回路において制御信号を受け取るための前記第３の入力
端子が所定電圧に維持されており、前記第１の入力端子
において受け取った入力データが各マスターバッファ回
路の出力に印加され、更に各スレーブバッファ回路の前
記第２の入力端子が１つの前記マスターバッファ回路の
出力を受け取るように結合されており、各スレーブバッ
ファ回路の制御信号は、前記出力端子から出力された出
力信号が前記第１の入力端子において受け取った前記入
力データであるか、あるいは前記第２の入力端子に置い
て受け取った前記外部データであるかを判定するために
選定されていることを特徴とする構成可能なＤＲＡＭ用
回路を提供する。
た複数の実質的に同一のバッファ回路を有し、マスター
バッファ回路とスレーブバッファ回路からなり、各バッ
ファ回路が入力データを受け取るための第１の入力端子
と、外部データを受け取るための第２の入力端子と、出
力信号を出力するための出力端子を有しており、各マス
ターバッファ回路において外部データを受け取るための
前記第２の入力端子が非接続の状態であり、各マスター
回路において制御信号を受け取るための前記第３の入力
端子が所定電圧に維持されており、前記第１の入力端子
において受け取った入力データが各マスターバッファ回
路の出力に印加され、更に各スレーブバッファ回路の前
記第２の入力端子が１つの前記マスターバッファ回路の
出力を受け取るように結合されており、各スレーブバッ
ファ回路の制御信号は、前記出力端子から出力された出
力信号が前記第１の入力端子において受け取った前記入
力データであるか、あるいは前記第２の入力端子に置い
て受け取った前記外部データであるかを判定するために
選定されていることを特徴とする構成可能なＤＲＡＭ用
回路を提供する。
【００１４】更にまた、本発明によれば、入力データを
受け取るための入力端子と出力データを出力するための
出力端子を有する回路を有するＩ／Ｏ装置において、前
記回路をグループに配列し、各々のグループが第１の回
路と少なくとも１つの第２の回路を有するようにし、各
グループにおいて、前記第１の回路のそれぞれの出力を
前記少なくとも１つの第２の回路の他の入力端子に結合
し、前記回路のそれぞれに各回路の出力を判定する制御
信号を供給することを特徴とするＩ／Ｏ装置の構成方法
が提供される。
受け取るための入力端子と出力データを出力するための
出力端子を有する回路を有するＩ／Ｏ装置において、前
記回路をグループに配列し、各々のグループが第１の回
路と少なくとも１つの第２の回路を有するようにし、各
グループにおいて、前記第１の回路のそれぞれの出力を
前記少なくとも１つの第２の回路の他の入力端子に結合
し、前記回路のそれぞれに各回路の出力を判定する制御
信号を供給することを特徴とするＩ／Ｏ装置の構成方法
が提供される。
【００１５】上記方法においては、前記Ｉ／Ｏ装置がＤ
ＲＡＭであり、前記回路がバッファ回路である。また、
各グループがマスターバッファ回路とスレーブバッファ
回路からなる。この場合、前記マスターバッファ回路と
前記スレーブバッファ回路が実質的に同一であることが
好ましい。更に前記第１の回路の入力を前記第１の回路
の出力に結合することが好ましく、前記制御信号が第１
の状態にあるときに前記した少なくとも１つの第２の回
路の他方の入力端子を少なくとも１つの第２の回路の出
力端に結合し、前記制御信号が第２の状態にあるときに
前記した少なくとも１つの第２の回路の入力端子を前記
した少なくとも１つの第２の回路の前記出力端子に結合
するのが好ましい。
ＲＡＭであり、前記回路がバッファ回路である。また、
各グループがマスターバッファ回路とスレーブバッファ
回路からなる。この場合、前記マスターバッファ回路と
前記スレーブバッファ回路が実質的に同一であることが
好ましい。更に前記第１の回路の入力を前記第１の回路
の出力に結合することが好ましく、前記制御信号が第１
の状態にあるときに前記した少なくとも１つの第２の回
路の他方の入力端子を少なくとも１つの第２の回路の出
力端に結合し、前記制御信号が第２の状態にあるときに
前記した少なくとも１つの第２の回路の入力端子を前記
した少なくとも１つの第２の回路の前記出力端子に結合
するのが好ましい。
【００１６】
【作用】ＤＲＡＭあるいは他の記憶装置のようなＩ／Ｏ
装置を構成するための本発明の方法及び回路によれば、
データバッファが入力信号を受け取り出力信号を生成す
る。マスター・スレーブ構成とした場合、スレーブデー
タバッファは入力データと関連するマスター回路の出力
をそれぞれ別々に受け取る。一つの構成では、各データ
バッファは入力データに基づきデータを出力するが、別
の構成では、各スレーブバッファが関連するマスターバ
ッファの出力を出力する。本発明による回路はＬＯＣパ
ッケージに組み込まれた構成可能なＩ／Ｏ装置に用いる
のが好ましい。
装置を構成するための本発明の方法及び回路によれば、
データバッファが入力信号を受け取り出力信号を生成す
る。マスター・スレーブ構成とした場合、スレーブデー
タバッファは入力データと関連するマスター回路の出力
をそれぞれ別々に受け取る。一つの構成では、各データ
バッファは入力データに基づきデータを出力するが、別
の構成では、各スレーブバッファが関連するマスターバ
ッファの出力を出力する。本発明による回路はＬＯＣパ
ッケージに組み込まれた構成可能なＩ／Ｏ装置に用いる
のが好ましい。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は、１０メガバイト（ＭＢ）の記憶容量
を有するＤＲＡＭ１０のレイアウトの一部を示したもの
である。図中、パッケージは省略してあり、特徴部分の
みを示してある。マスター・スレーブバッファを構成す
るための方法及び本発明の回路は構成可能なＩ／Ｏ装置
と共に用いることができるが、この方法及び回路はＬＯ
Ｃパッケージに組み込んでおくのが好ましい。同方法及
び回路をＬＯＣパッケージ用に設計された１６ＭＢのＤ
ＲＡＭについて説明する。一般に、ＤＲＡＭ１０は４分
割されており、４分割された各部分は４ＭＢのサブアレ
イ１２ａ，１２ｂ，１２ｃ，１２ｄを有している。しか
しながら、チップの分割方法を異ならせるアーキテクチ
ャを採用してもよい。
説明する。図１は、１０メガバイト（ＭＢ）の記憶容量
を有するＤＲＡＭ１０のレイアウトの一部を示したもの
である。図中、パッケージは省略してあり、特徴部分の
みを示してある。マスター・スレーブバッファを構成す
るための方法及び本発明の回路は構成可能なＩ／Ｏ装置
と共に用いることができるが、この方法及び回路はＬＯ
Ｃパッケージに組み込んでおくのが好ましい。同方法及
び回路をＬＯＣパッケージ用に設計された１６ＭＢのＤ
ＲＡＭについて説明する。一般に、ＤＲＡＭ１０は４分
割されており、４分割された各部分は４ＭＢのサブアレ
イ１２ａ，１２ｂ，１２ｃ，１２ｄを有している。しか
しながら、チップの分割方法を異ならせるアーキテクチ
ャを採用してもよい。
【００１８】各サブアレイの境界は領域１４として周辺
回路用に確保されている。通常ＤＲＡＭに使われている
他の回路の中で、図示した本発明の実施例の周辺回路は
（後述するデータラッチ回路を含む）書き込み制御回路
１８、１９とマスター・スレーブバッファ／ラッチ回路
２２、２３を有している。上部のアレイ１２ａ、１２ｂ
と下部アレイ１２ｃ，１２ｄはチップ上に連続して配列
されたボンドパッド２４により分割されている。ボンド
パッド２４はチップの主軸（図面を正視した状態で横方
向に延びている）に沿って配列されている。一般に、チ
ップの左側のアレイは領域２５により右側のアレイと分
離されている。領域２５にはカラムロジック(column lo
gic)を設けてもよい。
回路用に確保されている。通常ＤＲＡＭに使われている
他の回路の中で、図示した本発明の実施例の周辺回路は
（後述するデータラッチ回路を含む）書き込み制御回路
１８、１９とマスター・スレーブバッファ／ラッチ回路
２２、２３を有している。上部のアレイ１２ａ、１２ｂ
と下部アレイ１２ｃ，１２ｄはチップ上に連続して配列
されたボンドパッド２４により分割されている。ボンド
パッド２４はチップの主軸（図面を正視した状態で横方
向に延びている）に沿って配列されている。一般に、チ
ップの左側のアレイは領域２５により右側のアレイと分
離されている。領域２５にはカラムロジック(column lo
gic)を設けてもよい。
【００１９】図２には、１６ＭＢのＤＲＡＭ用のリード
フレームパッケージが示されている。パワーバス２６
（ＶＣＣ）が上部の４ＭＢアレイに関連した周辺回路と
ボンドパッド２４の間を延びている。また、グランドバ
ス２８（ＶＳＳ）が下部の４ＭＢアレイに関連した周辺
回路とボンドパッド２４の間を延びている。ボンドパッ
ド２４がチップ中央に沿って位置しており、またパワー
バス２６とグランドバス２８がボンドパッド２４に隣接
して走っているので、どのようなボンドパッドでもパワ
ーバス若しくはグランドバスに容易に接着することがで
きる。図２に示したリードフレームパッケージは４２本
のチップリードを有し、そのうちの１６本はデータの入
出力用に設計されている。本発明による方法及び回路を
ＬＯＣパッケージに適用することの利点は他の図を参照
しながら以下の説明で明らかにしていく。
フレームパッケージが示されている。パワーバス２６
（ＶＣＣ）が上部の４ＭＢアレイに関連した周辺回路と
ボンドパッド２４の間を延びている。また、グランドバ
ス２８（ＶＳＳ）が下部の４ＭＢアレイに関連した周辺
回路とボンドパッド２４の間を延びている。ボンドパッ
ド２４がチップ中央に沿って位置しており、またパワー
バス２６とグランドバス２８がボンドパッド２４に隣接
して走っているので、どのようなボンドパッドでもパワ
ーバス若しくはグランドバスに容易に接着することがで
きる。図２に示したリードフレームパッケージは４２本
のチップリードを有し、そのうちの１６本はデータの入
出力用に設計されている。本発明による方法及び回路を
ＬＯＣパッケージに適用することの利点は他の図を参照
しながら以下の説明で明らかにしていく。
【００２０】（１）回路ブロック図 図３は本発明の実施例による周辺回路１４のブロック図
を示したものである。本発明ではＤＲＡＭに他の周辺回
路を採用している。説明を簡略化するため、以下の説明
ではバイ−８若しくはバイ−１６デバイス（８対のマス
ターバッファとスレーブバッファを有するもの）として
構成可能な１６ＭＢのＤＲＡＭについて詳細に説明す
る。以下、入力データバッファを用いた場合について説
明するが、本発明の方法及び回路は出力データバッファ
にも適用可能である。同様に、本発明の方法及び回路
は、ＤＲＡＭが行と列用に別々のアドレスバッファを有
する場合には、アドレスデータを多重化(multiplexing)
するのに使うことができる。本発明のこのような応用例
については、入力データバッファに適用した回路の説明
より明かとなろう。
を示したものである。本発明ではＤＲＡＭに他の周辺回
路を採用している。説明を簡略化するため、以下の説明
ではバイ−８若しくはバイ−１６デバイス（８対のマス
ターバッファとスレーブバッファを有するもの）として
構成可能な１６ＭＢのＤＲＡＭについて詳細に説明す
る。以下、入力データバッファを用いた場合について説
明するが、本発明の方法及び回路は出力データバッファ
にも適用可能である。同様に、本発明の方法及び回路
は、ＤＲＡＭが行と列用に別々のアドレスバッファを有
する場合には、アドレスデータを多重化(multiplexing)
するのに使うことができる。本発明のこのような応用例
については、入力データバッファに適用した回路の説明
より明かとなろう。
【００２１】図３に示した回路において、データバッフ
ァは対に配列されており、各対はマスターバッファとス
レーブバッファとから構成されているが、他の構成とす
ることもできる。例えば、マスター・スレーブデータバ
ッファを用いた方法及び回路をバイ−１６若しくはバイ
−４デバイスのいずれかに構成できるＤＲＡＭに使うこ
とができる。即ち、回路を各グループがマスターデータ
バッファと３つのスレーブデータバッファで構成される
複数のグループで構成することができる。同様に、回路
は、バイ−４若しくはバイ−１デバイスあるいは他の組
み合わせで構成することができるＤＲＡＭに使うことが
できる。マスター・スレーブ構成はバッファ回路に限定
されるものではなく、入力信号がチップ上の２若しくは
それ以上のボンドパッドを駆動しなければならないよう
な回路に適用することができる。
ァは対に配列されており、各対はマスターバッファとス
レーブバッファとから構成されているが、他の構成とす
ることもできる。例えば、マスター・スレーブデータバ
ッファを用いた方法及び回路をバイ−１６若しくはバイ
−４デバイスのいずれかに構成できるＤＲＡＭに使うこ
とができる。即ち、回路を各グループがマスターデータ
バッファと３つのスレーブデータバッファで構成される
複数のグループで構成することができる。同様に、回路
は、バイ−４若しくはバイ−１デバイスあるいは他の組
み合わせで構成することができるＤＲＡＭに使うことが
できる。マスター・スレーブ構成はバッファ回路に限定
されるものではなく、入力信号がチップ上の２若しくは
それ以上のボンドパッドを駆動しなければならないよう
な回路に適用することができる。
【００２２】本実施例において、周辺回路１４は上部の
２つのアレイ１２ａ、１２ｂ（下位ビット用）第１の
（下部）書き込み制御回路１８と、下部の２つのアレイ
１２ｃ、１２ｄ（上位ビット用）第２の（上部）書き込
み制御回路１９とから構成されている。上部アレイ用の
書き込み制御回路と下部アレイ用の書き込み制御回路と
は同一の構成であることが好ましい。周辺回路は更に各
データ入出力ピン用のデータバッファを有している。１
６ビットを処理可能なＤＲＡＭ（即ち、バイ−１６デバ
イス）は通常１６個のデータバッファを有している。
２つのアレイ１２ａ、１２ｂ（下位ビット用）第１の
（下部）書き込み制御回路１８と、下部の２つのアレイ
１２ｃ、１２ｄ（上位ビット用）第２の（上部）書き込
み制御回路１９とから構成されている。上部アレイ用の
書き込み制御回路と下部アレイ用の書き込み制御回路と
は同一の構成であることが好ましい。周辺回路は更に各
データ入出力ピン用のデータバッファを有している。１
６ビットを処理可能なＤＲＡＭ（即ち、バイ−１６デバ
イス）は通常１６個のデータバッファを有している。
【００２３】図３に示されているデータバッファ回路は
マスター・スレーブ構成とされており、バイ１６デバイ
スとバイ８デバイスの双方をサポートするために使用さ
れる。この例では、データバッファ回路は８対に構成さ
れており、各対は各マスターデータバッファ２２と１つ
のスレーブデータバッファ２３とからなっている。マス
ターデータバッファ２２は上部アレイに関連して、また
スレーブデータバッファ２３は下部アレイに関連して用
いるのが好ましい。各マスターデータバッファの出力は
これに関連するスレーブデータバッファの入力に印加さ
れる。この例では、書き込み制御回路１８は８個のマス
ターデータバッファの各々に結合されており、書き込み
制御回路１９は８個のスレーブデータバッファ２３の各
々に結合されているが、マスターデータバッファとスレ
ーブデータバッファの両方に結合された１つの書き込み
制御回路を用いるようにすることもできる。
マスター・スレーブ構成とされており、バイ１６デバイ
スとバイ８デバイスの双方をサポートするために使用さ
れる。この例では、データバッファ回路は８対に構成さ
れており、各対は各マスターデータバッファ２２と１つ
のスレーブデータバッファ２３とからなっている。マス
ターデータバッファ２２は上部アレイに関連して、また
スレーブデータバッファ２３は下部アレイに関連して用
いるのが好ましい。各マスターデータバッファの出力は
これに関連するスレーブデータバッファの入力に印加さ
れる。この例では、書き込み制御回路１８は８個のマス
ターデータバッファの各々に結合されており、書き込み
制御回路１９は８個のスレーブデータバッファ２３の各
々に結合されているが、マスターデータバッファとスレ
ーブデータバッファの両方に結合された１つの書き込み
制御回路を用いるようにすることもできる。
【００２４】（２）回路ブロック図の動作 １６ＭＢのＤＲＡＭにおける書き込み制御回路とデータ
バッファ回路の一般的レイアウトを説明したので、次に
この回路の動作を説明する。書き込み制御回路１８は、
第１（下位）の桁イネーブル信号ＬＣＥＢを入力端子３
４に、ライトイネーブル信号ＷＥＢを入力端子３６に、
行アクセスストローブ信号ＲＡＳＢＰを入力端子３８
に、そして急速ページモード信号ＦＰＭを入力端子４０
に入力する。一般に、桁イネーブル信号ＬＣＥＢ，ライ
トイネーブル信号ＷＥＢ及び行アクセスストローブ信号
ＲＡＳＢＰはＤＲＡＭの入力ピンに入力し、急速ページ
モード信号ＦＰＭはボンドオプション若しくはメタルオ
プションで選択される。第１の書き込み制御回路１８
は、第１の（下位）データラッチ信号ＬＤＬＡＴを出力
端子４２に出力する。この出力端子４２はマスター・ス
レーブバッファ／ラッチ回路２２に接続されている。第
２の書き込み制御回路１９もまたライトイネーブル信号
ＷＥＢ、行アクセスストローブ信号ＲＡＳＢＰ及び急速
ページモード信号ＦＰＭをそれぞれ入力端子４４、４６
及び４８に入力する。しかしながら、第２の書き込み制
御回路１９は桁イネーブル信号ＬＣＥＢ信号を入力する
代わりに第２の（上部）桁イネーブル信号ＵＣＥＢを入
力端子５０に入力する。第２の書き込み制御回路１９は
出力端子５２に第２のデータラッチ信号ＵＤＬＡＴを出
力する。
バッファ回路の一般的レイアウトを説明したので、次に
この回路の動作を説明する。書き込み制御回路１８は、
第１（下位）の桁イネーブル信号ＬＣＥＢを入力端子３
４に、ライトイネーブル信号ＷＥＢを入力端子３６に、
行アクセスストローブ信号ＲＡＳＢＰを入力端子３８
に、そして急速ページモード信号ＦＰＭを入力端子４０
に入力する。一般に、桁イネーブル信号ＬＣＥＢ，ライ
トイネーブル信号ＷＥＢ及び行アクセスストローブ信号
ＲＡＳＢＰはＤＲＡＭの入力ピンに入力し、急速ページ
モード信号ＦＰＭはボンドオプション若しくはメタルオ
プションで選択される。第１の書き込み制御回路１８
は、第１の（下位）データラッチ信号ＬＤＬＡＴを出力
端子４２に出力する。この出力端子４２はマスター・ス
レーブバッファ／ラッチ回路２２に接続されている。第
２の書き込み制御回路１９もまたライトイネーブル信号
ＷＥＢ、行アクセスストローブ信号ＲＡＳＢＰ及び急速
ページモード信号ＦＰＭをそれぞれ入力端子４４、４６
及び４８に入力する。しかしながら、第２の書き込み制
御回路１９は桁イネーブル信号ＬＣＥＢ信号を入力する
代わりに第２の（上部）桁イネーブル信号ＵＣＥＢを入
力端子５０に入力する。第２の書き込み制御回路１９は
出力端子５２に第２のデータラッチ信号ＵＤＬＡＴを出
力する。
【００２５】マスターデータバッファとスレーブデータ
バッファ（例えば、マスター・スレーブバッファ／ラッ
チ回路２２、２３）の各対はそれぞれの信号を入力する
が、図３にはマスターデータバッファとスレーブデータ
バッファの１つの対が示されている。マスターデータバ
ッファ２２は第１の（下位）データラッチ信号ＬＤＬＡ
Ｔを入力端子５４において入力する。一般に、第１の
（下位）データラッチ信号ＬＤＬＡＴは、桁イネーブル
信号ＬＣＥＢ、ライトイネーブル信号ＷＥＢ及び行アク
セスストローブ信号ＲＡＳＢＰが全てローのときにアク
ティブライトサイクルを表している。マスターデータバ
ッファ２２は外部データ入力信号ＥＸＴＤＩを入力する
入力端子５６と入力データＤＩを入力する入力端子５８
を有している。各マスターバッファは別のＤＩ信号を入
力するのが好ましい。このＤＩ信号はロービットのデー
タである。マスターデータバッファはＢＹ８ＰＡＤ信号
を入力する入力端子６０を有している。図６に示したバ
ッファ回路の論理図の説明から理解できるように、（外
部データ入力信号ＥＸＴＤＩを入力するように結合され
た）マスターデータバッファ２２の入力５６はハイ（Ｖ
ＣＣ）に固定されている。一方（ＢＹ８ＰＡＤ信号を入
力するように結合された）入力端子６０はロー（ＶＳ
Ｓ）に固定されている。この構成では、出力端子６０の
信号は入力端子５８に入力される入力データＤＩにより
判別される（外部データ入力信号ＥＸＴＤＩは無視され
る）。
バッファ（例えば、マスター・スレーブバッファ／ラッ
チ回路２２、２３）の各対はそれぞれの信号を入力する
が、図３にはマスターデータバッファとスレーブデータ
バッファの１つの対が示されている。マスターデータバ
ッファ２２は第１の（下位）データラッチ信号ＬＤＬＡ
Ｔを入力端子５４において入力する。一般に、第１の
（下位）データラッチ信号ＬＤＬＡＴは、桁イネーブル
信号ＬＣＥＢ、ライトイネーブル信号ＷＥＢ及び行アク
セスストローブ信号ＲＡＳＢＰが全てローのときにアク
ティブライトサイクルを表している。マスターデータバ
ッファ２２は外部データ入力信号ＥＸＴＤＩを入力する
入力端子５６と入力データＤＩを入力する入力端子５８
を有している。各マスターバッファは別のＤＩ信号を入
力するのが好ましい。このＤＩ信号はロービットのデー
タである。マスターデータバッファはＢＹ８ＰＡＤ信号
を入力する入力端子６０を有している。図６に示したバ
ッファ回路の論理図の説明から理解できるように、（外
部データ入力信号ＥＸＴＤＩを入力するように結合され
た）マスターデータバッファ２２の入力５６はハイ（Ｖ
ＣＣ）に固定されている。一方（ＢＹ８ＰＡＤ信号を入
力するように結合された）入力端子６０はロー（ＶＳ
Ｓ）に固定されている。この構成では、出力端子６０の
信号は入力端子５８に入力される入力データＤＩにより
判別される（外部データ入力信号ＥＸＴＤＩは無視され
る）。
【００２６】マスターデータバッファ２２の出力端子６
４から出力される外部データ出力信号ＥＸＴＤＯＵＴは
外部データ入力信号ＥＸＴＤＩとしてスレーブデータバ
ッファ２３の入力６６に印加される。スレーブデータバ
ッファはまた第２の書き込み制御回路１９から入力端子
６８にデータラッチ信号ＬＤＬＡＴを、入力端子７０に
入力データＤＩを入力する。また、スレーブデータバッ
ファは入力端子７２にＢＹ８ＰＡＤを入力する。
４から出力される外部データ出力信号ＥＸＴＤＯＵＴは
外部データ入力信号ＥＸＴＤＩとしてスレーブデータバ
ッファ２３の入力６６に印加される。スレーブデータバ
ッファはまた第２の書き込み制御回路１９から入力端子
６８にデータラッチ信号ＬＤＬＡＴを、入力端子７０に
入力データＤＩを入力する。また、スレーブデータバッ
ファは入力端子７２にＢＹ８ＰＡＤを入力する。
【００２７】一般に、スレーブデータバッファ２３はそ
の出力に２つの信号のうちの一方を出力することができ
る。図６に示したバッファ回路について以下詳細に説明
するように、ＢＹ８ＰＡＤの状態は、出力信号６６が
(i)入力端子７０における入力データＤＩであるか、あ
るいは(ii)入力端子６６の外部データ入力ＥＸＴＤＩで
あるかを判別する。特に、バイ−１６デバイスとして構
成されたときには、１６個全てのバッファに対して印加
されたＢＹ８ＰＡＤ信号はローであり、この状態は１６
個の別々の入力ビットが１６個の別々のバッファ出力と
は無関係に入力することを意味している。その結果、８
個のマスターデータバッファ２２に入力する８個の下位
データ入力ビットはマスターデータバッファのそれぞれ
のＧＤＷ出力に転送されることになる。一方、８個のス
レーブデータバッファ回路２３に入力される８個の上位
データ入力ビットはスレーブデータバッファ回路のそれ
ぞれのＧＤＷ出力に転送される。
の出力に２つの信号のうちの一方を出力することができ
る。図６に示したバッファ回路について以下詳細に説明
するように、ＢＹ８ＰＡＤの状態は、出力信号６６が
(i)入力端子７０における入力データＤＩであるか、あ
るいは(ii)入力端子６６の外部データ入力ＥＸＴＤＩで
あるかを判別する。特に、バイ−１６デバイスとして構
成されたときには、１６個全てのバッファに対して印加
されたＢＹ８ＰＡＤ信号はローであり、この状態は１６
個の別々の入力ビットが１６個の別々のバッファ出力と
は無関係に入力することを意味している。その結果、８
個のマスターデータバッファ２２に入力する８個の下位
データ入力ビットはマスターデータバッファのそれぞれ
のＧＤＷ出力に転送されることになる。一方、８個のス
レーブデータバッファ回路２３に入力される８個の上位
データ入力ビットはスレーブデータバッファ回路のそれ
ぞれのＧＤＷ出力に転送される。
【００２８】しかしながら、構成可能なＩ／Ｏ装置がバ
イ−８デバイスとして構成されている場合には、８個の
スレーブバッファのそれぞれに入力されるＢＹ８ＰＡＤ
信号はハイに固定される。その結果、各スレーブバッフ
ァ２３は入力端子７０における入力データを無視し、入
力端子６６に入力したＥＸＴＤＩ信号をＧＤＷとして出
力する。スレーブバッファ回路のＥＸＴＤＯＵＴ出力は
必要なく、よって非接続となっている。
イ−８デバイスとして構成されている場合には、８個の
スレーブバッファのそれぞれに入力されるＢＹ８ＰＡＤ
信号はハイに固定される。その結果、各スレーブバッフ
ァ２３は入力端子７０における入力データを無視し、入
力端子６６に入力したＥＸＴＤＩ信号をＧＤＷとして出
力する。スレーブバッファ回路のＥＸＴＤＯＵＴ出力は
必要なく、よって非接続となっている。
【００２９】ボンドチップパッドとパワーバス及びグラ
ンドバスの位置のため、ＬＯＣパッケージに本回路を採
用するのは有益である。特に、（上部アレイに関連し
た）マスターバッファのＥＸＴＤＯＵＴ出力は（下部ア
レイに関連した）回路の他方の側にあるスレーブバッフ
ァのＥＸＴＤＩ入力に容易に結合することができる。ま
た、デバイスの構成によっては、入力ＢＹ８ＰＡＤを容
易にＶＣＣ若しくはＶＳＳに接続することができる。あ
るいは、これらの接続をマスク若しくはメタルオプショ
ンにより行うようにしてもよい。Ｉ／Ｏ装置を対象的に
配列することが好ましいため、マスターバッファとスレ
ーブバッファ用に同じバッファ回路を用いるのがよい。
ンドバスの位置のため、ＬＯＣパッケージに本回路を採
用するのは有益である。特に、（上部アレイに関連し
た）マスターバッファのＥＸＴＤＯＵＴ出力は（下部ア
レイに関連した）回路の他方の側にあるスレーブバッフ
ァのＥＸＴＤＩ入力に容易に結合することができる。ま
た、デバイスの構成によっては、入力ＢＹ８ＰＡＤを容
易にＶＣＣ若しくはＶＳＳに接続することができる。あ
るいは、これらの接続をマスク若しくはメタルオプショ
ンにより行うようにしてもよい。Ｉ／Ｏ装置を対象的に
配列することが好ましいため、マスターバッファとスレ
ーブバッファ用に同じバッファ回路を用いるのがよい。
【００３０】グローバルライトイネーブル（ＧＷＥ）回
路７７及びスタティックコラムディレイ（ＳＣＤＥＬＡ
Ｙ）回路７８は書き込み制御回路１８、１９にブロック
図で示されている。グローバルライトイネーブル回路７
７は伸張した内部ライトイネーブル信号を供給する。ス
タティックコラムディレイ回路７８はライトイネーブル
信号とアドレスラッチに対して遅延を与える。これらの
回路によりＤＲＡＭがスタティックコラムモードで動作
しているときのタイミングとノイズが向上する。これら
回路は本質的なものではないが、本発明による構成可能
なＩ／Ｏ装置の特性向上に寄与する。
路７７及びスタティックコラムディレイ（ＳＣＤＥＬＡ
Ｙ）回路７８は書き込み制御回路１８、１９にブロック
図で示されている。グローバルライトイネーブル回路７
７は伸張した内部ライトイネーブル信号を供給する。ス
タティックコラムディレイ回路７８はライトイネーブル
信号とアドレスラッチに対して遅延を与える。これらの
回路によりＤＲＡＭがスタティックコラムモードで動作
しているときのタイミングとノイズが向上する。これら
回路は本質的なものではないが、本発明による構成可能
なＩ／Ｏ装置の特性向上に寄与する。
【００３１】（３）データラッチ回路 図４には、書き込み制御回路１８若しくは１９用のデー
タラッチ回路２０が示されている。データラッチ信号Ｄ
ＬＡＴを生成する回路構成であればどのようなものであ
ってもよいが、図４に示した回路２０は安定化回路７９
を採用し安定したデータラッチ信号を生成するようにし
ている。バイ−８デバイスとして構成したときに、書き
込み制御回路１９によりデータラッチ信号が生成される
必要はないが、データラッチ回路２０は書き込み制御回
路１８及び１９に対して同じものであり、それぞれデー
タラッチ信号を生成する。
タラッチ回路２０が示されている。データラッチ信号Ｄ
ＬＡＴを生成する回路構成であればどのようなものであ
ってもよいが、図４に示した回路２０は安定化回路７９
を採用し安定したデータラッチ信号を生成するようにし
ている。バイ−８デバイスとして構成したときに、書き
込み制御回路１９によりデータラッチ信号が生成される
必要はないが、データラッチ回路２０は書き込み制御回
路１８及び１９に対して同じものであり、それぞれデー
タラッチ信号を生成する。
【００３２】データラッチ回路２０は入力端子３４にお
いて桁イネーブル信号ＣＥＢを、入力端子３６において
ライトイネーブル信号ＷＥＢを、入力端子３８において
行アクセスストローブ信号ＲＡＳＢＰを、そして入力端
子４０において急速ページモード信号ＦＰＭＰＡＤを入
力する。データラッチ回路２０はバッファ回路に接続さ
れた出力端子４２にデータラッチ信号ＤＬＡＴを出力す
る。データラッチ信号ＤＬＡＴは、入力データをラッチ
するためにアクティブライトとなっている状態を示すた
めの信号である。以下、出力端子４２におけるデータラ
ッチ信号ＤＬＡＴの生成及びデータラッチ回路２０の安
定化回路７９について説明する。
いて桁イネーブル信号ＣＥＢを、入力端子３６において
ライトイネーブル信号ＷＥＢを、入力端子３８において
行アクセスストローブ信号ＲＡＳＢＰを、そして入力端
子４０において急速ページモード信号ＦＰＭＰＡＤを入
力する。データラッチ回路２０はバッファ回路に接続さ
れた出力端子４２にデータラッチ信号ＤＬＡＴを出力す
る。データラッチ信号ＤＬＡＴは、入力データをラッチ
するためにアクティブライトとなっている状態を示すた
めの信号である。以下、出力端子４２におけるデータラ
ッチ信号ＤＬＡＴの生成及びデータラッチ回路２０の安
定化回路７９について説明する。
【００３３】一般に、ライトイネーブル信号ＷＥＢ及び
桁イネーブル信号ＣＥＢが共にローのときに出力端子４
２からハイレベルのデータラッチ信号ＤＬＡＴが生成さ
れる。桁イネーブル信号ＣＥＢは入力端子８２において
インバータ８０に接続されている。インバータ８０の出
力端子８４はＮＡＮＤゲート８６の第１の入力端子８８
に接続されている。ＮＡＮＤゲート８６は第２の入力端
子９０を有し、第１の入力端子８８の信号と第２の入力
端子９０の信号のＮＡＮＤ出力を出力する。ＮＡＮＤゲ
ート８６の第２の入力端子９０はＮＡＮＤゲート９２の
出力に接続されている。ＮＡＮＤゲート９２の一方の入
力端子９４にはライトイネーブル信号ＷＥＢが、他方の
入力端子９６には別の信号が印加される。ＮＡＮＤゲー
ト９２の入力端子９６に印加される信号は以下説明する
ように安定化回路７９から供給される。
桁イネーブル信号ＣＥＢが共にローのときに出力端子４
２からハイレベルのデータラッチ信号ＤＬＡＴが生成さ
れる。桁イネーブル信号ＣＥＢは入力端子８２において
インバータ８０に接続されている。インバータ８０の出
力端子８４はＮＡＮＤゲート８６の第１の入力端子８８
に接続されている。ＮＡＮＤゲート８６は第２の入力端
子９０を有し、第１の入力端子８８の信号と第２の入力
端子９０の信号のＮＡＮＤ出力を出力する。ＮＡＮＤゲ
ート８６の第２の入力端子９０はＮＡＮＤゲート９２の
出力に接続されている。ＮＡＮＤゲート９２の一方の入
力端子９４にはライトイネーブル信号ＷＥＢが、他方の
入力端子９６には別の信号が印加される。ＮＡＮＤゲー
ト９２の入力端子９６に印加される信号は以下説明する
ように安定化回路７９から供給される。
【００３４】桁イネーブル信号ＣＥＢがローのとき、イ
ンバータ８０の出力はハイとなる。このハイレベルの信
号はＮＡＮＤゲート８６の入力端子８８に印加される。
ライトイネーブル信号ＷＥＢがローの場合には、入力端
子９６における信号の状態にかかわらずＮＡＮＤゲート
９２の出力もまたハイとなる。このハイレベルの信号は
ＮＡＮＤゲート８６の入力端子９０に印加される。ＮＡ
ＮＤゲート８６の両方の入力がハイであるため、出力９
１の信号はローとなる。ＮＡＮＤゲート８６のロー出力
はインバータ１００により反転され、ハイレベルのデー
タラッチ信号ＤＬＡＴが生成される。
ンバータ８０の出力はハイとなる。このハイレベルの信
号はＮＡＮＤゲート８６の入力端子８８に印加される。
ライトイネーブル信号ＷＥＢがローの場合には、入力端
子９６における信号の状態にかかわらずＮＡＮＤゲート
９２の出力もまたハイとなる。このハイレベルの信号は
ＮＡＮＤゲート８６の入力端子９０に印加される。ＮＡ
ＮＤゲート８６の両方の入力がハイであるため、出力９
１の信号はローとなる。ＮＡＮＤゲート８６のロー出力
はインバータ１００により反転され、ハイレベルのデー
タラッチ信号ＤＬＡＴが生成される。
【００３５】安定化回路７９は、ライトイネーブル信号
ＷＥＢが誤って出力されたり若しくは不確定であったり
した場合にデータラッチ回路がハイレベルのデータラッ
チ信号ＤＬＡＴを生成しないようにするためにデータラ
ッチ回路２０中に設けられている。周知のように、ＤＲ
ＡＭが急速ページモードデバイスとして構成されている
場合のみ安定化回路７９がイネーブルとされる。ワイヤ
ボンドオプションまたはメタルオプションにより、ある
いは回路に対して急速ページモードを選択する信号を入
力することにより、本発明の回路を急速ページモードデ
バイスとして構成することができる。スタティックコラ
ムモードとして動作しているときには、安定化回路７９
を非活性化しておきデータラッチ信号ＤＬＡＴの生成に
影響を与えないようにしておくのが好ましい。従って、
以下説明する安定化回路７９は急速ページモードデバイ
スとしてのＤＲＡＭにのみ適用される。
ＷＥＢが誤って出力されたり若しくは不確定であったり
した場合にデータラッチ回路がハイレベルのデータラッ
チ信号ＤＬＡＴを生成しないようにするためにデータラ
ッチ回路２０中に設けられている。周知のように、ＤＲ
ＡＭが急速ページモードデバイスとして構成されている
場合のみ安定化回路７９がイネーブルとされる。ワイヤ
ボンドオプションまたはメタルオプションにより、ある
いは回路に対して急速ページモードを選択する信号を入
力することにより、本発明の回路を急速ページモードデ
バイスとして構成することができる。スタティックコラ
ムモードとして動作しているときには、安定化回路７９
を非活性化しておきデータラッチ信号ＤＬＡＴの生成に
影響を与えないようにしておくのが好ましい。従って、
以下説明する安定化回路７９は急速ページモードデバイ
スとしてのＤＲＡＭにのみ適用される。
【００３６】安定化回路７９はＮＡＮＤゲート１０６を
有し、その入力端子１０８にデータラッチ信号ＤＬＡＴ
が印加される。また、ＮＡＮＤゲート１０６の入力端子
１１０には急速ページモード信号ＦＰＭＰＡＤが印加さ
れている。この信号によりＤＲＡＭが急速ページモード
のときだけ安定化回路７９が駆動される。ＮＡＮＤゲー
ト１０６の入力端子１１２にはインバータ１１６を介し
てラッチ回路１４８にラッチされている信号が印加され
る。行アクセスストローブ信号ＲＡＳＢＰがハイのと
き、トランジスタ１１４がオンとなり、ラッチ回路とイ
ンバータ１１６入力端子１１８との接続点１５４をロー
に引っ張る。その結果、行アクセスストローブ信号ＲＡ
ＳＢＰが以前にハイとなっており、急速ページモード信
号ＦＰＭＰＡＤがハイであれば、ハイレベルのデータラ
ッチ信号ＤＬＡＴによりＮＡＮＤゲート１０６の出力が
ローとされ、コンデンサ１２２を放電することになる。
コンデンサ１２２に接続されている接続点１２４が放電
するために、インバータ１２６は出力端子１２８からハ
イレベルの信号を出力する。
有し、その入力端子１０８にデータラッチ信号ＤＬＡＴ
が印加される。また、ＮＡＮＤゲート１０６の入力端子
１１０には急速ページモード信号ＦＰＭＰＡＤが印加さ
れている。この信号によりＤＲＡＭが急速ページモード
のときだけ安定化回路７９が駆動される。ＮＡＮＤゲー
ト１０６の入力端子１１２にはインバータ１１６を介し
てラッチ回路１４８にラッチされている信号が印加され
る。行アクセスストローブ信号ＲＡＳＢＰがハイのと
き、トランジスタ１１４がオンとなり、ラッチ回路とイ
ンバータ１１６入力端子１１８との接続点１５４をロー
に引っ張る。その結果、行アクセスストローブ信号ＲＡ
ＳＢＰが以前にハイとなっており、急速ページモード信
号ＦＰＭＰＡＤがハイであれば、ハイレベルのデータラ
ッチ信号ＤＬＡＴによりＮＡＮＤゲート１０６の出力が
ローとされ、コンデンサ１２２を放電することになる。
コンデンサ１２２に接続されている接続点１２４が放電
するために、インバータ１２６は出力端子１２８からハ
イレベルの信号を出力する。
【００３７】出力端子１２８からの信号は遅延されたＤ
ＬＡＴ信号であり、ＤＬＡＴ信号の状態を異なる時間に
比較してライトイネーブル信号ＷＥＢの真偽を判定す
る。遅延されたＤＬＡＴ信号はＮＡＮＤゲート１３０の
入力端子１３２に印加され、ＤＬＡＴ信号は直接入力端
子１３４に入力される。もしＮＡＮＤゲート１３０の２
つの入力が共にハイであれば、ＮＡＮＤゲートの出力１
３６はローとなる。即ち、もしライトイネーブル信号Ｗ
ＥＢが有効であり所定時間の間ＤＬＡＴがハイの状態を
維持すれば、ＮＡＮＤゲート９２も接続された安定化回
路７９の出力は、桁イネーブル信号ＣＥＢ若しくは行ア
クセスストローブ信号ＲＡＳＢＰの信号の状態が変わる
までＤＬＡＴ信号をハイレベルに維持する。
ＬＡＴ信号であり、ＤＬＡＴ信号の状態を異なる時間に
比較してライトイネーブル信号ＷＥＢの真偽を判定す
る。遅延されたＤＬＡＴ信号はＮＡＮＤゲート１３０の
入力端子１３２に印加され、ＤＬＡＴ信号は直接入力端
子１３４に入力される。もしＮＡＮＤゲート１３０の２
つの入力が共にハイであれば、ＮＡＮＤゲートの出力１
３６はローとなる。即ち、もしライトイネーブル信号Ｗ
ＥＢが有効であり所定時間の間ＤＬＡＴがハイの状態を
維持すれば、ＮＡＮＤゲート９２も接続された安定化回
路７９の出力は、桁イネーブル信号ＣＥＢ若しくは行ア
クセスストローブ信号ＲＡＳＢＰの信号の状態が変わる
までＤＬＡＴ信号をハイレベルに維持する。
【００３８】ＮＡＮＤゲート１３０の出力端子１３６は
インバータ１４０の入力端子１４２に接続されている。
インバータ１４０の出力端子１４４はトランジスタ１４
６の制御電極に接続されている。ＮＡＮＤゲート１３０
の出力がローのとき、インバータ１４０の出力はハイで
あり、トランジスタ１４６をオンとする。これによりラ
ッチ回路１４８が切り替わり、ＮＡＮＤゲート９２の入
力端子９６に接続されたノード１５６をローとする。従
って、ＮＡＮＤゲート９２の出力は入力端子９４におけ
るライトイネーブル信号ＷＥＢの状態にかかわらずハイ
となる。よって、インバータ８０の入力端の桁イネーブ
ル信号ＣＥＢ若しくはトランジスタ１１４の制御電極の
行アクセスストローブ信号ＲＡＳＢＰがハイになるまで
ＤＬＡＴはハイレベルを維持する。
インバータ１４０の入力端子１４２に接続されている。
インバータ１４０の出力端子１４４はトランジスタ１４
６の制御電極に接続されている。ＮＡＮＤゲート１３０
の出力がローのとき、インバータ１４０の出力はハイで
あり、トランジスタ１４６をオンとする。これによりラ
ッチ回路１４８が切り替わり、ＮＡＮＤゲート９２の入
力端子９６に接続されたノード１５６をローとする。従
って、ＮＡＮＤゲート９２の出力は入力端子９４におけ
るライトイネーブル信号ＷＥＢの状態にかかわらずハイ
となる。よって、インバータ８０の入力端の桁イネーブ
ル信号ＣＥＢ若しくはトランジスタ１１４の制御電極の
行アクセスストローブ信号ＲＡＳＢＰがハイになるまで
ＤＬＡＴはハイレベルを維持する。
【００３９】ＤＬＡＴ回路２０の実施例では、同回路を
桁イネーブル信号ＣＥＢ若しくは行アクセスストローブ
信号ＲＡＳＢＰがハイになったときに回路をリセット
し、ラッチ回路１４８をリセットするような構成になっ
ている。もし桁イネーブル信号ＣＥＢがハイになると、
インバータ８０の出力端子８４のローレベルの信号はＮ
ＡＮＤゲート８６の入力端子８８に入力する。従って、
ＮＡＮＤゲート８６の出力はハイとなりＤＬＡＴはロー
となる。また、インバータ８０の出力がインバータ１５
８の入力端子１６０に入力する。インバータ１５８の出
力端子１６２はトランジスタ１６４の制御電極に接続さ
れている。出力端子１６２からの信号の論理状態は入力
ＣＥＢと同じである。ＣＥＢがハイのとき、出力１６２
はハイとなる。これによりトランジスタ１６４がオンと
なり、ラッチ回路１４８の接続点１５４の電圧をローに
引いてラッチ回路（及びＮＡＮＤゲート９２の入力端子
９６）をリセットしてＤＬＡＴの次の比較に備える。同
様に、もしＲＡＳＢＰＰがハイならば、トランジスタ１
１４はオンとなり、接続点１５４の電圧をローに引いて
ラッチ回路をリセットする。従って、本実施例によるデ
ータラッチ回路２０は、有効なライトイネーブル信号を
受けたときのみ安定なＤＬＡＴ信号を生成するようにし
ている。
桁イネーブル信号ＣＥＢ若しくは行アクセスストローブ
信号ＲＡＳＢＰがハイになったときに回路をリセット
し、ラッチ回路１４８をリセットするような構成になっ
ている。もし桁イネーブル信号ＣＥＢがハイになると、
インバータ８０の出力端子８４のローレベルの信号はＮ
ＡＮＤゲート８６の入力端子８８に入力する。従って、
ＮＡＮＤゲート８６の出力はハイとなりＤＬＡＴはロー
となる。また、インバータ８０の出力がインバータ１５
８の入力端子１６０に入力する。インバータ１５８の出
力端子１６２はトランジスタ１６４の制御電極に接続さ
れている。出力端子１６２からの信号の論理状態は入力
ＣＥＢと同じである。ＣＥＢがハイのとき、出力１６２
はハイとなる。これによりトランジスタ１６４がオンと
なり、ラッチ回路１４８の接続点１５４の電圧をローに
引いてラッチ回路（及びＮＡＮＤゲート９２の入力端子
９６）をリセットしてＤＬＡＴの次の比較に備える。同
様に、もしＲＡＳＢＰＰがハイならば、トランジスタ１
１４はオンとなり、接続点１５４の電圧をローに引いて
ラッチ回路をリセットする。従って、本実施例によるデ
ータラッチ回路２０は、有効なライトイネーブル信号を
受けたときのみ安定なＤＬＡＴ信号を生成するようにし
ている。
【００４０】図５は、図４に示した論理回路を具体化し
たものである。図５に示した以外の構成とすることも可
能であり、図５に示した構成は一例を示したものに過ぎ
ない。図４の論理図に示されているゲートを表すトラン
ジスタの配列は周知であり、ここでは詳細な説明を省略
する。
たものである。図５に示した以外の構成とすることも可
能であり、図５に示した構成は一例を示したものに過ぎ
ない。図４の論理図に示されているゲートを表すトラン
ジスタの配列は周知であり、ここでは詳細な説明を省略
する。
【００４１】（４）バッファ回路 図６にはバッファ回路の論理図を示してあり、ここには
マスターデータバッファ２２及びスレーブデータバッフ
ァ２３で用いられているのと同じ回路が用いられてい
る。以下詳細に説明するように、入出力信号が両者間で
異なっている。更に、マスターとスレーブの対からなる
ように回路を構成してもよいが、バイ−１６デバイスと
して構成した場合にはスレーブバッファがマスターバッ
ファとして機能するようにしてもよい。従って、マスタ
ーバッファの説明は、マスターバッファとしての機能を
有するスレーブバッファにも当てはまる。
マスターデータバッファ２２及びスレーブデータバッフ
ァ２３で用いられているのと同じ回路が用いられてい
る。以下詳細に説明するように、入出力信号が両者間で
異なっている。更に、マスターとスレーブの対からなる
ように回路を構成してもよいが、バイ−１６デバイスと
して構成した場合にはスレーブバッファがマスターバッ
ファとして機能するようにしてもよい。従って、マスタ
ーバッファの説明は、マスターバッファとしての機能を
有するスレーブバッファにも当てはまる。
【００４２】マスターデータバッファ２２は、データバ
ッファ１６６、ゲート１６８、ラッチ１７０、タイミン
グ回路１７２及び出力回路１７４により構成される。マ
スターデータバッファは信号ＤＩ、ＤＬＡＴ，ＥＸＴＤ
Ｉ及びＢＹ８ＰＡＤを入力し、信号ＥＸＴＤＯＵＴ及び
ＧＤＷを出力する。一般に、マスターデータバッファは
ＤＩをＧＤＷとして出力する。しかしながら、バイ−８
デバイスとして構成したときは、スレーブデータバッフ
ァはＤＩを無視し、関連するマスターデータバッファか
ら受け取ったＥＸＴＤＩを出力する。ＢＹ８ＰＡＤ信号
は回路のフロントエンド（即ち、データバッファ１６
６、ゲート１６８、ラッチ１７０及び遅延回路１７２）
を非結合とする。ＢＹ８ＰＡＤはまた出力回路１７４に
入力され、これにより出力回路１７４はスレーブデータ
バッファがマスター回路から（ＥＸＴＤＩとして）ＥＸ
ＴＯＵＴを受け取るようにすると共に、ＧＤＷとしてＥ
ＸＴＤＩを出力する。
ッファ１６６、ゲート１６８、ラッチ１７０、タイミン
グ回路１７２及び出力回路１７４により構成される。マ
スターデータバッファは信号ＤＩ、ＤＬＡＴ，ＥＸＴＤ
Ｉ及びＢＹ８ＰＡＤを入力し、信号ＥＸＴＤＯＵＴ及び
ＧＤＷを出力する。一般に、マスターデータバッファは
ＤＩをＧＤＷとして出力する。しかしながら、バイ−８
デバイスとして構成したときは、スレーブデータバッフ
ァはＤＩを無視し、関連するマスターデータバッファか
ら受け取ったＥＸＴＤＩを出力する。ＢＹ８ＰＡＤ信号
は回路のフロントエンド（即ち、データバッファ１６
６、ゲート１６８、ラッチ１７０及び遅延回路１７２）
を非結合とする。ＢＹ８ＰＡＤはまた出力回路１７４に
入力され、これにより出力回路１７４はスレーブデータ
バッファがマスター回路から（ＥＸＴＤＩとして）ＥＸ
ＴＯＵＴを受け取るようにすると共に、ＧＤＷとしてＥ
ＸＴＤＩを出力する。
【００４３】マスターバッファ及びスレーブバッファの
両方としてのバッファ回路の一般的動作を説明したの
で、次にマスターバッファとしてのバッファの説明をす
る。以下の出力回路１７４の動作説明から明らかなよう
に、マスターバッファに入力したローレベルのＢＹ８Ｐ
ＡＤ信号により、出力回路１７４はラッチされていたＤ
Ｉ信号を確実に出力ＧＤＷとしての転送すると共に、Ｅ
ＸＴＤＩを無視する。一般に、タイミング回路１７２は
データバッファ１６６をオンオフ制御し、ゲート１６８
を制御して適切なＤＩ信号がラッチ１７０によりラッチ
されるようにする。ＤＩを適切にラッチするため、タイ
ミング回路１７２は次のシーケンスが確実に実行される
ように機能する。即ち、(i)データバッファ１６６をオ
ンし、(ii)ゲート１６８を開放してラッチ１７０がＤＩ
をラッチするようにし、(iii)ゲート１６８を閉じ、(i
v)データバッファ１６６をオフとするシーケンスであ
る。
両方としてのバッファ回路の一般的動作を説明したの
で、次にマスターバッファとしてのバッファの説明をす
る。以下の出力回路１７４の動作説明から明らかなよう
に、マスターバッファに入力したローレベルのＢＹ８Ｐ
ＡＤ信号により、出力回路１７４はラッチされていたＤ
Ｉ信号を確実に出力ＧＤＷとしての転送すると共に、Ｅ
ＸＴＤＩを無視する。一般に、タイミング回路１７２は
データバッファ１６６をオンオフ制御し、ゲート１６８
を制御して適切なＤＩ信号がラッチ１７０によりラッチ
されるようにする。ＤＩを適切にラッチするため、タイ
ミング回路１７２は次のシーケンスが確実に実行される
ように機能する。即ち、(i)データバッファ１６６をオ
ンし、(ii)ゲート１６８を開放してラッチ１７０がＤＩ
をラッチするようにし、(iii)ゲート１６８を閉じ、(i
v)データバッファ１６６をオフとするシーケンスであ
る。
【００４４】Ｉ／Ｏ装置がアクセスされるときには、ハ
イレベルのＤＬＡＴ信号がタイミング回路１７２を構成
するＮＡＮＤゲート１７８の入力端子１８０に入力され
る。初期状態においては、第２の入力端子１８２はハイ
となっている。従って、ＮＡＮＤゲートの出力１８４は
データバッファ１９４を構成するＰチャンネルトランジ
スタ１８６とＮチャンネルトランジスタ１９０のゲート
に印加される。よって、ＮＡＮＤゲートのローレベルの
出力によりトランジスタ１８６がオンとなってインバー
タ１８８を活性化すると共にトランジスタ１９０をオフ
とする。
イレベルのＤＬＡＴ信号がタイミング回路１７２を構成
するＮＡＮＤゲート１７８の入力端子１８０に入力され
る。初期状態においては、第２の入力端子１８２はハイ
となっている。従って、ＮＡＮＤゲートの出力１８４は
データバッファ１９４を構成するＰチャンネルトランジ
スタ１８６とＮチャンネルトランジスタ１９０のゲート
に印加される。よって、ＮＡＮＤゲートのローレベルの
出力によりトランジスタ１８６がオンとなってインバー
タ１８８を活性化すると共にトランジスタ１９０をオフ
とする。
【００４５】インバータ１８８の出力はインバータ１９
４の入力端子１９２に接続されており、出力端子１９６
に第１の出力信号を出力する。インバータ１８８の出力
（即ち、反転されたＤＩ信号）はまたトランジスタ１９
８のゲートに印加されており、ＤＩは直接トランジスタ
２００のゲートに印加される。トランジスタ１９８と２
００が接続されバッファ１６６の第２の出力信号を接続
点２０２に供給する。即ち、トランジスタ１９８若しく
はトランジスタ２００のいずれからオンとなり接続点２
０２にこう電圧若しくは低電圧を供給する。
４の入力端子１９２に接続されており、出力端子１９６
に第１の出力信号を出力する。インバータ１８８の出力
（即ち、反転されたＤＩ信号）はまたトランジスタ１９
８のゲートに印加されており、ＤＩは直接トランジスタ
２００のゲートに印加される。トランジスタ１９８と２
００が接続されバッファ１６６の第２の出力信号を接続
点２０２に供給する。即ち、トランジスタ１９８若しく
はトランジスタ２００のいずれからオンとなり接続点２
０２にこう電圧若しくは低電圧を供給する。
【００４６】ＮＡＮＤゲート１７８の出力がハイレベル
のとき、トランジスタ１９０と２０４はオンとなる。従
って、接続点１９６と２０２の出力はＤＩ信号にかかわ
らずそれぞれハイとローに引かれる。しかし、ＮＡＮＤ
ゲート１７８の出力がローレベルのとき（即ち、入力バ
ッファ１６６がオンのとき）、トランジスタ１９０と２
０４はオフであり、接続点１９６と２０２への出力はそ
れぞれＤＩと反転したＤＩ信号に追随することになる。
のとき、トランジスタ１９０と２０４はオンとなる。従
って、接続点１９６と２０２の出力はＤＩ信号にかかわ
らずそれぞれハイとローに引かれる。しかし、ＮＡＮＤ
ゲート１７８の出力がローレベルのとき（即ち、入力バ
ッファ１６６がオンのとき）、トランジスタ１９０と２
０４はオフであり、接続点１９６と２０２への出力はそ
れぞれＤＩと反転したＤＩ信号に追随することになる。
【００４７】バッファ１６６の出力信号が接続点１９６
と２０２に発生した後、タイミング回路１７２はゲート
１６８を開放しラッチ１７０を切り替える。ＤＬＡＴ信
号はタイミング回路１７２を構成するＮＡＮＤゲート２
０６の入力端子２０８に入力する。遅延したＤＬＡＴ信
号は、遅延回路２１２を経由してＮＡＮＤゲート２０６
の第２の端子２１０に入力する。遅延回路２１２はイン
バータ２１４、２１６、２１８及びコンデンサ２２０に
より構成される。コンデンサ２２０はインバータ２１６
と２１８の接続点２２２に接続されている。初期状態に
おいて、ＮＡＮＤゲートの入力２１０はハイとなってい
る。よって、入力端子２０８のＤＬＡＴ信号がハイとな
ると、ＮＡＮＤゲート２０６の出力２２４はローとな
る。ＮＡＮＤゲート２０６の出力２２４はＰチャンネル
トランジスタ２２６と２２８に接続されている。ＮＡＮ
Ｄゲート２０６の出力２２４がローであるため、これら
のトランジスタはオンとなる。出力２２４はまたインバ
ータ２３０にも接続されている。インバータ２３０の出
力２３２はＮチャンネルトランジスタ２３４と２３６に
接続されている。ＮＡＮＤゲート２０６の出力がローの
とき、インバータの出力２３２はハイとなり、よってト
ランジスタ２３４と２３６をオンしてゲート１６８を開
く。
と２０２に発生した後、タイミング回路１７２はゲート
１６８を開放しラッチ１７０を切り替える。ＤＬＡＴ信
号はタイミング回路１７２を構成するＮＡＮＤゲート２
０６の入力端子２０８に入力する。遅延したＤＬＡＴ信
号は、遅延回路２１２を経由してＮＡＮＤゲート２０６
の第２の端子２１０に入力する。遅延回路２１２はイン
バータ２１４、２１６、２１８及びコンデンサ２２０に
より構成される。コンデンサ２２０はインバータ２１６
と２１８の接続点２２２に接続されている。初期状態に
おいて、ＮＡＮＤゲートの入力２１０はハイとなってい
る。よって、入力端子２０８のＤＬＡＴ信号がハイとな
ると、ＮＡＮＤゲート２０６の出力２２４はローとな
る。ＮＡＮＤゲート２０６の出力２２４はＰチャンネル
トランジスタ２２６と２２８に接続されている。ＮＡＮ
Ｄゲート２０６の出力２２４がローであるため、これら
のトランジスタはオンとなる。出力２２４はまたインバ
ータ２３０にも接続されている。インバータ２３０の出
力２３２はＮチャンネルトランジスタ２３４と２３６に
接続されている。ＮＡＮＤゲート２０６の出力がローの
とき、インバータの出力２３２はハイとなり、よってト
ランジスタ２３４と２３６をオンしてゲート１６８を開
く。
【００４８】短い遅延の後、反転したＤＬＡＴ信号（遅
延回路２１２により反転されたもの）はＮＡＮＤゲート
２０６の第２の入力端子２１０に入力される。反転した
ＤＬＡＴ信号はローレベルであり、端子２２４にハイレ
ベルの信号を出力してゲート１６８をオフとする。タイ
ミング回路１７２のよるこのタイミングにより適切なＤ
Ｉ信号を確実にラッチ１７０にラッチすることができ
る。
延回路２１２により反転されたもの）はＮＡＮＤゲート
２０６の第２の入力端子２１０に入力される。反転した
ＤＬＡＴ信号はローレベルであり、端子２２４にハイレ
ベルの信号を出力してゲート１６８をオフとする。タイ
ミング回路１７２のよるこのタイミングにより適切なＤ
Ｉ信号を確実にラッチ１７０にラッチすることができ
る。
【００４９】反転したＤＬＡＴ信号はまたＮＡＮＤゲー
ト２４２の入力端子２４４にも入力される。ＮＡＮＤゲ
ート２４２の第２の入力端子２４６はハイであるため
（マスターデータバッファに対してはローレベルのＢＹ
８ＰＡＤ信号が印加されているものと仮定する）、ＮＡ
ＮＤゲート２４２はインバータとして機能し入力端子２
４４上の信号を反転する。ＮＡＮＤゲート２４２の出力
信号はインバータ２５０、２５２及び２５４に入力す
る。従って、ＤＬＡＴがハイのとき（よって、反転した
ＤＬＡＴはローとなる）、ＮＡＮＤゲート１７８の出力
はハイとなる。この信号によりインバータ１８８をオフ
とし、トランジスタ１９０と２０４をオンとしてデータ
バッファ１６６をオフとする。
ト２４２の入力端子２４４にも入力される。ＮＡＮＤゲ
ート２４２の第２の入力端子２４６はハイであるため
（マスターデータバッファに対してはローレベルのＢＹ
８ＰＡＤ信号が印加されているものと仮定する）、ＮＡ
ＮＤゲート２４２はインバータとして機能し入力端子２
４４上の信号を反転する。ＮＡＮＤゲート２４２の出力
信号はインバータ２５０、２５２及び２５４に入力す
る。従って、ＤＬＡＴがハイのとき（よって、反転した
ＤＬＡＴはローとなる）、ＮＡＮＤゲート１７８の出力
はハイとなる。この信号によりインバータ１８８をオフ
とし、トランジスタ１９０と２０４をオンとしてデータ
バッファ１６６をオフとする。
【００５０】ラッチ１７０に適切にラッチされたＤＩ信
号について説明したので、以下回路１７４の動作を説明
する。ラッチ１７０の出力２３９はインバータ２５６に
印加される。インバータ２５６の出力はからは（関連す
るスレーブバッファにＥＸＴＤＩとして印加される）Ｅ
ＸＴＤＯＵＴが出力される。インバータ２５６の出力は
出力回路１７４を構成するＮＡＮＤゲート２８０の第１
の入力端子２６２に入力される。ＮＡＮＤゲート２８０
の第２の入力端子２６４はＯＲゲート２６６の出力に接
続されている。ＯＲゲート２６６の第１の入力端子２６
８はインバータ１７６の出力に接続されている。インバ
ータ１７６の出力からは反転したＢＹ８ＰＡＤ信号が供
給される。マスター回路に印加されるＢＹ８ＰＡＤはロ
ーであるので、インバータ１７６の出力はハイとなる。
従って、ＯＲゲート２６６の出力（及びＮＡＮＤゲート
２６０の入力）はＥＸＴＤＩ信号の状態にかかわらずハ
イとなる。よって、入力端子２６４にハイレベルの信号
が印加されているので、ＮＡＮＤゲート２８０はインバ
ータとして機能し、入力端子２６２の信号を反転する。
ＮＡＮＤゲート２８０の出力はインバータ２７２に印加
され、インバータ２７２はＧＤＷを出力する。
号について説明したので、以下回路１７４の動作を説明
する。ラッチ１７０の出力２３９はインバータ２５６に
印加される。インバータ２５６の出力はからは（関連す
るスレーブバッファにＥＸＴＤＩとして印加される）Ｅ
ＸＴＤＯＵＴが出力される。インバータ２５６の出力は
出力回路１７４を構成するＮＡＮＤゲート２８０の第１
の入力端子２６２に入力される。ＮＡＮＤゲート２８０
の第２の入力端子２６４はＯＲゲート２６６の出力に接
続されている。ＯＲゲート２６６の第１の入力端子２６
８はインバータ１７６の出力に接続されている。インバ
ータ１７６の出力からは反転したＢＹ８ＰＡＤ信号が供
給される。マスター回路に印加されるＢＹ８ＰＡＤはロ
ーであるので、インバータ１７６の出力はハイとなる。
従って、ＯＲゲート２６６の出力（及びＮＡＮＤゲート
２６０の入力）はＥＸＴＤＩ信号の状態にかかわらずハ
イとなる。よって、入力端子２６４にハイレベルの信号
が印加されているので、ＮＡＮＤゲート２８０はインバ
ータとして機能し、入力端子２６２の信号を反転する。
ＮＡＮＤゲート２８０の出力はインバータ２７２に印加
され、インバータ２７２はＧＤＷを出力する。
【００５１】トランジスタ２５８はラッチ１７０の出力
に接続点２３９で接続されている。トランジスタ２５８
のゲートはＢＹ８ＰＡＤ信号を入力する。マスター回路
のＢＹ８ＰＡＤはローであるので、トランジスタ２５８
はオフであり接続点２３９へは影響を及ぼさない。トラ
ンジスタ２５８の機能についてはスレーブとして機能す
る図６に示したバッファ回路に関連して以下説明する。
に接続点２３９で接続されている。トランジスタ２５８
のゲートはＢＹ８ＰＡＤ信号を入力する。マスター回路
のＢＹ８ＰＡＤはローであるので、トランジスタ２５８
はオフであり接続点２３９へは影響を及ぼさない。トラ
ンジスタ２５８の機能についてはスレーブとして機能す
る図６に示したバッファ回路に関連して以下説明する。
【００５２】要約すると、図６に示したデータバッファ
回路をマスター回路として用いた場合には（若しくは、
バイ−１６デバイスにおいてはマスター回路として動作
するスレーブ回路として用いた場合には）、ＢＹ８ＰＡ
Ｄがローであり、データ出力回路１７４は関連するマス
ター回路からのＥＸＴＤＩを無視する。加えて、タイミ
ング回路１７２はバッファ回路１６６とゲート１６８を
制御し、ＤＩが適切にラッチ１７０によいラッチされる
ようにする。このラッチされたＤＩ信号は出力回路１７
４に印加され、出力回路１７４からはＧＤＷが出力され
る。
回路をマスター回路として用いた場合には（若しくは、
バイ−１６デバイスにおいてはマスター回路として動作
するスレーブ回路として用いた場合には）、ＢＹ８ＰＡ
Ｄがローであり、データ出力回路１７４は関連するマス
ター回路からのＥＸＴＤＩを無視する。加えて、タイミ
ング回路１７２はバッファ回路１６６とゲート１６８を
制御し、ＤＩが適切にラッチ１７０によいラッチされる
ようにする。このラッチされたＤＩ信号は出力回路１７
４に印加され、出力回路１７４からはＧＤＷが出力され
る。
【００５３】次に、スレーブバッファとして機能する図
６に示したデータバッファの動作について説明する。デ
ータバッファがスレーブ回路として機能するときには
（即ち、バイ−８構成のデバイスにおいては）、データ
バッファはＤＩ信号を無視しマスターバッファからのＥ
ＸＴＤＩをＧＤＷとして出力する。従って、バッファ１
６６、ゲートｐ１６８、ラッチ１７０及びタイミング回
路１７２の全ては無視することができる。これはＢＹ８
ＰＡＤをハイに固定することにより達成できる。ＢＹ８
ＰＡＤがハイのとき、インバータ１７６の出力はローで
ある。この出力がＮＡＮＤゲート２４２の入力２４６に
印加され、その結果ＮＡＮＤゲート２４２の出力はＮＡ
ＮＤゲート２４２の入力にかかわらずハイとなる。ＮＡ
ＮＤゲート２４２のハイ出力はインバータ２５０、２５
２及び２５４を介してＮＡＮＤゲート１７８の入力端子
１８２に入力する。ＮＡＮＤゲート１７８の出力はＤＬ
ＡＴの状態にかかわらず常にハイであり、よってトラン
ジスタ１８６を介してインバータ１８８をオフとする。
かくして、ＤＩは無視される。
６に示したデータバッファの動作について説明する。デ
ータバッファがスレーブ回路として機能するときには
（即ち、バイ−８構成のデバイスにおいては）、データ
バッファはＤＩ信号を無視しマスターバッファからのＥ
ＸＴＤＩをＧＤＷとして出力する。従って、バッファ１
６６、ゲートｐ１６８、ラッチ１７０及びタイミング回
路１７２の全ては無視することができる。これはＢＹ８
ＰＡＤをハイに固定することにより達成できる。ＢＹ８
ＰＡＤがハイのとき、インバータ１７６の出力はローで
ある。この出力がＮＡＮＤゲート２４２の入力２４６に
印加され、その結果ＮＡＮＤゲート２４２の出力はＮＡ
ＮＤゲート２４２の入力にかかわらずハイとなる。ＮＡ
ＮＤゲート２４２のハイ出力はインバータ２５０、２５
２及び２５４を介してＮＡＮＤゲート１７８の入力端子
１８２に入力する。ＮＡＮＤゲート１７８の出力はＤＬ
ＡＴの状態にかかわらず常にハイであり、よってトラン
ジスタ１８６を介してインバータ１８８をオフとする。
かくして、ＤＩは無視される。
【００５４】ハイレベルのＢＹ８ＰＡＤ信号はまたトラ
ンジスタ２５８の制御電極に印加されトランジスタ２５
８をオンすると共に接続点２３９をローにする。その結
果、インバータ２５６への入力は、ＤＩ信号にかかわら
ずあるいはラッチ１７０の状態にかかわらずローとな
る。インバータ２５６のハイレベルの出力はＮＡＮＤゲ
ート２８０の第１の入力端子２６２に印加される。ＮＡ
ＮＤゲート２８０の一方の入力がハイであるから、ＮＡ
ＮＤゲート２６０は他の入力（即ち入力２６４）に対し
てインバータとして機能することになる。入力端子２６
４はＯＲゲート２６８に接続されており、関連するマス
ター回路からＥＸＴＤＩ信号を受け取る。ＯＲゲート２
６６の第１の端子２６８に印加されるインバータ１７６
の出力はローであるので、ＯＲゲート２６６はＥＸＴＤ
Ｉ信号に対してバッファとして機能する。ＯＲゲート２
６６の出力は（インバータとして機能する）ＮＡＮＤゲ
ート２６０とインバータ２７２により伝送される。よっ
て、出力ＧＤＷがＥＸＴＤＩに続くことになる。
ンジスタ２５８の制御電極に印加されトランジスタ２５
８をオンすると共に接続点２３９をローにする。その結
果、インバータ２５６への入力は、ＤＩ信号にかかわら
ずあるいはラッチ１７０の状態にかかわらずローとな
る。インバータ２５６のハイレベルの出力はＮＡＮＤゲ
ート２８０の第１の入力端子２６２に印加される。ＮＡ
ＮＤゲート２８０の一方の入力がハイであるから、ＮＡ
ＮＤゲート２６０は他の入力（即ち入力２６４）に対し
てインバータとして機能することになる。入力端子２６
４はＯＲゲート２６８に接続されており、関連するマス
ター回路からＥＸＴＤＩ信号を受け取る。ＯＲゲート２
６６の第１の端子２６８に印加されるインバータ１７６
の出力はローであるので、ＯＲゲート２６６はＥＸＴＤ
Ｉ信号に対してバッファとして機能する。ＯＲゲート２
６６の出力は（インバータとして機能する）ＮＡＮＤゲ
ート２６０とインバータ２７２により伝送される。よっ
て、出力ＧＤＷがＥＸＴＤＩに続くことになる。
【００５５】図６に示したデータバッファの説明から明
らかなように、ＢＹ８ＰＡＤ信号により、回路をマスタ
ーバッファあるいはスレーブバッファとして容易に使用
することができる。ＢＹ８ＰＡＤの状態はワイヤボンド
オプション若しくはメタル（マスク）オプションにより
固定することができる。あるいは、ＢＹ８ＰＡＤの状態
はレジスタからのダイナミック入力とすることができ
る。
らかなように、ＢＹ８ＰＡＤ信号により、回路をマスタ
ーバッファあるいはスレーブバッファとして容易に使用
することができる。ＢＹ８ＰＡＤの状態はワイヤボンド
オプション若しくはメタル（マスク）オプションにより
固定することができる。あるいは、ＢＹ８ＰＡＤの状態
はレジスタからのダイナミック入力とすることができ
る。
【００５６】図７は図６に示した論理回路図の具体的回
路構成を示したものである。ゲートを構成するトランジ
スタの接続は周知であるので説明を省略する。図７に示
した回路の動作は図６に示した論理回路図の動作と同一
であるので、その説明も省略する。図７に示した回路は
図６に示した論理回路をの具体例であるが、別の回路で
図６の論理回路を実現することもでき、図７は一例を示
したに過ぎない。
路構成を示したものである。ゲートを構成するトランジ
スタの接続は周知であるので説明を省略する。図７に示
した回路の動作は図６に示した論理回路図の動作と同一
であるので、その説明も省略する。図７に示した回路は
図６に示した論理回路をの具体例であるが、別の回路で
図６の論理回路を実現することもでき、図７は一例を示
したに過ぎない。
【００５７】以上、本発明を実施例に沿って説明した
が、本発明は上記実施例に限定されるものではなく、本
発明の範囲を逸脱しない範囲での変更若しくは改変が可
能である。例えば、本発明による方法及び回路を出力バ
ッファに用いてもよい。この場合、出力バッファは入力
データを受け取るのではなくメモリからの出力データを
受け取ることになる。もし（バイ−８デバイス若しくは
バイ−１６デバイスとして構成可能なデバイスを）バイ
−８デバイスとした場合には、８つの出力ビットが生成
されるが、１６個のデータ入出力ピンに８個の出力ビッ
トを発生する必要がある。８個の出力ビットを多数のデ
ータ入出力ピンに印加する代わりに、あるいは付加的な
バス回路を加える代わりにバッファ出力回路のマスター
・スレーブ構成を用いてもよい。
が、本発明は上記実施例に限定されるものではなく、本
発明の範囲を逸脱しない範囲での変更若しくは改変が可
能である。例えば、本発明による方法及び回路を出力バ
ッファに用いてもよい。この場合、出力バッファは入力
データを受け取るのではなくメモリからの出力データを
受け取ることになる。もし（バイ−８デバイス若しくは
バイ−１６デバイスとして構成可能なデバイスを）バイ
−８デバイスとした場合には、８つの出力ビットが生成
されるが、１６個のデータ入出力ピンに８個の出力ビッ
トを発生する必要がある。８個の出力ビットを多数のデ
ータ入出力ピンに印加する代わりに、あるいは付加的な
バス回路を加える代わりにバッファ出力回路のマスター
・スレーブ構成を用いてもよい。
【００５８】他の変形例として、データのバッファ以外
の目的でマスター・スレーブ構成を構成可能なデバイス
に用いることができる。例えば、ＤＲＡＭが行と桁用の
別々のバッファを有している場合には、マスター・スレ
ーブ構成をアドレスデータの多重化を行うために用いる
ことができる。この場合、バッファは入力データを受け
取るのではなくアドレス情報を受け取ることになる。
の目的でマスター・スレーブ構成を構成可能なデバイス
に用いることができる。例えば、ＤＲＡＭが行と桁用の
別々のバッファを有している場合には、マスター・スレ
ーブ構成をアドレスデータの多重化を行うために用いる
ことができる。この場合、バッファは入力データを受け
取るのではなくアドレス情報を受け取ることになる。
【００５９】
【発明の効果】以上説明したように、バッファ回路を構
成可能なデバイスに用い、バッファのうちいくつかをデ
バイスの構成に応じてマスターバッファあるいはスレー
ブバッファとして使用することができる。即ち、バイ−
１６モードにおいては、スレーブバッファとして指定さ
れているバッファはマスターバッファとして機能する。
また、装置を対称な構成とし、また同一のバッファを組
み込むことにより製造上の利点が得られる。また、本発
明のスレーブバッファは、入力データを受け取る入力バ
ッファ回路を非活性化することにより電力消費が減少す
るという利点もある。更に、上部書き込み制御回路を非
活性化し，ＤＬＡＴ信号を発生しないようにすることが
できる。その結果、ゲートとラッチが変化するＤＬＡＴ
とトグルすることはない。
成可能なデバイスに用い、バッファのうちいくつかをデ
バイスの構成に応じてマスターバッファあるいはスレー
ブバッファとして使用することができる。即ち、バイ−
１６モードにおいては、スレーブバッファとして指定さ
れているバッファはマスターバッファとして機能する。
また、装置を対称な構成とし、また同一のバッファを組
み込むことにより製造上の利点が得られる。また、本発
明のスレーブバッファは、入力データを受け取る入力バ
ッファ回路を非活性化することにより電力消費が減少す
るという利点もある。更に、上部書き込み制御回路を非
活性化し，ＤＬＡＴ信号を発生しないようにすることが
できる。その結果、ゲートとラッチが変化するＤＬＡＴ
とトグルすることはない。
【図１】本発明によるマスター・スレーブバッファ／ラ
ッチ回路を組み込んだＤＲＡＭの簡略化したレイアウト
を示した図である。
ッチ回路を組み込んだＤＲＡＭの簡略化したレイアウト
を示した図である。
【図２】図１に示したＤＲＡＭを組み込んだＬＯＣパッ
ケージの平面図である。
ケージの平面図である。
【図３】本発明の実施例によるデータラッチ回路とマス
ター・スレーブバッファ／ラッチ回路を組み込んだＤＲ
ＡＭ周辺回路のブロック図である。
ター・スレーブバッファ／ラッチ回路を組み込んだＤＲ
ＡＭ周辺回路のブロック図である。
【図４】図３に示したデータラッチ回路のブロック図で
ある。
ある。
【図５】図４に示したデータラッチ回路の詳細図であ
る。
る。
【図６】図３に示したマスター・スレーブバッファ／ラ
ッチ回路のブロック図である。
ッチ回路のブロック図である。
【図７】図６に示したマスター・スレーブバッファ／ラ
ッチ回路の詳細図である。
ッチ回路の詳細図である。
１０ ＤＲＡＭ １２ａ，１２ｂ，１２ｃ，１２ｄ サブアレイ １８、１９ 書き込み制御回路 ２０ データラッチ回路 ２２、２３ マスター・スレーブバッファ／ラッチ回路 ２４ ボンドパッド ７７ グローバルライトイネーブル（ＧＷＥ）回路 ７８ スタティックコラムディレイ回路 ７９ 安定化回路 ８０ インバータ ８６、９２、１０６ ＮＡＮＤゲート １００ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカー フレデリック ジョーンズ、ジ ュニア アメリカ合衆国、コロラド州 80919、コ ロラド スプリングス、サン タイド プ レイス 7235番地
Claims (16)
- 【請求項１】 入力データを受け取るための第１の入力
端子と出力データを出力するための第１の出力端子を有
する少なくとも１つの第１の回路と、 前記第１の出力端子からの出力データを受け取るよう結
合した第２の入力端子と、入力データを受け取るための
第３の入力端子と、出力データを出力するための第２の
出力端子を有する少なくとも１つの第２の回路とを備
え、前記少なくとも１つの第２の回路が制御信号を受け
取るための第４の入力端子を備えていることを特徴とす
る構成可能なＩ／Ｏ装置用回路。 - 【請求項２】 複数の前記第１の回路と複数の戦記第２
の回路を更に有し、前記第１の回路の各々が前記第２の
回路の少なくとも１つに結合されていることを特徴とす
る請求項１記載のＩ／Ｏ装置用回路。 - 【請求項３】 前記構成可能なＩ／Ｏ装置がＤＲＡＭで
あり、前記第１の回路と前記第２の回路が対構成のデー
タバッファであり、各対がマスターバッファとスレーブ
バッファとを有することを特徴とする請求項２記載のＩ
／Ｏ装置用回路。 - 【請求項４】 前記制御信号が第１の状態と第２の状態
を有し、前記第２の入力端子に入力される前記出力デー
タは前記制御信号が第１の状態の時に前記第２の出力端
子において出力データとして出力されるデータであり、
前記第３の入力端子に入力される前記入力データは前記
制御信号が第２の状態の時に前記第２の出力端子に置い
て出力データとして出力されるデータであることを特徴
とする請求項３記載のＩ／Ｏ装置用回路。 - 【請求項５】 データラッチ信号を生成するために前記
少なくとも１つの第１の回路と前記少なくとも１つの第
２の回路に結合された少なくとも１つの制御回路を更に
有することを特徴とする請求項１記載のＩ／Ｏ装置用回
路。 - 【請求項６】 第１の制御回路と第２の制御回路を有
し、当該第１の制御回路が第１のデータラッチ回路を生
成するために前記少なくとも１つの第１の回路に結合さ
れており、第２の制御回路が第２のデータラッチ回路を
生成するために前記少なくとも１つの第２の回路に結合
されていることを特徴とする請求項５記載のＩ／Ｏ装置
用回路。 - 【請求項７】 各々の制御回路が書き込み制御信号を入
力すると共にデータラッチ回路を有し、各データラッチ
回路が前記データラッチ信号をモニターし安定なデータ
ラッチ信号を生成するためにフィードバック回路を有し
ていることを特徴とする請求項６記載のＩ／Ｏ装置用回
路。 - 【請求項８】 前記マスターとスレーブバッファが実質
的に同一であることを特徴とする請求項３記載のＩ／Ｏ
装置用回路。 - 【請求項９】 前記各データバッファ回路が、前記入力
データを入力する前記第３の入力端子とを有する入力バ
ッファ回路と、前記入力バッファからの前記入力データ
をラッチするための前記入力バッファ回路に結合された
ラッチ回路と、前記入力データのラッチ状態を制御する
ために前記入力バッファ回路と前記ラッチ回路に結合さ
れた制御回路と、前記第２の入力端子を有しラッチされ
た入力データを入力するように結合された出力回路を有
することを特徴とする請求項８記載のＩ／Ｏ装置用回
路。 - 【請求項１０】 複数のグループに分割された複数の実
質的に同一のバッファ回路を有し、マスターバッファ回
路とスレーブバッファ回路からなり、各バッファ回路が
入力データを受け取るための第１の入力端子と、外部デ
ータを受け取るための第２の入力端子と、出力信号を出
力するための出力端子を有しており、各マスターバッフ
ァ回路において外部データを受け取るための前記第２の
入力端子が非接続の状態であり、各マスター回路におい
て制御信号を受け取るための前記第３の入力端子が所定
電圧に維持されており、前記第１の入力端子において受
け取った入力データが各マスターバッファ回路の出力に
印加され、更に各スレーブバッファ回路の前記第２の入
力端子が１つの前記マスターバッファ回路の出力を受け
取るように結合されており、各スレーブバッファ回路の
制御信号は、前記出力端子から出力された出力信号が前
記第１の入力端子において受け取った前記入力データで
あるか、あるいは前記第２の入力端子に置いて受け取っ
た前記外部データであるかを判定するために選定されて
いることを特徴とする構成可能なＤＲＡＭ用回路。 - 【請求項１１】 入力データを受け取るための入力端子
と出力データを出力するための出力端子を有する回路を
有するＩ／Ｏ装置において、 前記回路をグループに配列し、各々のグループが第１の
回路と少なくとも１つの第２の回路を有するようにし、 各グループにおいて、前記第１の回路のそれぞれの出力
を前記少なくとも１つの第２の回路の他の入力端子に結
合し、 前記回路のそれぞれに各回路の出力を判定する制御信号
を供給することを特徴とするＩ／Ｏ装置の構成方法。 - 【請求項１２】 前記Ｉ／Ｏ装置がＤＲＡＭであり、前
記回路がバッファ回路であることを特徴とする請求項１
１記載の構成方法。 - 【請求項１３】 各グループがマスターバッファ回路と
スレーブバッファ回路からなることを特徴とする請求項
１１記載の構成方法。 - 【請求項１４】 前記マスターバッファ回路と前記スレ
ーブバッファ回路が実質的に同一であることを特徴とす
る請求項１３記載の構成方法。 - 【請求項１５】 更に前記第１の回路の入力を前記第１
の回路の出力に結合することを特徴とする請求項１１記
載の構成方法。 - 【請求項１６】 前記制御信号が第１の状態にあるとき
に前記した少なくとも１つの第２の回路の他方の入力端
子を少なくとも１つの第２の回路の出力端に結合し、前
記制御信号が第２の状態にあるときに前記した少なくと
も１つの第２の回路の入力端子を前記した少なくとも１
つの第２の回路の前記出力端子に結合したことを特徴と
する請求項１５に記載の構成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/037,818 US5373470A (en) | 1993-03-26 | 1993-03-26 | Method and circuit for configuring I/O devices |
| US08/037,818 | 1993-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302697A true JPH06302697A (ja) | 1994-10-28 |
| JP3089247B2 JP3089247B2 (ja) | 2000-09-18 |
Family
ID=21896522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06080977A Expired - Fee Related JP3089247B2 (ja) | 1993-03-26 | 1994-03-28 | Ｉ／ｏ装置を構成する方法及び回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5373470A (ja) |
| EP (1) | EP0618584B1 (ja) |
| JP (1) | JP3089247B2 (ja) |
| KR (1) | KR100294965B1 (ja) |
| DE (1) | DE69414744T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388314B1 (en) | 1995-08-17 | 2002-05-14 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US5744870A (en) * | 1996-06-07 | 1998-04-28 | Micron Technology, Inc. | Memory device with multiple input/output connections |
| KR100499844B1 (ko) * | 1996-07-11 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 정렬데이타저장장치및본딩패드를구비한ｄｒａｍ구조 |
| US5900021A (en) * | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
| US5903491A (en) | 1997-06-09 | 1999-05-11 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US6295231B1 (en) | 1998-07-17 | 2001-09-25 | Kabushiki Kaisha Toshiba | High-speed cycle clock-synchronous memory device |
| US7131033B1 (en) | 2002-06-21 | 2006-10-31 | Cypress Semiconductor Corp. | Substrate configurable JTAG ID scheme |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| US7908412B2 (en) * | 2006-05-10 | 2011-03-15 | Microsoft Corporation | Buffer passing mechanisms |
| US7844764B2 (en) * | 2007-10-01 | 2010-11-30 | Honeywell International Inc. | Unitary control module with adjustable input/output mapping |
| US8621377B2 (en) | 2011-03-24 | 2013-12-31 | Honeywell International Inc. | Configurable HVAC controller terminal labeling |
| US20210098057A1 (en) * | 2019-09-26 | 2021-04-01 | Qualcomm Incorporated | Sram low-power write driver |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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