JP2530055B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に半導体メモリ
のデータ読み出し回路に用いられるデータ遅延回路およ
び遅延信号の論理処理を行う論理回路に関する。

（従来の技術） 従来の半導体メモリ、例えばEPROM（電気的にプログ
ラム可能な不揮発性半導体メモリ）は、一般に第11図中
に示すように構成されている。第11図において、Aj（ｉ
＝０〜ｋ）はローアドレス入力信号であり、ローアドレ
ス・バッファ回路１により増幅・整形されたのちローデ
コーダ回路２に入力する。Bj（ｊ＝ｋ＋１〜ｎ）はカラ
ムアドレス入力信号であり、カラムアドレス・バッファ
回路３により増幅・整形されたのちカラムデコーダ回路
４に入力する。上記ローデコーダ回路２は、データを記
憶するメモリセルが配列されたメモリセルアレイ５のワ
ード線を選択し、上記カラムデコーダ回路４はカラム選
択ゲート６を制御してメモリセルアレイ５のビット線を
選択する。これによって、メモリセルアレイ５の中から
１個のメモリセルトランジスタが選択され、この選択さ
れたメモリセルの情報に応じてセンスアンプ回路７が検
知・増幅を行う。このセンスアンプ回路７の出力が出力
バッファ回路８を経てチップ外部へ読み出される。

一方、本願発明者らは、特願昭63−291969号により、
第11図中に示すように、センスアンプ回路７と出力バッ
ファ回路８との間にデータ遅延回路９とデータラッチ回
路10とを挿入し、このデータ遅延回路９とデータラッチ
回路10と出力バッファ制御回路11とをアドレス変化検知
信号ATDを利用して制御することにより、出力データ変
化時における電源変動、あるいは外部からのノイズ入力
による集積回路内部回路の誤動作を防止でき、出力段ト
ランジスタの駆動能力を大きく設定することが可能とな
り、データ読み出し速度の高速性を保ったまま、上記電
源変動やノイズに対する集積回路チップの動作マージン
が大きくて信頼性の高い半導体集積回路を提案した。

この半導体集積回路においては、ローアドレス・バッ
ファ回路１の出力および前記カラムアドレス・バッファ
回路３の出力は、各対応するアドレス変化検知回路12に
入力し、このアドレス変化検知回路12のそれぞれのパル
ス出力がオア回路16に入力されることにより、アドレス
入力信号Ai、Bjのうちの少なくとも１つの変化時に所定
のパルス幅を有するパルス信号（アドレス変化検知信
号）ATDが発生され、この信号ATDが制御回路13に入力さ
れる。

この制御回路13は、出力バッファ制御回路11を制御す
るための信号ATDdly、データラッチ回路10を制御するた
めの信号DLP,▲▼、データ遅延回路９を制御する
ための信号A,Bを発生する。

上記データ遅延回路９は、センスアンプ回路７の出力
信号ｄ＊が入力する遅延回路91と一種のバイパス回路92
とから構成されている。このデータ遅延回路９では、遅
延回路91が動作している時は、入力信号ｄ＊が所定時間
（例えば数十ns）遅延して出力されるため、出力データ
変化時における電源変動、あるいは外部からのノイズに
よりセンスアンプ回路７が誤動作して出力信号ｄ＊にノ
イズが乗っても、上記所定の大きさの遅延時間以下であ
ると、このノイズはデータ遅延回路９で吸収される。こ
のため、データ遅延回路９はノイズキャンセラとして動
作する（以後、この状態をデータ遅延回路９の動作状態
という）。また、アドレス変化検知信号ATDが変化して
データ遅延回路制御信号Ａ、Ｂが変化すると、センスア
ンプ回路７の出力信号ｄ＊を遅延させることなくバイパ
ス回路92を通して瞬時に出力する（以後、この状態をデ
ータ遅延回路９の非動作状態という）。

上記データラッチ回路10は、データ遅延回路９の出力
データｄ＊dlyが入力し、アドレス変化検知信号ATDが変
化してデータラッチ回路制御信号DLP、DLPが変化する
と、アドレスが変化する前に対応した番地のデータを一
定期間ラッチし、ラッチデータｄ＊latを出力バッファ
回路８を経て出力させる。以後、データラッチ回路10に
よりデータをラッチしている状態をデータラッチ回路10
の動作状態、データラッチ回路10がデータをラッチして
いない状態をデータラッチ回路10の非動作状態という。

▲▼バッファ回路14は、集積回路外部からのチッ
プイネーブル入力信号（あるいはチップ選択信号）▲
▼を整形・増幅して集積回路チップを動作状態にした
り待機状態にするための内部チップイネーブル信号 を生成する。

▲▼イコライズ制御回路15は、チップイネーブル
入力信号▲▼が変化してデータを読み出す場合にそ
の高速化を図るためにセンスアンプ回路制御信号（相補
的な信号ST、▲▼）を発生させる。即ち、チップイ
ネーブル入力信号▲▼が変化してデータを読み出す
場合は、アドレス入力信号が変化してデータを読み出す
場合と比べて、▲▼バッファ回路14によりチップイ
ネーブル入力信号▲▼が整形・増幅された内部チッ
プイネーブル信号 により集積回路チップが動作状態となるまでの時間だけ
遅れる。この問題を解決するために、信号▲▼が変
化して信号 が動作状態になってから、入力アドレスに対応したメモ
リセルが選択されるまでの時間、上記信号ST、▲▼
を用いて、メモリセルからデータが読み出される列線の
電位をメモリセルのデータの“1"、“0"に対応する列線
の電位の中間レベルに設定制御する。このようにするこ
とにより、列線の電位が中間レベルから“1"電位または
“0"電位へ変化するので、より高速にデータを読み出す
ことが可能になる。

また、前記出力バッファ制御回路11は、集積回路外部
からの出力イネーブル入力信号▲▼を整形・増幅
し、出力バッファ回路８をデータ読み出し可能な状態
（動作状態）にしたり、非動作状態にしたりするための
内部出力バッファ制御信号（相補的な信号OE＊、 ）を発生する。

次に、上記第11図のメモリの動作について第12図に示
すタイミング波形を参照して説明する。メモリセルから
データを読み出すために、アドレス入力信号Ai、Bjが変
化すると、アドレス入力に対応するメモリセルが選択さ
れてそのデータセンスアンプ回路７に読み出される。ま
た、このような通常の読み出し動作の他に、アドレス入
力信号の変化は、アドレス変化検知回路12で検知されて
パルス信号ATDが所定時間“1"レベルになる。この信号A
TDが制御回路13に入力すると、信号ATDdly、データラッ
チ回路制御信号（DLP、▲▼）、データ遅延回路
制御信号（Ａ、Ｂ）がそれぞれある一定期間、信号ATDd
lyに応答して変化する。たとえばアドレス入力信号が変
化して上記パルス信号ATDが“1"レベルになると、信号A
TDdlyが“1"になり、この信号ATDdlyの変化により信号D
LPが“1"になると、データラッチ回路10が動作状態とな
り、アドレス入力信号が切り換わる前のメモリセルのデ
ータに対応したデータ遅延回路９の出力ｄ＊dlyがある
一定時間ラッチされ、このラッチされたデータｄ＊lat
が出力バッファ回路８を経て出力し続ける。これと同時
に、信号Ｂが“0"になり、データ遅延回路９が非動作状
態となり、センスアンプ回路７から出力データｄ＊がバ
イパス回路92を経て瞬時に出力される。上記信号ATDが
“0"になると、ある所定期間の遅延の後、信号ATDdlyが
“0"に変化する。たとえば、この所定期間はアドレス入
力信号が変化してから、このアドレスに対応するメモリ
セルのデータがセンスアンプ回路７及びバイパス回路92
を経て確定するまでに設定される。この信号ATDdlyの変
化により信号DLPが“0"になり、データラッチ回路10が
非動作状態になる。データラッチ回路10が非動作状態に
なると、データ遅延回路９の出力データｄ＊dlyがデー
タラッチ回路10および出力バッファ回路８を経て出力さ
れる。また、信号DLPが“0"レベルになると、信号Ｂは
“1"レベルとなり、データ遅延回路９は動作状態とな
る。

このようにアドレス入力信号が変化して出力バッファ
回路８からデータを出力する時は、センスアンプ回路７
の出力部に接続されているデータ遅延回路９が動作状態
になり、ノイズキャンセラーとして働くので、動作マー
ジンの広い集積回路が得られる。

一般に、半導体メモリでは、外部に存在する大きな容
量、例えば100pF程度の負荷容量を駆動する必要があ
る。このため、半導体メモリの内部データを外部へ出力
する前記出力バッファ回路８は、大きな負荷容量を十分
に駆動し得るようにその出力段トランジスタの電流駆動
能力が極めて大きく設定されている。

次に、前記出力バッファ回路８の一例を第13図に示
し、その動作と問題点について述べる。データラッチ回
路10からの入力データｄ＊latは、出力バッファ回路の
入力端子51に供給される。出力バッファ回路が動作する
る期間では、制御信号 が“0"レベルに、制御信号 が“1"レベルになる。これにより、制御信号OE＊により
制御されるＰチャネルMOSトランジスタ52がオン、Ｎチ
ャネルMOSトランジスタ53がオフになる。これにより、
入力データｄ＊latは、ＰチャネルMOSトランジスタ54と
ＮチャネルMOSトランジスタ55とからなる実質的なCMOS
インバータおよびＰチャネルMOSトランジスタ56とＮチ
ャネルMOSトランジスタとからなるCMOSインバータを順
次介して、出力段のＰチャネルMOSトランジスタ58のゲ
ートに供給される。

他方、前記制御信号OE＊により制御されるＮチャネル
MOSトランジスタ59がオン、ＰチャネルMOSトランジスタ
60がオフになる。これにより、入力データｄ＊latは、
ＰチャネルMOSトランジスタ61とＮチャネルMOSトランジ
スタ62とからなる実質的なCMOSインバータおよびＰチャ
ネルMOSトランジスタ63とＮチャネルMOSトランジスタ64
とからなるCMOSインバータを順次介して、出力段のＮチ
ャネルMOSトランジスタ65のゲートに供給される。ここ
で上記出力段のトランジスタ58、65の各ソースは正極性
の電源電圧Vcc、接地電位Vssにそれぞれ接続され、各ド
レインは共に出力端子66に接続されている。

このような出力バッファ回路では、入力データｄ＊la
tのレベルに応じて出力段のトランジスタ58、65のいず
れか一方がオンになり、Ｐチャネルトランジスタ58がオ
ンしている時は、出力端子66に接続されている負荷容量
67をVcc電位に充電し、ＮチャネルMOSトランジスタ65が
オンしている時はVss電位に放電する。この時、負荷容
量67を大きな電流で充電もしくは放電して出力端子66か
ら出力すべきデータDoutの立ち上がり、立ち下がりを急
俊にするため、出力段のトランジスタ58、65の素子寸法
が大きくされ、それぞれのコンダクタンスが大きく設定
されている。

ところで、このような出力バッファ回路を有する半導
体集積回路をシステム製品に組み込む場合、電源電圧Vc
c、接地電位Vssは、それぞれ電源装置70から配線を介し
てこの半導体集積回路に供給される。このため、Vcc配
線およびVss配線に存在するインダクタンス71、72の影
響により、これらの配線に大きな電流が流れると、Vcc
電位またはVss電位に大きな電位変動が発生する。即
ち、これらの配線に存在するインダクタンス成分をＬ、
配線に流れる電流の時間的変化の割合をdi/dtで表す
と、配線には次の式で表されるような電位変化Δｖが生
じる。

Δｖ＝Ｌ・（di/dt） …（１） 第14図は、上記出力バッファ回路における各部分の電
圧、電流波形を示している。ここで、Vaは前記出力段の
ＰチャネルMOSトランジスタ58のゲート電位、Vbは前記
出力段のＮチャネルMOSトランジスタ65のゲート電位、I
sは上記ＰチャネルMOSトランジスタ58のドレイン電流、
Itは上記ＮチャネルMOSトランジスタ65のドレイン電
流、Doutは出力信号である。

第14図に示すように、入力データｄ＊latのレベルが
変化した後に、出力段のＰチャネルMOSトランジスタ58
のゲート電位VaおよびＮチャネルMOSトランジスタ65の
ゲート電位Vbが変化し、このトランジスタ58およびトラ
ンジスタ65がそれぞれスイッチング動作する。この結
果、トランジスタ58のドレイン電流Isもしくはトランジ
スタ65のドレイン電流Itが流れ、この電流によってVcc
電位またはVss電位に電位変動が生じる。

このように出力バッファ回路からデータが出力される
時、出力段に大きな電流が流れることにより、集積回路
内部で電源電圧Vcc、接地電位Vssの電位変動（以下、電
源変動と言う）が生じ、この電源変動により修正回路内
部に誤動作が引き起こされる。このような負荷容量に対
する充、放電電流により引き起こされる誤動作は、集積
回路に高速性が要求され、より短時間で外部負荷容量の
充、放電を行う必要がある場合、より大きな電源を流す
必要があるので、ますます起り易くなる。

次に、前記データ遅延回路９の一例を第15図に示し、
そのノイズキャンセラーとしての動作について述べる。
第15図に示すデータ遅延回路９においては、センスアン
プ回路７からの入力データｄ＊がインバータI9を経て遅
延回路91およびバイパス回路92に入力する。この遅延回
路91は、上記インバータI9の出力がインバータI10に入
力し、このインバータI10の出力側に、ゲートにVcc電位
が与えられたＮチャネルトランジスタとゲートにVss電
位が与えられたＰチャネルトランジスタとが並列に接続
されてなる転送ゲートTG2を介してインバータI11が接続
されている。また、上記転送ゲートTG2とインバータI11
との間には、ソース・ドレインにVcc電位が与えられた
Ｐチャネルトランジスタからなる容量CP2およびドレイ
ン・ソースにVss電位が与えられたＮチャネルトランジ
スタからなる容量CN2が接続されている。

一方、回路92は、上記遅延回路81に並列接続されてお
り、前記インバータI9の出力がインバータI10′に入力
し、このインバータI10′の出力側に、ゲートに前記信
号Ｂが与えられたＰチャネルトランジスタとゲートに前
記信号Ａが与えられたＮチャネルトランジスタとが並列
に接続されてなる転送ゲートTG3の一端が接続されてお
り、この転送ゲートTG3の他端にクロックドインバータC
I1の入力端（ノードＡ）が接続されている。このクロッ
クドインバータCI1は、前記信号Ｂの“0"レベルにより
オンになるＰチャネルトランジスタと、前記信号Ａの
“1"レベルによりオンになるＮチャネルトランジスタと
が、インバータに直列に接続されている。また、上記転
送ゲートTG3の他端は、前記遅延回路91のインバータI11
の入力端（ノードＡ）にも接続されており、上記クロッ
クドインバータCI1の出力端および前記インバータI11の
出力端は共通接続されており、この共通接続点にインバ
ータI12が接続されている。

遅延回路91は、インバータI9からの入力を所定時間
（例えば数十ns）遅延させて出力し、この出力が前記イ
ンバータI11およびI12を経てデータ遅延回路９の出力と
なる。従って、上記インバータI9からの入力にノイズが
のっても上記所定の大きさの遅延時間以下であると、こ
のノイズはこの遅延回路91で吸収され、この遅延回路91
は一種のノイズキャンセラーとして動作する。

また、回路92内のインバータI10′および転送ゲートT
G3は、遅延回路91内のインバータI10および転送ゲートT
G2に比べて駆動能力を極めて大きく設定しているので、
アドレス入力信号が変化して信号Ａが“1"、Ｂが“0"に
なった時に、転送ゲートTG3がオンになると共にクロッ
クドインバータCI1が活性化し、インバータI9からの入
力を瞬時に出力し、この出力が前記インバータI12を経
てデータ遅延回路の出力となる。従って、回路92は、上
記遅延回路91に対してバイパス回路92として作用する。

次に、電源変動によるセンスアンプ回路７の誤動作が
生じた時の問題点について第16図（ａ）、（ｂ）を参照
しながら説明する。

一般的に、センスアンプ回路７は高速にデータを読み
出すために、その２つの入力ノードの電位差を小さく設
定している。このため、２つの入力ノードの寄生容量の
差によりVcc電位あるいはVss電位の変化に対する応答
（追従速度）の違いから、２つの入力ノードの電位の逆
転が数回に及び、誤ったデータがセンスアンプ回路から
出力されるという誤動作が生じることになる。この様子
を第16図（ａ）、（ｂ）中の破線の枠内に示す。第15図
に示したようなデータ遅延回路の入力データｄ＊にこの
ようなパルスノイズが入力されると、第16図（ａ）、
（ｂ）に示すように本来は“1"および“0"に充電および
放電されている筈のノードＡが所定の安定電位に向って
放電および充電され始める。このパルスノイズ数が少な
い場合には放電および充電される電位は少ないが、パル
スノイズ数が多い場合にはノードＡの電位が所定の安定
電位まで放電および充電されてしまう。第15図に示した
データ遅延回路中、インバータI11が入力信号電位を
“0"あるいは“1"と判定する電位を上記安定電位より上
側に設定した時は、データ遅延回路の入力データｄ＊が
“0"であるならば、第16図（ｂ）に示すようにノイズパ
ルスが多く入力され、ノードＡの電位が所定の電位まで
充電されたとしても、インバータI11はこの電位を“0"
と判定して誤動作は起らない。しかし、これとは逆に、
第16図（ａ）に示すように、入力データｄ＊が“1"であ
る時、上記パルスノイズが入力されると、ノードＡは徐
々に放電されていき、やはり、上記安定電位に到達す
る。しかし、この時は、インバータI11は安定電位を
“0"と判定するように設定してあるので、インバータI1
1はノードＡを“0"と判定し、誤動作を起こし、誤った
データがデータ遅延回路から出力してしまい、瞬時に出
力バッファ回路８からも誤ったデータが出力されるとい
う問題点がある。

このような誤動作は、センスアンプ回路７の２つの入
力ノードの電位差が小さいほど起り易い。しかし、読み
出し速度の高速化のためには上記２つの入力ノードの電
位差は小さいほどよく、高速性が要求される半導体メモ
リでは、上記したような誤動作はますます起こり易くな
る。

（発明が解決しようとする課題） 上記したように従来の半導体集積回路では、電源変動
に伴ってセンスアンプ回路に誤動作が発生すると、デー
タ遅延回路も誤動作し、その結果、誤ったデータが出力
バッファ回路から出力されるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、
その目的は、電源変動に伴うセンスアンプ回路の誤動作
が生じても、データ遅延回路の誤動作を防止でき、誤っ
たデータが出力バッファ回路から出力されることを防止
でき、出力段トランジスタの駆動能力を大きく設定で
き、データ読み出し速度の高速性を保ったまま、電源変
動に対する集積回路チップの動作マージンが大きくて信
頼性の高い半導体メモリを実現し得る半導体集積回路を
提供することにある。

また、本発明の他の目的は、互いに異なる遅延時間特
性を有する２つの遅延信号入力の論理レベルが等しくな
い場合にはその出力を変化させず、上記２つの遅延信号
入力の論理レベルが等しくなると出力を変化させる論理
動作を行う論理回路を有する半導体集積回路を提供する
ことにある。

［発明の構成］ （課題を解決するための手段） 第１の発明の半導体集積回路は、アドレス入力信号の
変化を検知してパルス信号を発生するアドレス変化検知
回路と、データを記憶するメモリセルと、この半導体集
積回路の動作状態を制御するための外部入力信号に基ず
いて制御され、上記メモリセルに記憶されたデータを検
知するためのデータ検知回路と、このデータ検知回路の
出力側にそれぞれ接続され、前記アドレス変化検知回路
のパルス信号を利用して動作が制御され、互いに異なる
遅延時間特性を有する少なくとも２つの遅延回路と、上
記各遅延回路の出力側に接続され、前記アドレス変化検
知回路のパルス信号を利用して制御され、前記各遅延回
路が動作状態の時に各遅延回路の出力データが等しくな
い場合にはその出力を変化させず、各遅延回路の出力デ
ータが等しくなるとその出力を変化させる論理回路と、
前記各遅延回路の入力側と上記論理回路の出力側との間
に接続され、前記アドレス変化検知回路のパルス信号を
利用して動作が制御され、上記各遅延回路の遅延時間特
性より短い遅延時間特性を有するバイパス回路と、上記
論理回路の出力側に接続され、前記アドレス変化検知回
路のパルス信号を利用してラッチ動作が制御されるラッ
チ回路と、このラッチ回路の出力側に接続され、前記メ
モリセルに記憶されたデータを出力するための出力バッ
ファ回路と、前記アドレス変化検知回路のパルス信号を
利用して前記データ検知回路の出力データを前記出力バ
ッファ回路から所定の期間出力しない状態とする出力バ
ッファ制御回路とを具備することを特徴とする。

また、第２の発明の半導体集積回路は、互いに異なる
遅延時間特性を有する２つの遅延信号入力の論理レベル
が等しくない場合にはその出力を変化させず、上記２つ
の遅延信号入力の論理レベルが等しくなると出力を変化
させる三入力論理回路と、この三入力論理回路の出力側
に接続され、その出力が上記三入力論理回路の１つの入
力となるインバータと、このインバータの出力側に一端
が接続され、所定の制御信号を利用して動作が制御され
る転送ゲートとを具備し、上記三入力論理回路は、第１
の電源電位と出力ノードとの間にＰチャネルの第１〜第
３のトランジスタが直列に接続されると共にＰチャネル
の２個の第４のトランジスタおよび第５のトランジスタ
が直列に接続され、この第４のトランジスタおよび第５
のトランジスタの直列接続点と前記第２のトランジスタ
および第３のトランジスタの直列接続点とが接続されて
おり、上記出力ノードと第２の電源電位との間にＮチャ
ネルのそれぞれ２個の（第６のトランジスタおよび第７
のトランジスタ）および（第８のトランジスタおよび第
９のトランジスタ）および（第10のトランジスタおよび
第11のトランジスタ）が直列に接続され、上記第２、第
３、第６、第８のトランジスタの各ゲートに前記２つの
遅延信号入力のうちの一方が与えられ、上記第１、第
５、第７、第10のトランジスタの各ゲートに前記２つの
遅延信号入力のうちの他方が与えられ、上記第４、第
９、第11のトランジスタの各ゲートに前記インバータの
出力信号が与えられることを特徴とする。

（作用） 第１の発明の半導体集積回路においては、センスアン
プ回路と出力バッファ回路との間にデータ遅延回路とデ
ータラッチ回路とが挿入されており、アドレス変化検知
回路のパルス出力信号に基づいて、まず、出力バッファ
回路を制御するためのパルス信号を発生させ、次に、デ
ータラッチ回路によってアドレス入力信号の変化以前の
データ検知回路の出力データを所定時間ラッチさせるた
めのラッチ信号を発生させ、次に、データ検知回路で検
知されるデータが出力バッファ回路から出力しない状態
の時はデータ遅延回路の遅延時間を短く設定し、出力バ
ッファ回路からデータが出力される時はデータ遅延回路
の遅延時間を長く設定するための遅延信号を発生させ、
前記アドレス変化検知回路のパルス出力信号が発生しな
くなった後に上記遅延信号が発生しなくなるように設定
することによって、出力データ変化時における電源変
動、あるいは外部からのノイズ入力による誤動作を防止
でき、出力バッファトランジスタの駆動能力を大きく設
定でき、データ読み出し速度の高速性を保ったまま、電
源変動やノイズに対する集積回路チップの動作マージン
が大きくて信頼性の高い半導体集積回路が得られる。

この場合、データ遅延回路における互いに異なる遅延
時間特性を有する２つの遅延回路の出力信号の論理レベ
ルが等しくない場合にはその出力を変化させず、上記２
つの遅延回路の出力信号の論理レベルが等しくなると出
力を変化させる論理動作を行う論理回路を有するので、
電源変動に伴うセンスアンプ回路の誤動作が生じても、
誤ったデータが出力バッファから出力されることを防止
できる。

また、第２の発明の半導体集積回路においては、互い
に異なる遅延時間特性を有する２つの遅延信号入力の論
理レベルが等しくない場合にはその出力を変化させず、
上記２つの遅延信号入力の論理レベルが等しくなると出
力を変化させる論理動作を実現するための具体的な構成
をもつ論理回路を実現できる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は、半導体集積回路、例えばEPROMの一部を示
しており、第11図に示した従来のEPROMと比べて、デー
タ遅延回路９″の構成が異なる。

即ち、データ遅延回路９″は、データ遅延部とバイパ
ス回路92と論理回路93とから構成されている。データ遅
延部は、入力側が共通に接続され、互いに異なる遅延時
間特性を有する少なくとも２つの遅延回路（本例では第
１の遅延回路90Aと第２の遅延回路90Bとの２つ）からな
る。バイパス回路92は、２つの遅延回路90A、90Bの入力
側と上記論理回路93の出力端との間に接続され、アドレ
ス変化検知回路12のパルス出力を利用して動作が制御さ
れ、センスアンプ回路７の出力ｄ＊を遅延することなく
瞬時に出力する。論理回路93は、上記２つの遅延回路90
A、90Bの出力信号が入力し、この遅延回路90A、90Bが動
作状態の時に各遅延回路の出力データが等しくない場合
にはセンスアンプ回路７からｄ＊を出力させず、各遅延
回路の出力データが等しくなった場合にｄ＊をセンスア
ンプ回路７から出力させる論理動作を行う。

第２図は、データ遅延回路９″の一具体例を示してお
り、A1〜A37はMOSトランジスタである。センスアンプ回
路７からの入力データｄ＊がインバータI10、I11を経て
インバータI12およびI14に入力する。インバータI14の
出力はクロックドインバータI15に入力している。この
クロックドインバータI15は、信号Ａの“1"レベルによ
りオンになるＮチャネルトランジスタA37と、信号Ｂの
“0"レベルによりオンとなるＰチャネルトランジスタA3
4とが直列に接続されている。上記インバータI14、I15
は、センスアンプ回路７からの入力データｄ＊を瞬時に
出力するようにその駆動能力を極めて大きく設定してい
る。このため、アドレス入力信号が変化して信号Ｂが
“0"、信号Ａが“1"になった時にクロックドインバータ
I15が活性化し、入力データｄ＊を瞬時に出力し、この
出力がデータ遅延回路９″の出力となる。従って、イン
バータI14、I15から構成される回路はバイパス回路92と
して作用する。

一方、インバータI12の出力信号は遅延回路90Aと遅延
回路90Bとに入力される。遅延回路90Aは、インバータI1
2の出力信号がゲートに入力されるＰチャネルトランジ
スタA7およびＮチャネルトランジスタA9と、ドレイン端
子がＰチャネルトランジスタA7の一端に接続され、ゲー
トとソース端子がＮチャネルトランジスタA9の一端に接
続されるディプレッション型トランジスタA8とからなる
インバータとを有し、さらに、このインバータの出力端
子ａには、ソース、ドレインにVcc電位が与えられたＰ
チャネルトランジスタからなる容量AC1と、ドレイン、
ソースにVss電位が与えられたＮチャネルトランジスタ
からなる容量AC2とが接続されている。また、端子ａに
は、ゲートにインバータI12の出力信号が与えられるＰ
チャネルトランジスタA14の一端が接続され、このトラ
ンジスタA14の他端はゲートに信号Ｂが与えられるＰチ
ャネルトランジスタA13の一端が接続され、このトラン
ジスタA13の他端はVcc電源に接続されている。

また、遅延回路90Bは、インバータI12の出力信号がゲ
ートに入力されるＰチャネルトランジスタA10およびＮ
チャネルトランジスタA12と、ゲートとドレイン端子が
ＰチャネルトランジスタA10の一端に接続され、ソース
端子がＮチャネルトランジスタA12の一端に接続される
ディプレッション型トランジスタA11とからなるインバ
ータとを有し、さらに、このインバータの出力端子ｂに
は、ソース、ドレインにVcc電位が与えられたＰチャネ
ルトランジスタからなる容量AC3と、ドレイン、ソース
にVss電位が与えられたＮチャネルトランジスタからな
る容量AC4とが接続されている。また、端子ｂには、ゲ
ートにインバータI12の出力信号が与えられるＮチャネ
ルトランジスタA15の一端が接続され、このトランジス
タA15の他端はゲートに信号Ａが与えられるＮチャネル
トランジスタA16の一端に接続され、このトランジスタA
16の他端は電源Vssに接続されている。

また、論理回路93は、三入力論理回路LGCと、この三
入力論理回路LGCの出力端（端子ｃ）に接続されたイン
バータI16と、このインバータI16の出力端（端子ｄ）に
一端が接続された転送ゲートTGAとからなり、この転送
ゲートTGAの他端が前記バイパス回路92の出力端と共通
に接続されてデータ遅延回路出力端となっている。ここ
で、転送ゲートTGAは、ゲートに信号Ｂが与えられるＮ
チャネルトランジスタA30およびゲート信号Ａが与えら
れるＰチャネルトランジスタA31とが並列に接続されたC
MOS転送ゲートからなる。また、上記三入力論理回路LGC
は、ＰチャネルトランジスタA17、A18、A19、A22、A23
およびＮチャネルトランジスタA20、A21、A24、A25、A2
6、A27とからなる。即ち、Vcc電源と端子ｃとの間にト
ランジスタA17、A18、A19が直列に接続されると共にト
ランジスタA22、A23が直列に接続され、トランジスタA1
8、A19の接続点とトランジスタA22、A23の接続点とが接
続されている。また、上記端子ｃと接地電位Vssとの間
にトランジスタ（A20、A21）および（A24、A25）および
（A26、A27）の３組がそれぞれ直列に接続されている。
そして、前記データ遅延回路90Aの端子ａが、トランジ
スタA18、A19、A20、A24の各ゲートに接続され、データ
遅延回路90Bの端子ｂが、トランジスタA17、A23、A21、
A26の各ゲートに接続され、前記インバータI16の出力端
ｄが、トランジスタA22、A25、A27の各ゲートに接続さ
れている。

次に、上記遅延回路90A、90Bおよびバイパス回路92お
よび論理回路93の動作について第３図（ａ）、（ｂ）に
示す波形を参照しながら説明する。

いま、データ遅延回路９″が動作状態の場合に、第３
図（ａ）に示すようにセンスアンプ回路７の出力信号ｄ
＊が“0"→“1"に変化した時を考える。この時、期間T1
に示すように、端子ｂは信号ｄ＊に応答して瞬時に“1"
になり、端子ａは時間t1だけ遅れて“1"になる。この場
合、端子ａが“0"の間は、トランジスタA19がオン状態
であり、トランジスタA22が端子ｄの“0"レベルにより
オン状態になっているので、端子ｃが“1"、端子ｄが
“0"のままであり、論理回路93の出力（データ遅延回路
９″の出力）は“0"を出力し続ける。そして、端子ａが
“1"に変化すると、トランジスタ20がオン状態になり、
トランジスタA21が端子ｂの“1"レベルによりオン状態
になっているので、端子ｃが“0"、端子ｄが“1"に変化
し、論理回路93の出力が“1"になる。上記とは逆に、第
３図（ｂ）に示すようにセンスアンプ回路７の出力信号
ｄ＊が“1"→“0"に変化した時を考える。この時、端子
ａは信号ｄ＊に応答して瞬時に“0"になり、端子ｂは時
間t1だけ遅れて“0"になる。この場合、端子ｂが“1"の
間は、トランジスタA26がオン状態であり、トランジス
タA27が端子ｄの“0"レベルによりオン状態になってい
るので、端子ｃが“0"、端子ｄが“1"のままであり、論
理回路93の出力は“1"を出力し続ける。そして、端子ｂ
が“0"に変化すると、トランジスタ17がオン状態にな
り、トランジスタA18、A19が端子ａの“0"レベルにより
オン状態になっているので、端子ｃが“1"、端子ｄが
“0"に変化し、論理回路93の出力が“0"になる。

以上のような論理回路93の動作により、第３図（ａ）
中の期間T2に示すように、信号ｄ＊が時間t1より短い時
間だけ“1"に変化したとしても、端子ｂは信号ｄ＊に応
答して“1"に変化するが、端子ａは応答せずに“0"のま
まである。。よって、論理回路93の出力（データ遅延回
路９″の出力）は変化せず、“0"を出力し続ける。上記
とは逆に、第３図（ｂ）中の期間T3に示すように、信号
ｄ＊が時間t1より短い時間だけ“0"になったとしても、
端子ｂは応答せずに“1"のままであるので、論理回路93
の出力（データ遅延回路９″の出力）は変化せず、“1"
を出力し続ける。上記とは逆に信号Ａが“1"、信号Ｂが
“0"の時は、バイパス回路92が動作状態、遅延回路90A,
90Bおよび論理回路93がそれぞれ非動作状態になり、デ
ータ遅延回路９″は非動作状態になる。

次に、第４図（ａ）、（ｂ）に示す波形を参照しなが
ら、データ遅延回路９″がノイズキャンセラーと働く時
の動作を説明する。即ち、アドレス入力信号が変化して
データを読み出す時の出力バッファ回路８による電源変
動によりセンスアンプ回路７が誤動作し、その出力信号
ｄ＊に連続したパルスノイズがのったとしても、データ
遅延回路９″が誤動作しないことを説明する。アドレス
入力信号が変化することにより、アドレス変化検知回路
12で発生する信号ATDが制御回路13に入力すると、信号
Ａ、Ｂが発生してデータ遅延回路９″に入力する。第４
図（ａ）に示すように、アドレス入力信号が変化して信
号Ａが“1"レベル、信号Ｂが“0"レベルになっている期
間は、データ遅延回路９″は非動作状態になり、その
時、信号ｄ＊が“0"→“1"レベルに変化すると、信号ｄ
＊はバイパス回路92を介して瞬時に信号ｄ＊dlyとして
出力する。この時、第２図中の端子ａは、トランジスタ
A13,A14により即時に充電され、端子ｂと同一レベルに
なる。次に、信号Ａ、Ｂが変化してデータ遅延回路９″
が非動作状態である期間が終わり、データ遅延回路９″
は動作状態になる。データ遅延回路９″が動作状態にな
った時、端子ａ、ｂは“1"レベルであるので、データ遅
延回路９″の出力信号ｄ＊dlyは“1"である。この時、
データが外部へ出力されたことにより生じた電源変動に
よるセンスアンプ回路７の誤動作によりセンスアンプ回
路７の出力信号ｄ＊にパルスノイズがのり、この信号ｄ
＊が“1"レベルから“0"レベルに変化すると、データ遅
延回路90Aの出力信号（端子ａの信号）は瞬時に“0"レ
ベルに放電される。一方、データ遅延回路90Bの出力信
号（端子ｂの信号）は所定の時定数をもって“0"レベル
方向に放電されようとする。しかし、再び、信号ｄ＊が
“0"レベルから“1"レベルに変化すると、データ遅延回
路90Bの出力信号（端子ｂの信号）は瞬時に“1"レベル
に充電され、“0"になることはない。また、データ遅延
回路90Aの出力信号（端子ａの信号）は所定の時定数を
もって“1"レベル方向に充電されようとするが、次に、
信号ｄ＊が誤動作により“0"になるので、データ遅延回
路90Aの出力信号（端子ａの信号）は再び“0"になる。
従って、センスアンプ回路７の出力信号ｄ＊に連続した
ノイズが発生しても、ノードa,bは安定電位に充、放電
されることはない。

従って、パルスノイズの幅がデータ遅延回路９″の所
定の時定数より短かければ、上記した動作のように、デ
ータ遅延回路90Aの出力信号（端子ａの信号）とデータ
遅延回路90Bの出力信号（端子ｂの信号）とが同一レベ
ルになることはなく、その間、論理回路93のトランジス
タA26、A27の放電経路で端子ｃが放電されて“0"レベル
になり、この“0"レベルがインバータI16を介して出力
するデータ遅延回路出力信号ｄ＊dlyは変化せず、“1"
レベルのままである。

上記とは逆に、第４図（ｂ）に示すように、アドレス
入力信号が変化してデータを読み出す時の出力バッファ
回路８による電源変動によりセンスアンプ回路７の出力
ｄ＊が“1"レベルから“0"レベルに変化した時を考え
る。アドレス入力信号が変化することにより、アドレス
変化検知回路で発生する信号ATDが制御回路13に入力す
ると、信号Ａ、Ｂが発生してデータ遅延回路９″に入力
する。この信号Ａが“1"レベル、信号Ｂが“0"レベルで
ある期間は、データ遅延回路９″は非動作状態になり、
その時、信号ｄ＊が“1"→“0"レベルに変化すると、信
号ｄ＊はバイパス回路92を介して瞬時に信号ｄ＊dlyと
して出力する。この時、第２図中の端子ｂは、トランジ
スタA15,A16により即時に放電され、端子ａと同一レベ
ル（“0"）になる。次に、信号Ａ、Ｂが変化してデータ
遅延回路９″が非動作状態である期間が終わり、データ
遅延回路９″は動作状態になる。データ遅延回路９″が
動作状態になった時、端子ａ、ｂは“0"レベルであるの
で、データ遅延回路９″の出力信号ｄ＊dlyは“0"であ
る。この時、データが外部へ出力されたことにより生じ
た電源変動によるセンスアンプ回路７の誤動作によりそ
の出力信号ｄ＊にパルスノイズがのってデータ遅延回路
９″に入力しても、パルスノイズの幅が前記所定の時定
数より短かければ、端子ｂと端子ａとが同一レベルにな
ることはなく、その間、論理回路93のトランジスタA2
2、A19の経路で端子ｃが充電されて“1"レベルになり、
この“1"レベルがインバータI16を介して出力するデー
タ遅延回路出力信号ｄ＊dlyは変化せず、“0"レベルの
ままである。

上述したように、データ遅延回路９″に連続したパル
スノイズが入力しても、そのパルスノイズの幅が所定時
間以内であれば、確実に吸収することができる。従っ
て、出力データ変化時における電源変動、あるいは、外
部からのノイズ入力による誤動作を防止でき、出力バッ
ファトランジスタの駆動能力を大きく設定でき、データ
読み出し速度の高速性を保ったまま、電源変動やノイズ
に対する集積回路チップの動作マージンが大きくて信頼
性の高い半導体集積回路が得られる。

次に、本実施例で用いたアドレスバッファ回路（例え
ばローアドレス・バッファ回路１）およびアドレス変化
検知回路12の１アドレス分を代表的に取り出してその一
具体例を第５図に示し、出力バッファ制御回路11の一具
体例を第６図に示し、制御回路13の一具体例を第７図に
示し、それぞれ簡単に説明する。

第５図に示すアドレスバッファ回路およびアドレス変
化検知回路において、Aiはアドレス入力、 は外部からのチップイネーブル入力信号（あるいはチッ
プ選択信号）▲▼に基づいて▲▼バッファ回路
（第１図14）により生成された集積回路チップを動作状
態にしたり待機状態にするための内部チップイネーブル
信号、Vccは電源電位、Vssは接地電位である。上記アド
レス入力Aiおよび信号 は、アドレスバッファ回路における二入力のノアゲート
NR1に入力し、このノアゲートNR1の出力側には、三段の
インバータI1〜I3が接続され、また、このインバータI1
の出力側には、三段のインバータI1′〜I3′が接続され
ている。上記インバータI3の出力Aiおよび上記インバー
タI3′の出力Aiは、アドレス変化検知回路部に入力す
る。

アドレス変化検知回路においては、上記インバータI3
の出力AiがインバータI4に入力し、このインバータI4の
出力側に、ゲートにVcc電位が与えられたＮチャネルト
ランジスタとゲートにVss電位が与えられたＰチャネル
トランジスタとが並列に接続されてなる転送ゲートTG1
を介して二段のインバータI5、I6が接続されている。上
記転送デートTG1の出力ノードには、ソース・ドレイン
にVcc電位が与えられたＰチャネルトランジスタからな
る容量CP1およびドレイン・ソースにVss電位が与えられ
たＮチャネルトランジスタからなる容量CN1が接続され
ていると共に、Vcc電位との間にＰチャネルトランジス
タP1が接続され、このトランジスタP1のゲートに前記イ
ンバータI3の出力Ai＊が入力している。

そして、インバータI6の出力は、ソースがVss電位に
接続されたＮチャネルトランジスタN1のゲートに接続さ
れ、このＮチャネルトランジスタN1のドレインにはＮチ
ャネルトランジスタN2のソースが接続されている。

また、インバータI3′の出力 がインバータI4′に入力し、このインバータI4′の出力
側に、ゲートにVcc電位が与えられたＮチャネルトラン
ジスタとゲートにVss電位が与えられたＰチャネルトラ
ンジスタとが並列に接続されてなる転送ゲートTG1′を
介して二段のインバータI5′、I6′が接続されている。
上記転送ゲートTG1′の出力ノードには、ソース・ドレ
インにVcc電位が与えられたＰチャネルトランジスタか
らなる容量CP1′およびドレイン・ソースにVss電位が与
えられたＮチャネルトランジスタからなる容量CN1′が
接続されていると共に、Vcc電位との間にＰチャネルト
ランジスタP1′が接続され、このトランジスタP1′のゲ
ートに前記インバータI3′の出力 が入力している。

そして、インバータI6′の出力は、ソースがVss電位
に接続されたＮチャネルトランジスタN1′のゲートに接
続され、このＮチャネルトランジスタN1′のドレインに
はＮチャネルトランジスタN2′のソースが接続されてい
る。このＮチャネルトランジスタN2′および前記Ｎチャ
ネルトランジスタN2の各ゲートには、前記アドレスバッ
ファ回路におけるインバータI2の出力およびインバータ
I2′の出力が対応して入力し、上記Ｎチャネルトランジ
スタN2′および前記ＮチャネルトランジスタN2の各ドレ
イン相互は接続されており、この接続点（ノードND1）
にはインバータI8の入力端が接続されると共に、前記信
号 が入力するインバータI7の出力端が接続されている。な
お、前記インバータI4,I5,I6及びTG1,CP1,CN1,PTで構成
される回路及び前記インバータI4′,I5′,I6′及びTG
1′,CP1′,CN1′,PT′で構成される回路は、それぞれ遅
延時間Ｔを有する遅延回路を形成している。

第６図に示す出力バッファ制御回路（第１図11）にお
いて、出力イネーブル入力信号▲▼は二入力のノア
ゲートNR9の一方の入力となり、このノアゲートNR9の他
方の入力として信号 が入力される。このノアゲートNR9の出力は、インバー
タI31の入力となり、このインバータI31の出力は、二入
力のノアゲートNR11の一方の入力となり、このノアゲー
トNR11の他方の入力として信号 が入力する。このノアゲートNR11の出力は、二入力のナ
ンドゲートNA2の一方の入力となり、このナンドゲートN
A2の出力は内部出力バッファ制御信号 となると共にインバータI30により反転されて信号OE＊
となる。また、上記ナンドゲートNA2の出力は、二入力
のナンドゲートNA3の一方の入力となり、このナンドゲ
ートNA3の他方の入力として前記信号ATDdlyが入力す
る。そして、このナンドゲートNA3の出力は、前記ナン
ドゲートNA2の他方の入力となる。

この出力バッファ制御回路において、信号▲▼が
“0"、信号 が“0"、信号 が“0"、信号ATDdlyが“1"の時には、信号▲▼がノ
アゲートNR9、インバータI31、ノアゲートNR11、ナンド
ゲートNA2を経て信号 となって出力し、さらに、インバータI30を経て信号OE
＊となって出力する。この相補的な信号 OE＊は、前記出力バッファ回路８の制御信号として供給
される。

そして、チップイネーブル入力信号▲▼の“0"レ
ベルへの変化によりデータを読み出す時には、信号 が“1"レベルになってノアゲートNR11の出力が“0"にな
る。また、この前に、信号ATDdlyが“0"レベルになって
ナンドゲートNA3の出力が、“1"になる。従って、上記
ノアゲートNR11の出力“0"が上記ナンドゲートNA2を経
て“1"レベルの信号 として出力され、さらに、インバータI30を経て“0"レ
ベルの信号OE＊として出力される。この相補的な信号 OE＊が前記出力バッファ回路８の制御信号として供給さ
れ、この出力バッファ回路８の出力が高インピーダンス
状態に保たれる。この信号 が“0"レベルになると、上記信号 が“0"、信号OE＊が“1"となり、前記出力バッファ回路
８の出力の高インピーダンス状態が解除される。

第７図に示す制御回路（第１図13）において、アドレ
ス入力信号の変化によりアドレス変化検知回路12から出
力する信号ATDはATD遅延回路部31に入力して遅延され、
このATD遅延回路部31の出力信号ATDdlyはデータラッチ
制御回路32に入力し、ここで相補的なデータラッチ回路
制御信号DLP、▲▼が生成される。この信号DLPは
データ遅延制御回路部33に入力し、ここで相補的なデー
タ遅延回路制御信号Ｂ、Ａが生成される。なお、この制
御回路において、Ｉ…はインバータ、Ｐ…はＰチャネル
トランジスタ、Ｎ…はＮチャネルトランジスタ、TG…は
転送ゲート、Ｃ…は容量である。

第８図は、上記第１図のEPROMにおけるCEイコライズ
制御回路15の一具体例を示している。このCEイコライズ
制御回路においては、チップが選択状態となってからメ
モリセルアレイ内の所定のワード線が実際に選択される
までの時間と同じタイミングでST信号発生回路83から相
補的な信号ST、▲▼を出力するように、ST信号発生
回路83の前に、アドレスバッファ等価回路81、ローデコ
ーダ・ワード線と等価なタイミング調整回路82が付加さ
れている。即ち、信号 が上記アドレスバッファ等価回路81およびタイミング調
整回路82を経てST信号発生回路83に入力している。そし
て、このST信号発生回路83の出力信号STはCE＊Ｄ信号発
生回路84に入力し、この信号STより少し遅れてCE＊Ｄ信
号発生回路84から相補的な信号 CE＊Ｄが出力する。なお、この▲▼イコライズ制御
回路において、Ｉ…はインバータ、Ｐ…はＰチャネルト
ランジスタ、Ｎ…はＮチャネルトランジスタ、TG…は転
送ゲート、Ｃ…は容量である。

第９図は、第１図中のセンスアンプ回路７として差動
増幅器を利用するEPROMにおけるメモリセルアレイ５お
よびカラム選択ゲート６およびセンスアンプ回路７を示
している。ここで、MC1〜MCnは浮遊ゲート型MOSトラン
ジスタからなるメモリセル、DCmは浮遊ゲート型MOSトラ
ンジスタからなるダミーセル、WLmは行線、BL1〜BLnは
列線、DBLはダミー列線、２は行デコーダ、４は列デコ
ーダ、BT1〜BTnはカラム選択ゲート用トランジスタ、DB
Tは上記カラム選択ゲート用トランジスタBT1〜BTnの１
個と等価なダミー列線選択用トランジスタであってその
ゲートにVcc電位が与えられ、上記ダミー列線DBLに挿入
されている。BLは前記カラム選択ゲート用トランジスタ
BT1〜BTnが共通に接続されている列線、LD1はこの列線B
Lに接続されている第１の負荷回路、LD2はこのダミー列
線DBLに接続されている第２の負荷回路である。上記第
１の負荷回路LD1の出力側の列線BL′の電位Vinおよび前
記第２の負荷回路LD2の出力側のダミー列線DBL′の電位
（基準電位）Vrefは差動増幅型のセンスアンプ回路のデ
ータ検知回路部701（例えばCMOSカレントミラーからな
る。）に入力する。

また、第１の負荷回路LD1と第２の負荷回路LD2との間
には、ゲートに信号▲▼が与えられるＮチャネルト
ランジスタN5が接続されており、上記列線BL′とダミー
列線DBL′との間（データ検知回路部701の２つの入力端
の間）には、ゲートに信号STが与えられるＰチャネルト
ランジスタP3とゲートに信号STが与えられるＮチャネル
トランジスタN6とが並列接続されてなるCMOS転送ゲート
が接続されている。

上記センスアンプ回路において、Vcc電位とデータ検
知回路部701との間には、ゲートに信号▲▼が与え
られる活性化制御用のＰチャネルトランジスタP4が接続
され、このトランジスタP4がオフの時にデータ検知回路
部701を非動作状態にして消費電流を削減するようにな
っている、また、上記データ検知回路部701の出力端と
接地端との間にはゲートに信号▲▼が与えられるＮ
チャネルトランジスタN7が接続されている。前記第１の
負荷回路LD1には、ゲートに前記信号STが与えられるＰ
チャネルトランジスタP5が設けられ、第２の負荷回路LD
2にも、ゲートに前記信号STが与えられるＰチャネルト
ランジスタP6が設けられている。

上記した第９図の構成において、ダミーセルDCmに基
づいて生成されるダミー列線DBL′の基準電位Vrefと選
択されたメモリセルから読み出されたデータに基づいて
生成される列線BL′の電位Vinをセンスアンプ回路で比
較することによりメモリセルのデータを検知する。アド
レス入力信号が変化してメモリセルのデータを読み出す
時と比べて、チップイネーブル入力信号▲▼が変化
してメモリセルのデータを読み出す場合は、前述のよう
に内部チップイネーブル入力信号 により集積回路チップが動作状態となるまでの時間遅れ
る。以下にこの点を解決するためのセンスアンプ回路の
高速化について説明する。チップイネーブル入力信号▲
▼が“1"で集積回路チップが待機状態の時、信号ST
は“0"となっている。この状態からチップイネーブル入
力信号▲▼が“0"に変化すると、所定時間（チップ
が動作状態になってからメモリセルが選択されるまでの
時間）、信号STが“0"になって、活性化制御用のＰチャ
ネルトランジスタp4がオフになるとともに、トランジス
タN5,N6,P3,P5,P6がオンとなり、列線BL′とダミー列線
DBL′とは上記トランジスタN5,N6,P3を介して短絡状態
となり、ほぼ同一電位に設定される。この時、列線BL′
とダミー列線DBL′とをより速く同一電位に設定するた
めに、前記第１の負荷回路LD1のＰチャネルトランジス
タP5および第２の負荷回路LD2のＰチャネルトランジス
タP6がオンになり、この負荷回路LD1およびLD2の電流供
給能力を通常の読み出し時より大きく設定する。また、
この時、センスアンプ回路の出力側のＮチャネルトラン
ジスタN7がオンになり、センスアンプ回路の出力は“0"
レベルになる。

第10図は、第１図中のデータラッチ回路10の一具体例
を示しており、データ遅延回路９″の出力信号ｄ＊dly
がクロックドインバータCI2に入力し、このクロックド
インバータCI2の出力側に三段のインバータI16〜I18が
接続されており、一段目のインバータI16の出力ノード
と入力ノードとの間にラッチ用のクロックドインバータ
CI3が接続されている。上記入力段のクロックドインバ
ータCI2は、信号DLPの“0"レベルによりオンになるＰチ
ャネルトランジスタと信号▲▼の“1"レベルによ
りオンになるＮチャネルトランジスタとが直列接続され
てなる。また、ラッチ用のクロックドインバータCI3
は、信号▲▼の“0"レベルによりオンになるＰチ
ャネルトランジスタと信号DLPの“1"レベルによりオン
になるＮチャネルトランジスタとが直列接続されてな
る。

従って、信号DLPが“0"レベルの時には、入力段のク
ロックドインバータCI2が活性化し、ラッチ用のクロッ
クドインバータCI3は非活性状態であり、入力は入力段
のクロックドインバータCI2および三段のインバータI16
〜I18を経て出力バッファ回路８へ出力される。また、
信号DLPが“1"レベルの時には、入力段のクロックドイ
ンバータCI2は非活性状態であり、ラッチ用のクロック
ドインバータCI3が活性化し、このクロックドインバー
タCI3と一段目のインバータI16とにより一段目のインバ
ータI16の出力がラッチされ、このラッチデータが後段
のインバータI17およびI18を経て出力信号ｄ＊dlyとな
る。

即ち、上記第１図のEPROMによれば、センスアンプ回
路７と出力バッファ回路８との間にデータ遅延回路９″
とデータラッチ回路10とが挿入されており、アドレス変
化検知回路12のパルス出力信号ATDに基づいて、まず、
データラッチ回路10によってアドレス入力信号が切り替
わる前のメモリセルのデータに対応したセンスアンプ回
路７の出力データを所定時間ラッチするためのラッチ信
号を発生する。この時、データラッチ回路10によりラッ
チされているデータが出力バッファ回路８から出力され
る。

この動作と同時に、データ遅延回路９″の遅延時間が
短く設定され、アドレス入力信号の変化後のアドレスに
対応するメモリセルのデータが瞬時に出力される。この
センスアンプ回路７の出力の変化に追随してデータ遅延
回路９″の出力が変化する。このデータ遅延回路９″の
出力が新しく選択されたアドレスに対応するメモリセル
のデータに変化した時点とほぼ同じタイミングで、デー
タ遅延回路制御信号が変化してデータ遅延回路９″の遅
延時間が長く設定される。次に、データラッチ回路制御
信号が変化して、新しいアドレスに対応したメモリセル
のデータが出力される。

このように設定されることによって、出力データ変化
時における電源変動、あるいは外部からのノイズ入力に
よる誤動作を防止でき、出力バッファトランジスタの駆
動能力を大きく設定でき、データ読み出し速度の高速性
を保ったまま、電源変動やノイズに対する集積回路チッ
プの動作マージンが大きくて信頼性の高い半導体集積回
路が得られる。

この場合、データ遅延回路９″における互いに異なる
遅延時間特性を有する２つの遅延回路の出力信号の論理
レベルが等しくない場合にはその出力を変化させず、上
記２つの遅延回路の出力信号の論理レベルが等しくなる
と出力を変化させる論理動作を行う論理回路93を有する
ので、電源変動に伴うセンスアンプ回路７の誤動作が生
じても、誤ったデータが出力バッファから出力されるこ
とを防止できる。

なお、本発明は、上記実施例のEPROMに限らず、EEPRO
M、マスクROM、SRAM等その他の半導体メモリに適用でき
ることは勿論、入力ピンと内部データを出力する外部ピ
ンを有する半導体集積回路に一般的に適用可能であり、
信頼性の高い半導体集積回路を得ることができる。

［発明の効果］ 上述したように本発明の半導体集積回路によれば、デ
ータ出力時における電源変動あるいは外部からのノイズ
入力による集積回路内部回路の誤動作を防止でき、出力
バッファトランジスタの駆動能力を大きく設定でき、デ
ータ読み出し速度の高速性を保ったまま、上記電源変動
やノイズに対する集積回路チップの動作マージンが大き
くて信頼性の高い半導体メモリを実現できる。

また、本発明の半導体集積回路によれば、互いに異な
る遅延時間特性を有する２つの遅延信号入力の論理レベ
ルが等しくない場合にはその出力を変化させず、上記２
つの遅延信号入力の論理レベルが等しくなると出力を変
化させる論理動作を実現するための具体的な構成をもつ
論理回路を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例に係るEPRO
Mの一部を示すブロック図、第２図は第１図中のデータ
遅延回路の一具体例を示す回路図、第３図（ａ）および
（ｂ）は第２図のデータ遅延回路の動作を示すタイミン
グ波形図、第４図（ａ）および（ｂ）は第１図のEPROM
の動作を示すタイミング波形図、第５図は第１図中のア
ドレスバッファ回路およびアドレス変化検知回路の１ビ
ット分の一具体例を示す回路図、第６図は第１図中の出
力バッファ制御回路の一具体例を示す回路図、第７図は
第１図中の制御回路の一具体例を示す回路図、第８図は
第１図中のCE制御回路の一具体例を示す回路図、第９図
は第１図中のメモリセルアレイおよびセンスアンプ回路
の一具体例を示す回路図、第10図は第12図中のデータラ
ッチ回路の一具体例を示す回路図、第11図は従来のEPRO
Mの一部を示すブロック図、第12図は第11図のEPROMの動
作を示すタイミング波形図、第13図は第11図中の出力バ
ッファ回路を示す回路図、第14図は第13図中の出力バッ
ファ回路の動作例を示す波形図、第15図は第11図中のデ
ータ遅延回路の一具体例を示す回路図、第16図（ａ）お
よび（ｂ）は第15図のデータ遅延回路の動作を示すタイ
ミング波形図である。 １……ローアドレス・バッファ回路、２……ローデコー
ダ回路、３……カラムアドレス・バッファ回路、４……
カラムデコーダ回路、５……メモリセルアレイ、６……
カラム選択ゲート、７……センスアンプ回路、８……出
力バッファ回路、９″……データ遅延回路、10……デー
タラッチ回路、11……出力バッファ制御回路、12……ア
ドレス変化検知回路、13……制御回路、14……▲▼
バッファ回路、15……▲▼イコライズ制御回路、31
……ATD遅延回路部、32……データラッチ制御回路部、3
3……データ遅延制御回路部、701……データ検知回路
部、81……アドレスバッファ等価回路、82……タイミン
グ調整回路、83……ST信号発生回路、84……CE＊Ｄ信号
発生回路、90A……第１の遅延回路、90B……第２の遅延
回路、92……バイパス回路、93……論理回路、LGC……
三入力論理回路、I16……インバータ、TGA……転送ゲー
ト、ATD……アドレス変化検知信号、ST、▲▼……
センスアンプ制御信号、DLP、▲▼……データラ
ッチ回路制御信号、Ａ、Ｂ……データ遅延回路制御信
号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 弘人 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 岩橋 弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 平賀 信昭 東京都品川区西五反田４丁目32番１号 トスバックコンピューターシステム株式 会社内 (56)参考文献 特開 平２−139796（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アドレス入力信号の変化を検知してパルス
   信号を発生するアドレス変化検知回路と、 データを記憶するメモリセルと、 この半導体集積回路の動作状態を制御するための外部入
   力信号に基ずいて制御され、上記メモリセルに記憶され
   たデータを検知するためのデータ検知回路と、 このデータ検知回路の出力側にそれぞれ接続され、前記
   アドレス変化検知回路のパルス信号を利用して動作が制
   御され、互いに異なる遅延時間特性を有する少なくとも
   ２つの遅延回路と、 上記各遅延回路の出力側に接続され、前記アドレス変化
   検知回路のパルス信号を利用して制御され、前記各遅延
   回路が動作状態の時に各遅延回路の出力データが等しく
   ない場合にはその出力を変化させず、各遅延回路の出力
   データが等しくなるとその出力を変化させる論理回路
   と、 前記各遅延回路の入力側と上記論理回路の出力側との間
   に接続され、前記アドレス変化検知回路のパルス信号を
   利用して動作が制御され、上記各遅延回路の遅延時間特
   性より短い遅延時間特性を有するバイパス回路と、 上記論理回路の出力側に接続され、前記アドレス変化検
   知回路のパルス信号を利用してラッチ動作が制御される
   ラッチ回路と、 このラッチ回路の出力側に接続され、前記メモリセルに
   記憶されたデータを出力するための出力バッファ回路
   と、 前記アドレス変化検知回路のパルス信号を利用して前記
   データ検知回路の出力データを前記出力バッファ回路か
   ら所定の期間出力しない状態とする出力バッファ制御回
   路 を具備することを特徴とする半導体集積回路。
2. 【請求項２】互いに異なる遅延時間特性を有する２つの
   遅延信号入力の論理レベルが等しくない場合にはその出
   力を変化させず、上記２つの遅延信号入力の論理レベル
   が等しくなると出力を変化させる三入力論理回路と、 この三入力論理回路の出力側に接続され、その出力が上
   記三入力論理回路の１つの入力となるインバータと、 このインバータの出力側に一端が接続され、所定の制御
   信号を利用して動作が制御される転送ゲートとを具備
   し、 上記三入力論理回路は、直列接続されたＰチャネルの第
   １〜第３のトランジスタと直列接続されたＰチャネルの
   第４のトランジスタおよび第５のトランジスタが第１の
   電源電位と出力ノードとの間に接続され、この第４のト
   ランジスタおよび第５のトランジスタの接続点と前記第
   ２のトランジスタおよび第３のトランジスタの直列接続
   点とが接続され、直列接続されたＮチャネルの第６のト
   ランジスタおよび第７のトランジスタと、直列接続され
   たＮチャネルの第８のトランジスタおよび第９のトラン
   ジスタと、直列接続されたＮチャネルの第10のトランジ
   スタおよび第11のトランジスタとが前記出力ノードと第
   ２の電源電位との間にそれぞれ接続され、上記第２、第
   ３、第６、第８のトランジスタの各ゲートに前記２つの
   遅延信号入力のうちの一方が与えられ、上記第１、第
   ５、第７、第10のトランジスタの各ゲートに前記２つの
   遅延信号入力のうちの他方が与えられ、上記第４、第
   ９、第11のトランジスタの各ゲートに前記インバータの
   出力信号が与えられることを特徴とする半導体集積回
   路。
3. 【請求項３】請求項１記載の半導体集積回路において、
   前記論理回路は請求項２記載の論理回路が用いられ、２
   つの遅延信号入力を与える遅延回路およびバイパス回路
   が前記アドレス変化検知回路のパルス信号を利用して制
   御されることを特徴とする半導体集積回路。