JPH11328988A

JPH11328988A - 半導体記憶装置

Info

Publication number: JPH11328988A
Application number: JP6951699A
Authority: JP
Inventors: Takeshi Ogura; 剛小椋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-16
Filing date: 1999-03-16
Publication date: 1999-11-30

Abstract

(57)【要約】【目的】広範囲な電源電圧で作動し且つ安定なデータ
検出が可能な半導体記憶装置を提供する。【解決手段】ビット線の寄生容量に対応する寄生容量
を有するダミービット線の電位を検出する電位検出手段
と、各ビット線に対応して配設され、プリチャージ信号
に応答し、対応する各ビット線を夫々にプリチャージす
ると共に、電位検出手段の検出に応答してプリチャージ
を停止する複数の第２のプリチャージ手段とを備えるこ
とを特徴とする半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にビット線を所定の電圧にプリチャージするプ
リチャージ回路を備えた半導体記憶装置に関する。

【従来の技術】

【０００２】近年、半導体記憶装置の用途は広がり、パ
ソコンやテレビ、携帯電話などのさまざまな電子機器に
使われている。これら電子機器の電源電圧はさまざまで
あり、従来は５Ｖが主流であったが、最近では携帯電話
の普及に伴い、電源電圧も２〜３Ｖと低くなりつつあ
る。このため、半導体記憶装置としては、１．８〜５Ｖ
といった広い電源電圧範囲で動作することが求められて
いる。また、これら電子機器に使われる半導体記憶装置
には、読出し専用メモリ（ＲＯＭ）や、読み書き可能な
メモリ（ＤＲＡＭ、ＳＲＡＭ）、あるいは、電源を切っ
ても記憶情報が保持できるメモリ（ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ）など多くの種類がある。このうちＳＲＡＭは、
２本の相補信号線（ビット線）を使ってメモリセルの記
憶情報を読出すので、電源電圧が変化しても、比較的安
定して読出すことができる。

【０００３】しかしながら、ＲＯＭやＥＰＲＯＭでは、
通常、１つのメモリセル列あたり、ビット線は一本であ
る。このビット線にはセンスアンプが接続されており、
センスアンプはメモリセルから読出した微弱な信号を増
幅するとともに、元の記憶情報“０”、“１”を復元し
ている。この種のセンスアンプは、記憶情報が“０”で
あるか、“１”であるかを判定するとき、ある基準と比
べることにより判定している。従って、電圧変動に対し
て、メモリセル側と基準側が同じように変化すれば問題
ないが、特性の変化の程度にズレがあると、元の記憶情
報が復元できなくなる。

【０００４】このような問題を解決した半導体記憶装置
が、従来例１の特開平７―１３０１８９号公報に開示さ
れている。同公報によると半導体記憶装置に使用される
センスアンプ回路の電圧動作範囲を広げる提案をしてお
り、低電圧においても正常な読出し動作が可能な半導体
記憶装置を記載している。該公報では、複数本のデータ
線と夫々選択スイッチを介して接続された共通データ線
をチャージアップするプリチャージ回路に、プリチャー
ジ電流を制御するスイッチ手段と電源電圧検出手段とか
らなるバイアス回路を設けており、電源電圧が低下した
場合にはプリチャージ電流を抑制するようにしている。

【０００５】ＲＯＭは、特定のデータの読出しを主な動
作とするメモリで、データの書込みは１度しか出来ない
か、或いは、複数回できたとしても比較的長時間を要す
る。例えば、マスクＲＯＭでは、ウエハの製造工程中に
使用するマスクにユーザの要求する特定のデータを書き
込んでプログラムしている。マスクＲＯＭを構成するメ
モリセルには、ｎＭＯＳトランジスタが一般的に使用さ
れており、メモリセルのデータの読出しには、電圧セン
ス型と電流センス型の読出し回路が知られている。

【０００６】従来例１では、センスアンプに電流センス
型を採用している。電流センス型センスアンプは、ビッ
ト線の電流変化を検出することで、元の記憶情報を判定
するため、判定に要する時間がディスチャージ速度に依
存ず、高速にデータを読出すことができる。しかしなが
ら、高速性を追求するためには、多くの電流を流す必要
があり、消費電力が増えてしまうという問題がある。携
帯電話のようなバッテリで動作する電子機器では、電池
の寿命が短くなり、好ましくない。センスアンプ動作の
消費電流を減らす手段として、電圧センス型のセンスア
ンプが知られている。

【０００７】図７は、電圧センス型の半導体記憶装置の
一般的な構成を示すブロック図である。半導体記憶装置
は、メモリセルアレイ７０１と、周辺回路部７０２とか
ら構成されており、周辺回路部７０２には、Ｘアドレス
が入力されるＸデコーダ７０３、Ｙアドレスが入力され
るＹデコーダ７０４、Ｘアドレス及びＹアドレスで特定
されたメモリセルからデータを読出すデータラッチ回路
部７０６、及び、外部クロック信号や制御信号が入力さ
れてプリチャージ信号及びサンプリングクロック信号を
含む内部クロック信号を生成するタイミング生成回路７
０５が配設される。

【０００８】図８は、従来例２のデータラッチ回路部７
０６及びメモリセルアレイ７０１の構成を示すブロック
図で、メモリセルアレイ７０１はマトリックス状に配設
された複数のメモリブロックで構成され、１つのメモリ
ブロックはメモリセルｍ１〜ｍ４と選択トランジスタＳ
とで構成されている。選択トランジスタＳとメモリセル
ｍ１〜ｍ４とは副ビット線ＳｕｂＢＬ上に直列に接続さ
れ、メモリセルｍ４のソースは接地されている。また、
メモリブロックは行方向にはビット線ＢＬで選択され、
列方向にはワード線ＷＬと、選択線ＳＬで選択される。
データラッチ回路部７０６は、メモリセルアレイ７０１
の各列毎に配設されるビット線ＢＬ１〜ＢＬｎに対応し
て夫々配設される、プリチャージトランジスタＱ１〜Ｑ
ｎ、センスアンプＳＡ１〜ＳＡｎ、及び、ラッチ回路Ｌ
１〜Ｌｎから構成される。

【０００９】データの読出しにあたっては、まず、タイ
ミング生成回路７０５で生成されたプリチャージ信号／
ＰＲ（“／”はバーを意味しアクティブローの信号であ
ることを示す）に応答して、プリチャージトランジスタ
Ｑ１〜Ｑｎが一斉にオンとなり、各ビット線ＢＬ１−Ｂ
Ｌｎを所定の電位Ｖｒｅｆにプリチャージする。ここ
で、トランジスタＱ１〜Ｑｎは、閾値電圧が０Ｖのトラ
ンジスタで、ゲートの電圧Ｖｒｅｆがそのままソースに
出力され、ソースの電圧もＶｒｅｆになる。

【００１０】次いで、データ読出し期間に移行し、メモ
リセルアレイ内のＸアドレスで特定された１つの選択線
ＳＬが“１”になり、メモリブロックが選択される。そ
のメモリブロックにつながるワード線ＷＬのうち、Ｘア
ドレスで特定される１つのワード線が“０”になり、他
のワード線は“１”になる。ワード線ＷＬはメモリセル
のゲートに接続されており、ワード線ＷＬと選択線ＳＬ
が“１”になったメモリセルおよび選択トランジスタは
オンする。

【００１１】ワード線ＷＬが“０”となったメモリセル
は、その記憶内容によって電流を流すか否かを定める。
選択されたメモリセルに電流が流れれば、プリチャージ
した電荷が選択トランジスタＳとメモリセルｍ１〜ｍ４
を介して放電されるので、ビット線ＢＬの電位がＬに移
行する。逆に、選択されたメモリセルに電流が流れなけ
れば、プリチャージした電荷は保持されるので、ビット
線ＢＬの電位はＨを維持する。この電位はセンスアンプ
ＳＡで判定され、サンプリングクロックＣＬＫのエッジ
で“Ｈ”又は“Ｌ”の信号が各ラッチ回路Ｌ１−Ｌｎで
ラッチされ、データバスを介して外部に出力される。

【００１２】図９（ａ）は、図７に示したタイミング生
成回路７０５のプリチャージ信号生成部の詳細を示す。
プリチャージ信号生成部は、インバータ９０１を複数段
連結して所望の遅延時間を確保するアナログディレイ回
路を用いて構成されている。

【００１３】複数段のインバータ９０１は、奇数段と偶
数段とで閾電圧を変ることで一段あたりの遅延時間が大
きくなるようにしている。サンプリングクロックＣＬＫ
の立ち上がりに応答して奇数段の各インバータは立ち下
がり、偶数段の各インバータは立ち上がる。逆に、サン
プリングクロックの立ち下がりに応答して奇数段の各イ
ンバータは立ち上がり、偶数段の各インバータは立ち下
がる。

【００１４】図９（ｂ）はプリチャージ信号／ＰＲのタ
イミングチャートを示す。プリチャージ信号／ＰＲは、
入力クロック信号ＣＬＫと遅延信号ＤＥＬのＯＲとして
生成される。高い電源電圧、例えばＶｄｄを５Ｖで、最
適な遅延時間が得られるようにインバータ９０１を設計
すると、各段のインバータの閾値は４Ｖ、または１Ｖと
設定する。この状態で、電源電圧を２Ｖに下げると、前
段インバータの出力が後段のインバータの閾値を越えな
いことになり、インバータ９０１が動作しなくなる。こ
れに対し、ＯＲゲート９０２の閾値は電源電圧の半分に
設定してあるので、電源電圧が２Ｖになっても動作す
る。従って、サンプリングクロックＣＬＫとほぼ同じ信
号がプリチャージ信号／ＰＲとして出力されることにな
る。

【００１５】逆に、低い電源電圧、例えばＶｄｄを２Ｖ
で、最適な遅延時間が得られるようにインバータ９０１
を設計すると、各段のインバータ閾値は１．５Ｖ、また
は０．８Ｖと設定する。この状態で、電源電圧を５Ｖに
上げると、前段インバータの出力が後段のインバータの
閾値をすぐ越えることになり、インバータ９０１では十
分な遅延時間が得られなくなる。この遅延時間とサンプ
リングクロックＣＬＫとＯＲゲートで論理和をとって
も、プリチャージ信号／ＰＲがＬとなる期間は極めて短
い時間となる。図９（ｃ）は、センスアンプＳＡ１〜Ｓ
Ａｎのそれぞれの回路構成を示す。これらセンスアンプ
の回路構成は同一であるので、センスアンプＳＡ１を例
にとって説明する。センスアンプＳＡ１は、ラッチ回路
Ｌ１とトランジスタＱ１との間に直列に接続されたイン
バータ８０１及び８０２と、インバータ８０１の入力と
電源電圧を供給する電源ラインとの間ソース・ドレイン
路が接続されゲートにプリチャージ信号／ＰＲが印加さ
れたＰＭＯＳトランジスタ８０３とによって構成されて
いる。センスアンプＳＡ１は、プリチャージ信号／ＰＲ
がアクティブ、すなわちローレベルになると、ｐＭＯＳ
トランジスタ８０３が同通し、ｐＭＯＳトランジスタＱ
１を介してビット線ＢＬ１を基準電圧Ｖｒｅｆまでプリ
チャージする。この後、センスアンプＳＡ１ｈａ，プリ
チャージ信号／ＰＲがインアクティブ、すなわち、ハイ
レベルになると、ビット線上の電位の変化に対応してイ
ンバータ８０１と８０２とで構成される回路によって、
その出力をハイレベルもしくはローレベルにするよう動
作する。ただし、インバータ８０１及び８０２を構成す
るトランジスタの電流供給能力は、ｐＭＯＳトランジス
タ８０３、選択トランジスタＳＬ及びメモリセルを構成
するトランジスタｍ１乃至ｍ４の電流供給能力よりも小
さいものとする。

【００１６】図１０（ａ）は、従来の半導体記憶装置に
おいて、電源電圧が正常の場合のプリチャージの際の信
号タイミングチャートを示し、同図（ｂ）は高い電源電
圧用に設計した半導体記憶装置の電源電圧を下げた場合
を、同図（ｃ）は低い電源電圧用に設計した半導体記憶
装置の電源電圧を上げた場合を夫々示す。各図において
第１の読出しサイクルではメモリセルの記憶内容が
“０”（ＯＮ）の場合を、第２の読出しサイクルでは記
憶内容が“１”（ＯＦＦ）の場合を、夫々示している。

【００１７】図１０（ａ）において、プリチャージ信号
／ＰＲのアクティブ期間（ｔｐ）中にビット線ＢＬは基
準電圧Ｖｒｅｆまで充電され、サンプリング期間（ｔ
ｓ）中に正常に放電される。これにより、ビット線の
“Ｈ”または“Ｌ”がセンスアンプに正しく認識され
る。ただし、メモリセルへのアドレスの供給はプリチャ
ージ信号／ＰＲの立ち上がりに応答して行われるものと
する。

【００１８】図１０（ｂ）において、電源電圧が降下す
ると、プリチャージ信号／ＰＲのパルス幅が広がり、プ
リチャージ期間（ｔｐ）が長くなる。このため、プリチ
ャージ信号／ＰＲの立ち上がりに応答したアドレスの供
給に応答して行われる第１の読出しサイクルのサンプリ
ング期間（ｔｓ）中にビット線の電荷は放電しきれず、
ビット線の電圧はプリチャージトランジスタ（Ｑ１〜Ｑ
ｎ）のスレッシュホールド電圧Ｖｔｈ以下に降下しな
い。このため、選択されたメモリセルの記憶情報が
“０”（ＯＮ）であっても“１”（ＯＦＦ）と判断され
てしまう。

【００１９】図１０（ｃ）において、プリチャージ信号
生成部のＯＲゲート９０２の出力は、プリチャージ信号
／ＰＲの所望の出力パルス幅（ｔｐ）より狭くなる。こ
のため、プリチャージ期間（ｔｐ）中にビット線は十分
に充電されず、第２の読出しサイクルサンプリング期間
（ｔｓ）中に、ビット線の電位がプリチャージトランジ
スタ（Ｑ１〜Ｑｎ）のスレッシュホールド電圧Ｖｔｈ以
下に低下し半導体記憶装置の記憶情報が“１”であって
も“０”と判断されてしまう。

【００２０】

【発明が解決しようとする課題】上述のとおり、半導体
記憶装置に供給する電源電圧は低電圧化しており、この
ため、電源電圧１．８Ｖ〜５Ｖといった広範囲の仕様電
圧で動作することが求められている。ここで、１．８〜
５Ｖの広範囲で動作する半導体記憶装置を得るために
は、タイミング生成回路で作られるプリチャージ信号の
幅の広狭によるビット線上の信号検出誤りを除く必要が
ある。

【００２１】本発明の目的は、上記に鑑み、広範囲な電
源電圧で作動し且つ安定なデータ検出が可能な半導体記
憶装置を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、夫々に複数のメモリセ
ルが接続される複数のビット線と、該各ビット線に対応
して配設されプリチャージ信号に応答し対応する前記各
ビット線を夫々第１の電位にプリチャージする複数の第
１のプリチャージ手段とを備える半導体記憶装置におい
て、前記各ビット線に対応して配設され、前記プリチャ
ージ信号に応答し対応する前記各ビット線を夫々第２の
電位にプリチャージする複数の第２のプリチャージ手段
とを備えることを特徴とする。

【００２３】本発明の半導体記憶装置では、前記ビット
線が所定の電位に上昇したことを検出する電位検出手段
を備え、前記第２のプリチャージ手段は、前記電位検出
手段の検出に応答してプリチャージを停止することが好
ましい。

【００２４】ここで、本発明の半導体記憶装置が、前記
メモリセルを含む各ビット線の寄生容量に対応する容量
を有するダミービット線を更に備え、前記電圧検出手段
は、前記ダミービット線が所定の電位に上昇したことを
検出することが好ましい。この場合、前記ダミービット
線には、各ビット線に接続される一部のメモリセルに対
応するダミーメモリセルが接続されることも好ましい態
様である。

【００２５】本発明の半導体記憶装置では、第２のプリ
チャージ手段を備える構成により、電源電圧が低下また
は上昇しても安定なプリチャージが得られるので、広範
囲の動作電圧において安定に記憶内容の読出しが可能で
ある。

【００２６】

【発明の実施の形態】本発明では、従来技術の図１０
（ｂ）に記載された問題点を解決するために、電源電圧
を下げた場合にも正常に読み出しが行われるように図９
に示されたプリチャージ信号生成部の構成を最適化して
いる。この最適化は、プリチャージ信号生成部のインバ
ータを構成するトランジスタの閾値の絶対値を小さくす
ることによって実現することができる。しかしながら、
このような回路構成によって、従来技術の図１０（ｃ）
に示される問題が顕著に現れるようになる。したがって
本願発明では、図１０（ｂ）に示される問題をプリチャ
ージ信号生成部の構成を最適化することによって解決
し、かつ、図１０（ｃ）に示される問題を半導体記憶装
置のプリチャージ回路に並列して第２のプリチャージ回
路を設けることによって解決する。

【００２７】図面を参照して本発明を詳細に説明する。
第１の実施形態例の半導体記憶装置は、図１に示される
ように、メモリセルアレイ７０１と、周辺回路部７０２
とから構成されており、周辺回路部７０２には、Ｘアド
レスが入力されるＸデコーダ７０３、Ｙアドレスが入力
されるＹデコーダ７０４、Ｘアドレス及びＹアドレスで
特定されたメモリセルからデータを読出すデータラッチ
回路部７０６、及び、外部クロック信号が入力されてプ
リチャージ信号及びサンプリングクロック信号を含む内
部クロック信号を生成するタイミング生成回路７０５が
配設される。

【００２８】メモリセルアレイ部７０１は、行及び列に
配列された多数のメモリセルと、メモリセルのカラムご
とに配設された多数のビット線（ＢＬ１〜ＢＬｎ）とか
ら構成される。各ビット線には、１つの群が相互に直列
に接続された４つのセルトランジスタｍ１〜ｍ４及び１
つの選択トランジスタＳからなる多数の副ビット線Ｓｕ
ｂＢＬが、相互にＮＯＲ型に接続されている。ここで、
各ビット線で１つのメモリセルを選択するためには、対
応する選択トランジスタＳをＯＮに、対応するワード線
ＷＬをアクティブ（“Ｌ”）にし、その他のワード線Ｗ
Ｌを（“Ｈ”）にする。これによって、選択されたメモ
リセルが“１”（ＯＦＦ）の場合には、ビット線の電位
はサンプリング時点で“Ｈ”となり、“０”（ＯＮ）の
場合にはサンプリング時点で“Ｌ”となる。

【００２９】データラッチ回路部７０６は、ビット線Ｂ
Ｌ１〜ＢＬｎに対応して各１つが配設される、プリチャ
ージトランジスタＱ１〜Ｑｎ、センスアンプＳＡ１〜Ｓ
Ａｎ、ラッチ回路Ｌ１〜Ｌｎ、並びに、第２のプリチャ
ージ回路部を構成するｐ型トランジスタＰ１〜Ｐｎ及び
ｎ型トランジスタＮ１〜Ｎｎから構成される。

【００３０】データラッチ回路部７０６は、データ読出
しに際してプリチャージ信号／ＰＲのアクティブ時にプ
リチャージトランジスタ（Ｑ１〜Ｑｎ）を介してビット
線を充電する。プリチャージトランジスタ（Ｑ１〜Ｑ
ｎ）のゲートには基準電圧Ｖｒｅｆが印加されているた
め、各ビット線は基準電圧Ｖｒｅｆからプリチャージト
ランジスタのスレッシュホルード電圧を減じた電圧まで
の充電が行われる。本実施形態例では閾値電圧Ｖｔｈは
０Ｖを使用しているのでビット線もＶｒｅｆになる。セ
ンスアンプ（ＳＡ１〜ＳＡｎ）はサンプリング時にビッ
ト線の電圧変化を検出して“Ｈ”又は“Ｌ”を出力す
る。つまり、ビット線の電位が基準電圧Ｖｒｅｆの１／
２であるセンスアンプのスレッシュホールド電圧Ｖｔｈ
以上であれば“Ｈ”のデータが出力される。また、セン
スアンプのスレッシュホールド電圧Ｖｔｈ以下であれば
“Ｌ”のデータが出力される。

【００３１】次に、図１及びその信号タイミングチャー
トを示す図２を参照して第１の実施形態例の動作につい
て説明する。プリチャージ信号／ＰＲが”Ｌ”になる
と、ｐ型トランジスタ（Ｐ１〜Ｐｎ）がＯＮする。ｎ型
トランジスタ（Ｎ１〜Ｎｎ）のゲートには、基準電圧Ｖ
ｒｅｆが印加されており、ｎ型トランジスタ（Ｎ１〜Ｎ
ｎ）もＯＮする。これによって、第１のプリチャージ手
段を成すセンスアンプ（ＳＡ１〜ＳＡｎ）及びｎ型トラ
ンジスタ（Ｑ１〜Ｑｎ）に加えて第２のプリチャージ手
段による充電が開始され、ビット線はＶｒｅｆ−Ｖｔｈ
（Ｖｔｈはｎ型トランジスタＱ１〜Ｑｎのスレッシュホ
ールド電圧）まで電位が上昇する。ここでは閾値電圧Ｖ
ｔｈは０Ｖを使用しているのでビット線はＶｒｅｆまで
上昇する。

【００３２】プリチャージ信号／ＰＲの立ち上がりエッ
ジに応答して、アドレスに対応したワード線が選択さ
れ、選択されたワード線に対応したメモリセルの記憶情
報が“０”であれば、そのビット線の電荷が放電し、記
憶情報が“１”であれば、そのビット線の電荷は放電し
ない。図２の例では、第１の及び第３の読出しサイクル
では選択メモリセルの記憶情報が“０”であり、ビット
線はプリチャージ電圧まで充電され、その後低電位に移
行する。また第２の読出しサイクルでは、選択メモリセ
ルの記憶情報が“１”であり、ビット線はプリチャージ
電圧まで充電され、ほとんど放電されることがなく高電
位のまま維持される。

【００３３】サンプリングクロックが“Ｈ”になった時
点でビット線の電位をセンスアンプ（ＳＡ１〜ＳＡｎ）
で検出する。この場合、サンプリングクロックＣＬＫの
立ち上がりで、記憶情報が“０”であるか、“１”であ
るかを判定する。判定されたデータはラッチ回路（Ｌ１
〜Ｌｎ）によって保持され、外部に出力される。

【００３４】本実施形態例の半導体記憶装置では、従来
の第１のプリチャージ回路と、それに付加される第２の
プリチャージ回路との２つのプリチャージ手段でビット
線をプリチャージするので、高い電源電圧下でプリチャ
ージ信号のパルス幅が狭い場合でも、十分なプリチャー
ジ電圧が短期間で得られる。従って、第１〜第３の読出
しサイクルにおいてセンスアンプ（ＳＡ１〜ＳＡｎ）の
検出エラーは生じない。ビット線にプリチャージされる
電荷は、電源ＶｄｄからトランジスタＰｎとＮｎを介し
て供給される。トランジスタＰｎとＮｎの駆動能力は大
きいので、短期間にプリチャージすることができるとと
もに、トランジスタＮｎのゲートがＶｒｅｆになってい
るので、ソース、即ちビット線の電位がＶｒｅｆ以上に
なることがない。このため、トランジスタＰｎとＮｎに
よるプリチャージは、自動的に停止される。したがっ
て、不必要な電流が流れることが無く、消費電力を最低
限に抑えることができる。

【００３５】図３は、本発明の第２の実施形態例の半導
体記憶装置の構成を示す。本実施形態例の半導体記憶装
置は、第２のプリチャージ回路がインバータＩｎと、Ｎ
ＡＮＤゲート回路（ＮＡＮＤ１〜ＮＡＮＤｎ）と、コン
パレータ（ＣＭＰ１〜ＣＭＰｎ）と、ｐ型トランジスタ
（Ｐ１〜Ｐｎ）とで構成される点において第１の実施形
態例と異なる。その他の回路構成は第１の実施形態例と
同様である。

【００３６】インバータＩｎの入力はプリチャージ信号
／ＰＲに接続され、出力はＮＡＮＤゲート（ＮＡＮＤ１
〜ＮＡＮＤｎ）の一方の入力に接続されている。コンパ
レータ（ＣＭＰ１〜ＣＭＰｎ）の正相入力は基準電圧Ｖ
ｒｅｆに接続され、反転入力はビット線（ＢＬ１〜ＢＬ
ｎ）に接続されている。出力はＮＡＮＤゲート（ＮＡＮ
Ｄ１〜ＮＡＮＤｎ）の他方の入力に接続されている。

【００３７】ＮＡＮＤゲート（ＮＡＮＤ１〜ＮＡＮＤ
ｎ）の出力はｐ型トランジスタ（Ｐ１〜Ｐｎ）のゲート
に接続されている。ｐ型トランジスタのソースは電源Ｖ
ｄｄに接続され、ドレインはビット線（ＢＬ１〜ＢＬ
ｎ）に接続されている。

【００３８】図３及びその信号タイミングチャートを示
す図４を参照して第２の実施形態例の動作について説明
する。プリチャージ信号／ＰＲが”Ｈ”のときは、イン
バータＩｎの出力は”Ｌ”となり、ＮＡＮＤゲート（Ｎ
ＡＮＤ１〜ＮＡＮＤｎ）の出力は“Ｈ”となるので、ｐ
型トランジスタ（Ｐ１〜Ｐｎ）はＯＦＦしている。プリ
チャージ信号／ＰＲが”Ｌ”になると、インバータＩｎ
の出力は”Ｈ”となる。コンパレータ（ＣＭＰ１〜ＣＭ
Ｐｎ）の反転入力即ちビット線の電位と基準電圧Ｖｒｅ
ｆとが比較されビット線の電位が、基準電圧Ｖｒｅｆよ
り低いと、コンパレータＣＭＰの出力は“Ｈ”となり、
ＮＡＮＤゲートの出力（図４、ノードＡ１〜Ａｎ）は”
Ｌ”になり、これによって、ｐ型トランジスタ（Ｐ１〜
Ｐｎ）はＯＮして、ビット線（ＢＬ１〜ＢＬｎ）を電源
Ｖｄｄより急速に充電する。

【００３９】ビット線（ＢＬ１〜ＢＬｎ）の電位が基準
電圧Ｖｒｅｆより高くなると、コンパレータの出力は
“Ｌ”に反転し，ＮＡＮＤゲート（ＮＡＮＤ１〜ＮＡＮ
Ｄｎ）の出力（ノードＡ１〜Ａｎ）は“Ｈ”になり、ｐ
型トランジスタ（Ｐ１〜Ｐｎ）はＯＦＦして、ビット線
への充電を停止する。なお、ｎ型トランジスタＱ１〜Ｑ
ｎによるプリチャージは、プリチャージ信号／ＰＲが
“Ｌ”の期間継続する。

【００４０】本実施形態例では、第２のプリチャージ回
路によってビット線の電位をコンパレータＣＭＰで検知
しながら、電源Ｖｄｄから急速に充電するようにしたの
で、電源電圧が高くなって、プリチャージ信号／ＰＲの
パルス幅が狭くなっても、十分なプリチャージ電圧が短
時間で得られる。その結果センスアンプ（ＳＡ１〜ＳＡ
ｎ）の検出に際してエラーは生じない。

【００４１】図５は、本発明の第３の実施形態例の半導
体記憶装置の構成を示す。本実施形態例の半導体記憶装
置は、ダミー回路部７０７を設けて第２のプリチャージ
回路を制御する点において第２の実施形態例と異なる。
ダミー回路部７０７は、ｐ型トランジスタＰｄと、ＯＲ
ゲート（ＯＲｄ）と、コンパレータＣＭＰと、ＡＮＤゲ
ートＡＮＤ１とから成る。第２のプリチャージ回路は、
ｐ型トランジスタ（Ｐ１〜Ｐｎ）及びＯＲゲート（ＯＲ
１〜ＯＲｎ）によって構成される。その他の回路構成は
第２の実施形態例と同様である。

【００４２】ダミー回路部７０７のダミーＯＲゲート
（ＯＲｄ）の一方の入力はプリチャージ信号／ＰＲに接
続され、出力はｐ型トランジスタＰｄのゲートと各ビッ
ト線のＯＲゲート（ＯＲ１〜ＯＲｎ）の一方の入力に接
続されている。コンパレータＣＭＰの反転入力は基準電
圧Ｖｒｅｆに接続されており、正相入力はダミービット
線ＢＬｄに接続されており、出力はＯＲゲートＯＲｄの
他方の入力に接続されている。ＯＲゲート（ＯＲ１〜Ｏ
Ｒｎ）の他方の入力はラッチ回路の出力に接続されてい
る。

【００４３】図５及びそのタイミングチャートを示す図
６を参照して第３の実施形態例の動作について説明す
る。プリチャージ信号／ＰＲが“Ｈ”のときは、ＯＲゲ
ートＯＲｄ（図６、ノードＢｄ）の出力は“Ｈ”であ
り、ｐ型トランジスタＰｄはＯＦＦしている。

【００４４】選択線ＳＬのいずれかが選択されると、Ａ
ＮＤゲート（ＡＮＤ１）の出力は“Ｈ”になり、ダミー
ビット線ＢＬｄに充電されている電位は全てのメモリセ
ル（ｍ１〜ｍ４）がデータ“０”に相当する記憶を持つ
ダミー副ビット線ＳｕｂＢＬを通して放電される。

【００４５】プリチャージ信号／ＰＲが“Ｌ”になる
と、ダミーＯＲゲートＯＲｄの一端の入力は”Ｌ”とな
り、且つ、ダミービット線ＢＬｄの電位は基準電圧Ｖｒ
ｅｆと比較され、基準電圧Ｖｒｅｆよりも低いと、コン
パレータＣＭＰの出力は“Ｌ”となり、ＯＲゲートＯＲ
ｄ（図６、ノードＢｄ）の出力も“Ｌ”となる。これに
よって、ｐ型トランジスタＰｄはＯＮして、ダミービッ
ト線ＢＬｄは電源Ｖｄｄより急速に充電される。

【００４６】各ビット線のＯＲゲート（ＯＲ１〜ＯＲ
ｎ）は一方の入力に前回の読出しデータが入力され、他
方の入力にはダミーＯＲゲートＯＲｄの出力が入力され
ている。前の読出しサイクルで読出したデータが“０”
である場合には、ビット線（図６、ＢＬ５）の電位は放
電されている。この場合は、ＯＲゲート（ＯＲ１〜ＯＲ
ｎ）の出力は“Ｌ”（図６、ノードＢ１〜Ｂｎ）にな
り、ｐ型トランジスタ（Ｐ１〜Ｐｎ）はＯＮして、ビッ
ト線（ＢＬ１〜ＢＬｎ）は電源Ｖｄｄより急速に充電さ
れる。ダミービット線ＢＬｄの電位が基準電圧Ｖｒｅｆ
より高くなると、コンパレータＣＭＰの出力は“Ｈ”と
なり、ＯＲゲートＯＲｄの出力も“Ｈ”（図６、ノード
Ｂ１〜Ｂｎ）になり、ｐ型トランジスタＰｄはＯＦＦし
て、ビット線への充電が停止される。なお、ｎ型トラン
ジスタＱ１〜Ｑｎによるプリチャージは、プリチャージ
信号／ＰＲが“Ｌ”の期間継続する。

【００４７】前の読出しサイクルで読出したデータが
“１”である場合には、ビット線（図６、ＢＬ）は放電
していない。この場合、ＯＲゲート（ＯＲ１〜ＯＲｎ）
の出力は“Ｈ”（図６、Ｂ１〜Ｂｎ）になり、ｐ型トラ
ンジスタ（Ｐ１〜Ｐｎ）はＯＦＦのままでありビット線
は電源Ｖｄｄより充電されない。

【００４８】本実施形態例では、第２のプリチャージ回
路によってダミービット線の電位をコンパレータＣＭＰ
で検知しながら、かつ、前回の放電状況をＯＲ回路にて
確認しながら、電源Ｖｄｄから急速に充電するようにし
たので、電源電圧が高くなって、プリチャージ信号のパ
ルス幅が狭くなっても、十分プリチャージ電圧が短期間
で得られる。その結果センスアンプ（ＳＡ１〜ＳＡｎ）
の検出に際してエラーは生じない。

【００４９】第３の実施形態例の他の構成としては、Ａ
ＮＤゲートＡＮＤ１を省いてもよい。この場合には、ダ
ミーメモリセルに全て“０”を書き込んでおくことで、
サンプリング期間中に何れかの選択トランジスタＳがＯ
Ｎしたときに、その副ビット線ＳｕｂＢＬを通して放電
できる。

【００５０】従来、低電圧源に対応できるように設計し
たタイミング生成回路を高電圧電源で使用すると、プリ
チャージ信号のパルス幅が短くなって、十分プリチャー
ジしきれず、記憶内容の誤読出しを起こしていた。本発
明の半導体記憶装置によれば、第２のプリチャージ手段
を設けることで、プリチャージの駆動能力を向上させる
ことができ、短いパルス幅のプリチャージ信号であって
も、記憶内容の誤読出しをすることがない。また、短い
パルス幅のプリチャージ信号にも対応できるので、読出
しに要する時間を短縮でき、半導体記憶装置の高速化が
図れるとともに、連続読出しする場合の繰り返し周期も
短縮できる。

【００５１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものでなく、上記実施形態
例の構成から種々の修正および変更を施した半導体装置
も、本発明の範囲に含まれる。

【００５２】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、広範囲の電源電圧で安定した電圧検出
をする半導体記憶装置が提供されるので、低電圧から高
電圧まで信頼性高く読取りが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態例による半導体記憶装
置の回路図を示す。

【図２】本発明の第１の実施形態例による半導体記憶装
置のタイミングチャートを示す。

【図３】本発明の第２の実施形態例による半導体記憶装
置の回路図を示す。

【図４】本発明の第２の実施形態例による半導体記憶装
置のタイミングチャートを示す。

【図５】本発明の第３の実施形態例による半導体記憶装
置の回路図を示す。

【図６】本発明の第３の実施形態例による半導体記憶装
置のタイミングチャートを示す。

【図７】一般的な半導体記憶装置の基本構成を示すブロ
ック図である。

【図８】従来の半導体記憶装置のを示す回路図である。

【図９】（ａ）は従来の半導体記憶装置のプリチャージ
信号タイミング生成回路部を示し、（ｂ）は、そのタイ
ミングチャート、（ｃ）はセンスアンプの回路構成を示
す。

【図１０】従来の半導体記憶装置のプリチャージ・タイ
ミングチャートで（ａ）は電源電圧が正常の場合を、
（ｂ）は上昇した場合を、（ｃ）は低下した場合を夫々
示す。

【符号の説明】

７０１メモリセルアレイ７０２周辺回路部７０３Ｘデコーダ７０４Ｙデコーダ７０５タイミング生成回路部７０６データラッチ回路部７０７ダミー回路部Ｌ１〜Ｌｎラッチ１〜ｎＳＡ１〜ＳＡｎセンスアンプ１〜ｎＱ１〜Ｑｎｎ型トランジスタ１〜ｎＰ１〜Ｐｎｐ型トランジスタ１〜ｎＮ１〜Ｎｎｎ型トランジスタ１〜ｎＶｄｄ電源Ｖｒｅｆ基準電圧ＣＬＫサンプリングクロック／ＰＲプリチャージ信号Ｄａｔａ１〜Ｄａｔａｎデータ出力１〜ｎＳｕｂＢＬ副ビット線Ｓ選択トランジスタｍ１〜ｍ４メモリセルＣＭＰ１〜ＣＭＰｎコンパレータ１〜ｎＮＡＮＤ１〜ＮＡＮＤｎＮＡＮＤゲート１〜ｎＩｎインバータＯＲ１〜ＯＲｎＯＲゲート１〜ｎＱｄダミーｎ型トランジスタＰｄダミーｐ型トランジスタＳＡｄダミーセンスアンプＬｄダミーラッチＢＬｄダミービット線ＢＬ１〜ＢＬｎビット線１〜ｎＳＬ選択線ＷＬワード線ＡＮＤ１ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】夫々に複数のメモリセルが接続される複
数のビット線と、該各ビット線に対応して配設されプリ
チャージ信号に応答し対応する前記各ビット線を夫々第
１の電位にプリチャージする複数の第１のプリチャージ
手段とを備える半導体記憶装置において、前記各ビット
線に対応して配設され、前記プリチャージ信号に応答し
対応する前記各ビット線を夫々第２の電位にプリチャー
ジする複数の第２のプリチャージ手段とを備えることを
特徴とする半導体記憶装置。
【請求項２】前記ビット線が所定の電位に上昇したこ
とを検出する電位検出手段を備え、前記第２のプリチャ
ージ手段は、前記電位検出手段の検出に応答してプリチ
ャージを停止することを特徴とする、請求項１に記載の
半導体記憶装置。
【請求項３】前記メモリセルを含む各ビット線の寄生
容量に対応する容量を有するダミービット線を備え、前
記電圧検出手段は、前記ダミービット線が所定の電位に
上昇したことを検出することを特徴とする、請求項２に
記載の半導体記憶装置。
【請求項４】前記ダミービット線には、前記各ビット
線に接続される一部のメモリセルに対応するダミーメモ
リセルが接続されることを特徴とする、請求項３に記載
の半導体記憶装置。
【請求項５】ビット線と、前記ビット線と第１の電源ラ
インとの間に設けられると共にワード線に接続されたメ
モリセルと、プリチャージ信号が活性化されている期間
に前記ビット線を基準電圧にプリチャージし、プリチャ
ージ信号が非活性化されている期間には前記ビット線の
電位を検出する第１のプリチャージ回路と、前記プリチ
ャージ信号が活性化されている期間に前記ビット線を前
記基準電圧にプリチャージする前記第１のプリチャージ
回路とは別に設けられた第２のプリチャージ回路とを備
えることを特徴とする半導体記憶装置。
【請求項６】前記第２のプリチャージ回路は、前記ビッ
ト線と第１の節点との間に接続されゲートに前記基準電
圧を受ける第１のトランジスタと、前記第１の節点と第
２の電源ラインとの間に接続されゲートに前記プリチャ
ージ信号が入力された第２のトランジスタとを備えるこ
とを特徴とする請求項６記載の半導体記憶装置。
【請求項７】前記第２のプリチャージ回路は、前記ビッ
ト線が前記基準電圧になったことを検出して前記ビット
線のプリチャージを停止する停止回路を備えることを特
徴とする請求項６記載の半導体記憶装置。
【請求項８】前記第２のプリチャージ回路は、前記ビッ
ト線と第２の電源ラインとの間に接続されゲートに制御
信号を受ける第１のトランジスタと、前記プリチャージ
信号が入力されると共に前記ビット線に接続され、前記
プリチャージ信号が活性化されかつ前記ビット線が前記
基準電圧になっていない期間には前記第１のトランジス
タを導通状態とする前記制御信号を出力し、前記プリチ
ャージ信号が非活性化もしくは前記ビット線が前記基準
レベルになったことを検出慰して前記第１のトランジス
タを非導通状態とする前記制御信号を出力する回路とを
備えることを特徴とする請求項６記載の半導体記憶装
置。
【請求項９】複数のビット線と、前記複数のビット線と
第１の電源ラインとの間に対応して設けられると共にワ
ード線に接続された複数のメモリセルと、ダミービット
線と、前記ダミービット線と前記第１の電源ラインとの
間に設けられワード線に接続されたダミーメモリセル
と、プリチャージ信号が活性化されている期間に前記複
数のビット線及びダミービット線を基準電圧にプリチャ
ージし、前記プリチャージ信号が非活性化されている期
間には前記複数のビット線の電位をそれぞれ検出しその
結果を出力する複数の第１のプリチャージ回路と、前記
プリチャージ信号が活性化されている期間に前記複数の
ビット線及び前記ダミービット線を前記基準電圧にプリ
チャージする第２のプリチャージ回路と、前記ダミービ
ット線が前記基準電圧になったことを検出して前記第２
のプリチャージ回路によるプリチャージを停止させる回
路とを備えることを特徴とする半導体記憶装置。