JP2003308698A

JP2003308698A - 不揮発性半導体メモリ装置

Info

Publication number: JP2003308698A
Application number: JP2002111117A
Authority: JP
Inventors: Yoshinori Takano; 芳徳高野; Yasuhiko Honda; 泰彦本多; Toru Tanzawa; 徹丹沢; Masao Kuriyama; 正男栗山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2003-10-31
Also published as: US20030214861A1; US6842377B2

Abstract

(57)【要約】【課題】複数の読み出しモードを切り換え可能に搭載
した不揮発性半導体メモリ装置を提供する。【解決手段】電気的書き換え可能な不揮発性メモリセ
ルが配列されたメモリセルアレイと、メモリセルアレイ
のデータ読み出しを行う読み出し回路とを備えた不揮発
性半導体メモリ装置であって、メモリセルアレイから読
み出し回路を介して外部端子までを同じビット数の並列
データ転送により読み出す第１の読み出しモードと、メ
モリセルアレイから読み出し回路までを第１の読み出し
モードより大きいビット数の並列データの転送とし、読
み出し回路から外部端子までをそれより小さいビット数
のデータ転送とする第２の読み出しモードとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）に関
する。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭフラッシュメモリで
は、ページモードやバーストモード搭載チップが現れて
いる。ページモードやバーストモードは、メモリセルア
レイから１ページ（＝複数ワード分）単位のデータをペ
ージバッファに読み出して保持し、読み出し回路から外
部端子までを、ページ内のランダムアクセスにより（ペ
ージモードの場合）或いは、クロックにより制御された
一定順序のバースト信号として（バーストモードの場
合）、高速読み出しを可能としたものである。

【０００３】通常のランダムアクセスによるワードモー
ドでは、メモリセルアレイから読み出し回路を介して外
部端子まで、１ワード単位（例えば、８ビット或いは１
６ビット等）での読み出しが行われる。この場合、セル
選択からデータセンス、データ出力までに、およそ１０
０ｎｓの読み出し時間がかかり、これがアクセスサイク
ルを決定する。これに対してページモードの場合には、
１ページ分のデータをページバッファに読み出しておく
ことにり、その後はページ内のアクセスによって２５ｎ
ｓ程度の読み出し時間で高速のランダムアクセスができ
る。

【０００４】

【発明が解決しようとする課題】フラッシュメモリにペ
ージモードを搭載するためには、１ページを例えば８ワ
ード（＝１２８ビット）として、８ワード分のセンスア
ンプを必要とする。しかし、フラッシュメモリをページ
モードに特化したとすると、フラッシュメモリを搭載す
るシステムがページモードに対応していない場合には、
問題がある。システムはページモード対応ではないの
に、フラッシュメモリチップがページモードであるとす
ると、多数のセンスアンプが無駄に動作することにな
る。そして、１ワード分のセンスアンプが動作すればよ
いところ、８ワード＝１ページ分のセンスアンプが全て
動作するとすれば、大きな消費電力の無駄になる。

【０００５】この発明は、複数の読み出しモードを切り
換え可能に搭載した不揮発性半導体メモリ装置を提供す
ることを目的としている。

【０００６】

【課題を解決するための手段】この発明に係る不揮発性
半導体メモリ装置は、電気的書き換え可能な不揮発性メ
モリセルが配列されたメモリセルアレイと、前記メモリ
セルアレイのデータ読み出しを行う読み出し回路とを備
え、前記メモリセルアレイから前記読み出し回路を介し
て外部端子までを同じビット数の並列データ転送により
読み出す第１の読み出しモードと、前記メモリセルアレ
イから前記読み出し回路までを前記第１の読み出しモー
ドより大きいビット数の並列データの転送とし、前記読
み出し回路から外部端子までをそれより小さいビット数
のデータ転送とする第２の読み出しモードとを有するこ
とを特徴とする。

【０００７】この発明によると、異なる二つの読み出し
モードを切り換え可能に搭載したフラッシュメモリが得
られる。第１の読み出しモードと第２の読み出しモード
の間の切り換えは、外部信号により行ってもよいが、チ
ップ内にモード切り換え回路を備えることもできる。

【０００８】二つの読み出しモードを切り換え可能に搭
載するために、アドレス信号を取り込むアドレスバッフ
ァは例えば、アドレス信号が入力される入力バッファ群
と、この入力バッファ群の各出力のレベル遷移を検出し
てアドレス遷移を検出するアドレス遷移検出回路と、モ
ード切り換え回路から出力される切り換え信号により制
御されて、アドレス遷移検出回路に供給される前記入力
バッファ群の出力を、第１の読み出しモードと第２の読
み出しモードに応じて切り換える論理ゲートとを備えて
構成される。

【０００９】また、読み出し回路は、第１の読み出しモ
ードでのメモリセルアレイの複数のセルデータを検知す
るための、モード切り換え回路から出力される切り換え
信号により活性，非活性が制御される第１のセンスアン
プアレイと、第２の読み出しモードでのメモリセルアレ
イの複数のセルデータを検知するための、モード切り換
え回路から出力される切り換え信号により活性，非活性
が制御される第２のセンスアンプアレイと、切り換え信
号により制御されてメモリセルアレイからの読み出しデ
ータを第１または第２のセンスアンプアレイに選択して
転送すると共に、第１のセンスアンプアレイへの転送経
路にデコード機能を持つ第１の切り換え回路と、切り換
え信号により制御されて第１または第２のセンスアンプ
アレイの出力を選択して外部端子に転送する第２の切り
換え回路とを備えて構成される。この様に、読み出しモ
ードの設定に応じて、第１及び第２のセンスアンプアレ
イの発生，非活性を設定することにより、無用な内部電
流を低減することができる。

【００１０】なお第１及び第２のセンスアンプアレイの
各センスアンプ出力は、データラッチ回路に一時保持さ
れる。またセンスアンプ数が少ない第１のセンスアンプ
アレイは、第２のセンスアンプアレイとは独立に用意し
てもよいし、或いは第２のセンスアンプアレイの一部と
して設けることもできる。

【００１１】モード切り換え回路は例えば、メモリセル
アレイと同じ電気的書き換え可能な不揮発性メモリセル
により構成された専用メモリセルと、この専用メモリセ
ルにデータを書き込む書き込み回路と、その専用メモリ
セルの書き込みデータを切り換え信号として読み出して
保持する読み出し回路とを備えて構成することができ
る。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、実施の形態によるＥ
ＥＰＲＯＭフラッシュメモリの概略構成を示すブロック
図である。ここでは、あるバンクでのデータ書き換え動
作と、他のバンクでのデータ読み出し動作との同時実行
を可能としたフラッシュメモリを示している。

【００１３】メモリセルアレイ１は、後述するように不
揮発性メモリセルを配列して構成される。セルアレイ１
はｎ個のセルブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，
…，ＢＬＫｎ−１）により構成され、これが例えば適当
な数のセルブロックずつの二つ或いはそれ以上のバンク
に分けられる。異なるバンクでのデータ書き換えとデー
タ読み出しの同時実行を可能とするために、アドレス信
号線４は、読み出し用アドレス信号線４ａと書き込み用
アドレス信号線４ｂに分けられている。同様にデータ線
５も、読み出し用データ線５ａと書き込み用データ線５
ｂに分けられている。

【００１４】外部アドレス信号ＡＤＤは、アドレスバッ
ファ６により取り込まれる。アドレス信号ＡＤＤのうち
バンク内アドレスは、データ読み出しのときは読み出し
用アドレス信号線４ａに、データ書き込みのときはアド
レスラッチ７に保持して書き込み用アドレス信号線４ｂ
に転送される。アドレスラッチ７は、書き込み動作の
間、書き込みアドレスを保持しておくために用意されて
いる。

【００１５】アドレス信号ＡＤＤのうち通常上位アドレ
スが割り当てられるバンクアドレスは、バンクアドレス
デコーダ８によりデコードされて、その出力により選択
されたバンクが活性化される。即ち、各セルブロック毎
に設けられたマルチプレクサ２，３がバンクアドレスデ
コーダ８の出力により制御されて、各セルブロックは選
択的にアドレス信号線４ａ，４ｂの一方に、またデータ
線５ａ，５ｂの一方に接続されることになる。

【００１６】読み出し用データ線５ａ、書き込み用デー
タ線５ｂはそれぞれ、書き込み回路１０、読み出し回路
１２を介して、データバッファ９に接続される。書き込
み回路１０は、書き込み制御回路１１により制御され
て、あるバンクでのデータの書き換えが行われる。デー
タ書き換え動作は、消去単位毎のデータ消去と、データ
書き込み及び書き込み確認のためのベリファイ読み出し
動作を含む。

【００１７】書き込みや消去に用いられる高電圧を発生
するために、昇圧回路１３が設けられている。昇圧回路
１３の出力はセルアレイ１のワード線等に供給されると
共に、ウェルデコーダ１５によりデコードされて、書き
換えセル領域のウェルに与える電圧が発生されるように
なっている。

【００１８】メモリセルアレイ１の各セルブロックは、
図２及び図３に示すように、ワード線ＷＬとビット線Ｂ
Ｌが複数本ずつ互いに交差して配設し、各交差部にメモ
リセルＭＣを配置して、ＮＯＲ型に構成される。メモリ
セルアレイ１のワード線選択のためにロウデコーダ２２
が設けられ、ビット線選択のためにカラムデコーダ２３
とこれにより選択的に活性化されるカラムゲート２４が
設けられている。

【００１９】図４は、メモリセルＭＣの構造を示してい
る。メモリセルＭＣは、電荷蓄積層としての浮遊ゲート
４４と制御ゲート４６が積層されたＭＩＳＦＥＴ構造を
有する不揮発性メモリセルである。ｐ型シリコン基板４
０にｎ型ウェル４１が形成され、ｎ型ウェル４１内にｐ
型ウェル４２が形成されて、このｐ型ウェル４２にメモ
リセルＭＣが形成されている。

【００２０】メモリセルＭＣは、ｐ型ウェル４２上にゲ
ート絶縁膜４３を介して多結晶シリコン膜による浮遊ゲ
ート４４が形成され、更に浮遊ゲート４４上に絶縁膜４
５を介して多結晶シリコン膜による制御ゲート４６が形
成され、制御ゲート４６に自己整合的にソース及びドレ
イン拡散層４７，４８が形成されて構成される。制御ゲ
ート４６は、マトリクスの一方向に連続的に形成されて
ワード線ＷＬとなる。ドレイン拡散層４８はビット線５
０に接続され、ソース拡散層４７はソース線４９に接続
される。

【００２１】ｐ型ウェル４２は、データの一括消去の単
位（以下、これを消去ブロックという）毎に独立に形成
される。図３は、一つの消去ブロック内のセルアレイの
一部を示しており、消去ブロック内でワード線ＷＬ及び
ビット線ＢＬが互いに交差する方向に連続し、ソース線
ＳＬにはブロック内の全メモリセルのソースが共通接続
される。

【００２２】メモリセルＭＣの動作は、次の通りであ
る。データ書き込みは、ｐ型ウェル４２及びソース線
（ＳＬ）４９を０Ｖとし、選択ワード線ＷＬに１０Ｖ程
度の書き込み電位を与え、ビット線ＢＬにはデータ
“０”，“１”に応じて、６Ｖ，０Ｖを与える。“０”
データが与えられたメモリセルでは、ドレイン、ソース
間の強い横方向電界によりホットエレクトロンが生成さ
れ、これが浮遊ゲート４４に注入される。“１”データ
の場合この様な電子注入は生じない。これにより、浮遊
ゲートに電子が注入されてしきい値が高くなった状態が
“０”である。“１”データの場合はホットエレクトロ
ンが生成されず、従って浮遊ゲートに電子が注入され
ず、消去状態即ちしきい値の低い“１”データ状態を保
持する。

【００２３】データ消去は、消去ブロック単位で一括消
去が行われる。このとき、ｎ型ウェル４１と共に、選択
されたブロックのｐ型ウェル４２及びソース線ＳＬに１
０Ｖ程度の電圧を印加し、また選択された消去ブロック
内の全ワード線ＷＬに−７Ｖ程度の電圧を印加する。こ
れにより、消去ブロック内のメモリセルのゲート絶縁膜
４３に大きな電界がかかり、Ｆｏｗｌｅｒ−Ｎｏｌｄｈ
ｅｉｍ電流（トンネル電流）により浮遊ゲートの電子が
放出されて、データ“１”の消去状態になる。データ読
み出しは、選択ワード線に、データ“０”，“１”のし
きい値の中間値に設定された読み出し電圧を与え、メモ
リセルの電流引き込みの有無をビット線に接続されるセ
ンスアンプで判定する。

【００２４】この実施の形態のフラッシュメモリは、外
部からの切り換え信号により、或いは内部信号によっ
て、二つの読み出しモードであるワードモードとページ
モード（或いはバーストモード）との切り換えを可能と
している。具体的に図１では、モード切り換え信号ＭＯ
ＤＥを発生するモード切り換え回路１３を内蔵した例を
示している。このモード切換信号ＭＯＤＥにより、後に
詳細に説明するように、読み出し回路１０やアドレスバ
ッファ６が切り換え制御される。

【００２５】ワードモードでは、１ワード単位（例え
ば、１６ビット）の並列データがメモリセルアレイ１か
ら読み出し回路１２を介し、データバッファ９を介して
外部端子に読み出される。ページモードでは、１ページ
単位（例えば、８ワード）の並列データがセルアレイ１
から読み出し回路１２に読み出され、ページバッファに
ラッチされる。そして、読み出し回路１２がページ内ア
ドレスによりランダムアクセスされて、ワード単位のデ
ータが外部端子に読み出される。

【００２６】［モード切り換え回路］図５は、モード切
り換え回路１３の具体例を示している。切り換え回路１
３は、チップ内にメモリセルと同一プロセスにより作ら
れたモード専用メモリセル５１を有する。このメモリセ
ル５１に対して、チップ外部信号の制御により書き換え
可能とするように、セルアレイに対する書き込み回路系
と同様に、書き込み回路５３、ソースウェルデコーダ５
４を備える。このメモリセル５１の情報は、例えばチッ
プの出荷前に書き込まれる。そして、電源投入時に読み
出し回路５２に読み出され、ラッチされるようにしてお
く。これにより例えば、ＭＯＤＥ＝“Ｈ”でワードモー
ド、ＭＯＤＥ＝“Ｌ”でページモードというように、チ
ップの読み出しモードが決定される。

【００２７】［アドレスバッファ］図６は、アドレスバ
ッファ６の構成を示している。アドレスバッファ６は、
外部アドレス端子の入力を受ける入力バッファ群６１
と、この入力バッファ群６１の各出力信号線４のレベル
遷移を検出してトリガーパルス（ＡＴＤパルス）を発生
するアドレス遷移検出（ＡＴＤ）回路６３とを有する。
入力バッファ群６１は、入力イネーブル信号（チップイ
ネーブル信号と同じ）により活性化され、アドレス信号
ＡＤＤをチップ内部に取り込む。ＡＴＤ回路６３は、セ
ンスアンプ等の内部回路のタイミング信号を発生する基
準信号となる。

【００２８】図６のアドレスバッファ６は、ページモー
ドとワードモードを両立させる構成となっている。も
し、ワードモード専用品であれば、ＡＴＤ回路６３は、
全ての入力バッファの出力の切り替わりを見てパルス発
生を行なう。一方、ページモード専用品であれば、ＡＴ
Ｄ回路６３は上位アドレスの入力バッファの出力の切り
替わりのみを検出すればよく、下位アドレスの切替によ
りＡＴＤパルスを発生する必要はない。これは、ページ
モードの場合、下位アドレスの切り替わりではセルアレ
イからのデータ読み出し動作を行なわないためである。

【００２９】そこでこの実施の形態では、ワードモード
/ページモードの切り換えを行なうために、下位アドレ
ス信号とモード切り換え信号ＭＯＤＥが入るＡＮＤゲー
ト６２が設けられ、その出力がＡＴＤ回路６３に供給さ
れるようにしている。これにより、ＭＯＤＥ＝“Ｈ”の
ワードモードでは、ＡＴＤ回路６３は、すべてのアドレ
スの入力バッファ６１の出力の切り替わりを検知するこ
とになり、ＭＯＤＥ＝“Ｌ”のページモードでは、上位
だけのアドレスを検知することになる。

【００３０】図７は、ＡＴＤ回路６３の構成例を示して
いる。ＡＴＤ回路６３は、アドレス遷移を検知すべき入
力バッファの数だけ配置されたパルス生成回路７１とそ
れらの出力の和をとるＯＲゲート７２により構成され
る。パルス発生回路７１は、図８に示すように、アドレ
ス信号ＡＤＤｉの立ち上がり及び立ち下がりの両エッジ
を検出する公知のエッジ検出回路であり、これが図８に
示すような子パルスatdiを発生する。これらの子パルス
のＯＲを取ることで、チップとしてのＡＴＤパルスを発
生する。

【００３１】パルス生成回路７１は、良好なＡＴＤパル
スを得るためには、図９に示すように、２段（或いは３
段以上）のパルス発生回路７１ａ，７１ｂを直列に並べ
て構成することができる。これは、アドレス信号が高速
で切り換えられる場合、１段のパルス発生回路では十分
に応答できず、必要な幅のＡＴＤパルスが得られない可
能性があるためである。２段目のパルス発生回路７１ｂ
は、１段目のパルス発生回路７１ａがアドレス信号ＡＤ
Ｄｉの両エッジで子パルスを発生するので、立ち上がり
エッジを検出するエッジ検出回路とすることができる。

【００３２】［読み出し回路］図１０は、読み出し回路
１２の構成例を示す。この実施の形態では、ページモー
ドとワードモードを搭載する。従って、ページモードで
１ページ分（８ｗｏｒｄ＝１２８ビット）のデータをセ
ンスするためのセンスアンプアレイ９１と、ワードモー
ドで１ワード分のデータをセンスするセンスアンプアレ
イ９３が併設されている。これらのセンスアンプアレイ
９１，９３にはそれぞれセンスデータを保持するデータ
ラッチ９２，９４が設けられている。データラッチ９２
は、１ページ分のセンスデータを保持するページバッフ
ァを構成する。

【００３３】読み出し回路１２はまた、ＡＴＤ回路６３
から発生されるＡＴＤパルスに基づいて、センスアンプ
アレイ９１，９３及びデータラッチ９２，９４をタイミ
ング制御する信号（プリチャージ信号ＰＲＥ，イコライ
ズ信号ＥＱＬ，ラッチ信号ＬＡＴＣＨ）を発生するため
の読み出しパルス発生回路１５０を有する。

【００３４】センスアンプアレイ９１，９３に入力する
データ線には、モード切り換え信号ＭＯＤＥに基づい
て、ページモードの８ワード分のデータをセンスアンプ
アレイ９１に転送する経路と、ワードモードで１ワード
分のデータをセンスアンプアレイ９３に転送する経路を
切り換える切り換え回路９５が設けられている。この切
り換え回路９５のセンスアンプアレイ９３側への転送経
路には、１ワード分の下位アドレスＡ０−Ａ３のデータ
を選択するデコード機能が備えられている。

【００３５】センスアンプアレイ９１，９３の出力側に
も、切り換え信号ＭＯＤＥにより制御されて、ページモ
ードのセンスアンプアレイ９１の出力を選択するか、ワ
ードモードのセンスアンプアレイ９３の出力を選択する
かが決定する切り換え回路９７が設けられている。セン
スアンプアレイ９１の出力側には、ページモードでの１
ワード毎の読み出しを行うためのマルチプレクサ９６が
設けられるが、この機能は、切り換え回路９７が兼備す
るようにしてもよい。

【００３６】センスアンプアレイ９１，９３は、切り換
え信号ＭＯＤＥによつて、選択的に一方のみが活性にさ
れるように制御される。即ち、ＭＯＤＥ＝“Ｈ”のワー
ドモードでは、センスアンプアレイ９３が活性、センス
アンプアレイ９１が非活性とされる。ＭＯＤＥ＝“Ｌ”
のページモードでは、センスアンプアレイ９３が活性、
センスアンプアレイ９１が非活性とされる。この様なセ
ンスアンプ制御によって、ワードモードの場合に１ペー
ジ分のセンスアンプが動作して無駄な電力を消費するこ
とがなくなる。

【００３７】図１１は、読み出し回路１２の他の構成例
である。この例では、１ページ分のセンスアンプアレイ
９１のみが用いられる。このセンスアンプアレイ９１
を、ページモード時のみ活性化する７ｗｏｒｄ分のセン
スアンプ群と、ページモード/ワードモード時ともに活
性化する１ｗｏｒｄ分のセンス群９３とに分ける。ペー
ジモードのみ対応のセンスアンプ群には切り換え信号Ｍ
ＯＤＥを入力し、ワードモード時はこれらを非活性化す
る。１ｗｏｒｄ分のセンスアンプ群９３は常時活性とす
る。

【００３８】センスアンプアレイ９１に入力するデータ
線に対し、ページモードにも対応するため８word分のデ
ータ線からワードモード時に１wordに絞るためのデータ
線切り換え回路９５が設けられ、この切り換え回路９５
が下位アドレスの情報を持ってデコード機能を有してい
ることは、図１０の場合と同様である。但し、切り換え
回路９５によりデータを絞り込む先は、センスアンプア
レイ９１内の一部のセンスアンプ群９３である。センス
アンプアレイ９１のの出力にも同様に、切り換え信号Ｍ
ＯＤＥによってページモード／ワードモードの出力切り
換えを行う切り換え回路９７が設けられる。切り換え回
路９７は、ページリード用のマルチプレクサ機能を一緒
に備える。

【００３９】図１２は、この実施の形態によるフラッシ
ュメモリの、ページモードとワードモードの動作タイミ
ングを示している。前述のように、モード切り換え信号
ＭＯＤＥによって、これらのいずれかが設定されること
になる。ページモード（ＭＯＤＥ＝“Ｌ”）では、約１
００ｎｓで１ページ分のセル選択とセルデータセンス及
びラッチが行われる。ページバッファに保持されたデー
タは、ページ内アクセスによって、１ワードずつランダ
ムに読み出される。このページバッファからの読み出し
時間は、約２５ｎｓである。ワードモード（ＭＯＤＥ＝
“Ｈ”）では、１ワード単位のセル選択、データセンス
及びラッチを経て、外部端子までの出力が約１００ｎｓ
のサイクルで繰り返されることになる。

【００４０】以上のようにこの実施の形態によると、同
じチップをワードモード／ページモードいずれにも対応
させることができる。センスアンプは、１ページ分設け
られているが、ワードモードに設定した場合に無用なセ
ンスアンプは非活性とすることによって、無駄な電力を
消費することはない。次に、この実施の形態のフラッシ
ュメモリの各部の具体的な構成を説明する。

【００４１】［センスアンプ回路］図１３は、センスア
ンプアレイ９１，９３に用いられるセンスアンプ１００
の構成例を示している。センスアンプ本体は、差動アン
プ１０１であり、差動アンプ１０１の一つの入力端子は
センス線ＳＮに接続され、他の入力端子は参照センス線
ＲＳＮに接続されている。センス線ＳＮには、ゲートと
ドレインを接続したＰＭＯＳトランジスタＱＰ１からな
る電流源負荷１０２が接続される。参照センス線ＲＳＮ
も同様に、ゲートとドレインを接続したＰＭＯＳトラン
ジスタＱＰ２からなる電流源負荷１０３が接続される。

【００４２】電流源負荷１０２，１０３と電源Ｖｃｃの
間には、電源スイッチ１１５となるＰＭＯＳトランジス
タＱＰ３，ＱＰ４が挿入されている。これらのＰＭＯＳ
トランジスタＱＰ３，ＱＰ４のゲートは、モード切り換
え信号ＭＯＤＥ（またはその反転信号）により制御さ
れ、読み出しモードに応じて、センスアンプ全体の活
性，非活性が制御されるようになっている。

【００４３】センス線ＳＮは、ゲートに所定のバイアス
ＢＩＡＳが与えられたＮＭＯＳトランジスタＱＮ１から
なるクランプ回路（分離回路）１０４を介して、データ
線ＤＬに接続される。参照センス線ＲＳＮも同様に、ゲ
ートに所定のバイアスＢＩＡＳが与えられたＮＭＯＳト
ランジスタＱＮ２からなるクランプ回路１０５を介し
て、参照データ線ＤＬに接続される。これらのクランプ
回路１０４，１０５は、データ線ＤＬ，参照データ線Ｒ
ＤＬの電位振幅を抑えて、センス線ＳＮ，参照センス線
ＲＳＮを大きく電位振幅させるために設けられている。

【００４４】参照データ線ＲＤＬには、データ線ＤＬに
接続されるメモリセルＭＣの“０”，“１”データの電
流値の中間の電流を流す電流源１０８が接続される。デ
ータ線ＤＬは、多段のカラムゲートトランジスタ１０
６，１０７を介してビット線ＢＬに接続されるため、大
きな容量を持つ。従って参照データ線ＲＤＬには、上述
のデータ線ＤＬの容量と実質同じ負荷容量となるよう
に、ダミーデータ線容量ＣＲが接続される。

【００４５】参照センス線ＲＳＮ、これに接続された電
流源負荷１０３及び、参照センス線ＲＳＮがクランプ回
路１０５を介して接続された参照データ線ＲＤＬの部分
は、参照電圧発生回路１２０を構成している。この様な
参照電圧発生回路１２０の構成によって、参照センス線
ＲＳＮには、各センス線ＳＮでのデータセンスの基準電
圧が与えられる。

【００４６】センス線ＳＮと参照センス線ＲＳＮには、
プリチャージ回路１０９が接続されている。プリチャー
ジ回路１０９は、この例ではＰＭＯＳトランジスタＱＰ
５，ＱＰ６により構成され、ＡＴＤパルスに基づいて発
生されるプリチャージ信号ＰＲＥを反転した負論理パル
スであるプリチャージ信号ＰＲＥＢにより駆動される。
このプリチャージ回路１０９によって、データ線ＤＬ及
び参照データ線ＲＤＬは、データセンスに先立って、ク
ランプ回路１０４，１０５により決まるクランプレベル
までプリチャージされる。

【００４７】センス線ＳＮと参照センス線ＲＳＮの間に
は、イコライズ回路１１０として例えばＮＭＯＳトラン
ジスタを介在させる。このイコライズ回路１１０をイコ
ライズ信号ＥＱＬにより制御して、データセンスに先だ
ってセンス線ＳＮと参照センス線ＲＳＮの間を短絡し、
同電位に設定する動作が行われる。或いは、センス線Ｓ
Ｎと参照センス線ＲＳＮの間ではなく、図１３に示した
ように、データ線ＤＬと参照データ線ＲＤＬの間にイコ
ライズ回路１１０ａを介在させることもできる。

【００４８】図１４は、センスアンプ１００と参照電圧
発生回路１２０の他の構成例である。センスアンプ本体
はこの例では、インバータ１０１ａを用いている。セン
スアンプ本体が差動アンプではないため、参照センス線
ＲＳＮに接続される電流源負荷１０３と、センス線ＳＮ
に接続される電流源負荷１０２とは、カレントミラー回
路を構成している。即ち、電流源負荷１０３のＰＭＯＳ
トランジスタＱＰ２は、ゲートとドレインが共通に参照
センス線ＲＳＮに接続され、センスアンプ１００の電流
源負荷であるＰＭＯＳトランジスタＱＰ１のゲートは参
照センス線ＲＳＮに接続される。

【００４９】差動アンプ１０１は、図１５（ａ）〜
（ｃ）のように構成することができる。図１５（ａ）
は、差動ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２の対
と、ＮＭＯＳトランジスタＱＮ３１，ＱＮ３２によるカ
レントミラー負荷を持つ一つのオペアンプＯＰにより構
成した例である。図１５（ｂ）は、２段のオペアンプＯ
Ｐ１，ＯＰ２を用いた例である。図１５（ｃ）は、入力
段に二つのオペアンプＯＰ１１，ＯＰ１２を併設すると
共に、これらの出力の差をとるオペアンプＯＰ１２を設
けた例である。

【００５０】負荷１０２は、図１６（ａ）に示すように
抵抗Ｒを用いてもよいし、図１６（ｂ）に示すように、
ゲートを接地したＰＭＯＳトランジスタＱＰ１を用いる
こともできる。クランプ回路１０４については、図１７
（ａ）に示すように、ＮＭＯＳトランジスタＱＮ１のゲ
ートを駆動するバイアス電圧発生回路１０４ａを設ける
構成としてもよいし、図１７（ｂ）に示すように、イン
バータ１０４ｂによりデータ線ＤＬの電位を帰還してＮ
ＭＯＳトランジスタＱＮ１のゲートを制御するようにし
た帰還型としてもよい。この場合、クランプ回路のバイ
アス電圧発生回路１０４ａは、好ましくはセンス線ＳＮ
と参照センス線ＲＳＮとで共有とする。共有にすると、
センス動作開始時にバイアス電圧ＢＩＡＳに乗るノイズ
を本体側と参照側とで同じにすることができる。

【００５１】図１７（ａ）のバイアス電圧発生回路１０
４ａは、図１８（ａ）〜（ｃ）のように構成することが
できる。図１８（ａ）は、ＰＭＯＳトランジスタＱＰ１
１，ＱＰ１２によるＰＭＯＳカレントミラーとＮＭＯＳ
トランジスタＱＮ１１，ＱＮ１２によるＮＭＯＳカレン
トミラー及び抵抗Ｒを組み合わせた基準電圧発生回路で
ある。図１８（ｂ）は、図１８（ａ）の構成に更に、Ｐ
ＭＯＳトランジスタＱＰ１１，ＱＰ１２とゲートが接続
された電流源ＰＭＯＳトランジスタＱＰ１３とダイオー
ド接続されたＮＭＯＳトランジスタＱＮ１３とからなる
出力回路を付加したものである。図１８（ｃ）は、適当
な基準電圧Ｖｒｅｆを転送する電圧フォロアをバイアス
電圧発生回路１０４ａとして用いる例である。

【００５２】図１９は、参照データ線ＲＤＬに接続され
るダミーデータ線容量ＣＲの具体的な構成例である。こ
こでは、ダミーデータ線容量ＣＲとして、ソース、ドレ
インをＶｃｃに接続した容量の異なる複数のＰＭＯＳト
ランジスタを配置し、これを切り換え回路１３５により
選択可能としている。図１に示したように、データ線に
多数のセルブロックが選択的に接続されるように配置さ
れると、読み出し回路１２に含まれるセンスアンプの負
荷容量は選択されるセルブロックの位置に応じて変化す
る。そこで、アドレス信号により切り換え回路１３５を
制御して、セルブロックの選択位置に応じてダミーセン
ス線容量ＣＲの値を切り換えるようにすれば、データ線
と参照データ線の容量バランスを常に良好な保つことが
可能になる。

【００５３】ここまでは、読み出し回路１０に用いられ
るセンスアンプ回路の基本構成を説明したが、以下に
は、更にセンスアンプ回路の問題とそれを解決するセン
スアンプ回路方式の他の態様を説明する。

【００５４】データ線ＤＬの負荷は大きいため、その電
圧振幅を抑えてデータ検出することが高速センスのため
に必要である。このために、図１３或いは図１４に示し
たように、データ線ＤＬの電圧振幅を抑えるクランプ回
路１０４が、データ線ＤＬとセンス線ＳＮの間に設けら
れる。このクランプ回路１０４によりデータ線ＤＬをセ
ンス線ＳＮから分離できるようにしており、これにより
センス線ＳＮの容量を小さくしている。

【００５５】具体的に、データ線ＤＬとセンス線ＳＮの
読み出しデータ“０”，“１”のときの電圧振幅の関係
は、図２０に示すようになる。センス線ＳＮでの
“０”，“１”データの電圧振幅ΔＶＳＮは、データ線
ＤＬの電位振幅ΔＶＤＬの４倍程度になるように設定さ
れる。クランプ回路を設けることでセンス線ＳＮの容量
は小さくなっているが、センス線ＳＮと参照センス線Ｒ
ＳＮの容量バランスもセンス速度に影響する。即ちセン
ス線ＳＮの容量はデータ線ＤＬのそれの１／１０程度で
あって、負荷１０２からみた充電すべき電荷量の約３０
％近くはセンス線ＳＮの容量充電に当てられる。このた
め、センス線ＳＮと参照センス線ＲＳＮの容量を揃えて
おかないと、両者の充電速度の相違により、結果として
データセンスが遅れてしまう。つまり、高速のデータセ
ンスを行うためには、データ線ＤＬと参照データ線ＲＤ
Ｌの容量バランスと共に、センス線ＳＮと参照センス線
ＲＳＮの容量バランスをとることが重要である。

【００５６】またクランプ回路１０４は、データ線ＤＬ
を介してセルアレイのビット線ＢＬに与えられる読み出
し時のドレイン電圧を抑えるという目的もある。データ
読み出し時は、電流の有無を検出するために、ワード線
ＷＬからメモリセルの制御ゲートには正の読み出し電圧
を与え、ビット線ＢＬから正のドレイン電圧を与える。
この電圧関係は、データ“０”書き込み時と同じであ
り、ドレイン電圧が高いと、僅かな書き込み現象（ソフ
トライト現象）が生じる。これを防止するためには、メ
モリセルＭＣが５極管動作しない程度にドレイン電圧を
低くすることが必要であり、クランプ回路１０４がその
働きをする。

【００５７】一方、センス線ＳＮの高速充電のために
は、電流源負荷１０２のトランジスタサイズ（チャネル
幅）を大きくすることが有効であるが、これも限界があ
る。この点を具体的に説明する。図２１は電流源負荷１
０２のトランジスタサイズと充電時間及びセンス線容量
Ｃ_SNの関係を示している。負荷トランジスタのサイズが
小さい間は、負荷トランジスタの容量よりも、センス線
ＳＮの配線容量及びセンス線ＳＮに接続される他の回路
の容量が支配的であり、センス線容量Ｃ_SNの傾きは小さ
い。しかし、負荷トランジスタのサイズが大きくなる
と、負荷トランジスタのゲート容量及び接合容量が相対
的に大きくなり、センス線容量Ｃ_SNの増大カーブが大き
くなる。充電時間は、負荷トランジスタのサイズが小さ
いうちは、サイズの増大に伴って急激に小さくなるが、
サイズがある程度以上大きくなると、自身の充電に要す
る時間が支配的になり、傾きは小さくなる。以上から、
センス線の充電を加速するために負荷トランジスタサイ
ズを大きくすることには限界がある。

【００５８】更に、この実施の形態のようにページモー
ドを搭載した場合、少なくとも１ページ分（＝８ｗｏｒ
ｄ＝１２８ｂｉｔ）分のセンスアンプを配置することが
必要になる。しかし前述のように、電流読み出し型のセ
ンスアンプでは、大きな容量と面積のダミーデータ線容
量を設けた参照データ線を必要とするから、多数のセン
スアンプを配置すると、ダミーデータ線容量のためにチ
ップ面積が大きいものとなってしまう。

【００５９】以上の点を考慮したセンスアンプ回路の構
成例を、図２２に示す。ページモード動作を行うために
前述のように、１ページ分のセンスアンプが配置される
が、それらのうち複数個（例えば、１ｗｏｒｄ分）ずつ
のセンスアンプ１００が参照電圧発生回路１２０を共有
して構成される。図２２では、一つの参照電圧発生回路
１２０を共有するセンスアンプ１００の範囲のみを示し
ている。

【００６０】各センスアンプ１００のセンスアンプ本体
は、図１３と同様の差動アンプ１０１であり、差動アン
プ１０１の一つの入力端子はそれぞれ独立のセンス線Ｓ
Ｎに接続され、他の入力端子は参照センス線ＲＳＮに共
通接続されている。各センス線ＳＮは、それぞれ電流源
負荷１０２を介して電源Ｖｃｃに接続される。参照セン
ス線ＲＳＮも同様に、電流源負荷１０３を介して電源Ｖ
ｃｃに接続される。

【００６１】図２３は、同じく複数のセンスアンプ１０
０が参照電圧発生回路１２０を共有する方式であって、
センスアンプ本体に図１４と同様にインバータ１０１ａ
を用いた場合を示している。

【００６２】図２２或いは図２３に示すように、複数の
センスアンプ１００が参照電圧発生回路１２０を共有す
ると、参照センス線ＲＳＮには、複数のセンスアンプが
接続されるため、センス線ＳＮと参照センス線ＲＳＮと
の容量バランスが大きく崩れる。高速のデータセンスを
行うためには、データ線ＤＬと参照データ線ＲＤＬの容
量バランスと共に、センス線ＳＮと参照センス線ＲＳＮ
の容量バランスをとることも重要である。

【００６３】この点を考慮して、図２２及び図２３に示
すように、各センス線ＳＮにダミーセンス線容量ＣＳを
付加している。この様に、参照センス線ＲＳＮに複数の
センスアンプを接続したことに伴う参照センス線ＲＳＮ
の容量増大に見合うように、センス線ＳＮの容量を意図
的に大きくして、センス線ＳＮと参照センス線ＲＳＮの
容量を実質的に同じになるようにする。

【００６４】これらのダミーセンス線容量ＣＳは、参照
データ線ＲＤＬに接続される容量ＣＲと同様に、好まし
くはＰＭＯＳトランジスタを用いて構成される。具体的
に、センスアンプ本体である差動アンプ１０１の入力段
ＰＭＯＳトランジスタのゲート面積と同じゲート面積の
ＰＭＯＳトランジスタを、（センスアンプ数−１）個併
設すればよい。図２３の場合のダミーセンス線容量ＣＳ
も同様に、電流源負荷１０２のＰＭＯＳトランジスタと
同じゲート面積のＰＭＯＳトランジスタを（センスアン
プ数−１）個併設すればよい。

【００６５】以上のように、複数のセンスアンプが参照
電圧発生回路を共有する方式とすることによって、多数
のセンスアンプを必要とするページモード搭載チップの
読み出し回路面積を小さくすることができる。またその
場合、センス線ＳＮにダミーセンス線容量ＣＳを付加し
て、参照センス線ＲＳＮとの容量バランスをとることに
より、複数のセンスアンプが参照電圧発生回路を共有す
る構成とした場合に高速アクセスを可能とすることがで
きる。

【００６６】この様な参照電圧発生回路を共用する方式
は、例えば図１０に示したように、ページモード用のセ
ンスアンプアレイ９１とワードモード用のセンスアンプ
アレイ９３が用意される場合に、少なくともページモー
ド用のセンスアンプアレイ９１側に適用することが有効
である。ワードモード用のセンスアンプアレイ９３側に
は、通常通り、センス線ＳＮと参照センス線ＲＳＮを
１：１、即ち一つのセンスアンプが一つの参照電圧発生
回路を持つ方式とすることができる。或いは、ワードモ
ード用のセンスアンプアレイ９３についても、ページモ
ード用のセンスアンプアレイ９１と同様に、複数のセン
スアンプが参照電圧発生回路を共有する方式とすること
も勿論できる。

【００６７】図２２及び図２３では省略したが、図１３
或いは図１４に示すように、センス線ＳＮと参照センス
線ＲＳＮの間には、データセンスに先立ってセンス線Ｓ
Ｎと参照センス線ＲＳＮの間、従ってデータ線ＤＬと参
照データ線ＲＤＬの間を短絡して、これらを同電位に設
定するためのイコライズ回路１１０が設けられる。イコ
ライズ回路１１０は、図３７に示すように、イコライズ
信号ＥＱＬによって選択的にオン駆動されて、センス線
ＳＮと参照センス線ＲＳＮの間を短絡する。イコライズ
信号ＥＱＬの時間幅は、センス線ＳＮと参照センス線Ｒ
ＳＮを短絡するに必要な最適値に設定することが高速セ
ンス動作のために必要である。イコライズ信号ＥＱＬが
“Ｌ”になり、イコライズ動作を解除した後、センス線
ＳＮと参照センス線ＲＳＮの間の電圧差ΔＶがデータ線
ＤＬと参照データ線ＲＤＬの電圧差に応じて差が拡大
し、その差電圧ΔＶがある値でセンス出力ＳＡｏｕｔが
得られる。

【００６８】イコライズ信号ＥＱＬの時間幅が短すぎる
と、確実なイコライズができず、誤読み出しの原因とな
り、或いはデータによってセンス線ＳＮと参照センス線
ＲＳＮの電圧差を逆転させる必要があるために、センス
動作が遅れる。イコライズ信号ＥＱＬが長すぎる場合
も、センス動作の遅れとなる。また、イコライズ回路１
１０について注意すべきは、スイッチングノイズであ
る。図３８に示すように、イコライズ回路を構成するＭ
ＩＳＦＥＴのゲート・ソース間及びゲート・ドレイン間
には容量Ｃ１，Ｃ２がある。この容量Ｃ１，Ｃ２に起因
して、図３９に示すように、イコライズ解除時、即ちイ
コライズ信号ＥＱＬが“Ｈ”から“Ｌ”に変化した時
に、参照センス線ＲＳＮ及びセンス線ＳＮに大きなスイ
ッチングノイズＮ１，Ｎ２が重畳する。以下、上述した
問題点を考慮して改良した好ましいイコライズ回路例を
説明する。

【００６９】［イコライズ回路］図２４は、図２２の構
成を基本として、センスアンプ１００の各センス線ＳＮ
と共通の参照センス線ＲＳＮとの間にｎ個のイコライズ
回路Ｅ０１，Ｅ０２，…，Ｅ０ｎを介在させた構成を示
している。Ｅ０１，Ｅ０２，…，Ｅ０ｎからなるイコラ
イズ回路群１３０は、データセンス前に、各センス線Ｓ
Ｎと参照センス線ＲＳＮの間を短絡して同電位に設定す
るためのものであるが、同時に、各センス線ＳＮに接続
されるデータ線ＤＬと参照センス線ＲＳＮに接続される
参照データ線ＲＤＬとの間をも同電位に初期設定するも
のでもある。このイコライズ回路群１３０の具体的な構
成は後述する。なおイコライズ回路群１３０は、図１３
或いは図１４で説明したように、データ線ＤＬと参照デ
ータ線ＲＤＬの間に介在させることもできる。

【００７０】図２５は、図２３の構成を基本として、セ
ンスアンプ本体にインバータ１０１ａを用いたセンスア
ンプ１００の各センス線ＳＮと共通の参照センス線ＲＳ
Ｎとの間に、ｎ個のイコライズ回路Ｅ０１，Ｅ０２，
…，Ｅ０ｎを介在させた例である。

【００７１】図２６は、図２４及び図２５に示したイコ
ライズ回路群１３０の具体的な構成を示している。各イ
コライズ回路Ｅ０１，Ｅ０２，…は、二つのＮＭＯＳト
ランジスタＱＮ_L，ＱＮ_Sの直列接続により構成されてい
る。二つのＮＭＯＳトランジスタＱＮ_L，ＱＮ_Sのゲート
はイコライズ信号ＥＱＬにより同時に制御される。ここ
でセンス線ＳＮに一端が接続されたＮＭＯＳトランジス
タＱＮ_Lは、参照センス線ＲＳＮに一端が接続されたＮ
ＭＯＳトランジスタＱＮ_Sに比べて、ゲート面積が大き
いものとする。具体的に例えば、参照センス線ＲＳＮが
ｎ本のセンス線ＳＮで共有される場合には、ＮＭＯＳト
ランジスタＱＮ_Lのゲート面積を、ＮＭＯＳトランジス
タＱＮ_S のそれのｎ倍にする。

【００７２】図２７は、この様なイコライズ回路のレイ
アウト例を示している。二つのＮＭＯＳトランジスタＱ
Ｎ_L，ＱＮ_S のチャネル長Ｌを同じとした時、チャネル
幅をＷ２＝ｎ×Ｗ１とする。この様に、各センス線ＳＮ
と参照センス線ＲＳＮから見えるイコライズ回路のトラ
ンジスタサイズを異ならせることにより、各センス線Ｓ
Ｎと参照センス線ＲＳＮから見えるイコライズ回路の数
の相違によるスイッチングノイズの影響を低減すること
が可能になる。図２８に示すように、二つのトランジス
タＱＮ_L，ＱＮ_Sのゲートとセンス線ＳＮ及び参照センス
線ＲＳＮとの間の結合容量Ｃ２，Ｃ１は、ゲート面積の
差から、Ｃ２＝ｎ・Ｃ１である。一方、参照センス線Ｒ
ＳＮに対しては、ｎ個のイコライズ回路による容量Ｃ１
が接続されている。つまりゲートからセンス線ＳＮへの
容量結合は、一つの大きな容量Ｃ２を介して行われるの
に対して、参照センス線ＲＳＮにはｎ個の小さな容量Ｃ
１を介して行われる。

【００７３】従って、上述したゲート面積比のＭＯＳト
ランジスタを組み合わせたイコライズ回路を用いること
によって、イコライズ解除時にセンス線ＳＮと参照セン
ス線ＲＳＮに乗るスイッチングノイズを略同じ大きさに
することができる。言い換えれば、スイッチングノイズ
に拘わらず、センス線ＳＮと参照センス線ＲＳＮの間の
電位差が保持される。その結果、スイッチングノイズに
よりセンス線ＳＮと参照センス線ＲＳＮの間で電位差が
逆転し、データセンスが遅れるという事態は発生せず、
高速アクセスが可能になる。なお二つのＮＭＯＳトラン
ジスタＱＮ_S，ＱＮ_Lの接続ノードへのカップリングノイ
ズは、二つのＮＭＯＳトランジスタＱＮ_S，ＱＮ_Lが同時
にオフになるため、外部には伝達されない。

【００７４】図２９は、イコライズ回路群１３０の他の
構成例である。図２７の構成と異なり、イコライズ回路
Ｅ０１，Ｅ０２，…として、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタを並列接続した二つのＣＭＯＳトラ
ンスファゲートＴＧ_L，ＴＧ_Sを直列接続している。ＮＭ
ＯＳトランジスタ側とＰＭＯＳトランジスタ側のゲート
は、相補的なイコライズ信号ＥＱＬ，ＥＱＬＢにより制
御される。センス線ＳＮに接続されるＣＭＯＳトランス
ファゲートＴＧ_Lのゲート面積を参照センス線ＲＳＮ側
のＣＭＯＳトランスファゲートＴＧ_Sをのそれのｎ倍と
することは、トランジスタ単体を用いた場合と同様であ
る。

【００７５】この様に直列接続された二つのＣＭＯＳト
ランスファゲートＴＧ_L，ＴＧ_Sをイコライズ回路として
用いた場合、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタが同時にオン、オフ駆動されれば、原理上、スイッ
チングノイズは発生しない。一方のイコライズ信号ＥＱ
Ｌが“Ｈ”から“Ｌ”に変わるとき、他方のイコライズ
信号ＥＱＬＢは“Ｌ”から“Ｈ”に変化し、容量カップ
リングが相殺されるからである。しかし、イコライズ信
号ＥＱＬ，ＥＱＬＢは通常、基本タイミング信号から段
数の異なるゲートを通って発生されるため、両者のスイ
ッチングにタイミング差が生じるので、この様なＣＭＯ
Ｓトランスファゲートを用いた場合にも、ゲート面積の
異なる２個を直列接続することが有効になる。

【００７６】しかし、ＣＭＯＳトランスファゲートＴＧ
_L，ＴＧ_Sを用いた場合に、イコライズ信号ＥＱＬ，ＥＱ
ＬＢのタイミング差により別の問題が生じる。図３０に
示すように、イコライズ信号ＥＱＬの“Ｈ”から“Ｌ”
への遷移に対して、イコライズ信号ＥＱＬＢの“Ｈ”か
ら“Ｌ”への遷移が遅れると、ＣＭＯＳトランスファゲ
ートＴＧ_L，ＴＧ_Sでは、ＮＭＯＳトランジスタがオフに
なってもＰＭＯＳトランジスタがオフにならない期間が
発生する。

【００７７】そうすると、図３１に示すように、ＣＭＯ
ＳトランスファゲートＴＧ_L，ＴＧ_SのＮＭＯＳトランジ
スタのゲートからそれぞれ参照センス線ＲＳＮ及びセン
ス線ＳＮにスイッチングノイズａ，ｂが乗るときに、大
きい方のトランスファゲートＴＧ_Lのゲートから二つの
トランスファゲートの接続点にカップリングするｎ個分
のイコライズ回路からのノイズが、オフになっていない
トランスファゲートＴＧ_SのＰＭＯＳトランジスタを介
して参照センス線ＲＳＮにノイズｃとして転送される。

【００７８】小さい方のトランスファゲートＴＧ_Sのゲ
ートから二つのトランスファゲートの接続点にカップリ
ングするノイズも、オフになっていないトランスファゲ
ートＴＧ_LのＰＭＯＳトランジスタを介してセンス線Ｓ
Ｎに転送されるが、これはノイズｃに比べると無視でき
る大きさである。ゲート面積が小さいことと、各センス
線ＳＮに接続されるのは一つのイコライズ回路のみだか
らである。この結果、図３０に示すように、参照センス
線ＲＳＮに乗るスイッチングノイズＮ１１がセンス線Ｓ
Ｎに乗るスイッチングノイズＮ１２よりも大きいものと
なる。

【００７９】この様なイコライズ信号ＥＱＬ，ＥＱＬＢ
のタイミング差に起因するスイッチングノイズに対して
は、図３２に示すように、二つのＣＭＯＳトランスファ
ゲートＴＧ_L，ＴＧ_Sの間に抵抗Ｒ１を接続することが有
効である。これにより、図３１で説明した漏れノイズｃ
を小さくすることができる。

【００８０】更に、図３３に示すように、イコライズ回
路Ｅを構成する二つのトランスファゲートＴＧＬ，ＴＧ
Ｓとそれぞれセンス線ＳＮ，参照センス線ＲＳＮとの間
に抵抗Ｒ２，Ｒ３を挿入することも有効である。これに
より、図３１で説明したイコライズ信号のタイミング差
に起因する漏れノイズｃのみならず、それぞれのゲート
から直接参照センス線ＲＳＮ，センス線ＳＮのカップリ
ングするノイズａ，ｂをも緩和することができる。

【００８１】図３２及び図３３に示した抵抗Ｒ１，Ｒ
２，Ｒ３には、拡散層抵抗、多結晶シリコン膜抵抗、ゲ
ートに定電圧を与えたＭＯＳトランジスタ等を用い得
る。但し、これらの抵抗Ｒ１，Ｒ２，Ｒ３は、イコライ
ズ回路の機能を制限することになるので、余り大きな抵
抗値を用いることはできない。

【００８２】図３２或いは図３３に示したように抵抗を
用いてスイッチングノイズの緩和を行う方式は、ＣＭＯ
Ｓトランスファゲートを用いた場合に限らず、図２６で
説明したような片チャネルＭＯＳトランジスタを二つ直
列接続する方式の場合にも適用できる。例えば、二つの
ＭＯＳトランジスタが位置的に離れて配置されて、これ
が同じイコライズ信号により制御されてもタイミング差
が生じるというような場合には、抵抗によるノイズ緩和
を行うことが有効になる。

【００８３】前述したように、イコライズ回路をＣＭＯ
Ｓトランスファゲートにより構成した場合、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタが同時にオン，オフ
駆動されれば、もともとスイッチングノイズは問題にな
らない。この点を考慮した実施の形態を次に説明する。

【００８４】図３４は、センス線ＳＮと参照センス線Ｒ
ＳＮの間に、一つのＣＭＯＳトランスファゲートＴＧ１
を介在させてイコライズ回路Ｅを構成している。ＣＭＯ
ＳトランスファゲートＴＧ１のＮＭＯＳトランジスタ側
のゲートを駆動するイコライズ信号ＥＱＬと、ＰＭＯＳ
トランジスタ側のゲートを駆動するイコライズ信号ＥＱ
ＬＢを、基準タイミング信号ＥＱＬＳに基づいてタイミ
ング差のない状態で発生させるために、タイミングコン
トロール回路１４０が用いられている。

【００８５】タイミングコントロール回路１４０は、イ
コライズ信号ＥＱＬを発生するための二つのＣＭＯＳト
ランスファゲートＴＧ２，ＴＧ３の対と、イコライズ信
号ＥＱＬＢを発生するための二つのＣＭＯＳトランスフ
ァゲートＴＧ４，ＴＧ５の対を有する。一方の対のトラ
ンスファゲートＴＧ２，ＴＧ３の各一端はそれぞれ、電
源電位Ｖｃｃと接地電位Ｖｓｓに接続され、他端は端子
Ｎ１に共通接続されている。端子Ｎ１は、インバータバ
ッファＩＮＶ１を介して、イコライズ信号ＥＱＬを出力
する端子となる。他方の対のトランスファゲートＴＧ
４，ＴＧ５の各一端はそれぞれ、接地電位Ｖｓｓと電源
電位Ｖｃｃに接続され、他端は端子Ｎ１に共通接続され
ている。端子Ｎ２はインバータバッファＩＮＶ２を介し
て、イコライズ信号ＥＱＬＢの出力端子となる。

【００８６】トランスファゲートＴＧ２，ＴＧ４のＮＭ
ＯＳトランジスタと、トランスファゲートＴＧ３，ＴＧ
５のＰＭＯＳトランジスタのゲートは、基準タイミング
信号ＥＱＬＳをインバータＩＮＶ１１で反転した信号Ｅ
ＱＬＳＢにより駆動される。トランスファゲートＴＧ
２，ＴＧ４のＰＭＯＳトランジスタと、トランスファゲ
ートＴＧ３，ＴＧ５のＮＭＯＳトランジスタのゲート
は、信号ＥＱＬＳＢを更にインバータＩＮＶ１２で反転
した信号ＥＱＬＳＢＢにより駆動される。インバータＩ
ＮＶ１，ＩＮＶ２の出力がそれぞれ、トランスファゲー
トＴＧ１のＮＭＯＳトランジスタ，ＰＭＯＳトランジス
タのゲートを駆動するイコライズ信号ＥＱＬ，ＥＱＬＢ
となる。

【００８７】この様なタイミングコントロール回路１４
０を用いると、基準タイミング信号ＥＱＬＳから同じ論
理ゲート段数をもって、相補的に“Ｈ”，“Ｌ”となる
イコライズ信号ＥＱＬ，ＥＱＬＢを得ることができる。
その様子を図３５に示す。基準タイミング信号ＥＱＬＳ
が立ち上がると（時刻ｔ１）、僅かに遅れて信号ＥＱＬ
ＳＢが“Ｌ”になる（時刻ｔ２）。これにより、トラン
スファゲートＴＧ２，ＴＧ４がオンからオフになり、代
わってトランスファゲートＴＧ３，ＴＧ５が同時にオン
になる。

【００８８】このとき、トランスファゲートＴＧ３，Ｔ
Ｇ５では、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タのオンタイミングにずれがあるが、ＰＭＯＳトランジ
スタがオンすれば、Ｖｓｓ，Ｖｃｃがそれぞれインバー
タＩＮＶ１，ＩＮＶ２の入力端Ｎ１，Ｎ２に供給され、
同時にイコライズ信号ＥＱＬ＝“Ｈ”，ＥＱＬＢ＝
“Ｌ”になる（時刻ｔ３）。即ち、このタイミングコン
トロール回路１４０では、基準タイミング信号ＥＱＬＳ
の立ち上がりからイコライズ信号ＥＱＬの立ち上がりま
でと、イコライズ信号ＥＱＬＢの立ち下がりまでのゲー
ト段数に差がない。

【００８９】イコライズ信号ＥＱＬが“Ｈ”から“Ｌ”
に遷移する時も同様である。基準タイミング信号ＥＱＬ
Ｓが“Ｌ”になり（時刻ｔ４）、これに少し遅れて、ト
ランスファゲートＴＧ２，ＴＧ４が同時にオンになる
（時刻ｔ５）。これにより、Ｖｃｃ，Ｖｓｓがインバー
タＩＮＶ１，ＩＮＶ２の入力端に供給され、ＥＱＬ＝
“Ｈ”，ＥＱＬＢ＝“Ｌ”になる（時刻ｔ６）。このと
きも、タイミングずれはない。

【００９０】これにより、イコライズ回路Ｅのトランス
ファゲートＴＧ１にはタイミングのずれのないイコライ
ズ信号ＥＱＬ，ＥＱＬＢが与えられるから、センス線Ｓ
Ｎ及び参照センス線ＲＳＮにはスイッチングノイズが乗
ることはない。なお、トランスファゲートＴＧ２〜ＴＧ
５の駆動能力が十分大きい場合には、インバータＩＮＶ
１，ＩＮＶ２を省いて、端子Ｎ１，Ｎ２をそのままイコ
ライズ信号ＥＱＬ，ＥＱＬＢの出力端子としてもよい。

【００９１】図３６は更に、別のイコライズ回路群１３
０の構成を示している。このイコライズ回路１３０で
は、１本の参照センス線ＲＳＮとこれを共有する複数本
のセンス線ＳＮに接続されるイコライズ回路数を同数に
なるようにする。即ち図３６では、センス線ＳＮが４本
の場合を示しているが、参照センス線ＲＳと各センス線
ＳＮ１〜ＳＮ４の間にそれぞれイコライズ回路Ｅ０１〜
Ｅ０４を設ける他、センス線ＳＮ１と他の全てのセンス
線ＳＮ２〜ＳＮ４の間にもイコライズ回路Ｅ１２，Ｅ１
３，Ｅ１４を設け、センス線ＳＮ２とセンス線ＳＮ３，
ＳＮ４の間にもイコライズ回路Ｅ２３，Ｅ２４を設け、
センス線ＳＮ３とＳＮ４の間にもイコライズ回路Ｅ３４
を設けている。

【００９２】この様に、参照センス線ＲＳ及び各センス
線ＳＮのいずれにも、同数ずつ（具体的には４個ずつ）
のイコライズ回路を接続すれば、このイコライズ回路群
１３０を同時にオン，オフ制御した特、イコライズ解除
時に参照センス線ＲＳＮと各センス線ＳＮに乗るスイッ
チングノイズは同じになる。従って、このイコライズ回
路群１３０には従来より公知のイコライズ回路構成を用
いたとしても、スイッチングノイズによるセンス動作の
遅れは生じない。

【００９３】ここまでに説明したＭＯＳトランジスタ対
或いはＣＭＯＳトランスファゲート対によるイコライズ
回路は、一端がセンス線ＳＮに、他端が参照センス線Ｒ
ＳＮに接続されている。ところでイコライズ回路は、セ
ンス線ＳＮと参照センス線ＲＳＮを同電位に設定するこ
とにより、同時にセンス線ＳＮに接続されるデータ線Ｄ
Ｌと参照センス線ＲＳＮに接続される参照データ線ＲＤ
Ｌの間をも同電位に設定するものである。この観点か
ら、イコライズ回路を各データ線ＤＬと参照データ線Ｒ
ＤＬの間に接続するように、配置位置を変更することが
できる。

【００９４】［参照電圧発生回路］図１３，図１４，図
２２−２５のセンスアンプ回路では、基本的な参照電圧
発生回路１２０の構成を示しているが、この参照電圧発
生回路１２０について、具体的に種々の実施態様が考え
られる。以下にその例を説明する。

【００９５】図４０においては、参照センス線ＲＳＮに
接続される参照電圧発生回路１２０は、参照セルＲＭＣ
の基準電流を電流源ＮＭＯＳトランジスタＱＮ１１に転
送して、参照電圧を発生させる。電流源ＮＭＯＳトラン
ジスタＱＮ１１は、メモリセルＭＣ側と同様に分離回路
を構成するＮＭＯＳトランジスタＱＮ２を介して参照セ
ンス線ＲＳＮに接続され、参照センス線ＲＳＮにはダイ
オード接続された電流源負荷ＰＭＯＳトランジスタＱＰ
２が接続されている。

【００９６】参照セルＲＭＣは、メモリセルＭＣと同一
プロセスで同じ構造を持って形成されたものとする。但
し、参照セルＲＭＣは、メモリセルＭＣのセルアレイ領
域とは別の領域に形成される。また参照セルＲＭＣは、
詳細は示さないが、書き込み／消去機能を備える。これ
により、製造工程で参照セルＲＭＣのしきい値が変動し
た場合にも、出荷テストの結果に基づいてしきい値調整
が可能になる。

【００９７】参照セルＲＭＣのドレインは、センスアン
プ１００側と同様に分離回路を構成するＮＭＯＳトラン
ジスタＱＮ４を介して、オペアンプＯＰ２の一方の入力
ノードＮ２（反転入力端子）に接続され、このノードＮ
２にはダイオード接続の電流源負荷ＰＭＯＳトランジス
タＱＰ４が接続されている。この参照セルＲＭＣを含む
電流経路が参照セルユニット１２１を構成している。

【００９８】この参照セルユニット１２１に対して、参
照ＮＭＯＳトランジスタＱＮ１０を含んで、参照セルユ
ニット１２１での電流Ｉ０を反映した電流Ｉ１を流す電
流経路である参照トランジスタユニット１２２が構成さ
れている。参照トランジスタＱＮ１０のゲートと電流源
ＮＭＯＳトランジスタＱＮ１１のゲートは共通ノードＮ
３に接続され、ドレインは、分離回路であるＮＭＯＳト
ランジスタＱＮ３を介して、オペアンプＯＰ２の他の入
力ノードＮ１（非反転入力端子）に接続されている。ノ
ードＮ１には、ダイオード接続の電流源負荷ＰＭＯＳト
ランジスタＱＰ４が接続されている。そして、オペアン
プＯＰ２の出力端子は、ノードＮ３に接続され、オペア
ンプＯＰ２の出力により参照トランジスタＱＮ１０のゲ
ートが帰還制御される。

【００９９】なお、参照セルユニット１２１及び参照ト
ランジスタユニット１２２における分離回路を構成する
ＮＭＯＳトランジスタＱＮ３，ＱＮ４は、センスアンプ
１００側の分離回路を構成するＮＭＯＳトランジスタＱ
Ｎ１，ＱＮ２と同じサイズで、同じゲートバイアスＶｂ
が与えられるものとする。

【０１００】この参照電圧発生回路１２０のオペアンプ
ＯＰ２では、ノードＮ１の電位がノードＮ２より高くな
ろうとすると、出力が高レベル側に遷移する。これによ
り、参照トランジスタＱＮ１０の電流を増加させる方
向、従ってノードＮ１の電位を下げる方向の負帰還制御
が行われ、二つのノードＮ１，Ｎ２は実質同電位に保た
れる。従って、参照セルユニット１２１と参照トランジ
スタユニット１２２における、例えば電流源負荷ＰＭＯ
ＳトランジスタＱＰ３，ＱＰ４のサイズ比を設定するこ
とにより、カレントミラー回路と同様に、参照トランジ
スタユニット１２２を流れる電流Ｉ１を、参照セルユニ
ット１２１の電流Ｉ０に対して所定比率の大きさにする
ことができる。また、参照トランジスタＱＮ１０と、参
照センス線ＲＳＮにつながる電流源トランジスタＱＮ１
１とが実質的にカレントミラーを構成するから、これら
のサイズ比により、電流源トランジスタＱＮ１１に流れ
る電流Ｉ２は、参照トランジスタユニット１２２に流れ
る電流Ｉ１に対して所定比率を持つ。

【０１０１】具体的には、参照セルＲＭＣの電流Ｉ０
を、オンセルの電流Ｉｃｅｌｌと等しくなるように設定
して、参照センス線ＲＳＮにつながる電流源ＮＭＯＳト
ランジスタＱＮ１１に流れる電流Ｉ２を、Ｉ２＝Ｉ０／
２に設定する。そのためには、次のようにすればよい。
まず参照セルユニット１２１の電流源負荷ＰＭＯＳトラ
ンジスタＱＰ４のチャネル幅Ｗ／チャネル長Ｌの比（以
下、Ｗ／Ｌ比という）に対して、参照トランジスタユニ
ット１２２の電流源負荷ＰＭＯＳトランジスタＱＰ３の
それを１／２に設定する。これにより、Ｉ１＝Ｉ０／２
となる。一方、参照トランジスタＱＮ１０と電流源トラ
ンジスタＱＮ１１のＷ／Ｌ比は同じにする。これによ
り、センスアンプ１００の参照センス線ＲＳＮにつなが
る電流源トランジスタＱＮ１１の電流は、Ｉ２＝Ｉ１＝
Ｉ０／２＝Ｉｃｅｌｌ／２となる。

【０１０２】或いは、参照セルユニット１２１と参照ト
ランジスタユニット１２２の負荷ＰＭＯＳトランジスタ
ＱＰ４，ＱＰ３のＷ／Ｌ比を同じにする。このとき、Ｉ
１＝Ｉ０である。そして、参照トランジスタＱＮ１０の
Ｗ／Ｌに対して、電流源トランジスタＱＮ１１のＷ／Ｌ
比を１／２にする。そうすると、センスアンプ１００の
参照センス線ＲＳＮにつながる電流源トランジスタＱＮ
１１の電流は、Ｉ２＝Ｉ１／２＝Ｉ０／２＝Ｉｃｅｌｌ
／２となる。或いはまた、参照セルユニット１２１と参
照トランジスタユニット１２２内の分離回路であるＮＭ
ＯＳトランジスタＱＮ４，ＱＮ３のサイズ比を調整する
ことによっても、同様に、電流源トランジスタＱＮ１１
に流す電流Ｉ２をＩｃｅｌｌ／２に設定することが可能
である。

【０１０３】以上のように図４０の参照電圧発生回路１
２０は、オペアンプＯＰ２の出力により参照トランジス
タＱＮ１０のゲートを制御し、ノードＮ１，Ｎ２を同電
位に保つという負帰還制御によって、参照トランジスタ
ＱＮ１０の一定電流を保証している。従来のカレントミ
ラー回路を用いた参照電圧発生回路の方式では前述のよ
うに、電源依存性をなくすためには参照トランジスタユ
ニット内の参照トランジスタを５極管動作させる必要が
あり、これがより小さいＶｃｃｍｉｎを得る上で制約に
なっていた。これに対して図４０の場合には、参照トラ
ンジスタＱＮ１０は、オペアンプＯＰ２により一定電流
を保つように制御されるから、これを５極管動作させな
ければならないという制約はなくなる。この結果、従来
より低いＶｃｃｍｉｎまでの動作が可能になる。言い換
えれば、低電源電圧化に伴ってセンスアンプ１００側
を、分離回路を除いた直接センス方式とする場合に、参
照電圧発生回路により低電源電圧化が制限されることは
なくなる。

【０１０４】図４１は、図４０の参照電圧発生回路１２
０に対して、発振防止手段を付加した参照電圧発生回路
１２０ｂの構成を示している。オペアンプＯＰ２の出力
端子と入力ノードＮ２の間には、正帰還動作を防止する
ための安定化容量Ｃ２を接続している。また、参照トラ
ンジスタＱＮ１０と電流源トランジスタＱＮ１１の共通
ゲートノードＮ３は、参照線ＲＳＮの急激な充放電等に
よりノイズが乗り易い。そこでノードＮ３にも容量Ｃ１
を接続することにより、ノイズの影響を低減することが
できる。更に、電流源負荷であるＰＭＯＳトランジスタ
ＱＰ３，ＱＰ４と電源端子の間には、フィルタ１２３，
１２４を挿入することで、電源ノイズの影響を低減する
ことができる。

【０１０５】図４２は、センスアンプ１００をビット線
直接センス方式とした場合のセンスアンプ１００と参照
電圧発生回路１２０ｂの構成例である。図４０の回路と
対応する部分には同じ符号を付して詳細な説明は省く。
センスアンプ１００は、分離回路がなく、センス線ＳＮ
はデータ線ＤＬを介してビット線ＢＬに直接接続され、
参照センス線ＲＳＮは参照データ線ＲＤＬに直接接続さ
れる。但し、センス線ＳＮ及び参照センス線ＲＳＮの電
位上昇を抑えるために、これらに接続される電流源負荷
をＮＭＯＳトランジスタＱＮ２１，ＱＮ２２として、そ
のゲートを所定のバイアスＶｇで駆動している。即ち、
センス線ＳＮ及び参照センス線ＲＳＮの電位上昇は、Ｎ
ＭＯＳトランジスタＱＮ２１，ＱＮ２２のしきい値をＶ
ｔｎとして、Ｖｇ−Ｖｔｎに抑えられ、これらのＮＭＯ
ＳトランジスタＱＮ２１，ＱＮ２２がビット線電位を抑
えるクランプ機能を持つことになる。

【０１０６】センスアンプ１００をビット線直接センス
方式としたことに対応して、参照電圧発生回路１２０ｂ
も同様に、分離回路を除いて、オペアンプＯＰ２の入力
ノードＮ１，Ｎ２はそれぞれ、参照ＮＭＯＳトランジス
タＱＮ１０，参照セルＲＭＣのドレインに直結させてい
る。また、これらのノードＮ１，Ｎ２に形成される参照
トランジスタユニット１２１，参照セルユニット１２２
の電流源負荷も、センスアンプ３１と同様に、ゲートに
バイアス電圧Ｖｇが与えられたＮＭＯＳトランジスタＱ
Ｎ２３，ＱＮ２４により構成している。オペアンプＯＰ
２の出力により、参照ＮＭＯＳトランジスタＱＮ１０の
ゲートが帰還制御されて、ノードＮ１，Ｎ２を同電位に
保つように制御されることは、図４０と同様である。

【０１０７】図４２の回路の場合も、参照セルＲＭＣを
メモリセルＭＣと同一プロセスで同一構造を持つように
形成し、且つオンセルと同じ電流Ｉｃｅｌｌが流れるよ
うにして、参照電圧発生回路１２０ｂ内の素子サイズの
設計によって、電流源トランジスタＱＮ１１に流れる電
流Ｉ２をオンセルの電流Ｉｃｅｌｌの１／２に設定する
ことができる。例えば、電流源ＮＭＯＳトランジスタＱ
Ｎ２３のＷ／Ｌ比を、電流源ＮＭＯＳトランジスタＱＮ
２４のそれの１／２とする。これにより、参照トランジ
スタユニット１２２の電流Ｉ１を、参照セルユニット１
２１の電流Ｉ０の１／２とすることができる。このと
き、参照トランジスタＱＮ１０と電流源トランジスタＱ
Ｎ１１のサイズを同じとれば、電流源ＮＭＯＳトランジ
スタＱＮ１１に流れる電流Ｉ２は、Ｉ２＝Ｉ１＝Ｉ０／
２＝Ｉｃｅｌｌ／２となる。

【０１０８】或いは、電流源ＮＭＯＳトランジスタＱＮ
２３のＷ／Ｌ比を、電流源ＮＭＯＳトランジスタＱＮ２
４のそれと同じにし、電流源ＮＭＯＳトランジスタＱＮ
１１のＷ／Ｌを参照ＮＭＯＳトランジスタＱＮ１０の１
／２にする。これにより、電流源ＮＭＯＳトランジスタ
ＱＮ１１に流れる電流Ｉ２は、Ｉ２＝Ｉ１／２＝Ｉ０／
２＝Ｉｃｅｌｌ／２となる。

【０１０９】このようにビット線直接センス方式を用い
ることにより、センスアンプ１００のＶｃｃｍｉｎは、
小さいものとなる。しかも参照電圧発生回路１２０ｂを
センスアンプ１００と同型として、参照ＮＭＯＳトラン
ジスタＱＮ１０のゲートを制御アンプで帰還制御するこ
とにより、参照電圧発生回路１２０ｂも、センスアンプ
１００と同様に小さいＶｃｃｍｉｎまで動作可能にな
る。また、電流源負荷であるＮＭＯＳトランジスタＱＮ
２１，ＱＮ２２，ＱＮ２３，ＱＮ２４は、上述のよう
に、ビット線電位の上昇を抑えるクランプ機能をも有す
るが、低電源電圧化した場合には、参照トランジスタＱ
Ｎ１０，電流源トランジスタＱＮ１１と比べて低しきい
値のトランジスタ、例えばしきい値電圧が０Ｖのトラン
ジスタを用いることにより、より低電源電圧までの動作
が可能になる。この場合、低しきい値電圧のトランジス
タは、他のＮＭＯＳトランジスタにチャネルイオン注入
を行う工程でマスクを用いてイオン注入を行わないよう
にすることで、形成することができる。

【０１１０】図４３は、図４２の参照電圧発生回路１２
０ｂに対して、発振防止手段を付加した参照電圧発生回
路１２０ｃの構成を示している。参照トランジスタＱＮ
１０と電流源トランジスタＱＮ１１の共通ゲートノード
Ｎ３には、安定化容量Ｃ１を接続している。また、電流
源負荷であるＮＭＯＳトランジスタＱＮ２３，ＱＮ２４
と電源端子の間には、フィルタ１２３，１２４を挿入し
ている。これにより、ノイズの影響を低減した安定動作
が可能になる。

【０１１１】図４４は、更に他のセンスアンプ１００と
参照電圧発生回路１２０ｄの構成を示している。センス
アンプ１００の構成は、図４０と同じである。参照電圧
発生回路１２０ｄは、基本的に従来方式と同じ構成を用
いている。即ち、参照セルユニット１２１と参照トラン
ジスタユニット１２２の電流源負荷ＰＭＯＳトランジス
タＱＰ３，ＱＰ４は、カレントミラーを構成している。
但し、電流源負荷ＰＭＯＳトランジスタＱＰ３，ＱＰ４
のソースに与える電源は、Ｖｃｃではなく、内部昇圧電
源１２５によりＶｃｃより昇圧された内部昇圧電圧Ｖｐ
としている。

【０１１２】内部昇圧電源が与えられる電流源負荷ＰＭ
ＯＳトランジスタＱＰ３，ＱＰ３４は、Ｖｃｃ系のトラ
ンジスタとは、ウェル構成、接合構成、ゲート酸化膜厚
等の異なる、高耐圧用トランジスタを用いることが好ま
しい。この様に、参照電圧発生回路１２０ｄに内部昇圧
電源を用いれば、参照ＮＭＯＳトランジスタＱＮ１０が
５極管動作しなければならないことが、センスアンプに
比べて参照電圧発生回路のＶｃｃｍｉｎを小さくできな
い理由とはならない。従って、Ｖｃｃｍｉｎが参照電圧
発生回路により決まることはなくなり、低いＶｃｃｍｉ
ｎまで動作可能になる。

【０１１３】図４５は、図４４の参照電圧発生回路１２
０ｄを変形した参照電圧発生回路１２０ｅを示してい
る。ここでは、電流源負荷として、ゲートに所定バイア
スＶＧが与えられたＮＭＯＳトランジスタＱＮ３１，Ｑ
Ｎ３２を用いている。これらのＮＭＯＳトランジスタＱ
Ｎ３１，ＱＮ３２も、昇圧電源電圧Ｖｐが与えられるの
で、高電圧系のトランジスタである。ゲートバイアスＶ
Ｇを選ぶことにより、ノードＮ１，Ｎ２の電圧は、ＶＧ
−Ｖｔｈ（Ｖｔｈは、ＮＭＯＳトランジスタＱＮ３１，
ＱＮ３２のしきい値電圧）となり、分離回路トランジス
タＱＮ３，ＱＮ４以下に高電圧がかかるのを防止するこ
とができる。

【０１１４】図４６は同様に、図４４の参照電圧発生回
路１２０ｄを変形して、分離回路以下に高電圧がかかる
のを防止するようにした参照電圧発生回路１２０ｆであ
る。電流源負荷ＰＭＯＳトランジスタＱＰ３，ＱＰ４と
分離回路トランジスタＱＮ３，ＱＮ４の間に更に、クラ
ンプ用ＮＭＯＳトランジスタＱＮ４１，ＱＮ４２を挿入
している。これらのクランプ用ＮＭＯＳトランジスタＱ
Ｎ４１，ＱＮ４２のゲートに所定バイアスＶｃを与える
ことにより、分離回路以下への高電圧の転送が防止され
る。

【０１１５】電流源ＮＭＯＳトランジスタＱＮ１１のゲ
ートノードＮ３は比較的大きな容量を持つ。このため、
セットアップ時に大きな電流が流れるため、図４４のよ
うに内部昇圧電源１２５を用いた場合は、内部昇圧電源
１２５の電流駆動能力がそれほど大きくできないため、
内部昇圧電源Ｖｐの低下が問題になる可能性がある。図
４７は、この点を考慮して、図４４における参照電圧発
生回路１２０ｄを変形した参照電荷圧発生回路１２０ｇ
を示している。ノードＮ２と参照トランジスタＱＮ１０
のゲートと、電流源トランジスタＱＮ１１のゲートとの
間に電圧フォロア型のバッファ１２６を挿入している。
このバッファ１２６は、電源Ｖｃｃにより駆動されるも
のとする。この様にすれば、内部昇圧電源Ｖｐの低下は
抑えられる。

【０１１６】［読み出しパルス発生回路］図１０に示し
た読み出し回路１２内の読み出しパルス発生回路１５０
は、基本的に図４８に示すように、ＡＴＤパルスを遅延
する遅延回路１５１ａ〜１５１ｃと、これらの遅延回路
の出力とＡＴＤパルスの論理をとって遅延回路の遅延時
間で決まるパルス幅の信号ＥＱＬ，ＰＲＥ，ＬＡＴＣＨ
を得るための論理ゲート１５２ａ〜１５２ｃを備えて構
成される。遅延回路１５１ａ〜１５１ｃはインバータチ
ェーンにより構成することができる。

【０１１７】しかし、読み出しパルス発生回路１５０か
ら発生されるパルス信号のそれぞれの役目を考えると、
遅延回路１５１ａ〜１５１ｃは、作り分けることが好ま
しい。この点を以下に具体的に説明する。プリチャージ
信号ＰＲＥ及びイコライズ信号ＥＱＬにより駆動される
プリチャージトランジスタ及びイコライズトランジスタ
は、電源電圧Ｖｃｃが高い（高Ｖｃｃ）程、能力が高
い。従ってプリチャージ信号ＰＲＥやイコライズ信号Ｅ
ＱＬは、図５０に示すように、高Ｖｃｃになる程、パル
ス幅が短くなるようにすればよい。

【０１１８】一方、ラッチ信号ＬＡＴＣＨについては、
プリチャージやイコライズ動作後、セルデータを判定す
る時間を決定するので、その信号パルス幅は、データ線
のレベル遷移やセンスアンプのオペアンプ等の遷移時間
に依存する。高Ｖｃｃであると、オペアンプに入力すべ
き電位差はＶｃｃによらず一定でよいにも拘わらず、高
Ｖｃｃであるために、オペアンプやその出力を受けるイ
ンバータの回路しきい値が変化してしまい、長いセンス
時間を必要とする結果になる。従って、ラッチ信号ＬＡ
ＴＣＨについては、図５０に示すように、高Ｖｃｃにな
る程パルス幅が長くなるようにすることが好ましい。

【０１１９】以上の点を考慮して、プリチャージ信号Ｐ
ＲＥ及びイコライズ信号ＥＱＬ用の遅延回路１５１ａ，
１５１ｂは、図４９（ａ）に示すように、通常のインバ
ータＩＮＶ１１，ＩＮＶ１２，…を用いたインバータチ
ェーンにより構成する。これに対して、ラッチ信号ＬＡ
ＴＣＨ用の遅延回路１５１ｃは、図４９（ｂ）に示すよ
うに、定電流駆動されるインバータチェーン１５４を用
いる。即ち、各段インバータＩＮＶ２１，ＩＮＶ２２，
…の電源側及び接地側にそれぞれ、定電流源となるＰＭ
ＯＳトランジスタＱＰ１０１，ＱＮ１０１を挿入し、こ
れらを基準電流源回路１５３により制御する。

【０１２０】具体的に、基準電流源回路１５３は、ＰＭ
ＯＳトランジスタＱＰ１０３，ＱＰ１０４によるカレン
トミラー回路と、ＰＭＯＳトランジスタＱＰ１０３のド
レインに接続された抵抗Ｒ及び、ＰＭＯＳトランジスタ
ＱＰ１０４のドレインに接続された、ダイオード接続さ
れたＮＭＯＳトランジスタＱＮ１０２により構成され
る。インバータチェーン１５４のＰＭＯＳトランジスタ
ＱＰ１０１は、基準電流源回路１５３の電源側ＰＭＯＳ
トランジスタＱＰ１０３とカレントミラー回路を構成す
る。同様に、接地側ＮＭＯＳトランジスタＱＮ１０１
は、基準電流源回路１５３のＮＭＯＳトランジスタＱＮ
１０２とカレントミラー回路を構成する。

【０１２１】これにより、各インバータＩＮＶ２１，Ｉ
ＮＶ２２，…のＰＭＯＳトランジスタＱＰ１０１には、
電源電圧ＶｃｃによらずＰＭＯＳトランジスタＱＰ１０
３により決まる電流Ｉｐｃｈが流れ、ＮＭＯＳトランジ
スタＱＮ１０１には、電源電圧によらずＮＭＯＳトラン
ジスタＱＮ１０２により決まる電流Ｉｎｃｈが流れる。
このとき、遅延回路１５１ｃの遅延時間は、インバータ
の入力容量Ｃと、電源電圧Ｖｃｃ及び電流Ｉとして、Ｃ
・Ｖｃｃ／Ｉに比例するから、図５０に示すように、高
Ｖｃｃになる程パルス幅が長いラッチ信号ＬＡＴＣＨを
得ることができる。

【０１２２】［データバッファ］図１のデータバッファ
９における出力回路は、チップ外部端子につながる大き
な負荷容量を駆動するため、大電流を流す必要がある。
このために、データ出力時には大きな電流変化ｄｉ／ｄ
ｔに伴うノイズが発生し、これがチップ内部に影響を及
ぼすおそれがある。

【０１２３】図５１は、ノイズ低減に有効な出力回路１
６０の構成例を示している。このデータ出力回路１６０
は、出力バッファ１６２と、その前段に挿入されて読み
出し回路１２から転送される出力データを受けてその遷
移を制御する前段制御回路１６１とを有する。ノイズ低
減のために有効な手段の一つは、図５１に示したよう
に、出力バッファ１６２にチップ内部電源Ｖｃｃ，Ｖｓ
ｓとは独立の端子による電源Ｖｃｃ０，Ｖｓｓ０を与え
ることである。これにより、出力バッファ１６２におい
て急峻な電流変化よる電源電圧変動があったとしても、
チップ内部の電源線の電圧変動を抑えることができる。

【０１２４】データ出力時のｄｉ／ｄｔノイズを低減す
るもう一つの手段が、前段制御回路１６１である。前段
制御回路１６１では、出力バッファ１６２のトランジス
タＱＰ１５３，ＱＮ１５３がオンするときのゲート電圧
変化を緩和して、出力バッファ１６２での貫通電流を抑
制する。

【０１２５】図５２は、前段制御回路１６１の具体例を
示している。センス出力ＳＡｏｕｔにより出力バッファ
１６２のＰＭＯＳトランジスタＱＰ１５３，ＮＭＯＳト
ランジスタＱＮ１５３を駆動するために別々のドライバ
１６４，１６５が用意される。ドライバ１６４、ＰＭＯ
ＳトランジスタＱＰ１５１とＮＭＯＳトランジスタＱＮ
１５１により構成されるインバータであるが、両者の間
に抵抗Ｒ１１が挿入されている。ドライバ１６４は、抵
抗Ｒ１１とＰＭＯＳトランジスタＱＰ１５１の接続ノー
ドを出力ノードとし、これが出力バッファ１６２のＰＭ
ＯＳトランジスタＱＰ１５３のゲートに接続される。ド
ライバ１６５は同様に、ＰＭＯＳトランジスタＱＰ１５
２とＮＭＯＳトランジスタＱＮ１５２により構成され、
両者の間に抵抗Ｒ１２が挿入されている。ドライバ１６
５は、抵抗Ｒ１２とＮＭＯＳトランジスタＱＮ１５２の
接続ノードを出力ノードとし、これが出力バッファ１６
２のＮＭＯＳトランジスタＱＮ１５３のゲートに接続さ
れる。

【０１２６】この様なドライバ１６４，１６５を用いる
ことにより、出力バッファ１６２のＰＭＯＳトランジス
タＱＰ１５３、ＮＭＯＳトランジスタＱＮ１５３がオン
するときに、それらのゲート電圧変化が緩和される。即
ち、ドライバ１６４のＮＭＯＳトランジスタＱＮ１５１
がオンして、出力バッファ１６２のＰＭＯＳトランジス
タＱＰ１５３がオンになるときには、抵抗Ｒ１１によっ
て、ＰＭＯＳトランジスタＱＰ１５３のゲートの放電速
度が抑えられる。またドライバ１６５のＰＭＯＳトラン
ジスタＱＰ１５２がオンして、出力バッファ１６２のＮ
ＭＯＳトランジスタＱＮ１５３がオンになるときに、抵
抗Ｒ１２によって、ＮＭＯＳトランジスタＱＮ１５３の
ゲートの充電速度が抑えられる。以上により、出力バッ
ファ１６２での貫通電流が抑えられ、ｄｉ／ｄｔノイズ
が低減される。

【０１２７】図５３は、前段制御回路１６１のもう一の
例である。図５２の前段制御回路１６１と同様の機能を
実現するものであるが、図５２のドライバ１６４，１６
５における抵抗Ｒ１１，Ｒ１２に相当する素子として、
ＮＭＯＳトランジスタＱＮ１６２，ＰＭＯＳトランジス
タＱＰ１６３が挿入されている。これらのＮＭＯＳトラ
ンジスタＱＮ１６２，ＰＭＯＳトランジスタＱＰ１６３
は、ドライバ１６４，１６５の出力がそれぞれ“Ｌ”，
“Ｈ”レベルに変化するときの電流が定電流になるよう
に駆動されるものであり、そのために基準電流源回路１
６７が設けられている。

【０１２８】基準電流源回路１６７は、ＰＭＯＳトラン
ジスタＱＰ１６１，ＱＰ１６２によるカレントミラー回
路と、ＰＭＯＳトランジスタＱＰ１６１のドレインに接
続された抵抗Ｒ２１及び、ＰＭＯＳトランジスタＱＰ１
６２のドレインに接続された、ダイオード接続されたＮ
ＭＯＳトランジスタＱＮ１６１により構成される。ドラ
イバ１６５のＰＭＯＳトランジスタＱＰ１６３は、基準
電流源回路１６７のＰＭＯＳトランジスタＱＰ１６１と
カレントミラーを構成し、ドライバ１６４のＮＭＯＳト
ランジスタＱＮ１６２は基準電流源回路１６７のＮＭＯ
ＳトランジスタＱＮ１６１とカレントミラーを構成する
ように接続される。

【０１２９】これにより、図５２の前段制御回路におけ
ると同様に、出力バッファ１６２のＰＭＯＳトランジス
タＱＰ１５３、ＮＭＯＳトランジスタＱＮ１５３がオン
するときに、それらのゲート電圧変化速度が緩和され、
出力バッファ１６２での貫通電流が抑えられて、ｄｉ／
ｄｔノイズが低減される。

【０１３０】図５２或いは図５３における抵抗Ｒ１１，
Ｒ１２，Ｒ２１は、選択信号により可変できるように構
成することが好ましい。例えば、図５４に示すように、
複数個の抵抗を用意しておき、これをスイッチＳＷによ
り選択可能としておく。この様にすれば、チップが搭載
されるシステムに応じて許容されるノイズ量に対応し
て、高速化を多少犠牲にしてノイズ低減を重視したフラ
ッシュメモリとするか、高速化を重視したフラッシュメ
モリとするかを選択することができる。具体的に図５４
の抵抗選択を行う選択信号は、先に図５で説明したモー
ド切り換え回路１３と同様のプログラム可能な不揮発性
メモリセルにより発生させるようにすれば、チップ出荷
時に最適条件に設定することができる。

【０１３１】［充電転送ゲート］前述のようにセンスア
ンプ回路は、データ線ＤＬと参照データ線ＲＤＬの間を
イコライズした後、データセンスを行う。この場合、選
択されるセルブロックの位置に応じて、カラムゲートの
オンオフのタイミングが異なり、イコライズ終了後、非
選択セルブロックのカラムゲートがオフになるまでの時
間にばらつきが生じる。そして、カラムゲートがオフに
なるまでは、データ線ＤＬには大きな負荷容量が接続さ
れるために、データ線ＤＬが振動する場合がある。

【０１３２】高速読み出しのために、センスアンプによ
るデータ線ＤＬの充電の途中でデータ判定をしなければ
ならない場合は、上述したデータ線の振動はデータ判定
を困難にする。そしてデータ判定を確実にするために、
セルデータに応じてデータ線電位が確定するまで待たな
ければならないとすると、データ読み出しの遅延をもた
らすことになる。

【０１３３】これに対して、図５５に示すように、デー
タ線ＤＬと各セルブロックの間に、充電転送ゲート１７
０を配置することは有効である。この充電転送ゲート１
７０はセルブロックの選択が終了するまでは、データ線
ＤＬに大きな容量が接続されないように、オフに保つ。
即ち、充電転送ゲート１７０は、複数段設けられるカラ
ムゲート１０６，１０７に追加された、最もデータ線Ｄ
Ｌに近いカラムゲートの機能を持つものとして、カラム
ゲート１０６，１０７の開放のタイミングを見て、制御
信号ＳＷＥＮによりオンさせるようにする。従って制御
信号ＳＷＥＮは、アドレスに応じてタイミングが調整さ
れるものとする。この様な充電転送ゲート１７０を用い
て、センスアンプによるデータ線充電のタイミングをコ
ントロールすることにより、データセンス時のデータ線
ＤＬの無用な電位振動を抑えることができ、結果的に高
速読み出しが可能になる。

【０１３４】［リダンダンシー］フラッシュメモリにお
いて、メモリセルアレイの不良セル救済のためのリダン
ダンシーシステムを搭載することが通常行われる。この
リダンダンシーシステム搭載のチップでは、アドレス選
択のタイミング調整が必要になる場合がある。このこと
を具体的に図５６を用いて説明する。図５６では、メモ
リセルアレイ１が、それぞれ複数セルブロックからなる
二つのバンクＢＡＮＫ０，ＢＡＮＫ１の他、セルブロッ
ク単位で不良置換を行うためのリダンダンシーセルブロ
ック２０５を有する例を示している。不良置換を行うた
めには、リダンダンシーブロック判定回路２０１が用い
られる。

【０１３５】判定回路２０１は、不良アドレス記憶回路
であるヒューズ回路２０２を備える。ヒューズ回路２０
２には、ウェハテストの結果により不良アドレスがプロ
グラムされる。外部から入力されたアドレスは、ヒュー
ズ回路２０２にプログラムされたヒューズデータ（即ち
不良アドレス）と比較器２０３によって比較される。比
較器２０３によって一致が検出されると、ブロック置換
信号ＢＬＫＲ／Ｄが出力される。このブロック置換信号
ＢＬＫＲ／Ｄによって、不良のあるセルブロックに代わ
ってリダンダンシーブロック２０５を活性にする置換制
御が行われる。

【０１３６】しかし、リダンダンシーブロック判定回路
２０１での判定は、通常のアドレス選択より遅れる場合
が多い。図５７は、アドレス信号ＡＤＤの入力を受け
て、バンクアドレスデコーダ８によってバンク選択アド
レスＢＮＫＡＤＤが出力され、これに大きく遅れてブロ
ック置換信号ＢＬＫＲ／Ｄが出力される様子を示してい
る。この様な状況では、ブロック置換信号ＢＬＫＲ／Ｄ
の遅れの結果として、本来選択されるべきでない不良セ
ルを含むセルブロックが選択されてしまい、アクセス不
良となり、或いは大きな短絡電流が流れるといった不都
合が生じる。

【０１３７】この様な事態を防止するための有効な一つ
の手段は、図５６に示すように、バンクアドレス選択の
アドレス信号経路に、遅延回路２０４を挿入することで
ある。これにより、図５７に破線で示したように、バン
ク選択アドレスＢＮＫＡＤＤの出力タイミングをτだけ
遅らせて、ブロック置換信号ＢＬＫＲ／Ｄの出力タイミ
ングと合わせる。このようなタイミング制御を行うこと
により、確実な不良ブロック置換制御が可能になる。遅
延回路２０４は、バンクアドレスデコーダ８の出力側に
配置してもよい。

【０１３８】上述した不都合を回避するもう一つの手段
は、図５８に示すように、バンクアドレスデコーダ８
と、リダンダンシブロック判定回路２０３の比較器２０
３とを、タイミング信号ＢＮＫＳＥＬにより同期させて
動作させることである。このようなタイミング制御によ
りっても同様に、確実な不良ブロック置換制御が可能に
なる。

【０１３９】［他の遅延回路］図４９には、読み出しパ
ルス発生のための遅延回路構成例を示したが、電源依存
性の小さい他の遅延回路例を、図５９に示す。この遅延
回路は例えば、データラッチからパワーダウンまでの時
間を決めるタイミング回路に適用して有効である。抵抗
Ｒとダイオード接続されたＮＭＯＳトランジスタＱＮ２
０２により一つの電流経路が形成されている。入力信号
ｉｎにより駆動されるＰＭＯＳトランジスタＱｐ２０１
とＮＭＯＳトランジスタＱＮ２０１が直列接続されても
う一つの電流経路が形成されている。ＮＭＯＳトランジ
スタＱＮ２０１，ＱＮ２０２はゲートノードＡが共通接
続されてカレントミラーを構成している。ＰＭＯＳトラ
ンジスタＱＰ２０１とＮＭＯＳトランジスタＱＮ２０１
の接続ノードＢは、一方の入力端子に基準電圧ＶＲＥＦ
が与えられている。接続ノードＢには、キャパシタＣが
接続されている。

【０１４０】図６０は、この遅延回路の動作波形を示し
ている。入力信号ｉｎが立ち上がると、ＰＭＯＳトラン
ジスタＱＰ２０１がオフになって、それまでキャパシタ
Ｃに蓄積されていた電荷がＮＭＯＳトランジスタＱＮ２
０１を介して放電されて、接続ノードＢの電圧が低下す
る。接続ノードＢの電圧が基準電圧ＶＲＥＦまで低下す
ると、出力ｏｕｔが“Ｈ”になる。

【０１４１】このとき、入力信号ｉｎの立ち上がりか
ら、出力信号ｏｕｔの立ち上がりまでの遅延時間ｔは、
次のようになる。抵抗Ｒに流れる電流は、ＮＭＯＳトラ
ンジスタＱＮ２０２での電圧降下を無視すれば、Ｉ＝Ｖ
ｃｃ／Ｒである。ＮＭＯＳトランジスタＱＮ２０１，Ｑ
Ｎ２０２のサイズが同じであるとすれば、ＮＭＯＳトラ
ンジスタＱＮ２０１に流れる電流もＩであるから、接続
ノードＢのプリチャージ電位Ｖｃｃからの放電時間は、
Ｖｃｃ・Ｃ／Ｉ＝Ｖｃｃ・Ｃ／Ｖｃｃ／Ｒ＝ＣＲに比例
する。即ち、遅延時間ｔは、電源電圧Ｖｃｃによらず、
抵抗ＲとキャパシタＣとで決まる値になる。

【０１４２】［他のアドレス遷移検出回路］図６１は、
別のアドレス遷移検出回路の構成を示している。これ
は、ＣＲ時定数回路を用いて所定パルス幅のアドレス遷
移検出パルスを発生する、対照的な二つのパルス発生回
路２１０ａ，２１０ｂを併設して構成される。二つのパ
ルス発生回路２１０ａ，２１０ｂの対応する部分には同
じ符号を付してある。

【０１４３】アドレス信号ＡＤＤｉを受ける入力段は、
ＰＭＯＳトランジスタＱＰ２１０とＮＭＯＳトランジス
タＱＮ２１０のインバータを基本とし、それらの間に抵
抗Ｒを介在させ、出力部にはキャパシタＣを接続してい
る。従って、出力が“Ｈ”レベルに遷移する際にＣＲ時
定数による遅延が与えられるようになっている。その遅
延出力を受ける出力段は、遅延出力が入るＰＭＯＳトラ
ンジスタＱＰ２１１とＮＭＯＳトランジスタＱＮ２１１
及び、アドレス信号ＡＤＤｉとその反転信号を受けるＰ
ＭＯＳトランジスタＱＰ２１２とＮＭＯＳトランジスタ
ＱＮ２１２が直列接続されている。

【０１４４】二つのパルス発生回路２１０ａ，２１０ｂ
には、アドレス信号Ａｄｄｉとその反転信号が相補的に
入力されるようになっている。従って、アドレス信号Ａ
ＤＤｉの立ち上がり時と立ち下がり時にそれぞれＣＲ時
定数で決まるパルス幅のアドレス遷移検出パルスａｔｄ
ｉを発生する。具体的に、アドレス信号ＡＤＤｉの立ち
上がり時には、右側のパルス発生回路２１０ｂにより次
のようにしてパルスが発生される。まず、アドレス信号
ＡＤＤｉの立ち上がりを受けて、ＮＭＯＳトランジスタ
ＱＮ２１２とＰＭＯＳトランジスタＱＰ２１２がオンに
なる。このとき、キャパシタＣの電荷はＮＭＯＳトラン
ジスタＱＮ２１０により放電されているから、ＰＭＯＳ
トランジスタＱＰ２１１はオン、ＮＭＯＳトランジスタ
ＱＮ２１１はオフである。そして、入力段のＰＭＯＳト
ランジスタＱＰ２１０がオン、ＮＭＯＳトランジスタＱ
Ｎ２１０がオフになって、抵抗Ｒを介してキャパシタＣ
に充電が開始されると、所定の遅延時間後に、ＰＭＯＳ
トランジスタＱＰ２１１がオフ、ＮＭＯＳトランジスタ
ＱＮ２１１がオンになる。

【０１４５】こうして、右側のパルス発生回路２１０ｂ
によって、アドレス信号ＡＤＤｉの立ち上がり時に、Ｃ
Ｒ時定数により決まる幅のアドレス遷移検出パルスａｔ
ｄｉが得られる。同様に、アドレス信号ＡＤＤｉの立ち
下がり時には、左側のパルス発生回路２１０ａによっ
て、やはりＣＲ時定数で決まる幅のアドレス遷移検出パ
ルスａｔｄｉが発生される。

【０１４６】

【発明の効果】以上述べたようにこの発明によれば、複
数の読み出しモードを切り換え可能に搭載した不揮発性
半導体メモリ装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるフラッシュメモリ
の構成を示す図である。

【図２】同実施の形態のセルアレイ内のセルブロック構
成を示す図である。

【図３】同実施の形態のセルアレイ構成を示す図であ
る。

【図４】同実施の形態のメモリセル構造を示す図であ
る。

【図５】同実施の形態のモード切り換え回路の構成を示
す図である。

【図６】同実施の形態のアドレスバッファの構成を示す
図である。

【図７】同アドレスバッファにおけるアドレス遷移検出
回路の構成を示す図である。

【図８】同アドレス遷移検出回路の動作を説明するため
の図である。

【図９】同アドレス遷移検出回路のパルス発生回路の他
の構成例を示す図である。

【図１０】同実施の形態の読み出し回路の構成を示す図
である。

【図１１】同実施の形態の読み出し回路の他の構成を示
す図である。

【図１２】同実施の形態の二つの読み出しモードを説明
するためのタイミング図である。

【図１３】図１０の読み出し回路におけるセンスアンプ
回路の構成例を示す図である。

【図１４】センスアンプ回路の他の構成例を示す図であ
る。

【図１５】図１３のセンスアンプ回路における差動アン
プの構成例を示す図である。

【図１６】図１３及び図１４のセンスアンプ回路におけ
る電流源負荷の他の構成を示す図である。

【図１７】図１３及び図１４のセンスアンプ回路におけ
る分離回路の他の構成を示す図である。

【図１８】分離回路に用いられるバイアス回路の構成例
を示す図である。

【図１９】図１３及び図１４のセンスアンプ回路におけ
る参照センス線のダミー容量の構成を示す図である。

【図２０】データ読み出し時のデータ線及びセンス線の
電位変化を示す図である。

【図２１】センスアンプ回路の負荷サイズとセンス線容
量及びセンス線充電時間の関係を示す図である。

【図２２】参照電圧発生回路を共有するセンスアンプ回
路方式を示す図である。

【図２３】参照電圧発生回路を共有するセンスアンプ回
路方式を示す図である。

【図２４】図２２のセンスアンプ回路にイコライズ回路
を付加したセンスアンプ回路を示す図である。

【図２５】図２３のセンスアンプ回路にイコライズ回路
を付加したセンスアンプ回路を示す図である。

【図２６】図２４及び図２５のイコライズ回路の構成例
を示す図である。

【図２７】同イコライズ回路のレイアウトを示す図であ
る。

【図２８】同イコライズ回路の容量結合の様子を示す図
である。

【図２９】図２４及び図２５のイコライズ回路の他の構
成例を示す図である。

【図３０】イコライズ回路のスイッチングノイズを説明
するための図である。

【図３１】図２９のイコライズ回路のノイズ転送の様子
を示す図である。

【図３２】ノイズ低減を可能とする他のイコライズ回路
の構成を示す図である。

【図３３】ノイズ低減を可能とする他のイコライズ回路
の構成を示す図である。

【図３４】ノイズ低減を可能とするイコライズ回路のタ
イミングコントロール回路を示す図である。

【図３５】図３４のタイミングコントロール回路による
イコライズ動作を説明するための図である。

【図３６】イコライズ回路の他の構成例を示す図であ
る。

【図３７】イコライズ動作とデータセンス動作を説明す
るためのタイミング図である。

【図３８】イコライズ回路トランジスタによる容量結合
の様子を示す図である。

【図３９】イコライズ回路によるスイッチングノイズを
示す図である。

【図４０】参照電圧発生回路の構成例を示す図である。

【図４１】参照電圧発生回路の他の構成例を示す図であ
る。

【図４２】直結型センスアンプ回路とその参照電圧発生
回路の構成を示す図である。

【図４３】参照電圧発生回路の他の構成例を示す図であ
る。

【図４４】参照電圧発生回路の他の構成例を示す図であ
る。

【図４５】参照電圧発生回路の他の構成例を示す図であ
る。

【図４６】参照電圧発生回路の他の構成例を示す図であ
る。

【図４７】参照電圧発生回路の他の構成例を示す図であ
る。

【図４８】読み出し回路内の読み出しパルス発生回路の
構成を示す図である。

【図４９】同読み出しパルス発生回路の遅延回路構成を
示す図である。

【図５０】同読み出しパルス発生回路が出力するパルス
信号のパルス幅の電源電圧依存性を示す図である。

【図５１】図１のデータバッファにおける出力回路の構
成例を示す図である。

【図５２】同出力回路の具体構成を示す図である。

【図５３】同出力回路の他の具体構成を示す図である。

【図５４】同出力回路の抵抗可変機構を示す図である。

【図５５】充電転送ゲートを付加したセンスアンプ回路
方式を示す図である。

【図５６】リダンダンシーシステムを搭載した場合のア
ドレス選択の問題を解決する構成を示す図である。

【図５７】リダンダンシーシステムを搭載した場合のア
ドレス選択の問題を説明するための図である。

【図５８】リダンダンシーシステムを搭載した場合のア
ドレス選択の問題を解決する他の構成を示す図である。

【図５９】他の遅延回路の構成例を示す図である。

【図６０】同遅延回路の動作波形を示す図である。

【図６１】他のアドレス遷移検出回路の構成を示す図で
ある。

【符号の説明】

１…メモリセルアレイ、２，３…マルチプレクサ、４
ａ，４ｂ…アドレス信号線、５ａ，５ｂ…データ線、６
…アドレスバッファ、７…アドレスラッチ、８…バンク
アドレスデコーダ、９…データバッファ、１０…書き込
み回路、１１…書き込み制御回路、１２…読み出し回
路、１３…モード切り換え回路、１４…昇圧回路、１５
…ウェルデコーダ、５１…不揮発性メモリセル、５２…
読み出し回路、５３…書き込み回路、６１…入力バッフ
ァ群、６２…ＡＮＤゲート、６３…アドレス遷移検出回
路、７１…パルス発生回路、７２…ＯＲゲート、９１，
９３…センスアンプアレイ、９２，９４…データラッ
チ、９６…マルチプレクサ、９５，９７…切り換え回
路、１００…センスアンプ回路、１０１…差動アンプ、
１０２，１０３…電流源負荷、１０４，１０５…分離回
路、１０６，１０７…カラムゲート、１０８…参照電流
源、１０９…プリチャージ回路、１１０…イコライズ回
路、１１５…電源スイッチ回路、１２０…参照電圧発生
回路、１３０…イコライズ回路群、１４０…タイミング
コントロール回路、１５０…読み出しパルス発生回路、
１６０…出力回路、１６１…前段制御回路、１６２…出
力バッファ、１７０…充電転送ゲート、２０１…リダン
ダンシーフロック判定回路、２０４…遅延回路、２０５
…リダンダンシーセルブロック。

フロントページの続き (72)発明者本多泰彦神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者丹沢徹神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者栗山正男神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B025 AA01 AD01 AD05 AE06

Claims

【特許請求の範囲】

【請求項１】電気的書き換え可能な不揮発性メモリセ
ルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行う読み出し
回路とを備え、前記メモリセルアレイから前記読み出し回路を介して外
部端子までを同じビット数の並列データ転送により読み
出す第１の読み出しモードと、前記メモリセルアレイか
ら前記読み出し回路までを前記第１の読み出しモードよ
り大きいビット数の並列データの転送とし、前記読み出
し回路から外部端子までをそれより小さいビット数のデ
ータ転送とする第２の読み出しモードとを有することを
特徴とする不揮発性半導体メモリ装置。
【請求項２】前記第１の読み出しモードと第２の読み
出しモードの間の切り換えを行うモード切り換え回路を
有することを特徴とする請求項１記載の不揮発性半導体
メモリ装置。
【請求項３】アドレス信号を取り込むアドレスバッフ
ァを有し、前記アドレスバッファは、アドレス信号が入力される入力バッファ群と、この入力バッファ群の各出力のレベル遷移を検出してア
ドレス遷移を検出するアドレス遷移検出回路と、前記モード切り換え回路から出力される切り換え信号に
より制御されて、前記アドレス遷移検出回路に供給され
る前記入力バッファ群の出力を、前記第１の読み出しモ
ードと第２の読み出しモードに応じて切り換える論理ゲ
ートとを有することを特徴とする請求項２記載の不揮発
性半導体メモリ装置。
【請求項４】前記読み出し回路は、第１の読み出しモードでの前記メモリセルアレイの複数
のセルデータを検知するための、前記モード切り換え回
路から出力される切り換え信号により活性，非活性が制
御される第１のセンスアンプアレイと、第２の読み出しモードでの前記メモリセルアレイの複数
のセルデータを検知するための、前記モード切り換え回
路から出力される切り換え信号により活性，非活性が制
御される第２のセンスアンプアレイと、前記切り換え信号により制御されて前記メモリセルアレ
イからの読み出しデータを前記第１または第２のセンス
アンプアレイに選択して転送すると共に、第１のセンス
アンプアレイへの転送経路にデコード機能を持つ第１の
切り換え回路と、前記切り換え信号により制御されて前記第１または第２
のセンスアンプアレイの出力を選択して外部端子に転送
する第２の切り換え回路とを有することを特徴とする請
求項２記載の不揮発性半導体メモリ装置。
【請求項５】前記第１及び第２のセンスアンプアレイ
の各センスアンプ出力を一時保持するためのデータラッ
チ回路を有することを特徴とする請求項４記載の不揮発
性半導体メモリ装置。
【請求項６】前記第１のセンスアンプアレイは、前記
第２のセンスアンプアレイとは独立にまたは、第２のセ
ンスアンプアレイの一部として設けられることを特徴と
する請求項４記載の不揮発性半導体メモリ装置。
【請求項７】前記モード切り換え回路は、電気的書き換え可能な不揮発性メモリセルにより構成さ
れた専用メモリセルとと、この専用メモリセルにデータを書き込む書き込み回路
と、前記専用メモリセルの書き込みデータを前記切り換え信
号として読み出して保持する読み出し回路とを有するこ
とを特徴とする請求項２記載の不揮発性半導体メモリ装
置。