KR101069725B1 - 반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법 - Google Patents

반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법 Download PDF

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Abstract

어드레스 신호에 응답하여 구동되며, 인가되는 전류량에 따라 저항값이 결정되는 가변저항 퓨즈부, 고장번지 제어 신호에 응답하여 가변저항 퓨즈부의 저항값에 따라 구동 신호를 출력하는 구동부 및 어드레스 신호를 입력받으며 구동 신호에 따라 구동되어, 어드레스 신호 또는 어드레스 신호의 반전 신호를 출력하는 주소 저장 및 판별부를 포함하는 고장번지 제어 회로를 제공한다.
고장번지, 가변저항

Description

반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법{Semiconductor Memory Apparatus, Control Circuit and Method for Fault Address Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법에 관한 것이다.
반도체 메모리 장치는 공정상의 문제, 동작상의 문제로 인해 정상 동작하지 못하는 메모리 셀을 포함하게 된다. 메모리 장치의 집적도가 높아질수록 단위 메모리 셀의 크기 또한 감소하기 때문에 정상 동작하지 못하는 메모리 셀의 개수는 증가할 수 밖에 없다.
이에 따라 고장 메모리 셀을 대체할 수 있는 여분의 메모리 셀(redundancy memory cell)을 함께 집적시켜 생산성의 향상을 도모하고 있다. 따라서, 외부에서 입력되는 주소가 고장 메모리 셀을 지시하는 경우, 해당 메모리 셀로 접근하기 위한 논리적 주소를 리던던시 메모리 셀의 주소로 대체하는 리페어를 수행한다. 이를 위해, 반도체 메모리 장치 내부에는 고장 메모리 셀의 물리적 주소를 나타내는 저장 회로 및 외부에서 입력되는 주소가 고장 메모리 셀을 지시하는지 확인하는 회로가 필요하다.
고장번지를 저장하는 데 있어서, 고장번지에 해당하는 메탈 퓨즈를 레이저 빔을 이용해 블로잉(blowing)하여 전기적 개회로 상태가 되도록 하는 방법이 채택되고 있다.
도 1은 일반적인 고장번지 저장 원리를 설명하기 위한 도면이다.
현재는 고장번지를 커팅된 메탈 퓨즈에 기록시켜 리페어가 수행되도록 한다. 즉, 도 1에 도시한 것과 같이, 고장번지에 해당하는 메탈 퓨즈를 레이저 빔에 의해 가열하면, 가열된 메탈 퓨즈가 팽창하고 압력이 증가하여, 결국 폭파(blowing)되어 전기적 개회로 상태가 된다.
도 2는 일반적인 고장번지 저장 회로도이다.
먼저 도 2의 (a)는 메탈 퓨즈(F)가 커팅되지 않은 상태의 고장번지 저장 회로도이다.
고장번지 제어 신호(EN)가 인에이블됨에 따라, 노드(K1)는 하이 레벨이 되고, 출력 신호(OUT)는 입력 어드레스(ADD) 신호와 반대 위상이 된다.
이와 달리, 도 2의 (b)와 같이 메탈 퓨즈(F)가 커팅된 상태에서는 노드(K1)가 로우 레벨이 되고, 출력 신호(OUT)는 입력 어드레스(ADD)와 동일한 위상이 된다.
N비트 주소 시스템을 사용하는 반도체 메모리 장치의 경우 도 2에 도시한 고장번지 저장 회로 N개 각각에 대하여 고장번지의 각 비트에 해당하는 값을 저장한다. 즉, N비트의 고장번지에 대하여 하이 레벨의 비트값에 대응하는 고장번지 저장 회로의 메탈 퓨즈를 커팅하는 것이다. 그리고, 외부로부터 입력되는 N비트의 주소를 각 비트마다 차례로 N개의 고장번지 저장 회로에 인가하여 고장번지를 지시하는지 확인한다.
메탈 퓨즈가 커팅되어 있다면 입력 어드레스와 동일한 레벨의 신호가 출력되고, 메탈 퓨즈가 커팅되어 있지 않다면 입력 어드레스와 반대 위상을 갖는 신호가 출력될 것이다. 그리고, 각 고장번지 저장 회로의 출력 신호를 논리 합하여, 하이 레벨인 경우에는 리던던시 셀로의 접근이 필요한 것으로 판단한다.
예를 들어, 고장번지가 0110인 경우 하이 레벨의 비트값에 대응하는 고장번지 저장 회로 즉, 두번째 및 세번째 고장번지 저장 회로의 메탈 퓨즈를 커팅한다.
그리고, 외부로부터 입력되는 주소가 고장번지와 동일하게 0110으로 입력되는 경우 4개의 고장번지 저장 회로 각각의 출력 신호는 모두 하이 레벨이 되어, 이를 논리 합한 결과 또한 하이 레벨이 되므로 리던던시 셀로의 접근이 필요한 것으로 판단하게 된다.
한편, 고장번지가 0110이고 외부로부터 입력되는 주소가 0100인 경우에는 4개의 고장번지 저장 회로로부터 1101의 신호가 출력된다. 이 경우에는 외부 입력 주소가 고장번지를 지시하고 있지 않으므로 해당 어드레스 0100에 해당하는 메모리 셀로 접근이 가능하다.
그런데, 메탈 퓨즈를 이용한 리페어 방식은 레이저 빔이 원하는 메탈 퓨즈에 정확히 도달한다는 가정을 가지고 있으므로, 메탈 퓨즈의 물리적 크기가 이를 만족시킬 만큼 커야 한다. 이는 반도체 메모리 장치의 집적도를 저하시키는 큰 이유 중의 하나가 된다.
아울러, 고장번지 저장을 위해 사용되는 레이저 조사 장치 등 고가의 장비가 필요하여 제조 단가가 상승하는 문제를 배제할 수 없다.
본 발명은 가변저항 소자를 이용하여 고장번지를 저장할 수 있는 반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 상변화 물질의 결정 상태에 따라 고장번지를 저장할 수 있는 반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법을 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 고장번지 제어 회로의 사이즈를 최소화할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 고장번지 제어 회로는 어드레스 신호에 응답하여 구동되며, 인가되는 전류량에 따라 저항값이 결정되는 가변저항 퓨즈부; 고장번지 제어 신호에 응답하여 상기 가변저항 퓨즈부의 저항값에 따라 구동 신호를 출력하는 구동부; 및 상기 어드레스 신호를 입력받으며 상기 구동 신호에 따라 구동되어, 상기 어드레스 신호 또는 상기 어드레스 신호의 반전 신호를 출력하는 주소 저장 및 판별부;를 포함한다.
한편, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 메인 셀 어레이; 리던던시 셀 어레이; 외부 어드레스를 내부 어드레스로 변환하여 출력하는 어드레스 버퍼; 상기 메인 셀 어레이를 구성하는 고장 메모리 셀의 주소를 저장하며, 상 기 내부 어드레스가 입력됨에 따라 상기 내부 어드레스와 고장 메모리 셀의 주소를 비교하여 디코딩 인에이블 신호를 출력하는 고장번지 제어 회로; 상기 디코딩 인에이블 신호에 따라 구동되어 메인 셀 어레이에 포함된 메모리 셀을 액세스하기 위한 신호를 생성하는 메인 디코더; 및 상기 디코딩 인에이블 신호에 따라 구동되어 리던던시 셀 어레이에 포함된 메모리 셀을 액세스하기 위한 신호를 생성하는 리던던시 디코더;를 포함한다.
나아가, 본 발명의 일 실시예에 의한 고장번지 제어 방법은 인가되는 전류량에 따라 저항값이 결정되는 복수의 가변저항 소자를 이용한 고장번지 제어 방법으로서, 고장번지 어드레스 신호를 입력하는 단계; 및 상기 고장번지 어드레스 신호에 의해 선택된 상기 가변저항 소자에 프로그램 전류를 인가하여 상기 가변저항 소자의 저항값을 결정하는 단계;를 포함한다.
본 발명의 다른 실시예에 의한 고장번지 제어 방법은 인가되는 전류량에 따라 저항값이 결정되는 복수의 가변저항 소자를 이용한 고장번지 제어 방법으로서, 고장번지 어드레스 신호 중 최상위 고장 비트만을 하이 레벨로 하여 입력하는 단계; 상기 고장 비트에 의해 선택된 상기 가변저항 소자에 프로그램 전류를 인가하여 상기 가변저항 소자의 저항값을 결정하는 단계; 및 상기 고장번지 어드레스 신호의 각 고장 비트에 대하여 상기 과정을 반복하여 고장번지를 저장하는 단계;를 포함한다.
본 발명에 의하면 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 가지며, 전압/전류원이 제거되어도 이전 상태를 유지하는 상변화 물질을 이용하여 고장번지를 저장한다.
메탈퓨즈는 레이저 커팅을 위해 충분한 크기로 제작되어야 하지만, 상변화 물질을 이용한 가변 저항소자는 메탈 퓨즈만큼의 크기가 요구되지 않는다. 따라서, 반도체 메모리 장치에서 고장번지 제어 회로가 차지하는 면적을 최소화할 수 있고, 결국 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
뿐만 아니라, 고장번지의 어드레스 신호와 전류를 인가하는 간단한 프로그램 과정을 통해 고장번지를 저장할 수 있으므로, 고장 셀을 리던던시 셀로 대체하기 위한 리페어에 소요되는 시간을 단축시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3은 본 발명의 일 실시예에 의한 고장번지 제어 회로의 블럭도이다.
도 3을 참조하면, 고장번지 제어 회로(10)는 주소 저장 및 판별부(130)로부터 출력되는 어드레스 신호에 응답하여 리페어 프로그램 단자(RP_PGM)를 통해 인가되는 전류량에 따라 저항값이 결정되는 가변저항 퓨즈부(110), 고장번지 제어 신호(EN)에 응답하여 가변저항 퓨즈부(110)의 저항값에 따라 주소 저장 및 판별부(130)의 구동 여부를 결정하는 구동부(120) 및 어드레스 신호(ADD)를 입력받으며 구동부(120)의 출력 신호에 따라 구동되어, 어드레스 신호(ADD) 또는 그 반전 신호를 출력 신호(OUT)로 출력하는 주소 저장 및 판별부(130)를 포함한다.
가변저항 퓨즈부(110)는 리페어 프로그램(RP_PGM) 전류에 의해 프로그램되는 가변저항을 포함한다. 이러한 가변저항은 주소 저장 및 판별부(130)로부터 입력되는 어드레스 신호에 따라 정상번지를 나타내는 어드레스가 신호가 입력되는 경우에는 고저항 상태로, 고장번지를 나타내는 어드레스 신호가 입력되는 경우에는 저저항 상태로 프로그램할 수 있다. 하지만, 가변저항의 프로그램 상태를 제어하는 것은 이에 한정되지 않으며 필요에 따라 저저항/고저항 상태를 결정할 수 있음은 물론이다.
이러한 가변저항은 상변화 물질을 이용하여 구성할 수 있다. 상변화 물질의 대표적인 예로 칼코겐 화합물(Chalcogenide alloy)의 일종인 게르마늄/안티몬/텔루드(Ge2Sb2Te5, GST)를 들 수 있다. GST는 적절한 전류를 인가하여 결정 구조를 바꿀 수 있는 물질로, 공급 전압/전류가 소거되어도 그 결정 상태를 유지하는 비휘발성 특성을 갖는다. GST는 일반적으로 결정 상태에서는 저저항을, 비정질 상태에서는 고저항을 나타낸다. 따라서, 상변화 물질을 저저항 상태 또는 고저항 상태로 제어하여 반도체 메모리 장치의 고장번지를 저장할 수 있게 된다.
도 4는 도 3에 도시한 고장번지 제어 회로의 일 예시도이다.
도 4에 도시한 것과 같이, 가변저항 퓨즈부(110)는 리페어 프로그램 단자(RP_PGM)와 제 1 노드(K11) 간에 접속되어 어드레스 신호(ADD)에 의해 구동되는 제 1 스위칭 소자(P11) 및 제 1 노드(K11)와 접지단자(VSS) 간에 접속되어 제 1 스위칭 소자(P11)를 통해 인가되는 전류량에 의해 저항값이 가변되는 가변저항 소자(R_GST)를 포함한다.
여기에서, 가변저항 소자(R_GST)는 상변화 물질, 예를 들어 GST로 구현할 수 있다.
한편, 구동부(120)는 고장번지 제어 신호(EN)를 반전 지연시키는 반전지연부(DLY), 전원전압 단자(VDD)에 접속되는 전류원(122), 전류원(122)과 제 2 노드(K21) 간에 접속되며 반전지연부(DLY)의 출력 신호에 따라 구동되는 제 2 스위칭 소자(P21), 제 2 노드(K21)와 제 1 노드(K11) 간에 접속되어 고장번지 제어 신호(EN)에 의해 구동되는 제 3 스위칭 소자(N21)를 포함한다.
아울러, 주소 저장 및 판별부(130)는 제 2 노드(K21)를 통해 출력되는 출력 신호를 래치하는 래치부(LAT), 래치부(LAT)의 출력 신호에 따라 구동되며, 어드레스 신호(ADD)의 반전 신호를 출력 신호(OUT)로 출력하는 제 1 전송 게이트(T31), 래치부(LAT)의 출력 신호에 따라 구동되어 어드레스 신호(ADD)의 비반전 신호를 출력 신호(OUT)로 출력하는 제 2 전송 게이트(T32)를 포함한다.
미설명 부호 IV31, IV32 및 IV33은 인버터 소자를 나타낸다.
가변저항 소자(R_GST)는 비정질 상태일 때 고저항 상태를 갖는다. 따라서, 고장번지 제어 신호(EN)가 하이 레벨로 인에이블되는 경우, 제 3 스위칭 소자(N21)의 게이트-소스 전위차(VGS)가 제 3 스위칭 소자(N21)의 문턱전압보다 낮아 제 3 스위칭 소자(N21)가 도통되지 않고, 결국 제 2 노드(K21)로부터 하이 레벨의 신호가 출력된다. 반대로, 가변저항 소자(R_GST)는 결정질 상태일 때 저저항을 가지며, 고장번지 제어 신호(EN)가 하이 레벨로 인에이블될 때, 제 3 스위칭 소자(N21)의 게이트 소스 전위차(VGS)가 제 3 스위칭 소자(N21)의 문턱전압보다 높아 제 3 스위 칭 소자(N21)는 도통되고, 제 2 노드(K21)로부터 로우 레벨의 신호가 출력된다.
결국, 가변저항 소자(R_GST)가 고저항 상태일 때, 제 1 전송 게이트(T31)가 턴온되어 어드레스 신호(ADD)의 반전신호가 출력 신호(OUT)로 출력되는 한편, 가변저항 소자(R_GST)가 저저항 상태일 때에는 제 2 전송 게이트(T32)가 턴온되어 어드레스 신호(ADD)의 비반전신호가 출력 신호(OUT)로 출력되게 된다.
메탈 퓨즈를 사용하는 기존의 고장번지 저장 회로와 대응시켜 보면, 메탈 퓨즈가 커팅되지 않은 경우, 즉 정상 번지가 저장된 경우에는 어드레스 신호의 반전 신호가 출력되므로, 가변저항 소자(R_GST)를 고저항 상태로 제어하여 정상 번지를 저장할 수 있다. 아울러, 메탈 퓨즈가 커팅된 고장번지 저장 회로는 어드레스 신호의 비반전신호를 출력하므로, 가변저항 소자(R_GST)를 저저항 상태로 제어하여 고장 번지를 저장할 수 있다.
이와 같이 구성된 고장번지 제어 회로(10)의 동작을 도 5를 참조하여 설명하면 다음과 같다.
고장번지 저장
먼저, 가변저항 퓨즈부(110)에 고장번지를 저장하고자 하는 경우에 대해 4비트 주소 시스템을 예로 들어 설명한다. 이 경우 저장하고자 하는 고장번지(ADD[3:0])의 고장 비트를 순차적으로 하이 레벨로 하여 도 5에 도시한 제 1 내지 제 4 고장번지 제어 회로(10-1, 10-2, 10-3, 10-4)에 순차적으로 인가한다.
그리고, 리페어 프로그램 단자(RP_PGM)로 가변저항 소자(R_GST)의 저항값을 변경시킬 수 있는 전류, 예를 들어 저저항 상태로 변경시킬 수 있는 전류가 공급되 고, 고장번지 제어 신호(EN)를 디스에이블하여 가변저항 퓨즈부(110)를 고립시킨다.
이에 따라, 고장번지 제어 회로 중 고장 비트 즉, 하이 레벨의 어드레스 신호가 입력되는 스위칭 소자(P11)가 턴온되고, 리페어 프로그램 단자(RP_PGM)에 공급된 전류가 가변저항 소자(R_GST)로 유입되어 가변저항 소자(R_GST)가 저저항값을 갖게 된다. 가변저항 소자(R_GST)는 상변화 물질로 구성할 수 있으며, 이 경우 상변화 물질은 결정 상태로 천이하게 된다. 이와 달리, 고장 비트가 아닌 어드레스 신호 즉, 어드레스 신호가 로우 레벨로 입력되는 고장번지 제어 회로의 경우 스위칭 소자(P11)가 턴오프되어 리페어 프로그램 단자(RP_PGM)로부터 전류가 유입되지 않게 되고 가변저항 소자(R_GST)는 고저항 상태를 유지하게 된다.
첫번째 고장 비트에 대한 저장이 완료되면, 다음 고장 비트에 대응하는 어드레스 신호만을 하이 레벨로 하여, 상기와 같은 과정을 반복하여 해당 고장 비트를 저장한다.
이러한 일련의 과정은 고장 비트의 수만큼 반복되어, 결국 고장번지 제어 회로에 고장번지가 저장되게 된다.
예를 들어, 고장번지가 0110인 경우, 첫번째 고장 비트(ADD[2])를 저장하기 위해 0100의 어드레스 신호를 인가하여 첫번째 고장 비트를 저장한다. 즉 제 1, 제 3 및 제 4 고장번지 제어 회로(10-1, 10-3, 10-4)에는 로우 레벨의 어드레스 신호를 인가하고, 제 2 고장번지 제어 회로(10-2)에는 하이 레벨의 어드레스 신호를 인가한다. 이에 따라, 제 2 고장번지 제어 회로(10-2)의 스위칭 소자(10-2의 P11) 만이 턴온되어 제 2 고장번지 제어 회로(10-2)의 가변저항 소자(10-2의 R_GST)가 저저항 상태로 천이하게 된다.
이어서, 두번째 고장 비트(ADD[1])를 저장하기 위해 0010의 어드레스 신호를 인가한다. 즉 제 1, 제 2 및 제 4 고장번지 제어 회로(10-1, 10-2, 10-4)에는 로우 레벨의 어드레스 신호를 인가하고, 제 3 고장번지 제어 회로(10-3)에는 하이 레벨의 어드레스 신호를 인가하여 제 3 고장번지 제어 회로(10-3)의 가변저항 소자(10-3의 R_GST)를 저저항 상태로 만들게 된다.
결국, 제 2 및 제 3 고장번지 제어 회로(10-2, 10-3)의 가변저항 소자는 저저항 상태를, 제 1 및 제 4 고장번지 제어 회로(10-1, 10-4)의 가변저항 소자는 고저항 상태를 갖게 된다.
고장번지 판별
앞서 설명한 방식으로 고장번지를 저장한 후, 반도체 메모리 장치의 특정 메모리 셀을 선택하기 위한 어드레스 신호가 입력되면, 해당 메모리 셀이 리페어 되었는지의 여부를 판단해야 한다.
계속해서 4비트 주소 시스템을 예로 들어 설명하면, 선택하고자 하는 메모리 셀의 어드레스(ADD[3:0])가 입력됨에 따라, 각 어드레스의 각 비트가 제 1 내지 제 4 고장번지 제어 회로(10-1, 10-2, 10-3, 10-4)로 각각 입력된다.
노멀 모드에서, 리페어 프로그램 단자(RP_PGM)는 플로팅 상태로 제어하며, 고장번지 제어 신호(EN)가 인에이블됨에 따라, 각 고장번지 제어 회로(10-1, 10-2, 10-3, 10-4)는 입력 어드레스 신호가 고장번지인지의 여부에 따라 어드레스 신호 또는 그 반전 신호를 출력하게 된다.
즉, 가변저항 소자(R_GST)가 고저항 상태를 갖는 경우에는 입력 어드레스 비트의 위상과 반대 위상을 갖는 출력 신호(OUT)가 출력된다. 그리고, 가변저항 소자(R_GST)가 저저항 상태를 갖는 경우에는 입력 어드레스 비트의 위상과 동일한 위상을 갖는 출력 신호(OUT)가 출력된다.
각 고장번지 제어 회로(10-1, 10-2, 10-3, 10-4)의 출력 신호(OUT[3:0])는 논리 합 연산 소자(AND)로 입력되고, 논리 합 연산 소자(AND)로부터 출력되는 고장번지 판별 신호(OUT_DT)의 레벨에 따라 입력 어드레스 신호가 고장번지를 지시하는지의 여부를 확인할 수 있게 된다.
예를 들어, 고장번지 0110이 저장되어 있는 상태에서, 메모리 셀을 선택하기 위한 어드레스로 0110이 입력된 경우, 가변저항 소자(R_GST)가 고저항 상태는 갖는 제 1 및 제 4 고장번지 제어 회로(10-1, 10-4)로부터는 입력 어드레스 비트의 위상과 반대 위상을 갖는 출력 신호 즉, 하이 레벨의 신호가 출력된다(OUT[3]=H, OUT[0]=H).
또한, 가변저항 소자(R_GST)가 저저항 상태를 갖는 제 2 및 제 3 고장번지 제어 회로(10-2, 10-3)로부터는 입력 어드레스 비트의 위상과 동일한 위상을 갖는 출력 신호 즉, 하이 레벨의 신호가 출력된다(OUT[2]=H, OUT[1]=H).
각 고장번지 제어 회로(10-1, 10-2, 10-3, 10-4)로부터 출력되는 하이 레벨의 출력 신호(OUT[3:0]=H)는 논리 합 연산 소자(AND)에 의해 논리적으로 취합되어 하이 레벨의 고장번지 판별 신호(OUT_DT)가 출력된다. 즉, 입력 어드레스가 기 저 장된 고장번지와 일치하므로 리던던시 셀로의 접근이 필요한 상황임을 알 수 있게 된다.
다른 한편, 고장번지 0110이 저장되어 있는 상태에서 메모리 셀을 선택하기 위한 어드레스로 1100이 입력된 경우, 가변저항 소자(R_GST)가 고저항 상태는 갖는 제 1 고장번지 제어 회로(10-1)로부터는 입력 어드레스 비트의 위상과 반대 위상을 갖는 출력 신호 즉, 로우 레벨의 신호가 출력되고(OUT[3]=L), 제 4 고장번지 제어 회로(10-4)로부터는 하이 레벨의 신호가 출력된다(OUT[0]=H).
그리고, 가변저항 소자(R_GST)가 저저항 상태는 갖는 제 2 고장번지 제어 회로(10-2)로부터는 입력 어드레스 비트의 위상과 동일한 위상을 갖는 출력 신호 즉, 하이 레벨의 신호가 출력되며(OUT[2]=H), 제 3 고장번지 제어 회로(10-3)로부터는 로우 레벨의 신호가 출력된다(OUT[1]=L). 결국 각 고장번지 제어 회로의 출력 신호(OUT[3:0])는 0101이 된다.
이는 논리 합 연산 소자(AND)에 의해 논리적으로 취합되어 로우 레벨의 고장번지 판별 신호(OUT_DT)가 출력된다. 즉, 입력 어드레스가 기 저장된 고장번지와 동일하지 않으므로 해당 메모리 셀로의 접근이 가능함을 알 수 있게 된다.
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 6을 참조하면, 본 발명의 반도체 메모리 장치(20)는 어드레스 버퍼(210), 고장번지 제어 회로(220), 메인 디코더(230), 리던던시 디코더(240), 메인 셀 어레이(250) 및 리던던시 셀 어레이(260)를 포함한다.
어드레스 버퍼(210)는 외부 어드레스(ADD_EX)를 입력받아 내부 어드레 스(ADD)로 변환한다.
고장번지 제어 회로(220)는 메인 셀 어레이(250)에 포함된 메모리 셀 중 고장이 발생한 메모리 셀의 주소를 저장하고 있으며, 입력되는 내부 어드레스(ADD)가 고장 메모리 셀을 지시하는지 정상 메모리 셀을 지시하는지 판단하여 디코딩 인에이블 신호를 출력한다.
메인 디코더(230)는 고장번지 제어 회로(220)에서 출력되는 디코딩 인에이블 신호에 따라 구동되어 내부 어드레스(ADD)가 정상 메모리 셀을 지시하는 경우 해당 메모리 셀을 액세스하기 위한 신호를 생성하며, 리던던시 디코더(230)는 고장번지 제어 회로(220)에서 출력되는 디코딩 인에이블 신호에 따라 구동되어 내부 어드레스(ADD)가 고장 메모리 셀을 지시하는 경우 리던던시 셀로 접근하기 위한 신호를 생성한다.
한편, 고장번지 제어 회로(220)는 도 3 및 도 4에 도시한 고장번지 제어 회로(10)를 채용할 수 있으며, 어드레스 체계에 따라 복수개의 고장번지 제어 회로(10)가 사용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 고장번지 저장 원리를 설명하기 위한 도면,
도 2는 일반적인 고장번지 저장 회로도,
도 3은 본 발명의 일 실시예에 의한 고장번지 제어 회로의 블럭도,
도 4는 도 3에 도시한 고장번지 제어 회로의 일 예시도,
도 5는 본 발명의 일 실시예에 의한 고장번지 제어 방법을 설명하기 위한 도면,
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 고장번지 제어 회로 110 : 가변저항 퓨즈부
120 : 구동부 130 : 주소 저장 및 판별부

Claims (28)

  1. 어드레스 신호에 응답하여 구동되며, 인가되는 전류량에 따라 저항값이 결정되는 가변저항 퓨즈부;
    고장번지 제어 신호에 응답하여 상기 가변저항 퓨즈부의 저항값에 따라 구동 신호를 출력하는 구동부; 및
    상기 어드레스 신호를 입력받으며 상기 구동 신호에 따라 구동되어, 상기 어드레스 신호 또는 상기 어드레스 신호의 반전 신호를 출력하는 주소 저장 및 판별부;를 포함하고,
    상기 구동부는, 전원전압 단자에 접속되는 전류원;
    상기 고장번지 제어 신호에 따라 구동되어 상기 구동 신호를 출력하는 제 2 스위칭 소자; 및
    상기 고장번지 제어 신호에 따라 구동되어 상기 가변저항 퓨즈부의 저항 상태에 따라 상기 구동 신호의 전위 레벨을 결정하는 제 3 스위칭 소자;
    를 포함하는 고장번지 제어 회로.
    는 고장번지 제어 회로.
  2. 제 1 항에 있어서,
    상기 가변저항 퓨즈부는, 인가되는 전류량에 따라 결정 상태가 변화하는 가변저항 소자를 포함하는 고장번지 제어 회로.
  3. 제 1 항에 있어서,
    상기 가변저항 퓨즈부는, 전류 공급 단자와 제 1 노드 간에 접속되어 상기 어드레스 신호에 따라 구동되는 제 1 스위칭 소자;
    상기 제 1 노드와 접지 단자 간에 접속되어 상기 제 1 스위칭 소자를 통해 인가되는 전류량에 따라 저항값이 결정되는 가변저항 소자;
    를 포함하는 고장번지 제어 회로.
  4. 제 3 항에 있어서,
    상기 가변저항 소자는, 인가되는 전류량에 따라 결정 상태가 변화하는 소자인 고장번지 제어 회로.
  5. 제 4 항에 있어서,
    상기 가변저항 소자는, 상변화 물질을 이용하여 구성되는 고장번지 제어 회로.
  6. 제 4 항에 있어서,
    상기 가변저항 소자는 게르마늄/안티몬/텔루드(Ge2Sb2Te5, GST) 화합물을 이용하여 구성되는 고장번지 제어 회로.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 구동 신호 출력단의 출력 신호를 래치하는 래치부;
    상기 래치부의 출력 신호에 따라 구동되며, 상기 어드레스 신호의 반전 신호를 출력하는 제 1 전송 게이트; 및
    상기 래치부의 출력 신호에 따라 구동되며, 상기 어드레스 신호의 비반전 신호를 출력하는 제 2 전송 게이트;
    를 포함하는 고장번지 제어 회로.
  9. 제 8 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 가변저항 소자가 고저항 상태일 때 상기 제 1 전송 게이트를 통해 상기 어드레스 신호의 반전신호를 출력하는 고장번지 제어 회로.
  10. 제 8 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 가변저항 소자가 저저항 상태일 때 상기 제 2 전송 게이트를 통해 상기 어드레스 신호의 비반전신호를 출력하는 고장번지 제어 회로.
  11. 메인 셀 어레이;
    리던던시 셀 어레이;
    외부 어드레스를 내부 어드레스로 변환하여 출력하는 어드레스 버퍼;
    상기 메인 셀 어레이를 구성하는 고장 메모리 셀의 주소를 저장하며, 상기 내부 어드레스가 입력됨에 따라 상기 내부 어드레스와 고장 메모리 셀의 주소를 비교하여 디코딩 인에이블 신호를 출력하는 고장번지 제어 회로;
    상기 디코딩 인에이블 신호에 따라 구동되어 메인 셀 어레이에 포함된 메모리 셀을 액세스하기 위한 신호를 생성하는 메인 디코더; 및
    상기 디코딩 인에이블 신호에 따라 구동되어 리던던시 셀 어레이에 포함된 메모리 셀을 액세스하기 위한 신호를 생성하는 리던던시 디코더;
    를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 고장번지 제어 회로는, 상기 내부 어드레스 신호에 응답하여 구동되며, 인가되는 전류량에 따라 저항값이 결정되는 가변저항 퓨즈부;
    고장번지 제어 신호에 응답하여 상기 가변저항 퓨즈부의 저항값에 따라 구동 신호를 출력하는 구동부; 및
    상기 내부 어드레스 신호를 입력받으며 상기 구동 신호에 따라 구동되어, 상기 내부 어드레스 신호 또는 상기 내부 어드레스 신호의 반전 신호를 출력하는 주 소 저장 및 판별부;
    를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 가변저항 퓨즈부는, 인가되는 전류량에 따라 결정 상태가 변화하는 가변저항 소자를 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 가변저항 퓨즈부는, 전류 공급 단자와 제 1 노드 간에 접속되어 상기 내부 어드레스 신호에 따라 구동되는 제 1 스위칭 소자;
    상기 제 1 노드와 접지 단자 간에 접속되어 상기 제 1 스위칭 소자를 통해 인가되는 전류량에 따라 저항값이 결정되는 가변저항 소자;
    를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 가변저항 소자는, 인가되는 전류량에 따라 결정 상태가 변화하는 소자인 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 가변저항 소자는, 상변화 물질을 이용하여 구성되는 반도체 메모리 장 치.
  17. 제 15 항에 있어서,
    상기 가변저항 소자는 게르마늄/안티몬/텔루드(Ge2Sb2Te5, GST) 화합물을 이용하여 구성되는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 구동부는, 전원전압 단자에 접속되는 전류원;
    상기 전류원과 상기 구동 신호 출력단 간에 접속되며 상기 고장번지 제어 신호에 따라 구동되는 제 2 스위칭 소자;
    상기 구동 신호 출력단과 상기 제 1 노드 간에 접속되어 상기 고장번지 제어 신호에 의해 구동되는 제 3 스위칭 소자;
    를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 구동 신호 출력단의 출력 신호를 래치하는 래치부;
    상기 래치부의 출력 신호에 따라 구동되며, 상기 내부 어드레스 신호의 반전 신호를 출력하는 제 1 전송 게이트; 및
    상기 래치부의 출력 신호에 따라 구동되며, 상기 내부 어드레스 신호의 비반전 신호를 출력하는 제 2 전송 게이트;
    를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 가변저항 소자가 고저항 상태일 때 상기 제 1 전송 게이트를 통해 상기 내부 어드레스 신호의 반전신호를 출력하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 주소 저장 및 판별부는, 상기 가변저항 소자가 저저항 상태일 때 상기 제 2 전송 게이트를 통해 상기 내부 어드레스 신호의 비반전신호를 출력하는 반도체 메모리 장치.
  22. 인가되는 전류량에 따라 저항값이 결정되는 복수의 가변저항 소자를 포함하는 고장번지 제어 회로에서의 고장번지 제어 방법으로서,
    외부로부터 고장번지 어드레스 신호가 입력됨에 따라, 전원공급부가 상기 고장번지 어드레스 신호에 의해 선택된 상기 가변저항 소자에 프로그램 전류를 인가하여 상기 가변저항 소자의 저항값을 변화시키는 고장번지 어드레스 저장 단계; 및
    메인 메모리 셀로 접근하기 위한 액세스 어드레스 신호에 응답하여, 상기 고장번지 제어 회로가 상기 액세스 어드레스 신호와 상기 고장번지 어드레스 신호를 비교하는 단계;
    를 포함하는 고장번지 제어 방법.
  23. 제 22 항에 있어서,
    상기 고장번지 어드레스 저장 단계는, 상기 고장번지 어드레스 신호 중 고장 비트가 인가된 상기 가변저항 소자가 저저항 상태로 변화하는 단계인 고장번지 제어 방법.
  24. 삭제
  25. 제 22 항에 있어서,
    상기 액세스 어드레스 신호와 상기 고장번지 어드레스 신호가 일치하지 않는 경우 상기 고장번지 제어 회로가 메인 디코더를 구동하는 단계를 더 포함하는 고장번지 제어 방법.
  26. 제 22 항에 있어서,
    상기 액세스 어드레스 신호와 상기 고장번지 어드레스 신호가 일치하는 경우 상기 고장번지 제어 회로가 리던던시 디코더를 구동하는 단계를 더 포함하는 고장번지 제어 방법.
  27. 인가되는 전류량에 따라 저항값이 결정되는 복수의 가변저항 소자를 포함하는 고장번지 제어 회로에서의 고장번지 제어 방법으로서,
    복수 비트로 이루어진 고장번지 어드레스 신호에 포함된 고장 비트 중 어느 하나가 하이 레벨로 설정된 신호가 외부로부터 상기 고장번지 제어 회로로 입력되는 어드레스 신호 입력 단계;
    상기 하이 레벨로 설정된 고장 비트에 의해 선택된 상기 가변저항 소자에 전원공급부가 프로그램 전류를 인가하여 상기 가변저항 소자의 저항값을 변화시키는 저항 설정 단계; 및
    상기 고장번지 어드레스 신호의 각 고장 비트에 대하여 상기 어드레스 신호 입력 단계 및 상기 저항 설정 단계를 반복하여 고장번지를 저장하는 고장번지 저장 단계;
    를 포함하는 고장번지 제어 방법.
  28. 제 27 항에 있어서,
    상기 고장번지 저장단계 이후, 메인 메모리 셀로 접근하기 위한 액세스 어드레스 신호에 응답하여, 상기 고장번지 제어 회로가 상기 액세스 어드레스 신호와 상기 고장번지를 비교하는 단계를 더 포함하는 고장번지 제어 방법.
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