JP4472449B2

JP4472449B2 - 半導体記憶装置および半導体記憶装置の制御方法

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Publication number: JP4472449B2
Application number: JP2004204910A
Authority: JP
Inventors: 敬小澤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-07-12
Filing date: 2004-07-12
Publication date: 2010-06-02
Anticipated expiration: 2024-07-12
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Description

本発明は、レプリカビット線の動作によってデータ読み出しタイミングが決められる半導体記憶装置および半導体記憶装置の制御方法に関するものである。

従来のレプリカビット線を用いた、読み出し専用メモリ回路１００の一部を抜き出した図を図８に示す。読み出し専用メモリ回路１００は、通常ビット線ＢＬ、通常データ線ＤＬ、レプリカビット線ＲＢＬ、レプリカデータ線ＲＤＬを備える。通常ビット線ＢＬにはメモリセルＣ１乃至Ｃｎが接続され、レプリカビット線ＲＢＬにはレプリカメモリセルＲＣ１乃至ＲＣｎが接続される。メモリセルＣ１のメモリセルトランジスタＢＭ１のソースは接地電圧ＶＳＳに接続されており、データ０が保持されている。またメモリセルＣ２、ＣｎのメモリセルトランジスタＢＭ２、ＢＭｎのソースはフローティング状態にされており、データ１が保持されている。レプリカメモリセルＲＣ１乃至ＲＣｎのレプリカメモリセルトランジスタＲＭ１乃至ＲＭｎのソースは全て接地電圧ＶＳＳに接続される。

読み出し専用メモリ回路１００の動作を、図９のタイミングチャートを用いて説明する。期間Ｐ１では、データ０が保持されているメモリセルＣ１が選択される。プリチャージ完了時（時間Ｔ１１）において、レプリカビット線ＲＢＬおよび通常ビット線ＢＬは、データ０を意味する第１プリチャージ電圧値ＰＶ１に充電される。またレプリカデータ線ＲＤＬおよび通常データ線ＤＬは電源電圧ＶＣＣまで充電される。プリチャージ終了後（時間Ｔ１１以降）には、レプリカデータ線ＲＤＬおよび通常データ線ＤＬの電圧値は下降を開始する。そしてレプリカデータ線ＲＤＬが、所定電圧値まで低下したときにラッチ制御信号ＬＣＳが発信される（矢印ＹＹ１１）。このラッチ制御信号ＬＣＳをトリガにして、通常データ線ＤＬのデータがラッチ部１０３にラッチされる（矢印ＹＹ１２）。このとき通常データ線ＤＬの電圧値は低下しているため、データ０がラッチされる。

一方、期間Ｐ２では、データ１が保持されているメモリセルＣ２が選択される。プリチャージ完了時（時間Ｔ２１）において、通常ビット線ＢＬは、データ１を意味する第２プリチャージ電圧値ＰＶ２（第１プリチャージ電圧値ＰＶ１よりも高い値）に充電される。そしてプリチャージ終了後（時間Ｔ２１以降）には、レプリカデータ線ＲＤＬの電圧値は低下を開始するが、通常データ線ＤＬの電圧値は低下を開始しない。そしてラッチ制御信号ＬＣＳが発信され（矢印ＹＹ２１）、ラッチ制御信号ＬＣＳをトリガにして通常データ線ＤＬのデータがラッチされる（矢印ＹＹ２２）。このとき通常データ線ＤＬの電圧値は低下していないため、データ１がラッチされる。

このようにして、レプリカビット線ＲＢＬでは、毎回データ０の読み出しが行われ、読み出し完了のタイミング（時間Ｔ１２、Ｔ２２）で、ラッチ制御回路１０２からラッチ制御信号ＬＣＳ（ビット線の読み出しデータのラッチ回路を制御する信号）が発信されることで、ラッチ部１０３ではラッチ制御信号ＬＣＳに応じて通常データ線ＤＬのデータをラッチし、出力する。すなわちレプリカデータ線ＲＤＬは、毎回データ０の読み出しを行うことで、通常データ線ＤＬのデータをラッチ部１０３にラッチするタイミングを決定する働きを有する。また特許文献１には、レプリカビット線を用いたその他の半導体記憶装置の一例が開示されている。
特開２００３−１４１８７６号公報（段落００３８−００４３、第４図）

しかしながら従来の半導体記憶装置では、以下の課題が挙げられる。図１０のタイミングチャートを用いて説明する。素子の微細化などによってトランジスタ特性ばらつきが大きくなり、レプリカビット線ＲＢＬのレプリカメモリセルトランジスタＲＭ１のスレッショルド電圧値ＲＶｔｈが浅くなるようにばらつき、通常ビット線ＢＬのメモリセルトランジスタＢＭ１のスレッショルド電圧値Ｖｔｈが深くなる方向にばらついた組み合わせが発生した場合を説明する。このときレプリカビット線ＲＢＬの電圧値は、第１プリチャージ低電圧値ＰＶ１Ｌ（第１プリチャージ電圧値ＰＶ１より低い値）になるため、レプリカデータ線ＲＤＬの電圧値の時間Ｔ１１ａ以降における立下りは通常より早くなる（領域Ｒ１）。するとラッチ制御信号ＬＣＳの発信タイミング（時間Ｔ１２ａ）は、通常状態の発信タイミング（図９、時間Ｔ１２）より早くなる。

一方、通常ビット線ＢＬの電圧値は、第１プリチャージ高電圧値ＰＶ１Ｈ（第１プリチャージ電圧値ＰＶ１より高く、第２プリチャージ電圧値ＰＶ２より低い電圧値）になる。そして通常ビット線ＢＬの電圧値が第１プリチャージ電圧値ＰＶ１に低下した時点（時間Ｔ１３ａ）から、通常データ線ＤＬの電圧値は低下を開始するため、通常状態の低下開始タイミング（図９、時間Ｔ１１）より遅くなる（領域Ｒ２）。そしてラッチ制御信号ＬＣＳの立ち上がり時（図１０、時間Ｔ１２ａ）に、通常データ線ＤＬのデータがラッチされるが、このとき通常データ線ＤＬの電圧値は、低下開始のタイミングが遅くなっているため電源電圧ＶＣＣが維持されており、データ１が読み出される。すると読み出されるべきデータは０であるため、データ読み出しエラーが発生する。

すなわち、レプリカメモリセルトランジスタＲＭ１のスレッショルド電圧値ＲＶｔｈが浅くなる方向にばらつくと、ラッチ制御信号ＬＣＳの発信タイミングが速くなり、メモリセルトランジスタＢＭ１のスレッショルド電圧値Ｖｔｈが深くなる方向にばらつくと、通常データ線ＤＬの電圧値の低下開始時点が遅くなる。よって、通常データ線ＤＬのデータ０の読み出しが間に合わないという現象が発生する。すると読み出しエラーが発生し、半導体記憶装置が不良品となって歩留まりが低下するため問題である。

また特許文献１に例示されているように、データ読み出し不良を防止する方法として、レプリカビット線の動作で決まるラッチ制御信号ＬＣＳの発信タイミング（時間Ｔ１２ａ）を遅らせる遅延素子を備えることで、通常ビット線ＢＬの動作の遅れに対し余裕時間を持たせる方法がある。またレプリカデータ線ＲＤＬに接続されている、インバータ１０４のゲート閾値をＬ側にずらすことで、ラッチ制御回路１０２から発信されるラッチ制御信号ＬＣＳの発信タイミングを遅らせ、通常ビット線ＢＬの動作の遅れに対し余裕時間を持たせる方法がある。しかし、通常ビット線ＢＬの動作の遅れ時間（図１０、領域Ｒ２、時間Ｔ１１ａからＴ１３ａまでの時間）が非常に大きくなる場合には、タイミング補正による余裕時間では十分に補正できず、データ読み出し不良が発生する。するとその半導体記憶装置は読み出し不良品となり、歩留まりが低下するため問題である。

また一方、メモリセルＣ１（データ０）が選択されている期間Ｐ１において、レプリカビット線ＲＢＬのレプリカメモリセルトランジスタＲＭ１のスレッショルド電圧値ＲＶｔｈが深くなるようにばらついた場合を図１１を用いて説明する。レプリカビット線ＲＢＬのプリチャージ後の電圧値は第１プリチャージ高電圧値ＰＶ１Ｈになる（時間Ｔ１１ｂ）。そしてレプリカビット線ＲＢＬの電圧値が、第１プリチャージ高電圧値ＰＶ１Ｈ（時間Ｔ１１ｂ）から第１プリチャージ電圧値ＰＶ１（時間Ｔ１３ｂ）に低下するまで、レプリカデータ線ＲＤＬの電圧値は下降開始しないため（領域Ｒ４）、立下りが遅くなる。すると、ラッチ制御信号ＬＣＳの発信タイミング（時間Ｔ１２ｂ）が通常より遅くなることで、アクセスタイムが大きくなるため問題である。すなわち、レプリカメモリセルトランジスタＲＭ１のスレッショルド電圧値ＲＶｔｈが深くなる方向にばらつくと、ラッチ制御信号ＬＣＳの発信タイミングが遅くなり、アクセスタイムが大きくなるという現象が発生する。

またこのようなデータ読み出し不良の原因や、アクセスタイム増大の原因となるトランジスタ特性のばらつきは、素子の微細化が進むとより発生しやすくなる。しかしトランジスタ特性ばらつきを抑えるために素子を大きくすると、素子の微細化のメリットが享受できず、回路サイズが大きくなりコストアップや消費電流の増大を招くため問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、素子の微細化などによって、トランジスタ特性ばらつきが増大した場合においても、アクセス時間の増大、回路サイズ増大、コストアップ、消費電流の増大等の発生を防止しつつ、データ読み出しエラーの発生確率を減少させることが可能な半導体記憶装置および半導体記憶装置の制御方法を提供することを目的とする。

前記目的を達成するために、本発明の第１概念では、メモリセルに対応してレプリカメモリセルを備え、メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応するレプリカメモリセルに対して行われる読み出し動作に基づいて、メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置において、レプリカメモリセルにおける電流駆動能力は、メモリセルにおける電流駆動能力に比して、低く設定されており、メモリセルごとに、対応するレプリカメモリセルを複数備え、複数のレプリカメモリセルのうち最速の読み出し動作を検出するタイミング検出部を備えることを特徴とする。

メモリセルに対応して複数のレプリカメモリセルが備えられる。メモリセルには、メモリセルにおける電流値に応じて記憶データが記憶されている。レプリカメモリセルに対して行われる読み出し動作に基づいて、メモリセルからのデータ読み出しタイミングが設定される。レプリカメモリセルにおける電流駆動能力は、メモリセルにおける電流駆動能力に比して、低く設定される。
またレプリカメモリセルは、メモリセルに対して複数個備えられる。また、各レプリカメモリセルに対して読み出し動作が行われる。タイミング検出部は、レプリカメモリセルのうち最速の読み出し動作を検出する。

よって、レプリカメモリセルトランジスタの電流駆動能力の分布が、メモリセルに備えられたメモリセルトランジスタの電流駆動能力の分布に比して低くなる。これにより、素子の微細化などによって、トランジスタ特性のばらつきが大きくなる場合においても、レプリカメモリセルトランジスタの電流駆動能力に比して、メモリセルトランジスタの電流駆動能力が低くなるようなセルの組み合わせが発生する確率（すなわちデータ読み出しエラーが発生する確率）を減少させることができる。

また素子の微細化を行うとトランジスタ特性のばらつきが大きくなるが、トランジスタ特性のばらつきが大きくなるとデータ読み出しエラーが発生する確率が増加するため、素子の微細化の障害となっていた。しかし本発明の第１概念では、トランジスタ特性のばらつきが大きくなる場合においても、レプリカメモリセルトランジスタの電流駆動能力の分布がメモリセルトランジスタの電流駆動能力の分布に比して低くなるように分布をずらすことによりデータ読み出しエラーを防止することができる。よってさらなる素子の微細化を行うことが可能となり、回路サイズ減少、コストダウン、消費電流低減をすることができる。

またタイミング検出部のタイミング検出動作に基づいて、複数のレプリカメモリセルのうち読み出し動作が最速のセルを選び出すことにより、レプリカメモリセルトランジスタの電流駆動能力の分布（すなわちトランジスタ特性のばらつき）自体を狭める作用が得られる。このとき、選択対象であるレプリカメモリセル数を増加させるほど、レプリカメモリセルトランジスタの電流駆動能力の分布（トランジスタ特性のばらつき）をより狭めることができる。これにより、設定されるデータ読み出しタイミングに遅れが発生することを防止できるため、アクセス時間の増大を抑えることができる。また、データ読み出しエラーの発生を防止することができる。

本発明の半導体記憶装置および半導体記憶装置の制御方法によれば、素子の微細化などによって、トランジスタ特性のばらつきが大きくなる場合においても、アクセス時間が増大することを防止し、かつデータ読み出しエラーの発生を防止することが可能となる。

以下、本発明の半導体記憶装置について具体化した実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。本発明の第１実施形態を図１および図３を用いて説明する。図１に示す本発明の読み出し専用メモリ回路１は、ラッチ制御部２、ラッチ部３、セル部５を備える。また通常ビット線ＢＬおよび通常データ線ＤＬ、第１レプリカビット線ＲＢＬ１および第１レプリカデータ線ＲＤＬ１、第１ワード線ＷＬ１乃至第ｎワード線ＷＬｎを備える。通常ビット線ＢＬと通常データ線ＤＬとはトランジスタＣＭを介して接続され、第１レプリカデータ線ＲＤＬ１と第１レプリカビット線ＲＢＬ１とはトランジスタＲＣＭ１を介して接続される。ラッチ部３は通常データ線ＤＬおよび通常ビット線ＢＬを介して、メモリセルＣ１乃至Ｃｎの各々と接続される。ラッチ部はラッチ制御部２の検出動作に応じて制御される。なおラッチ制御部２はタイミング検出部の一例である。またトランジスタＣＭおよびトランジスタＲＣＭ１は、通常ビット線ＢＬおよびレプリカビット線ＲＢＬの電圧値が第１プリチャージ電圧値ＰＶ１以下となったときに導通するように設定されたトランジスタである。

ラッチ制御部２は、ディレイ部７、アンドゲート８を備える。第１レプリカデータ線ＲＤＬ１は、インバータ４を介してディレイ部７およびアンドゲート８の入力端子に接続される。またディレイ部７の出力端子は、アンドゲート８の入力端子へ接続され、アンドゲート８の出力端子はラッチ部３に接続される。通常データ線ＤＬは、インバータ９を介してラッチ部３に接続される。ラッチ部３からはデータＤｏｕｔが出力される。

通常ビット線ＢＬにはメモリセルＣ１乃至Ｃｎが接続され、第１レプリカビット線ＲＢＬ１にはレプリカメモリセルＲＣ１乃至ＲＣｎが接続される。メモリセルＣ１のメモリセルトランジスタＢＭ１のソースは接地電圧ＶＳＳに接続されており、メモリセルにおける電流値に応じてデータ０が保持されている。またメモリセルＣ２、ＣｎのメモリセルトランジスタＢＭ２、ＢＭｎのソースはフローティング状態にされており、メモリセルにおける電流値に応じてデータ１が保持されている。レプリカメモリセルＲＣ１乃至ＲＣｎのレプリカメモリセルトランジスタＲＭ１乃至ＲＭｎのソースは全て接地電圧ＶＳＳに接続される。メモリセルＣ１、Ｃ２、Ｃｎには、それぞれレプリカメモリセルＲＣ１、ＲＣ２、ＲＣｎが対応する。

本発明の読み出し専用メモリ回路１では、図２に示すように、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの電流駆動能力分布ＤＲの分布中心ｍＲが、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力分布ＤＮの分布中心ｍＮに対して低くなるように設定される。すなわち、レプリカメモリセルにおける電流駆動能力は、メモリセルにおける電流駆動能力に比して、低く設定されている。

電流駆動能力は、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎおよびメモリセルトランジスタＢＭ１乃至ＢＭｎにおける能力である。ここでレプリカメモリセルトランジスタＲＭ１乃至ＲＭｎのスレッショルド電圧値ＲＶｔｈを、メモリセルトランジスタＢＭ１乃至ＢＭｎのスレッショルド電圧値Ｖｔｈに比して深い値に設定することで、電流駆動能力の分布が変化させる方法が用いられる。スレッショルド電圧値Ｖｔｈが深くなると電流駆動能力は低下し、後述するようにプリチャージ後に第１レプリカビット線ＲＢＬ１から引き抜かれる電荷量が小さくされ、プリチャージ後の電圧値は規定値よりも高くなる。一方、スレッショルド電圧値Ｖｔｈが浅くなると電流駆動能力は上昇し、プリチャージ後に第１レプリカビット線ＲＢＬ１から引き抜かれる電荷量が大きくされ、プリチャージ後の電圧値は規定値よりも低くなる。

スレッショルド電圧値Ｖｔｈの深さを変えるには、例えば、スレッショルド電圧値Ｖｔｈのゲート長依存性が用いられる。すなわち、レプリカメモリセルトランジスタのゲート長は、メモリセルトランジスタのゲート長に比して長い値であるレプリカメモリセルトランジスタ用基準ゲート長に設定される。するとスレッショルド電圧値Ｖｔｈのゲート長依存により、メモリセルトランジスタＢＭ１乃至ＢＭｎのスレッショルド電圧値Ｖｔｈに比して、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎのスレッショルド電圧値Ｖｔｈを深くすることができる。

またスレッショルド電圧値Ｖｔｈの深さを変える方法として、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの製造時におけるイオン打ち込み量に比して、メモリセルトランジスタＢＭ１乃至ＢＭｎの製造時におけるイオン打ち込み量を変化させることにより、スレッショルド電圧値Ｖｔｈの深さを変える方法も用いることができる。

読み出し専用メモリ回路１の動作を、図３のタイミングチャートを用いて説明する。期間Ｐ１においてメモリセルＣ１（記憶データ０）が読み出され、期間Ｐ２においてメモリセルＣ２（記憶データ１）が読み出される。期間Ｐ１において第１ワード線選択信号Ｗ１Ｓがハイレベル（電源電圧ＶＣＣ）にされ、第１ワード線ＷＬ１に接続されたメモリセルトランジスタＢＭ１、レプリカメモリセルトランジスタＲＭ１が選択され導通状態とされる。またカラム選択信号ＣＯＬがハイレベルにされ、トランジスタＣＭ、ＲＣＭ１が導通状態とされる。時間Ｔ１０からＴ１１までの間において、プリチャージ信号ＰＲＥがローレベルにされトランジスタＰＭ、ＲＰＭ１が導通状態とされることで、通常データ線ＤＬ、第１レプリカデータ線ＲＤＬ１は電源電圧ＶＣＣまで充電される。

一方、通常ビット線ＢＬ、第１レプリカビット線ＲＢＬ１のプリチャージ後の電圧値は、メモリセルトランジスタＢＭ１乃至ＢＭｎ、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの電流駆動能力によって異なってくる。ここで前述の通り、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの電流駆動能力の分布中心ｍＲは、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力の分布中心ｍＮに比して低くなるように設定されている（図２）ため、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの電流駆動能力が、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力の分布に比して低くなっている確率が高くされている。

前述の確率に従い、レプリカメモリセルトランジスタＲＭ１の電流駆動能力が、メモリセルトランジスタＢＭ１の電流駆動能力に比して低くなっている場合を図３を用いて説明する。通常ビット線ＢＬの電圧値は、プリチャージ完了時点（時間Ｔ１１）において、規格値である第１プリチャージ電圧値ＰＶ１までプリチャージされる。一方、第１レプリカビット線ＲＢＬ１のプリチャージ完了時の電圧値は、第１プリチャージ高電圧値ＰＶ１Ｈ（第１プリチャージ電圧値ＰＶ１より高い値）となる。これは、メモリセルトランジスタＢＭ１の電流駆動能力に比して、レプリカメモリセルトランジスタＲＭ１の電流駆動能力が低いため、通常ビット線ＢＬから引き抜かれる電荷量に比して第１レプリカビット線ＲＢＬ１から電荷が引き抜かれる電荷量の方が小さく、第１プリチャージ電圧値ＰＶ１よりも高い電圧値にバランスするためである。

第１レプリカビット線ＲＢＬ１の電圧値は、時間Ｔ１１において第１プリチャージ高電圧値ＰＶ１Ｈとされるため、トランジスタＲＣＭ１は略非導通状態とされる。そして第１レプリカビット線ＲＢＬ１の電圧値は、レプリカメモリセルトランジスタＲＭ１によって電荷が引き抜かれることで低下していく（領域Ａ２）。このとき、能力の小さいレプリカメモリセルトランジスタＲＭ１で電荷を引き抜くため、領域Ａ２における第１レプリカビット線ＲＢＬ１の電圧値の低下速度は非常に遅くされる。そして時間Ｔ１２において、第１レプリカビット線ＲＢＬ１の電圧値が第１プリチャージ電圧値ＰＶ１まで低下すると、トランジスタＲＣＭ１が導通状態とされ、第１レプリカデータ線ＲＤＬ１と第１レプリカビット線ＲＢＬ１との間で電荷の再分配が行われる。すると第１レプリカデータ線ＲＤＬ１から電荷が抜けるため、時間Ｔ１２以降は、第１レプリカデータ線ＲＤＬ１の電圧値は電源電圧ＶＣＣから低下する（領域Ａ３）。

そして第１レプリカデータ線ＲＤＬ１の電圧値が１／２ＶＣＣまで低下すると（時間Ｔ１３）、インバータ４から出力される第１レプリカデータ線出力信号ＤＳ１（図１）は、ローレベルからハイレベルへ反転する（図３、矢印Ｙ０）。またディレイ部出力信号ＯＳ２は、第１レプリカデータ線出力信号ＤＳ１の遅延した反転出力であるため、時間Ｔ１３においてハイレベルである。するとアンドゲート８には共にハイレベルの信号が入力されるため、アンドゲート８からはハイレベルのラッチ制御信号ＬＣＳが出力される（矢印Ｙ１）。すなわち時間Ｔ１１からＴ１２までの間、第１レプリカデータ線ＲＤＬ１の下降開始時間が遅らされることで（領域Ａ４）、ラッチ制御信号ＬＣＳの発信タイミングが遅くされる。

一方、通常ビット線ＢＬは第１プリチャージ電圧値ＰＶ１であるため、トランジスタＣＭ１（図１）は導通状態とされる。よって時間Ｔ１１において、通常データ線ＤＬと通常ビット線ＢＬとの間で電荷の再分配が行われるため、通常データ線ＤＬの電圧値は時間Ｔ１１経過直後から低下していく（領域Ａ１）。すなわち通常データ線ＤＬの電圧値の下降開始時間には遅れが発生しない。そして時間Ｔ１３において、ハイレベルのラッチ制御信号ＬＣＳがラッチ部３に入力されると、当該信号をトリガにして通常データ線ＤＬに読み出されたデータ（記憶データ０）がラッチされる（矢印Ｙ２）。

よってラッチのタイミングを定める第１レプリカデータ線ＲＤＬ１の電圧値の低下開始（時間Ｔ１２）より、データ０を現す通常データ線ＤＬの電圧値の低下開始（時間Ｔ１１）の方が早く開始される。するとハイレベルのラッチ制御信号ＬＣＳが出力される時点（時間Ｔ１３）において、通常データ線ＤＬの電圧値は十分に低下しているため、通常データ線ＤＬに現れたデータ０が確実に読み出される。よってデータ０の読み出しが間に合わず、データ１を読み出してしまうような読み出しエラーを防止することができる。すると半導体記憶装置の不良品の発生率を低下させることができるため、歩留まり向上に寄与できる。

以上により第１実施形態の回路構成によれば、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎの電流駆動能力の分布中心ｍＲは、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力の分布中心ｍＮに比して低くなるように設定されているため、レプリカメモリセルトランジスタの電流駆動能力が高くなる方向にばらつきが発生し、メモリセルトランジスタの電流駆動能力が低くなる方向にばらつきが発生した場合においても、レプリカメモリセルトランジスタの電流駆動能力がメモリセルトランジスタの電流駆動能力を超えて高くなる事態が発生する確率を低くすることができる。これにより、通常ビット線ＢＬのプリチャージ完了時の電圧値が、第１レプリカビット線ＲＢＬ１のプリチャージ完了時の電圧値より高い値になり、ラッチ制御信号ＬＣＳの発信タイミングに比して通常データ線ＤＬの下降開始時間に遅れが発生する確率を低くすることができる。よって通常データ線ＤＬに現れたデータ０の読み出しが間に合わず、データ読み出しエラーが発生する事態を防止することが可能となる。

またこのようなデータ読み出しエラーの原因や、アクセスタイム増大の原因となるトランジスタ特性のばらつきは、素子の微細化が進むとより大きくなる。トランジスタ特性のばらつきが大きくなるとデータ読み出しエラーが発生する確率が増加するため、素子の微細化の障害となっていた。そこで第１実施形態のように、レプリカメモリセルトランジスタの電流駆動能力の分布中心ｍＲを、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力の分布中心ｍＮに比して低くなるように設定することで、電流駆動能力の分布の広がりが大きくなる場合にも、データ読み出しエラーを防止することができる。よってさらなる素子の微細化を行うことが可能となり、回路サイズ減少、コストダウン、消費電流低減をすることができる。

本発明の第２実施形態を図４および図５を用いて説明する。図４に示す第２実施形態の読み出し専用メモリ回路１ａは、第１実施形態における読み出し専用メモリ回路１（図１）に比して、第２レプリカビット線ＲＢＬ２が追加されたセル部５ａを備える。第２レプリカビット線ＲＢＬ２にはレプリカメモリセルＳＲＣ１乃至ＳＲＣｎが接続される。またラッチ制御部２に代えて、ラッチ制御部２ａを備える。なおラッチ制御部２ａは、タイミング検出部の一例である。メモリセルＣ１に対応してレプリカメモリセルＲＣ１、ＳＲＣ１が備えられ、メモリセルＣ２に対応してレプリカメモリセルＲＣ２、ＳＲＣ２が備えられる。以下同様にしてメモリセルＣｎにはレプリカメモリセルＲＣｎ、ＳＲＣｎが備えられる。レプリカメモリセルＲＣ１乃至ＲＣｎごとに接続されるレプリカビット線ＲＢＬ１、レプリカメモリセルＳＲＣ１乃至ＳＲＣｎごとに接続されるレプリカビット線ＲＢＬ２を備える。レプリカビット線の各々は、第１レプリカデータ線ＲＤＬ１および第２レプリカデータ線ＲＤＬ２を介してラッチ制御部２ａに接続される。その他の構成は、第１実施形態における読み出し専用メモリ回路１と同様のため、ここでは説明を省略する。

ラッチ制御部２ａは、オアゲート６、ディレイ部７、アンドゲート８を備える。第１レプリカデータ線ＲＤＬ１はインバータ４ａを介してオアゲート６に接続され、第２レプリカデータ線ＲＤＬ２はインバータ４ｂを介してオアゲート６に接続される。オアゲート６は、ディレイ部７およびアンドゲート８の入力端子に接続される。またディレイ部７の出力端子は、アンドゲート８の入力端子へ接続される。

第２実施形態の読み出し専用メモリ回路１ａにおいても、第１実施形態と同様にして、レプリカメモリセルトランジスタＲＭ１乃至ＲＭｎ、ＳＲＭ１乃至ＳＲＭｎの電流駆動能力の分布中心ｍＲ（図２）が、メモリセルトランジスタＢＭ１乃至ＢＭｎの電流駆動能力の分布中心ｍＮに対して低くなるように設定されている。ここで例として、第１レプリカビット線ＲＢＬ１に接続されたレプリカメモリセルトランジスタＲＭ１の電流駆動能力が、メモリセルトランジスタＢＭ１の電流駆動能力に比して低くなり、第２レプリカビット線ＲＢＬ２に接続されたレプリカメモリセルトランジスタＳＲＭ１の電流駆動能力が、メモリセルトランジスタＢＭ１の電流駆動能力と同等になっている場合における、読み出し専用メモリ回路１ａの動作を説明する。

図５のタイミングチャートにおいて、プリチャージ完了時点（時間Ｔ１１）における通常ビット線ＢＬおよび第２レプリカビット線ＲＢＬ２の電圧値は、メモリセルトランジスタＢＭ１とレプリカメモリセルトランジスタＳＲＭ１との電流駆動能力が同等であるため、共に第１プリチャージ電圧値ＰＶ１までプリチャージされる。一方、第１レプリカビット線ＲＢＬ１のプリチャージ完了時の電圧値は、レプリカメモリセルトランジスタＲＭ１の電流駆動能力が低いため、第１プリチャージ高電圧値ＰＶ１Ｈ（第１プリチャージ電圧値ＰＶ１より高い値）とされる。よって第１レプリカデータ線ＲＤＬ１の電圧値の下降開始時間（時間Ｔ１２、領域Ａ３）は、第２レプリカデータ線ＲＤＬ２の電圧値の下降開始時間（時間Ｔ１１、領域Ａ５）よりも遅くなる。

第２レプリカデータ線ＲＤＬ２の電圧値が１／２ＶＣＣまで低下すると（時間Ｔ１２）、インバータ４ｂ（図４）から出力される第２レプリカデータ線出力信号ＤＳ２は、ローレベルからハイレベルへ反転する（矢印Ｙ１０）。また時間Ｔ１２において第１レプリカデータ線出力信号ＤＳ１はローレベルである。するとオアゲート６には、ハイレベルの第２レプリカデータ線出力信号ＤＳ２と、ローレベルの第１レプリカデータ線出力信号ＤＳ１が入力され、オアゲート６から出力されるオアゲート出力信号ＯＳ１はハイレベルとされ（矢印Ｙ１１）、オアゲート出力信号ＯＳ１はディレイ部７へ入力される。ディレイ部７からは第１レプリカデータ線出力信号ＤＳ１の遅延した反転出力であるディレイ部出力信号ＯＳ２が出力される。すると時間Ｔ１２において、アンドゲート８には共にハイレベルの信号が入力されるため、アンドゲート８からはハイレベルのラッチ制御信号ＬＣＳが出力される（矢印Ｙ１２）。そしてラッチ制御信号ＬＣＳの立ち上がりエッジをトリガにして、時間Ｔ１２において通常データ線ＤＬに読み出されたデータ０がラッチ部３にラッチされる（矢印Ｙ１３）。

よってラッチ制御部２ａにオアゲート６を用いることで、第１レプリカデータ線ＲＤＬ１、第２レプリカデータ線ＲＤＬ２のうち一本でも１／２ＶＣＣまで低下した時点（時間Ｔ１２）で、ラッチ制御部２ａから自動的にラッチ制御信号ＬＣＳを発信することが可能とされる。すなわち、複数のレプリカビット線のうち最も早く電圧値が所定値まで低下するレプリカビット線の動作で、ラッチ制御信号ＬＣＳの発信タイミングを決めることができる。

効果を説明する。ラッチ制御部２ａのタイミング検出動作に基づいて、複数のレプリカビット線に接続された複数のレプリカメモリセルのうち読み出し動作が最速のセルを選び出すことにより、レプリカメモリセルトランジスタの電流駆動能力の分布（すなわちトランジスタ特性のばらつき）自体を狭める作用が得られる。すなわち、複数のレプリカビット線のうち最も早く電圧値が低下するレプリカデータ線を選択することにより、図２の第２実施形態におけるレプリカメモリセルトランジスタ電流駆動能力分布ＤＲ２に示すように、レプリカメモリセルトランジスタ間の電流駆動能力の分布（すなわちトランジスタ特性のばらつき）を狭め、かつ分布中心をデータ読み出しエラーやアクセス時間増大が発生しない最適な位置へ（分布中心ｍＲから分布中心ｍＲ２へ）シフトさせることができる。これによりラッチ制御信号ＬＣＳの発信タイミングに遅れが発生する確率を低下させることができるため、データ読み出しエラーを防止することができ、またアクセス時間の増大を防止することができる。

そして、メモリセルごとに対応して備えられるレプリカメモリセルの数を増加させるように、レプリカビット線ＲＢＬおよびレプリカデータ線ＲＤＬの数を増加させればさせるほど、レプリカメモリセルトランジスタの電流駆動能力の分布（トランジスタ特性ばらつき）をより狭めて、分布をレプリカビット線の電圧値の低下速度が速い方向へさらにシフトさせることができる。よってさらにラッチ制御信号ＬＣＳの発信タイミングが遅くなる確率を減少させることができ、アクセス時間をより短縮化することができる。なおメモリセルごとに対応して備えられるレプリカメモリセルの数は、回路サイズやアクセス時間の規格値等に応じて最適な値を選択することができる。

また従来の半導体記憶装置では、レプリカメモリセルトランジスタ間の電流駆動能力の分布自体を狭めることはできないため、遅延素子を備えることやインバータのゲート閾値を調整することで、ラッチ制御信号の発信タイミングを遅らせることにより、通常ビット線ＢＬの動作の遅れに対し余裕時間を持たせてデータ読み出しエラーを防止している。しかし、電流駆動能力分布の裾にあたるような電流駆動能力が非常に低いトランジスタが存在すると、アクセス時間が増大する問題があった。一方、本実施形態では、レプリカメモリセルトランジスタ間の電流駆動能力の分布自体を狭め、かつ分布中心をデータ読み出しエラーやアクセス時間増大が発生しない最適な位置へシフトさせることができる。よってデータ読み出しエラーを防止する際に、ラッチ制御信号の発信タイミングを遅らせる必要がないため、アクセス時間が増大することがない。この点が従来技術に比して優位な点として挙げられる。

本発明の第３実施形態を図６を用いて説明する。第３実施形態における読み出し専用メモリ回路１ｃ（図６）は、第１実施形態における読み出し専用メモリ回路１（図１）に加えて、第１レプリカワード線ＲＷＬ１、第２レプリカワード線ＲＷＬ２、固定レプリカメモリセル設定回路２０を備える。第１レプリカビット線ＲＢＬ１にはレプリカメモリセルＲＣ１ａ、ＲＣ２ａが接続される。レプリカメモリセルＲＣ１ａ、ＲＣ２ａは、メモリセルＣ１乃至Ｃｎに対応付けされるセルである。第１ワード線ＷＬ１乃至第ｎワード線ＷＬｎは、メモリセルＣ１乃至Ｃｎを選択するワード線であり、第１レプリカワード線ＲＷＬ１および第２レプリカワード線ＲＷＬ２は、それぞれレプリカメモリセルＲＣ１ａ、ＲＣ２ａを選択するワード線である。

第１レプリカビット線ＲＢＬ１には、メモリセルＣ１乃至Ｃｎと同様の構成を備えたダミーセルＲＤＣ１乃至ＲＤＣｎが、メモリセルと同数接続される。ダミーセルＲＤＣ１乃至ＲＤＣｎには、一端が第１レプリカビット線ＲＢＬ１に接続され、他端がフローティング状態とされたダミーセルトランジスタＲＤＭ１乃至ＲＤＭｎが備えられる。ダミーセルトランジスタＲＤＭ１乃至ＲＤＭｎのサイズは、メモリセルトランジスタＢＭ１乃至ＢＭｎと同一サイズとされる。

第１レプリカワード線ＲＷＬ１には、レプリカメモリセルＲＣ１ａと同様の構成を備えたダミーセルＤＣ１が接続され、第２レプリカワード線ＲＷＬ２には、レプリカメモリセルＲＣ２ａと同様の構成を備えたダミーセルＤＣ２が接続される。ダミーセルＤＣ１、ＤＣ２には、一端が通常ビット線ＢＬに接続され、他端がフローティング状態とされたダミーセルトランジスタＤＭ１、ＤＭ２が備えられる。ダミーセルトランジスタＤＭ１、ＤＭ２のサイズは、メモリセルトランジスタＢＭ１乃至ＢＭｎと同一サイズとされる。

ダミーセルＲＤＣ１乃至ＲＤＣｎ、ＤＣ１、ＤＣ２は、第１レプリカビット線ＲＢＬ１と通常ビット線ＢＬとの配線容量差をなくすために設けられたダミーセルである。各ダミーセルのトランジスタのソースはフローティング状態にされているため、セルトランジスタが導通しても電流が流れず、データ読み出しに影響は与えない。

固定レプリカメモリセル設定回路２０はセル切替部２３を備える。セル切替部２３は、電源電圧ＶＣＣ―接地電圧ＶＳＳ間にフューズ２４、負荷２５がノードＮ１を介して直列接続された構成を備える。ノードＮ１はインバータ２６を介してナンドゲート２２へ接続される。またノードＮ１はインバータ２６、２７を介してナンドゲート２１へ接続される。ナンドゲート２１、２２にはそれぞれ第１レプリカワード線選択信号ＲＷ１Ｓ、第２レプリカワード線選択信号ＲＷ２Ｓが入力される。

読み出し専用メモリ回路１ｃの動作を説明する。読み出し専用メモリ回路１ｃを搭載した半導体記憶装置の完成後、テスターによって読み出し専用メモリ回路１ｃの機能試験が行われる。まずフューズ２４の切断前の状態で試験が行われる。フューズ２４の切断前は、インバータ２７からはハイレベルの切替信号ＳＳ１が出力され、ナンドゲート２１に入力される。またインバータ２６からはローレベルの切替信号ＳＳ２が出力され、ナンドゲート２２に入力される。そしてハイレベルの第１ワード線選択信号Ｗ１Ｓ乃至第ｎワード線選択信号ＷｎＳが入力され、第１ワード線ＷＬ１乃至第ｎワード線ＷＬｎの各々が順次選択されるたびに、ハイレベルの第１レプリカワード線選択信号ＲＷ１Ｓがナンドゲート２１に入力され、インバータ２８からハイレベルの信号が出力される。よってメモリセルＣ１乃至Ｃｎの各々が選択されると同時に、レプリカメモリセルＲＣ１ａが選択されるため、第１レプリカビット線ＲＢＬ１の電荷を引き抜くレプリカメモリセルが、レプリカメモリセルＲＣ１ａに固定される。

そして機能試験が行われた結果、固定されたレプリカメモリセルトランジスタＲＭ１ａの電流駆動能力が、トランジスタ特性ばらつきによってメモリセルトランジスタの電流駆動能力を超えて高くなっており、データ０の読み出しが間に合わずに読み出しエラーが発生する場合には、固定されるレプリカメモリセルがレプリカメモリセルＲＣ１ａからＲＣ２ａへ切り替えられる。具体的には、レーザーや電圧印加等によってフューズ２４が切断されることで、インバータ２７から出力される切替信号ＳＳ１はローレベルへ反転され、インバータ２６から出力される切替信号ＳＳ２はハイレベルへ反転される。そしてハイレベルの第２レプリカワード線選択信号ＲＷ２Ｓがナンドゲート２２に入力されることで、インバータ２９からハイレベルの信号が出力される。よってメモリセルＣ１乃至Ｃｎの各々が選択されると同時に、レプリカメモリセルＲＣ２ａが選択されるため、第１レプリカビット線ＲＢＬ１の電荷を引き抜くレプリカメモリセルが、レプリカメモリセルＲＣ１ａに代えてレプリカメモリセルＲＣ２ａに固定される。すなわち固定レプリカメモリセル設定回路２０は、複数備えられたレプリカメモリセルのうちの１つを固定レプリカメモリセルとして設定する働きを有する。そして固定レプリカメモリセルの切り替え後に再度機能試験が行われ、読み出しエラーが発生しなくなっていれば、冗長救済が完了したことになる。

効果を説明する。第１実施形態（図１）では、メモリセルＣ１乃至Ｃｎの各々が選択されるときには、各々対応したレプリカメモリセルＲＣ１乃至ＲＣｎが選択される。すなわち第１レプリカビット線ＲＢＬ１の電荷を引き抜くセルが１つのレプリカメモリセルに固定されない。すると電荷を引き抜くレプリカメモリセルが複数になるため、どれか一つのレプリカメモリセルにおけるレプリカメモリセルトランジスタの電流駆動能力が規格外となっても、読み出しエラーが発生する。よってレプリカメモリセルのセルトランジスタの特性ばらつきの影響を受けやすくなり、読み出しエラーの発生する確率が高くなる。

一方、第３実施形態（図６）では、第１レプリカビット線ＲＢＬ１の電荷を引き抜くレプリカメモリセルが、１つのレプリカメモリセルＲＣ１ａまたはＲＣ２ａの一方に固定される。すると、その固定されたレプリカメモリセルが有するレプリカメモリセルトランジスタの電流駆動能力が規格外であるかによって、読み出しエラーが発生するかが決まる。そしてレプリカメモリセルＲＣ１乃至ＲＣｎの全てに備えられたレプリカメモリセルトランジスタが規格内に入る確率に比して、固定されたレプリカメモリセルＲＣ１ａまたはＲＣ２ａに備えられたレプリカメモリセルトランジスタが規格内に入る確率の方が高くなる。

すなわちメモリセルＣ１乃至Ｃｎに対して、レプリカメモリセルＲＣ１ａまたはＲＣ２ａが対応付けされる構成を取ることにより、必要とされるレプリカメモリセルの数を減少させることができる。これにより、レプリカメモリセルトランジスタの特性ばらつきの影響を受けにくくなり、読み出しエラーの発生する確率や、アクセスタイムが大きくなる確率を低くすることができる。よって半導体記憶装置の歩留まりを向上させることができる。

例えばレプリカメモリセルトランジスタの電流駆動能力が、読み出しエラーを起こさないような規格内に入る確率が９９（％）であり、ワード線およびメモリセルが１０２４ある場合を説明する。電荷を引き抜くレプリカメモリセルが固定されない時には、１０２４つのメモリセルの各々に対応する全てのレプリカメモリセルが有するレプリカメモリセルトランジスタ特性が、規格内である必要がある。すると読み出しエラーが発生しない確率は、１つのセルトランジスタが規格内である確率（９９（％））の１０２４乗になるためほぼ０（％）になる。一方、電荷を引き抜くレプリカメモリセルが１つに固定される時は、読み出しエラーが発生しない確率は、１つのレプリカメモリセルトランジスタが規格内になる確率（９９（％））と同等とされる。これによりレプリカメモリセルを固定することで、レプリカメモリセルのセルトランジスタの特性ばらつきの影響を受けにくくなり、読み出しエラーが発生する確率を低くすることができることが分かる。

また固定レプリカメモリセル設定回路２０を備えることにより、レプリカメモリセルＲＣ１ａまたはＲＣ２ａのうちの一方を固定レプリカメモリセルとして設定することができる。よって冗長救済が可能とされるため、読み出し専用メモリ回路１ｃを搭載した半導体記憶装置の歩留まりをさらに向上させることができる。

なお複数用意されるレプリカメモリセルは、前述したレプリカメモリセルトランジスタ用基準ゲート長を含み、該基準ゲート長に対して所定長ごとに増加・減少するように設定される形態であってもよい。これにより、基準ゲート長に対し所定の電流駆動能力の差を有したレプリカメモリセルトランジスタが複数備えられることになる。そして機能試験の結果に応じて、要求される電流駆動能力を有するレプリカメモリセルトランジスタを選択する構成を備えることにより、より高い確率で確実に冗長救済を行うことが可能となり、さらに半導体記憶装置の歩留まりを高くすることができる。なお、複数用意されるレプリカメモリセルトランジスタは、全てレプリカメモリセルトランジスタ用基準ゲート長を設定値として作成されてもよいことは言うまでもない。

本発明の第４実施形態を図７を用いて説明する。図７は、リード専用ポートを備える、マルチポートＳＲＡＭ１ｄの一部を示した図である。単一ビット線で読み出す方式のため、ポート数が多いときに回路サイズに対して有利になる回路構成である。図７に示すマルチポートＳＲＡＭ１ｄは、第１実施形態における読み出し専用メモリ回路１（図１）と異なる構造を有するセル部５ｄを備え、またライト制御回路３０を備える。また、第１リード側ワード線ＷＬＲ１乃至第ｎリード側ワード線ＷＬＲｎを備え、第１ライト側ワード線ＷＬＷ１乃至第ｎライト側ワード線ＷＬＷｎを備える。

メモリセルＣ１ｄ乃至ＣｎｄのメモリセルトランジスタＢＭ１ｄ乃至ＢＭｎｄのソースは接地電圧ＶＳＳに接続される。メモリセルトランジスタＢＭ１ｄ乃至ＢＭｎｄが導通状態のときは接地電圧ＶＳＳに接続されるため記憶データ０が保持され、非導通状態のときは記憶データ１が保存される。レプリカメモリセルＲＣ１ｄ乃至ＲＣｎｄのレプリカメモリセルトランジスタＲＭ１ｄ乃至ＲＭｎｄの全てのゲートには、電源電圧ＶＣＣが印加され、全トランジスタは導通状態とされる。その他の構成は、第１実施形態における読み出し専用メモリ回路１と同様のため、ここでは説明を省略する。

図７のマルチポートＳＲＡＭ１ｄにおいても、第１実施形態で説明したように、レプリカメモリセルトランジスタＲＭ１ｄ乃至ＲＭｎｄの電流駆動能力の分布中心が、メモリセルトランジスタＢＭ１ｄ乃至ＢＭｎｄの電流駆動能力の分布中心に比して低くなるように設定されている。そのため、レプリカメモリセルトランジスタの電流駆動能力が高くなる方向にばらつき、メモリセルトランジスタの電流駆動能力が低くなる方向にばらつくような組み合わせが発生した場合においても、レプリカメモリセルトランジスタの電流駆動能力がメモリセルトランジスタの電流駆動能力を超えて高くなる事態が発生する確率を低くすることができる。これにより、データの読み出しが間に合わず、データ読み出しエラーが発生する事態を防止することが可能となる。

またマルチポートＳＲＡＭ１ｄにおいても、第２実施形態に示すように、複数のレプリカビット線を備える構成をとることができることは言うまでもない。これにより、電圧値の下降開始タイミングが早いレプリカデータ線が存在する確率を増加させることができるため、ラッチ制御信号の発信タイミングに遅れが発生する確率を低下させることができ、アクセスの遅れが発生することを防止できる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第３実施形態において、固定レプリカメモリセルの冗長救済をすることで半導体記憶装置の歩留まりを上昇させるとしたが、この形態に限られない。例えばフィードバック制御により、固定レプリカメモリセルトランジスタの電流駆動能力を、データ読み出しエラーが発生しないような所定値に合わせる形態としてもよい。具体的には、固定レプリカメモリセルトランジスタに流れる電流値をモニタし、該電流値に応じて、該電流値が所定範囲内となるように、固定レプリカメモリセルトランジスタのゲートに印加されるバイアス電圧値を制御する形態が挙げられる。これにより、半導体記憶装置の歩留まり向上に寄与することができる。

また第３実施形態において、固定レプリカメモリセル設定回路２０はフューズ２４を有するセル切替部２３を備えるとしたが、この形態に限られない。例えばセル切替部はフューズに代えてロジック回路を備え、レプリカメモリセルの電流駆動能力に応じて最適なレプリカメモリセルが選択される構成であってもよい。

ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置において、
前記レプリカメモリセルにおける電流駆動能力は、前記メモリセルにおける電流駆動能力に比して、低く設定されていることを特徴とする半導体記憶装置。
（付記２）前記電流駆動能力は、前記レプリカメモリセルおよび前記メモリセルに備えられるレプリカメモリセルトランジスタおよびメモリセルトランジスタにおける能力であり、前記レプリカメモリセルトランジスタのスレッショルド電圧値は、前記メモリセルトランジスタのスレッショルド電圧値に比して深い値に設定されることを特徴とする付記１に記載の半導体記憶装置。
（付記３）前記レプリカメモリセルトランジスタのゲート長は、
前記メモリセルトランジスタのゲート長に比して長い値に設定されることを特徴とする付記２に記載の半導体記憶装置。
（付記４）前記メモリセルごとに、対応する前記レプリカメモリセルを複数備え、複数の前記レプリカメモリセルのうち最速の読み出し動作を検出するタイミング検出部を備えることを特徴とする付記１乃至付記３に記載の半導体記憶装置。
（付記５）前記レプリカメモリセルごとに接続される複数のレプリカビット線を備え、該レプリカビット線の各々は前記タイミング検出部に接続されることを特徴とする付記４に記載の半導体記憶装置。
（付記６）前記メモリセルの各々と接続されるラッチ部を備え、
該ラッチ部は前記タイミング検出部の検出動作に応じて制御されることを特徴とする付記５に記載の半導体記憶装置。
（付記７）メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置において、
前記レプリカメモリセルにおける電流駆動能力は、前記メモリセルにおける電流駆動能力に比して低く設定され、
複数の前記メモリセルに対して前記レプリカメモリセルが対応付けされていることを特徴とする半導体記憶装置。
（付記８）メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置において、
複数の前記メモリセルに対して、前記レプリカメモリセルが対応付けされていることを特徴とする半導体記憶装置。
（付記９）複数の前記レプリカメモリセルのうち何れか１つが選択されて、複数の前記メモリセルに対して対応付けされることを特徴とする付記８に記載の半導体記憶装置。
（付記１０）前記レプリカメモリセルの電流駆動能力が各々相違することを特徴とする付記９に記載の半導体記憶装置。
（付記１１）前記電流駆動能力は、前記レプリカメモリセルに備えられるレプリカメモリセルトランジスタにおける能力であり、前記レプリカメモリセルトランジスタの各々のスレッショルド電圧値が相違することを特徴とする付記１０に記載の半導体記憶装置。
（付記１２）前記レプリカメモリセルトランジスタの各々のゲート長は相違することを特徴とする付記１１に記載の半導体記憶装置。
（付記１３）前記メモリセルを選択するワード線および前記レプリカメモリセルを選択するレプリカワード線を備え、
前記ワード線には前記レプリカメモリセルと同様の構造のダミーセルが備えられ、
前記レプリカワード線には前記メモリセルと同様の構造のダミーセルが備えられることを特徴とする付記８に記載の半導体記憶装置。
（付記１４）前記メモリセルを選択するビット線および前記レプリカメモリセルを選択するレプリカビット線を備え、
前記ビット線には前記レプリカメモリセルと同様の構造のダミーセルが備えられ、
前記レプリカビット線には前記メモリセルと同様の構造のダミーセルが備えられることを特徴とする付記８に記載の半導体記憶装置。
（付記１５）前記メモリセルを選択するワード線、前記レプリカメモリセルを選択するレプリカワード線、前記メモリセルを選択するビット線および前記レプリカメモリセルを選択するレプリカビット線を備え、
前記ワード線およびビット線には前記レプリカメモリセルと同様の構造のダミーセルが備えられ、
前記レプリカワード線およびレプリカビット線には前記メモリセルと同様の構造のダミーセルが備えられることを特徴とする付記８に記載の半導体記憶装置。
（付記１６）メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置の制御方法において、
前記レプリカメモリセルにおける電流駆動能力は、前記メモリセルにおける電流駆動能力に比して、低くされることを特徴とする半導体記憶装置の制御方法。
（付記１７）前記電流駆動能力は、前記レプリカメモリセルに備えられるレプリカメモリセルトランジスタにおける能力であり、
前記レプリカメモリセルトランジスタに流れる電流値に応じて、前記電流駆動能力が所定範囲内となるように該レプリカメモリセルトランジスタのゲート電圧が定められることを特徴とする付記１６に記載の半導体記憶装置の制御方法。

第１実施形態の読み出し専用メモリ回路１を示す図である。メモリセルトランジスタおよびレプリカメモリセルトランジスタの電流駆動能力分布を示す図である。読み出し専用メモリ回路１のタイミングチャートである。第２実施形態の読み出し専用メモリ回路１ａを示す図である。読み出し専用メモリ回路１ａのタイミングチャートである。第３実施形態の読み出し専用メモリ回路１ｃを示す図である。リード専用ポートを備えるマルチポートＳＲＡＭ１ｄの一部を示した図である。従来のレプリカビット線を用いた読み出し専用メモリ回路１００を示す図である。従来の読み出し専用メモリ回路１００のタイミングチャート（その１）である。従来の読み出し専用メモリ回路１００のタイミングチャート（その２）である。従来の読み出し専用メモリ回路１００のタイミングチャート（その３）である。

１、１ａ、１ｃ読み出し専用メモリ回路
１ｄマルチポートＳＲＡＭ
２、２ａラッチ制御部
２０固定レプリカメモリセル設定回路
２４フューズ
３０ライト制御回路
ＢＬ通常ビット線
ＢＭ１乃至ＢＭｎメモリセルトランジスタ
Ｃ１乃至Ｃｎメモリセル
ＣＯＬカラム選択信号
ＤＣ１、ＤＣ２ダミーセル
ＤＭ１、ＤＭ２ダミーセルトランジスタ
ＤＮ電流駆動能力分布
ＤＲ電流駆動能力分布
ＤＲ２レプリカメモリセルトランジスタ電流駆動能力分布
ＬＣＳラッチ制御信号
ＰＶ１第１プリチャージ電圧値
ＰＶ１Ｈ第１プリチャージ高電圧値
ＰＶ１Ｌ第１プリチャージ低電圧値
ＰＶ２第２プリチャージ電圧値
ＲＢＬ１第１レプリカビット線
ＲＢＬ２第２レプリカビット線
ＲＣ１乃至ＲＣｎレプリカメモリセル
ＲＤＬ１第１レプリカデータ線
ＲＤＬ２第２レプリカデータ線
ＲＤＭ１乃至ＲＤＭｎダミーセルトランジスタ
ＲＭ１乃至ＲＭｎレプリカメモリセルトランジスタ

Claims

メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置において、
前記レプリカメモリセルにおける電流駆動能力は、前記メモリセルにおける電流駆動能力に比して、低く設定されており、
前記メモリセルごとに、対応する前記レプリカメモリセルを複数備え、複数の前記レプリカメモリセルのうち最速の読み出し動作を検出するタイミング検出部を備えることを特徴とする半導体記憶装置。
前記電流駆動能力は、前記レプリカメモリセルおよび前記メモリセルに備えられるレプリカメモリセルトランジスタおよびメモリセルトランジスタにおける能力であり、前記レプリカメモリセルトランジスタのスレッショルド電圧値は、前記メモリセルトランジスタのスレッショルド電圧値に比して深い値に設定されることを特徴とする請求項１に記載の半導体記憶装置。
前記レプリカメモリセルトランジスタのゲート長は、
前記メモリセルトランジスタのゲート長に比して長い値に設定されることを特徴とする請求項２に記載の半導体記憶装置。
前記レプリカメモリセルごとに接続される複数のレプリカビット線を備え、該レプリカビット線の各々は前記タイミング検出部に接続されることを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルの各々と接続されるラッチ部を備え、
該ラッチ部は前記タイミング検出部の検出動作に応じて制御されることを特徴とする請求項４に記載の半導体記憶装置。
メモリセルに対応してレプリカメモリセルを備え、前記メモリセルにおける電流値に応じて記憶されている記憶データの読み出し動作の際、対応する前記レプリカメモリセルに対して行われる読み出し動作に基づいて、前記メモリセルからのデータ読み出しタイミングを設定する半導体記憶装置の制御方法において、
前記レプリカメモリセルにおける電流駆動能力は、前記メモリセルにおける電流駆動能力に比して、低くされ、
前記メモリセルごとに、対応する前記レプリカメモリセルを複数備え、複数の前記レプリカメモリセルのうち最速の読み出し動作を検出することを特徴とする半導体記憶装置の制御方法。