JP2004220721A - 半導体記憶装置 - Google Patents
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Abstract
【課題】レイアウト面積が増大することなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を提供する。
【解決手段】メモリアレイ１００内のメモリセル１０６と同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線１１１に出力する複数のレプリカセル１０９Ａ−１〜１０９Ａ−４を含むレプリカ回路１０４Ａと、レプリカビット線の信号を受けて、センスアンプ回路１０３を起動する信号ＳＡＥのタイミング制御を行うセンスアンプ制御回路１０５とを設け、レプリカ回路は、複数のレプリカセルのうち活性化するレプリカセルの段数をプログラマブルに切り換えるスイッチ回路１１０を含む。
【選択図】 図１
【解決手段】メモリアレイ１００内のメモリセル１０６と同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線１１１に出力する複数のレプリカセル１０９Ａ−１〜１０９Ａ−４を含むレプリカ回路１０４Ａと、レプリカビット線の信号を受けて、センスアンプ回路１０３を起動する信号ＳＡＥのタイミング制御を行うセンスアンプ制御回路１０５とを設け、レプリカ回路は、複数のレプリカセルのうち活性化するレプリカセルの段数をプログラマブルに切り換えるスイッチ回路１１０を含む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリアレイに含まれるメモリセルと同一の構成を有するレプリカセルを含むレプリカ回路を用いて、センスアンプ回路の起動タイミング信号を生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置において、メモリセルからの読み出しデータを増幅するセンスアンプのタイミング信号を生成し、メモリセルの読み出しタイミングをプロセスや電圧などによるばらつきに追従させる方法が多数ある。その中で、レプリカ回路を用いて、タイミング信号をプログラマブルに可変する方法がある。以下、この方法について説明する。
【０００３】
図１１は、従来の半導体記憶装置の一構成例を示す機能ブロック図である（特許文献１参照）。図１１において、従来の半導体記憶装置は、ＳＲＡＭのメモリアレイ（以下、単にメモリアレイと称する）９００と、メモリアレイ９００に接続されるロウデコーダ９０１と、レプリカ制御回路９０２と、メモリアレイ９００およびロウデコーダ９０１に接続されたセンスアンプ回路９０３と、レプリカ制御回路９０２により制御されるレプリカ回路９０４と、レプリカ回路９０４に接続されセンスアンプ回路９０３を制御するセンスアンプ制御回路９０５とで構成される。なお、９０６はメモリアレイ９００を構成するＳＲＡＭのメモリセル（以下、単にメモリセルと称する）である。
【０００４】
図１１に示すように、メモリセル９０６は、行方向でロウデコーダ９０１の出力信号線であるワード線ＷＬ０〜ＷＬｘにそれぞれ接続され、列方向で共通のビット線ＢＬ、ＢＢに接続される。
【０００５】
図１２は、図１１のメモリセル９０６の内部構成を示す回路図である。図１２において、メモリセル９０６は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続されたＮ型トランジスタＮＡ１と、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＢに接続されたＮ型トランジスタＮＡ２と、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ１のドレインに接続されたＰ型トランジスタＰＬ１と、ゲートがＰ型トランジスタＰＬ１のゲートに接続され、ドレインがＰ型トランジスタＰＬ１のドレインに接続され、ソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ１と、ゲートがＮ型トランジスタＮＡ１のドレインに接続され、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ２のドレインに接続されたＰ型トランジスタＰＬ２と、ゲートがＰ型トランジスタＰＬ２のゲートに接続され、ドレインがＰ型トランジスタＰＬ２のドレインに接続され、ソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ２とで構成される。
【０００６】
ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成され、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成され、第１のインバータの入力端子および出力端子をそれぞれ第２のインバータの出力端子および入力端子に接続することにより、ラッチ回路が構成される。
【０００７】
図１３は、図１１のレプリカ回路９０４の内部構成及び接続関係を示すブロック図である。図１３において、９０７はレプリカ回路９０４を駆動するためのレプリカワード線（ＲＷＬ）、９０８はレプリカセル９０９に接続されたレプリカビット線（ＲＢＬ）、９０９はレプリカセル（ＲＭＣ）、９１０は１つのレプリカセル９０９を選択する選択線、９１１は２つのレプリカセル９０９を選択する選択線、９１２は４つのレプリカセル９０９を選択する選択線を示す。
【０００８】
図１３に示すように、レプリカセル９０９のワード線ＷＬは、レプリカセル９０９を駆動するためのレプリカワード線９０７に共通に接続されている。レプリカセル９０９の一方のビット線ＢＬは、レプリカセル９０９を選択する選択線９１０、９１１または９１２に接続されている。レプリカセル９０９の他方のビット線ＢＢは、レプリカビット線９０８に接続されている。
【０００９】
図１４は、図１３のレプリカセル９０９の内部構成を示す回路図である。図１４において、レプリカセル９０９を構成するトランジスタは、図１２に示すメモリセル９０６を構成するトランジスタと同サイズであり、レプリカセル９０９に含まれるラッチ回路において、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１から成る第１のインバータは電気的に絶縁されており、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２から成る第２のインバータはその出力レベルがＨｉｇｈレベルに固定されている。
【００１０】
次に、以上のように構成された従来の半導体記憶装置の動作について説明する。まず、ロウデコーダ９０１の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル９０６のデータがビット線ＢＬ、ＢＢに読み出される。ビット線ＢＬ、ＢＢ、レプリカビット線ＲＢＬは、予めＨｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時にはフローティング状態となる。ビット線ＢＬ、ＢＢは複数あり、複数のデータがそれぞれのビット線ＢＬ、ＢＢに読み出される。
【００１１】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、レプリカ制御回路９０２の出力信号線であるレプリカワード線ＲＷＬが駆動され、ｎ個のレプリカセル９０９のうち、選択線９１０から９１２によって選択されたレプリカセル９０９のトランジスタが、レプリカビット線ＲＢＬの信号レベルをメモリセル９０６のｎ倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、センスアンプ制御回路９０５がレプリカビット線ＲＢＬの信号レベルを検出し、センスアンプ起動信号ＳＡＥを生成し、センスアンプ回路９０３にセンスアンプ起動信号ＳＡＥが入力されて、ビット線ＢＬ、ＢＢのデータが増幅される。
【００１２】
例えば、電源電圧ＶＤＤが１．２Ｖである場合、メモリセル９０６からビット線ＢＬ、ＢＢへの読み出しデータの電位差が１００ｍＶのときにセンスアンプ回路９０３を起動したい場合、選択するレプリカセル９０９の数ｎを６個にしておけば、所望のセンスアンプ起動タイミング時に、レプリカビット線ＲＢＬの信号レベルは６００ｍＶ、即ち、電源電圧ＶＤＤの半値にまで遷移しており、複雑な電位検出回路を用いずに、簡単なＣＭＯＳゲートでセンスアンプ起動信号ＳＡＥを生成できるという利点がある。
【００１３】
【特許文献１】
米国特許第６１７２９２５号明細書
【００１４】
【発明が解決しようとする課題】
しかしながら、上記のような半導体記憶装置の構成では、以下の問題点があった。
【００１５】
まず、センスアンプ回路９０３の起動タイミングに関する選択肢が多くなるほど、多くのレプリカセル９０９を配置する必要がある。また、レプリカセル９０９を選択する選択線についても、新たに配線領域を確保しなければならない。その結果、レイアウト面積が増大することになる。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、レプリカセルの段数をプログラマブルに変更することで、レイアウト面積が増大することなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリアレイと、メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、レプリカビット線の信号を受けて、センスアンプ回路を起動する信号（ＳＡＥ）のタイミング制御を行うセンスアンプ制御回路とを備え、レプリカ回路は、複数のレプリカセルのうち活性化するレプリカセルの段数を切り換えるスイッチ回路を含むことを特徴とする。
【００１８】
本発明に係る半導体記憶装置において、スイッチ回路は、複数のレプリカセルへの電源線の接続状態を切り換えることにより、活性化するレプリカセルの段数を切り換えることが好ましい。
【００１９】
または、本発明に係る半導体記憶装置において、一つの電源線に複数のスイッチ回路を備えることが好ましい。
【００２０】
または、本発明に係る半導体記憶装置において、複数の電源線にスイッチ回路を備えることが好ましい。
【００２１】
また、本発明に係る半導体記憶装置において、レプリカ回路は、レプリカセルと同じレイアウトを有しスイッチ回路とレプリカセルとの間に配置されるダミーセルを含むことが好ましい。
【００２２】
この場合、スイッチ回路は、ダミーセルを構成するトランジスタを用いて構成されることが好ましく、ダミーセルを構成するトランジスタを並列に接続して構成されることが更に好ましい。
【００２３】
または、スイッチ回路は、ダミーセルの領域と隣接する端セルの領域におけるトランジスタを用いて構成されることが好ましく、ダミーセルの領域におけるトランジスタと、ダミーセルの領域と隣接する端セルの領域におけるトランジスタとを並列に接続して構成されることが更に好ましい。
【００２４】
本発明に係る半導体記憶装置において、スイッチ回路の切換制御線は、隣接する端セルの電源線またはビット線のレイアウトを用いて形成されることが好ましい。
【００２５】
また、本発明に係る半導体記憶装置は、切換制御線を介してスイッチ回路に制御信号を供給する選択回路を備え、選択回路は、制御信号のレベルを保持する記憶手段を含むことが好ましい。この場合、記憶手段は、レーザーで切断可能なヒューズ素子を含む不揮発性記憶手段であることが好ましい。
【００２６】
または、本発明に係る半導体記憶装置は、読み出し動作時と書き込み動作時とで異なるレベルの制御信号を、切換制御線を介してスイッチ回路に供給する制御回路を備えることが好ましい。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図である。図１において、本実施形態の半導体記憶装置は、複数のメモリセル１０６を含むメモリアレイ１００と、メモリアレイ１００に接続されるロウデコーダ１０１と、選択されたメモリセル１０６からビット線ＢＬ、ＢＢに読み出されたデータを増幅するセンスアンプ回路１０３と、レプリカ回路１０４Ａと、センスアンプ起動信号ＳＡＥをセンスアンプ回路１０３に供給するセンスアンプ制御回路１０５とで構成される。
【００２９】
レプリカ回路１０４は、メモリセル１０６と同一の素子を有し、ダミービット線１１５を介して駆動され、段数に応じたレベルの信号を共通のレプリカビット線（ＲＢＬ）１１１に出力する複数のレプリカセル１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ−４（以下、まとめて１０９Ａとも称する）と、接地電位ＶＳＳに接続された電源線１１２−１と接地電位ＶＳＳに接続された電源線１１２−２とを接続状態または切断状態に切り換えることにより、活性化するレプリカセルの段数を２段（レプリカセル１０９Ａ−１、１０９Ａ−２）と４段（レプリカセル１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ−４との間で切り換えるスイッチ回路（ＳＷ）１１０とを含んで構成される。なお、レプリカセル１０９Ａの内部構成については、図３Ａを参照して後述する。
【００３０】
次に、以上のように構成された半導体記憶装置の動作について説明する。
【００３１】
外部よりメモリアレイ１００へのアクセスが行われると、ロウデコーダ１０１の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１０６のデータがビット線ＢＬ、ＢＢに読み出される。ビット線ＢＬ、ＢＢ、レプリカビット線１１１は、予め、図示しないビット線プリチャージ回路により、Ｈｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時には、フローティング状態となる。ビット線ＢＬ、ＢＢは複数あり、複数のデータがそれぞれのＢＬ、ＢＢに読み出され、センスアンプ回路１０３により増幅される。
【００３２】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、ダミービット線１１５が駆動されて複数のレプリカセル１０９Ａが選択され、複数のレプリカセル１０９を構成するトランジスタが、レプリカビット線１１１の信号レベルを、メモリセル１０６のｎ（ｎは、スイッチ回路１１０により選択されるレプリカセル１０９Ａの段数を示す）倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、その信号をセンスアンプ制御回路１０５に送る。センスアンプ制御回路１０５は、レプリカビット線１１１の信号が、選択されたレプリカセル１０９Ａの段数に応じた所定のレベルに達すると、センスアンプ起動信号ＳＡＥを活性化し、センスアンプ起動信号ＳＡＥの活性化タイミングに基いて、センスアンプ回路１０３はビット線ＢＬ、ＢＢのデータを増幅する。
【００３３】
選択されるレプリカセル１０９Ａの段数ｎはスイッチ回路１１０により決定される。スイッチ回路１１０がＯＦＦ状態のとき、電源線１１２を介して接地電位ＶＳＳに接続されているレプリカセル１０９Ａ−１、１０９Ａ−２のみが選択される。このとき、スイッチ回路１１０によって選択されなかったレプリカセル１０９Ａ−３、１０９Ａ−４は、電源線１１２に電流を流すことができないためレプリカセルとして動作しない。スイッチ回路１１０がＯＮ状態になると、動作しなかったレプリカセル１０９Ａ−３、１０９Ａ−４も活性化されて動作することができる。
【００３４】
以上のように、本実施形態によれば、スイッチ回路１１０の切換制御のみにより、活性化するレプリカセル１０９Ａの段数をプログラマブルに可変でき、その実用的効果は大きい。
【００３５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図２において、本実施形態のレプリカ回路１０４Ｂは、レプリカセル１０９Ｂ−１、１０９Ｂ−２、１０９Ｂ−３、１０９Ｂ−４（以下まとめて１０９Ｂとも称する）と、スイッチ回路１１０Ｂ−１、１１０Ｂ−２（以下まとめて１１０Ｂとも称する）とで構成される。
【００３６】
第１の実施形態と同様にレプリカセルが選択されたとき、本来期待する電流値がスイッチ回路を通ることによって制限されてしまう恐れがある。これを避けるため、異なる電源線にそれぞれスイッチ回路１１０Ｂ−１、１１０Ｂ−２を設ける。これによりスイッチ回路１１０Ｂを通ることによって電流が制限されることがない。
【００３７】
以上のように、本実施形態によれば、複数の電源線にスイッチ回路１１０Ｂを設けることによって、レプリカセルの段数を増やしたときでも、電圧やプロセスの変化に追従したレプリカ回路を構成することができ、その実用効果は大きい。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図３において、本実施形態のレプリカ回路１０４Ｃは、レプリカセル１０９Ｃ−１、１０９Ｃ−２、１０９Ｃ−３、１０９Ｃ−４（以下まとめて１０９Ｃとも称する）と、スイッチ回路１１０Ｃ−１、１１０Ｃ−２（以下まとめて１１０Ｃとも称する）とで構成される。
【００３９】
目標とするビット線の電位まで引きぬくときよりセンスアンプの起動タイミングを最適化するためには微調整が必要となる。また、第１の実施形態と同様にレプリカセルが選択されたとき、本来期待する電流値がスイッチ回路を通ることによって制限されてしまう恐れがある。これを避けるため、一つの電源線に複数のスイッチ回路１１０Ｃ−１、１１０Ｃ−２を設けることによって、ビット線の引き抜く電流量を制限し、レプリカビット線１１１を所望の電位まで引きぬくことができる。
【００４０】
以上のように、本実施形態によれば、電源線に複数のスイッチ回路１１０Ｃを設けることによって、レプリカビット線１１１を所望の電位まで引きぬくことができ、その実用効果は大きい。
【００４１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図４において、本実施形態のレプリカ回路１０４Ｄは、レプリカセル１０９Ｄ−１、１０９Ｄ−２（以下、まとめて１０９Ｄとも称する）と、スイッチ回路１１０と、ダミービット線１１５により駆動されないダミーセル（ＤＭＣ）１１３−１、１１３−２（以下、まとめて１１３とも称する）と、ダミービット線１１５により駆動されない端セル（ＥＭＣ）１１４−１、１１４−２、１１４−３、１１４−４（以下、まとめて１１４とも称する）とで構成される。
【００４２】
図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄは、それぞれ、メモリセル１０６、レプリカセル１０９Ｄ（図１の１０９Ａも同じ構成を有する）、ダミーセル１１３、および端セル１１４の内部構成を示す回路図である。ここで、レプリカセル１０９Ｄ（図１の１０９Ａ）、ダミーセル１１３、および端セル１１４を構成するトランジスタは、メモリセル１０６を構成するトランジスタと同サイズである。
【００４３】
図５Ａのメモリセル１０６の内部構成は、図１２のメモリセル９０６の内部構成と同じである。
【００４４】
図５Ｂに示すように、レプリカセル（ＲＭＣ）１０９Ｄ（図１の１０９Ａ）において、Ｎ型トランジスタＮＡ１のゲート線であるワード線（ＷＬ）はダミービット線１１５に接続され、そのソース線であるビット線（ＢＬ）はレプリカビット線１１１に接続されている。また、Ｎ型トランジスタＮＡ２のゲート線およびソース線は接地電位ＶＳＳに固定されている。Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１のゲート線は電源電圧ＶＤＤに固定され、Ｎ型トランジスタＮＤ１のソース線（ＳＳ）は電源線１１２−１または１１２−２に接続されている。
【００４５】
図５Ｃに示すように、ダミーセル（ＤＭＣ）１１３において、Ｎ型トランジスタＮＡ１のゲート線は、Ｎ型トランジスタＮＤ１のソース線（ＳＳ）と共通に電源線１１２−１または１１２−２に接続され、そのソース線であるビット線（ＢＬ）はレプリカビット線１１１に接続されている。
【００４６】
図５Ｄに示すように、端セル（ＥＭＣ）１１４において、Ｎ型トランジスタＮＡ１のゲート線およびソース線、Ｐ型トランジスタＰＬ１、ＰＬ２のソース線、およびＮ型トランジスタＮＤ１のソース線は、電気的に絶縁されている。また、Ｎ型トランジスタＮＡ２のゲート線であるワード線（ＷＬ）はダミービット線１１５に接続され、そのソース線は、Ｎ型トランジスタＮＤ２のソース線（ＳＳ）と共通に電源線１１２−１または１１２−２に接続されている。
【００４７】
図６は、図４のレプリカ回路１０４Ｄのレイアウトを部分的に示す平面図である。なお、図６において、図４と同じ部分については、同一の符号を付している。ただし、スイッチ回路については、符号１１０の後にＤを付して、スイッチ回路１１０Ｄとし、他の実施形態と区別している。
【００４８】
ダミーセル１１３は、端セル１１４と隣接し、複数のレプリカセル１０９Ｄのうち未使用のものが用いられる。
【００４９】
ダミービット線１１５は、端セル１１４の、メモリアレイ側のビット線のレイアウトを用いて形成される。スイッチ回路１１０Ｄとその切換制御線１１６とは、破線の丸で囲んで示すコンタクト１１７によって接続されている。
【００５０】
本実施形態では、スイッチ回路１１０Ｄの切換制御線１１６は未使用の端セル１１４の電源線のレイアウトを用いて形成され、またメモリセル１０６に存在するドライブトランジスタをそのままスイッチ回路１１０Ｄに用いている。これにより、レイアウト面積が増大することがなく、その実用的効果は大きい。
【００５１】
また、スイッチ回路１１０Ｄのレイアウトは、光学的に周辺のダミーセル１１３および端セル１１４のレイアウトとほぼ同一である。これにより、半導体記憶装置の生産歩留まりを向上させることが可能となり、その実用的効果は大きい。
【００５２】
また、スイッチ回路１１０Ｄとレプリカセル１０９Ｄとの間にダミーセル１１３を配置することにより、スイッチ回路１１０Ｄを挿入したことによるレプリカセル１０９Ｄへの影響を最小限に抑えることが可能となり、その実用的効果は大きい。
【００５３】
（第５の実施形態）
図７は、本発明の第５の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図４に示す第４の実施形態のレプリカ回路１０４Ｄと同じブロック構成を有するが、図４に示す第４の実施形態とは、スイッチ回路１１０のレイアウト構成が異なる。図７において、図４と同じ部分については、同一の符号を付している。
ただし、スイッチ回路については、符号１１０の後にＥを付して、スイッチ回路１１０Ｅとし、他の実施形態と区別している。
【００５４】
図７において、本実施形態では、メモリセル１０６に存在するドライブトランジスタとアクセストランジスタを並列に接続したものをスイッチ回路１１０Ｅとして用いている。その他の構成は、図４に示す構成と同じである。
【００５５】
以上のように、本実施形態によれば、スイッチ回路１１０Ｅの拡散層領域は、光学的に周辺のダミーセル１１３および端セル１１４のレイアウトと同一であり、また第２の実施形態よりもスイッチ回路を構成するトランジスタのサイズが大きいため、第２の実施形態よりも多くのレプリカセルを選択肢として持つことが可能であり、またレイアウト面積の増加もなく、その実用的効果は大きい。
【００５６】
（第６の実施形態）
図８は、本発明の第６の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図４に示す第４の実施形態のレプリカ回路１０４Ｄと同じブロック構成を有するが、図４に示す第４の実施形態とは、スイッチ回路１１０のレイアウト構成が異なる。図８において、図４と同じ部分については、同一の符号を付している。
ただし、スイッチ回路については、符号１１０の後にＦを付して、スイッチ回路１１０Ｆとし、他の実施形態と区別している。
【００５７】
図８において、本実施形態では、メモリセル１０６に存在するドライブトランジスタと端セル１１４を構成するトランジスタの拡散層領域を接続したものをスイッチ回路１１０Ｆとして用いている。その他の構成は図６に示す構成と同じである。
【００５８】
以上のように、本実施形態によれば、スイッチ回路１１０Ｆの拡散層領域が変形しているが、第４および第５の実施形態よりもスイッチ回路１１０Ｆを構成するトランジスタのサイズが大きいため、第４および第５の実施形態よりも多くのレプリカセルを選択肢として持つことが可能であり、またレイアウト面積の増加もなく、その実用的効果は大きい。
【００５９】
（第７の実施形態）
図９は、本発明の第７の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路２００の構成例を示す回路図である。なお、本実施形態の選択回路２００は、第１から第６の実施形態に適用される。
【００６０】
図９において、選択回路２００は、リセット信号線１１８からのリセット信号ＲＳを入力とするインバータ２０１と、インバータ２０１を構成するＮ型トランジスタ２０１１のソースに接続されたヒューズ素子２０２と、インバータ２０１の出力ノードＳＮにおける信号レベルを保持し、切換制御線１１６に制御信号ＣＳとして出力するラッチ回路２０３とで構成される。
【００６１】
次に、以上のように構成された選択回路２００の動作について説明する。
【００６２】
ヒューズ素子２０２が切断されていない場合、リセット信号ＲＳとしてパルス信号が入力されると、リセット信号ＲＳがＬｏｗレベルである期間に、インバータ２０１のＮ型トランジスタがオフ、Ｐ型トランジスタ２０１２がオンし、インバータ２０１の出力ノードＳＮがＨｉｇｈレベルとなる。これにより、ラッチ回路２０３のＰ型トランジスタがオンして、ラッチ回路２０３が、インバータ２０１の出力ノードＳＮのＨｉｇｈレベルを一時的にラッチし、切換制御線１１６に制御信号ＣＳとしてＬｏｗレベルを出力する。
【００６３】
次に、リセット信号ＲＳがＬｏｗレベルからＨｉｇｈレベルに遷移すると、インバータ２０１のＮ型トランジスタがオン、Ｐ型トランジスタ２０１２がオフとなり、インバータ２０１の出力ノードＳＮがＬｏｗレベルとなる。これにより、ラッチ回路２０３のＰ型トランジスタがオフとなるので、ラッチ回路２０３による信号レベルの保持は解消され、切換制御線１１６には制御信号ＣＳとしてＨｉｇｈレベルが出力される。
【００６４】
一方、ヒューズ素子２０２が切断されていた場合、リセット信号ＲＳとしてパルス信号が入力されると、リセット信号ＲＳがＬｏｗレベルである期間に、ラッチ回路２０３が、インバータ２０１の出力ノードＳＮのＨｉｇｈレベルをラッチし、切換制御線１１６に制御信号ＣＳとしてＬｏｗレベルを出力する。
【００６５】
次に、リセット信号ＲＳがＬｏｗレベルからＨｉｇｈレベルに遷移しても、インバータ２０１の出力ノードＳＮは接地電位ＶＳＳに接続されないので、ラッチ回路２０３は、インバータ２０１の出力ノードＳＮにおけるＨｉｇｈレベルを保持し、切換制御線１１６に制御信号ＣＳとして出力されるＬｏｗレベルは維持される。
【００６６】
これにより、ヒューズ素子２０２を切断するかしないかで、活性化するレプリカセルを決定することができる。
【００６７】
以上のように、本実施形態によれば、レプリカ回路により生成されるタイミングが、レプリカセルの不良などに起因して所望の信号とずれても、最適なタイミングを選択することができ、その実用的効果は大きい。
【００６８】
（第８の実施形態）
図１０は、本発明の第８の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路としての機能と、図１に示すセンスアンプ制御回路１０５としての機能を有する制御回路３００の構成例を示す回路図である。なお、本実施形態の制御回路３００は、第１から第６の実施形態に適用される。
【００６９】
図１０において、制御回路３００は、トランスファーゲート３０１と、複数のワード線プルダウン回路３０２と、インバータ３０３と、ＮＡＮＤ回路３０４とで構成される。
【００７０】
トランスファーゲート３０１は、レプリカビット線１１１の信号により制御され、読み出し許可信号ＲＥを導通または遮断する。複数のワード線プルダウン回路３０２は、ロウデコーダ１０１とメモリアレイ１００との間に配置され、トランスファーゲート３０１からの読み出し許可信号ＲＥを受けて、ワード線ＷＬをＬｏｗレベルに下げる（ワード線ＷＬ’をＨｉｇｈレベルに上げる）働きをする。インバータ３０３は、読み出し許可信号ＲＥを受けて、その反転信号を切換制御線１１６に制御信号ＣＳとして出力する。ＮＡＮＤ回路３０４は、レプリカビット線１１１の信号と制御信号ＣＳを受けて、センスアンプ回路１０３にセンスアンプ起動信号ＳＡＥを供給する。
【００７１】
次に、以上のように構成された制御回路の動作について説明する。
【００７２】
読み出し動作時に、読み出し許可信号ＲＥが活性化されてＨｉｇｈレベルになると、制御信号ＣはＬｏｗレベルとなり、スイッチ回路１１０はＯＦＦとなる。
次に、メモリアレイ１００へのアクセスが行われ、レプリカビット線１１１からの信号がレプリカセルの段数に応じたレベルに達すると、ＮＡＮＤ３０４を介して読み出し許可信号ＲＥの反転信号であるＬｏｗレベルがセンスアンプ起動信号ＳＡＥとしてセンスアンプ回路１０３に送られる。このとき、トランスファーゲート３０１は読み出し許可信号ＲＥを遮断するので、ワード線プルダウン回路３０２は動作しない。
【００７３】
また、書き込み動作時に、読み出し許可信号ＲＥが非活性化されてＬｏｗレベルになると、制御信号ＣはＨｉｇｈレベルとなり、スイッチ回路１１０はＯＮとなる。メモリアレイ１００へのアクセスが行われ、レプリカビット線１１１からの信号がレプリカセルの段数に応じたレベルに達すると、トランスファーゲート３０１が導通状態となり、ワード線プルダウン回路３０２が動作し、選択されたワード線ＷＬをＬｏｗレベルに下げる。
【００７４】
読み出し動作時に、ワード線ＷＬを長時間選択し、ビット線ＢＬとＢＢ間の電位差を不必要に大きくすると、この後のプリチャージにより消費電流が増えることになる。また、書き込み動作時に、メモリセル１０６のデータが書き換わった後も、書き込み動作を続けた場合においても消費電流が増える。また、一般的にデータの読み出し時間と書き込み時間とは異なる。
【００７５】
しかし、本実施形態の制御回路を用いて、読み出し動作時と書き込み動作時のタイミングを最適化することにより、無駄な消費電流を押さえることができ、その実用的効果は大きい。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、レプリカセルの段数をプログラマブルに変更することで、レイアウト面積が増大することなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図
【図２】本発明の第２の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｂの構成例を示す機能ブロック図
【図３】本発明の第３の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｃの構成例を示す機能ブロック図
【図４】本発明の第４の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｄの構成例を示す機能ブロック図
【図５Ａ】図１のメモリセル１０６の内部構成を示す回路図
【図５Ｂ】図１から図４のレプリカセル１０９の内部構成を示す回路図
【図５Ｃ】図４のダミーセル１１３の内部構成を示す回路図
【図５Ｄ】図４の端セル１１４の内部構成を示す回路図
【図６】図４のレプリカ回路１０４Ｄのレイアウトを部分的に示す平面図
【図７】本発明の第５の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図
【図８】本発明の第６の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図
【図９】本発明の第７の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路２００の構成例を示す回路図
【図１０】本発明の第８の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路としての機能と、図１に示すセンスアンプ制御回路１０５としての機能を有する制御回路３００の構成例を示す回路図
【図１１】従来の半導体記憶装置の構成例を示す機能ブロック図
【図１２】図１１のメモリセル９０６の内部構成を示す回路図
【図１３】図１１のレプリカ回路９０４の内部構成を示すブロック図
【図１４】図１３のレプリカセル９０９の内部構成を示す回路図
【符号の説明】
１００ メモリアレイ
１０１ ロウデコーダ
１０３ センスアンプ回路
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ レプリカ回路
１０５ センスアンプ制御回路
１０６ メモリセル
１０９Ａ（１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ）、１０９Ｂ（１０９Ｂ−１、１０９Ｂ−２、１０９Ｂ−３、１０９Ｂ−４）、１０９Ｃ（１０９Ｃ−１、１０９Ｃ−２、１０９Ｃ−３、１０９Ｃ−４）、１０９Ｄ（１０９Ｄ−１、１０９Ｄ−２） レプリカセル（ＲＭＣ）
１１０、１１０Ａ、１１０Ｂ（１１０Ｂ−１、１１０Ｂ−２）、１１０Ｃ（１１０Ｃ−１、１１０Ｃ−２）、１１０Ｄ、１１０Ｅ、１１０Ｆ スイッチ回路
１１１ レプリカビット線（ＲＢＬ）
１１２−１、１１２−２ 電源線
１１３（１１３−１、１１３−２） ダミーセル（ＤＭＣ）
１１４（１１４−１、１１４−２、１１４−３、１１４−４） 端セル（ＥＭＣ）
１１５ ダミービット線（ＤＢＬ）
１１６ 切換制御線
２００ 選択回路
３００ 制御回路
【発明の属する技術分野】
本発明は、メモリアレイに含まれるメモリセルと同一の構成を有するレプリカセルを含むレプリカ回路を用いて、センスアンプ回路の起動タイミング信号を生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置において、メモリセルからの読み出しデータを増幅するセンスアンプのタイミング信号を生成し、メモリセルの読み出しタイミングをプロセスや電圧などによるばらつきに追従させる方法が多数ある。その中で、レプリカ回路を用いて、タイミング信号をプログラマブルに可変する方法がある。以下、この方法について説明する。
【０００３】
図１１は、従来の半導体記憶装置の一構成例を示す機能ブロック図である（特許文献１参照）。図１１において、従来の半導体記憶装置は、ＳＲＡＭのメモリアレイ（以下、単にメモリアレイと称する）９００と、メモリアレイ９００に接続されるロウデコーダ９０１と、レプリカ制御回路９０２と、メモリアレイ９００およびロウデコーダ９０１に接続されたセンスアンプ回路９０３と、レプリカ制御回路９０２により制御されるレプリカ回路９０４と、レプリカ回路９０４に接続されセンスアンプ回路９０３を制御するセンスアンプ制御回路９０５とで構成される。なお、９０６はメモリアレイ９００を構成するＳＲＡＭのメモリセル（以下、単にメモリセルと称する）である。
【０００４】
図１１に示すように、メモリセル９０６は、行方向でロウデコーダ９０１の出力信号線であるワード線ＷＬ０〜ＷＬｘにそれぞれ接続され、列方向で共通のビット線ＢＬ、ＢＢに接続される。
【０００５】
図１２は、図１１のメモリセル９０６の内部構成を示す回路図である。図１２において、メモリセル９０６は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続されたＮ型トランジスタＮＡ１と、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＢに接続されたＮ型トランジスタＮＡ２と、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ１のドレインに接続されたＰ型トランジスタＰＬ１と、ゲートがＰ型トランジスタＰＬ１のゲートに接続され、ドレインがＰ型トランジスタＰＬ１のドレインに接続され、ソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ１と、ゲートがＮ型トランジスタＮＡ１のドレインに接続され、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ２のドレインに接続されたＰ型トランジスタＰＬ２と、ゲートがＰ型トランジスタＰＬ２のゲートに接続され、ドレインがＰ型トランジスタＰＬ２のドレインに接続され、ソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ２とで構成される。
【０００６】
ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成され、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成され、第１のインバータの入力端子および出力端子をそれぞれ第２のインバータの出力端子および入力端子に接続することにより、ラッチ回路が構成される。
【０００７】
図１３は、図１１のレプリカ回路９０４の内部構成及び接続関係を示すブロック図である。図１３において、９０７はレプリカ回路９０４を駆動するためのレプリカワード線（ＲＷＬ）、９０８はレプリカセル９０９に接続されたレプリカビット線（ＲＢＬ）、９０９はレプリカセル（ＲＭＣ）、９１０は１つのレプリカセル９０９を選択する選択線、９１１は２つのレプリカセル９０９を選択する選択線、９１２は４つのレプリカセル９０９を選択する選択線を示す。
【０００８】
図１３に示すように、レプリカセル９０９のワード線ＷＬは、レプリカセル９０９を駆動するためのレプリカワード線９０７に共通に接続されている。レプリカセル９０９の一方のビット線ＢＬは、レプリカセル９０９を選択する選択線９１０、９１１または９１２に接続されている。レプリカセル９０９の他方のビット線ＢＢは、レプリカビット線９０８に接続されている。
【０００９】
図１４は、図１３のレプリカセル９０９の内部構成を示す回路図である。図１４において、レプリカセル９０９を構成するトランジスタは、図１２に示すメモリセル９０６を構成するトランジスタと同サイズであり、レプリカセル９０９に含まれるラッチ回路において、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１から成る第１のインバータは電気的に絶縁されており、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２から成る第２のインバータはその出力レベルがＨｉｇｈレベルに固定されている。
【００１０】
次に、以上のように構成された従来の半導体記憶装置の動作について説明する。まず、ロウデコーダ９０１の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル９０６のデータがビット線ＢＬ、ＢＢに読み出される。ビット線ＢＬ、ＢＢ、レプリカビット線ＲＢＬは、予めＨｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時にはフローティング状態となる。ビット線ＢＬ、ＢＢは複数あり、複数のデータがそれぞれのビット線ＢＬ、ＢＢに読み出される。
【００１１】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、レプリカ制御回路９０２の出力信号線であるレプリカワード線ＲＷＬが駆動され、ｎ個のレプリカセル９０９のうち、選択線９１０から９１２によって選択されたレプリカセル９０９のトランジスタが、レプリカビット線ＲＢＬの信号レベルをメモリセル９０６のｎ倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、センスアンプ制御回路９０５がレプリカビット線ＲＢＬの信号レベルを検出し、センスアンプ起動信号ＳＡＥを生成し、センスアンプ回路９０３にセンスアンプ起動信号ＳＡＥが入力されて、ビット線ＢＬ、ＢＢのデータが増幅される。
【００１２】
例えば、電源電圧ＶＤＤが１．２Ｖである場合、メモリセル９０６からビット線ＢＬ、ＢＢへの読み出しデータの電位差が１００ｍＶのときにセンスアンプ回路９０３を起動したい場合、選択するレプリカセル９０９の数ｎを６個にしておけば、所望のセンスアンプ起動タイミング時に、レプリカビット線ＲＢＬの信号レベルは６００ｍＶ、即ち、電源電圧ＶＤＤの半値にまで遷移しており、複雑な電位検出回路を用いずに、簡単なＣＭＯＳゲートでセンスアンプ起動信号ＳＡＥを生成できるという利点がある。
【００１３】
【特許文献１】
米国特許第６１７２９２５号明細書
【００１４】
【発明が解決しようとする課題】
しかしながら、上記のような半導体記憶装置の構成では、以下の問題点があった。
【００１５】
まず、センスアンプ回路９０３の起動タイミングに関する選択肢が多くなるほど、多くのレプリカセル９０９を配置する必要がある。また、レプリカセル９０９を選択する選択線についても、新たに配線領域を確保しなければならない。その結果、レイアウト面積が増大することになる。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、レプリカセルの段数をプログラマブルに変更することで、レイアウト面積が増大することなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリアレイと、メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、レプリカビット線の信号を受けて、センスアンプ回路を起動する信号（ＳＡＥ）のタイミング制御を行うセンスアンプ制御回路とを備え、レプリカ回路は、複数のレプリカセルのうち活性化するレプリカセルの段数を切り換えるスイッチ回路を含むことを特徴とする。
【００１８】
本発明に係る半導体記憶装置において、スイッチ回路は、複数のレプリカセルへの電源線の接続状態を切り換えることにより、活性化するレプリカセルの段数を切り換えることが好ましい。
【００１９】
または、本発明に係る半導体記憶装置において、一つの電源線に複数のスイッチ回路を備えることが好ましい。
【００２０】
または、本発明に係る半導体記憶装置において、複数の電源線にスイッチ回路を備えることが好ましい。
【００２１】
また、本発明に係る半導体記憶装置において、レプリカ回路は、レプリカセルと同じレイアウトを有しスイッチ回路とレプリカセルとの間に配置されるダミーセルを含むことが好ましい。
【００２２】
この場合、スイッチ回路は、ダミーセルを構成するトランジスタを用いて構成されることが好ましく、ダミーセルを構成するトランジスタを並列に接続して構成されることが更に好ましい。
【００２３】
または、スイッチ回路は、ダミーセルの領域と隣接する端セルの領域におけるトランジスタを用いて構成されることが好ましく、ダミーセルの領域におけるトランジスタと、ダミーセルの領域と隣接する端セルの領域におけるトランジスタとを並列に接続して構成されることが更に好ましい。
【００２４】
本発明に係る半導体記憶装置において、スイッチ回路の切換制御線は、隣接する端セルの電源線またはビット線のレイアウトを用いて形成されることが好ましい。
【００２５】
また、本発明に係る半導体記憶装置は、切換制御線を介してスイッチ回路に制御信号を供給する選択回路を備え、選択回路は、制御信号のレベルを保持する記憶手段を含むことが好ましい。この場合、記憶手段は、レーザーで切断可能なヒューズ素子を含む不揮発性記憶手段であることが好ましい。
【００２６】
または、本発明に係る半導体記憶装置は、読み出し動作時と書き込み動作時とで異なるレベルの制御信号を、切換制御線を介してスイッチ回路に供給する制御回路を備えることが好ましい。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図である。図１において、本実施形態の半導体記憶装置は、複数のメモリセル１０６を含むメモリアレイ１００と、メモリアレイ１００に接続されるロウデコーダ１０１と、選択されたメモリセル１０６からビット線ＢＬ、ＢＢに読み出されたデータを増幅するセンスアンプ回路１０３と、レプリカ回路１０４Ａと、センスアンプ起動信号ＳＡＥをセンスアンプ回路１０３に供給するセンスアンプ制御回路１０５とで構成される。
【００２９】
レプリカ回路１０４は、メモリセル１０６と同一の素子を有し、ダミービット線１１５を介して駆動され、段数に応じたレベルの信号を共通のレプリカビット線（ＲＢＬ）１１１に出力する複数のレプリカセル１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ−４（以下、まとめて１０９Ａとも称する）と、接地電位ＶＳＳに接続された電源線１１２−１と接地電位ＶＳＳに接続された電源線１１２−２とを接続状態または切断状態に切り換えることにより、活性化するレプリカセルの段数を２段（レプリカセル１０９Ａ−１、１０９Ａ−２）と４段（レプリカセル１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ−４との間で切り換えるスイッチ回路（ＳＷ）１１０とを含んで構成される。なお、レプリカセル１０９Ａの内部構成については、図３Ａを参照して後述する。
【００３０】
次に、以上のように構成された半導体記憶装置の動作について説明する。
【００３１】
外部よりメモリアレイ１００へのアクセスが行われると、ロウデコーダ１０１の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１０６のデータがビット線ＢＬ、ＢＢに読み出される。ビット線ＢＬ、ＢＢ、レプリカビット線１１１は、予め、図示しないビット線プリチャージ回路により、Ｈｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時には、フローティング状態となる。ビット線ＢＬ、ＢＢは複数あり、複数のデータがそれぞれのＢＬ、ＢＢに読み出され、センスアンプ回路１０３により増幅される。
【００３２】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、ダミービット線１１５が駆動されて複数のレプリカセル１０９Ａが選択され、複数のレプリカセル１０９を構成するトランジスタが、レプリカビット線１１１の信号レベルを、メモリセル１０６のｎ（ｎは、スイッチ回路１１０により選択されるレプリカセル１０９Ａの段数を示す）倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、その信号をセンスアンプ制御回路１０５に送る。センスアンプ制御回路１０５は、レプリカビット線１１１の信号が、選択されたレプリカセル１０９Ａの段数に応じた所定のレベルに達すると、センスアンプ起動信号ＳＡＥを活性化し、センスアンプ起動信号ＳＡＥの活性化タイミングに基いて、センスアンプ回路１０３はビット線ＢＬ、ＢＢのデータを増幅する。
【００３３】
選択されるレプリカセル１０９Ａの段数ｎはスイッチ回路１１０により決定される。スイッチ回路１１０がＯＦＦ状態のとき、電源線１１２を介して接地電位ＶＳＳに接続されているレプリカセル１０９Ａ−１、１０９Ａ−２のみが選択される。このとき、スイッチ回路１１０によって選択されなかったレプリカセル１０９Ａ−３、１０９Ａ−４は、電源線１１２に電流を流すことができないためレプリカセルとして動作しない。スイッチ回路１１０がＯＮ状態になると、動作しなかったレプリカセル１０９Ａ−３、１０９Ａ−４も活性化されて動作することができる。
【００３４】
以上のように、本実施形態によれば、スイッチ回路１１０の切換制御のみにより、活性化するレプリカセル１０９Ａの段数をプログラマブルに可変でき、その実用的効果は大きい。
【００３５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図２において、本実施形態のレプリカ回路１０４Ｂは、レプリカセル１０９Ｂ−１、１０９Ｂ−２、１０９Ｂ−３、１０９Ｂ−４（以下まとめて１０９Ｂとも称する）と、スイッチ回路１１０Ｂ−１、１１０Ｂ−２（以下まとめて１１０Ｂとも称する）とで構成される。
【００３６】
第１の実施形態と同様にレプリカセルが選択されたとき、本来期待する電流値がスイッチ回路を通ることによって制限されてしまう恐れがある。これを避けるため、異なる電源線にそれぞれスイッチ回路１１０Ｂ−１、１１０Ｂ−２を設ける。これによりスイッチ回路１１０Ｂを通ることによって電流が制限されることがない。
【００３７】
以上のように、本実施形態によれば、複数の電源線にスイッチ回路１１０Ｂを設けることによって、レプリカセルの段数を増やしたときでも、電圧やプロセスの変化に追従したレプリカ回路を構成することができ、その実用効果は大きい。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図３において、本実施形態のレプリカ回路１０４Ｃは、レプリカセル１０９Ｃ−１、１０９Ｃ−２、１０９Ｃ−３、１０９Ｃ−４（以下まとめて１０９Ｃとも称する）と、スイッチ回路１１０Ｃ−１、１１０Ｃ−２（以下まとめて１１０Ｃとも称する）とで構成される。
【００３９】
目標とするビット線の電位まで引きぬくときよりセンスアンプの起動タイミングを最適化するためには微調整が必要となる。また、第１の実施形態と同様にレプリカセルが選択されたとき、本来期待する電流値がスイッチ回路を通ることによって制限されてしまう恐れがある。これを避けるため、一つの電源線に複数のスイッチ回路１１０Ｃ−１、１１０Ｃ−２を設けることによって、ビット線の引き抜く電流量を制限し、レプリカビット線１１１を所望の電位まで引きぬくことができる。
【００４０】
以上のように、本実施形態によれば、電源線に複数のスイッチ回路１１０Ｃを設けることによって、レプリカビット線１１１を所望の電位まで引きぬくことができ、その実用効果は大きい。
【００４１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図４において、本実施形態のレプリカ回路１０４Ｄは、レプリカセル１０９Ｄ−１、１０９Ｄ−２（以下、まとめて１０９Ｄとも称する）と、スイッチ回路１１０と、ダミービット線１１５により駆動されないダミーセル（ＤＭＣ）１１３−１、１１３−２（以下、まとめて１１３とも称する）と、ダミービット線１１５により駆動されない端セル（ＥＭＣ）１１４−１、１１４−２、１１４−３、１１４−４（以下、まとめて１１４とも称する）とで構成される。
【００４２】
図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄは、それぞれ、メモリセル１０６、レプリカセル１０９Ｄ（図１の１０９Ａも同じ構成を有する）、ダミーセル１１３、および端セル１１４の内部構成を示す回路図である。ここで、レプリカセル１０９Ｄ（図１の１０９Ａ）、ダミーセル１１３、および端セル１１４を構成するトランジスタは、メモリセル１０６を構成するトランジスタと同サイズである。
【００４３】
図５Ａのメモリセル１０６の内部構成は、図１２のメモリセル９０６の内部構成と同じである。
【００４４】
図５Ｂに示すように、レプリカセル（ＲＭＣ）１０９Ｄ（図１の１０９Ａ）において、Ｎ型トランジスタＮＡ１のゲート線であるワード線（ＷＬ）はダミービット線１１５に接続され、そのソース線であるビット線（ＢＬ）はレプリカビット線１１１に接続されている。また、Ｎ型トランジスタＮＡ２のゲート線およびソース線は接地電位ＶＳＳに固定されている。Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１のゲート線は電源電圧ＶＤＤに固定され、Ｎ型トランジスタＮＤ１のソース線（ＳＳ）は電源線１１２−１または１１２−２に接続されている。
【００４５】
図５Ｃに示すように、ダミーセル（ＤＭＣ）１１３において、Ｎ型トランジスタＮＡ１のゲート線は、Ｎ型トランジスタＮＤ１のソース線（ＳＳ）と共通に電源線１１２−１または１１２−２に接続され、そのソース線であるビット線（ＢＬ）はレプリカビット線１１１に接続されている。
【００４６】
図５Ｄに示すように、端セル（ＥＭＣ）１１４において、Ｎ型トランジスタＮＡ１のゲート線およびソース線、Ｐ型トランジスタＰＬ１、ＰＬ２のソース線、およびＮ型トランジスタＮＤ１のソース線は、電気的に絶縁されている。また、Ｎ型トランジスタＮＡ２のゲート線であるワード線（ＷＬ）はダミービット線１１５に接続され、そのソース線は、Ｎ型トランジスタＮＤ２のソース線（ＳＳ）と共通に電源線１１２−１または１１２−２に接続されている。
【００４７】
図６は、図４のレプリカ回路１０４Ｄのレイアウトを部分的に示す平面図である。なお、図６において、図４と同じ部分については、同一の符号を付している。ただし、スイッチ回路については、符号１１０の後にＤを付して、スイッチ回路１１０Ｄとし、他の実施形態と区別している。
【００４８】
ダミーセル１１３は、端セル１１４と隣接し、複数のレプリカセル１０９Ｄのうち未使用のものが用いられる。
【００４９】
ダミービット線１１５は、端セル１１４の、メモリアレイ側のビット線のレイアウトを用いて形成される。スイッチ回路１１０Ｄとその切換制御線１１６とは、破線の丸で囲んで示すコンタクト１１７によって接続されている。
【００５０】
本実施形態では、スイッチ回路１１０Ｄの切換制御線１１６は未使用の端セル１１４の電源線のレイアウトを用いて形成され、またメモリセル１０６に存在するドライブトランジスタをそのままスイッチ回路１１０Ｄに用いている。これにより、レイアウト面積が増大することがなく、その実用的効果は大きい。
【００５１】
また、スイッチ回路１１０Ｄのレイアウトは、光学的に周辺のダミーセル１１３および端セル１１４のレイアウトとほぼ同一である。これにより、半導体記憶装置の生産歩留まりを向上させることが可能となり、その実用的効果は大きい。
【００５２】
また、スイッチ回路１１０Ｄとレプリカセル１０９Ｄとの間にダミーセル１１３を配置することにより、スイッチ回路１１０Ｄを挿入したことによるレプリカセル１０９Ｄへの影響を最小限に抑えることが可能となり、その実用的効果は大きい。
【００５３】
（第５の実施形態）
図７は、本発明の第５の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図４に示す第４の実施形態のレプリカ回路１０４Ｄと同じブロック構成を有するが、図４に示す第４の実施形態とは、スイッチ回路１１０のレイアウト構成が異なる。図７において、図４と同じ部分については、同一の符号を付している。
ただし、スイッチ回路については、符号１１０の後にＥを付して、スイッチ回路１１０Ｅとし、他の実施形態と区別している。
【００５４】
図７において、本実施形態では、メモリセル１０６に存在するドライブトランジスタとアクセストランジスタを並列に接続したものをスイッチ回路１１０Ｅとして用いている。その他の構成は、図４に示す構成と同じである。
【００５５】
以上のように、本実施形態によれば、スイッチ回路１１０Ｅの拡散層領域は、光学的に周辺のダミーセル１１３および端セル１１４のレイアウトと同一であり、また第２の実施形態よりもスイッチ回路を構成するトランジスタのサイズが大きいため、第２の実施形態よりも多くのレプリカセルを選択肢として持つことが可能であり、またレイアウト面積の増加もなく、その実用的効果は大きい。
【００５６】
（第６の実施形態）
図８は、本発明の第６の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図４に示す第４の実施形態のレプリカ回路１０４Ｄと同じブロック構成を有するが、図４に示す第４の実施形態とは、スイッチ回路１１０のレイアウト構成が異なる。図８において、図４と同じ部分については、同一の符号を付している。
ただし、スイッチ回路については、符号１１０の後にＦを付して、スイッチ回路１１０Ｆとし、他の実施形態と区別している。
【００５７】
図８において、本実施形態では、メモリセル１０６に存在するドライブトランジスタと端セル１１４を構成するトランジスタの拡散層領域を接続したものをスイッチ回路１１０Ｆとして用いている。その他の構成は図６に示す構成と同じである。
【００５８】
以上のように、本実施形態によれば、スイッチ回路１１０Ｆの拡散層領域が変形しているが、第４および第５の実施形態よりもスイッチ回路１１０Ｆを構成するトランジスタのサイズが大きいため、第４および第５の実施形態よりも多くのレプリカセルを選択肢として持つことが可能であり、またレイアウト面積の増加もなく、その実用的効果は大きい。
【００５９】
（第７の実施形態）
図９は、本発明の第７の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路２００の構成例を示す回路図である。なお、本実施形態の選択回路２００は、第１から第６の実施形態に適用される。
【００６０】
図９において、選択回路２００は、リセット信号線１１８からのリセット信号ＲＳを入力とするインバータ２０１と、インバータ２０１を構成するＮ型トランジスタ２０１１のソースに接続されたヒューズ素子２０２と、インバータ２０１の出力ノードＳＮにおける信号レベルを保持し、切換制御線１１６に制御信号ＣＳとして出力するラッチ回路２０３とで構成される。
【００６１】
次に、以上のように構成された選択回路２００の動作について説明する。
【００６２】
ヒューズ素子２０２が切断されていない場合、リセット信号ＲＳとしてパルス信号が入力されると、リセット信号ＲＳがＬｏｗレベルである期間に、インバータ２０１のＮ型トランジスタがオフ、Ｐ型トランジスタ２０１２がオンし、インバータ２０１の出力ノードＳＮがＨｉｇｈレベルとなる。これにより、ラッチ回路２０３のＰ型トランジスタがオンして、ラッチ回路２０３が、インバータ２０１の出力ノードＳＮのＨｉｇｈレベルを一時的にラッチし、切換制御線１１６に制御信号ＣＳとしてＬｏｗレベルを出力する。
【００６３】
次に、リセット信号ＲＳがＬｏｗレベルからＨｉｇｈレベルに遷移すると、インバータ２０１のＮ型トランジスタがオン、Ｐ型トランジスタ２０１２がオフとなり、インバータ２０１の出力ノードＳＮがＬｏｗレベルとなる。これにより、ラッチ回路２０３のＰ型トランジスタがオフとなるので、ラッチ回路２０３による信号レベルの保持は解消され、切換制御線１１６には制御信号ＣＳとしてＨｉｇｈレベルが出力される。
【００６４】
一方、ヒューズ素子２０２が切断されていた場合、リセット信号ＲＳとしてパルス信号が入力されると、リセット信号ＲＳがＬｏｗレベルである期間に、ラッチ回路２０３が、インバータ２０１の出力ノードＳＮのＨｉｇｈレベルをラッチし、切換制御線１１６に制御信号ＣＳとしてＬｏｗレベルを出力する。
【００６５】
次に、リセット信号ＲＳがＬｏｗレベルからＨｉｇｈレベルに遷移しても、インバータ２０１の出力ノードＳＮは接地電位ＶＳＳに接続されないので、ラッチ回路２０３は、インバータ２０１の出力ノードＳＮにおけるＨｉｇｈレベルを保持し、切換制御線１１６に制御信号ＣＳとして出力されるＬｏｗレベルは維持される。
【００６６】
これにより、ヒューズ素子２０２を切断するかしないかで、活性化するレプリカセルを決定することができる。
【００６７】
以上のように、本実施形態によれば、レプリカ回路により生成されるタイミングが、レプリカセルの不良などに起因して所望の信号とずれても、最適なタイミングを選択することができ、その実用的効果は大きい。
【００６８】
（第８の実施形態）
図１０は、本発明の第８の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路としての機能と、図１に示すセンスアンプ制御回路１０５としての機能を有する制御回路３００の構成例を示す回路図である。なお、本実施形態の制御回路３００は、第１から第６の実施形態に適用される。
【００６９】
図１０において、制御回路３００は、トランスファーゲート３０１と、複数のワード線プルダウン回路３０２と、インバータ３０３と、ＮＡＮＤ回路３０４とで構成される。
【００７０】
トランスファーゲート３０１は、レプリカビット線１１１の信号により制御され、読み出し許可信号ＲＥを導通または遮断する。複数のワード線プルダウン回路３０２は、ロウデコーダ１０１とメモリアレイ１００との間に配置され、トランスファーゲート３０１からの読み出し許可信号ＲＥを受けて、ワード線ＷＬをＬｏｗレベルに下げる（ワード線ＷＬ’をＨｉｇｈレベルに上げる）働きをする。インバータ３０３は、読み出し許可信号ＲＥを受けて、その反転信号を切換制御線１１６に制御信号ＣＳとして出力する。ＮＡＮＤ回路３０４は、レプリカビット線１１１の信号と制御信号ＣＳを受けて、センスアンプ回路１０３にセンスアンプ起動信号ＳＡＥを供給する。
【００７１】
次に、以上のように構成された制御回路の動作について説明する。
【００７２】
読み出し動作時に、読み出し許可信号ＲＥが活性化されてＨｉｇｈレベルになると、制御信号ＣはＬｏｗレベルとなり、スイッチ回路１１０はＯＦＦとなる。
次に、メモリアレイ１００へのアクセスが行われ、レプリカビット線１１１からの信号がレプリカセルの段数に応じたレベルに達すると、ＮＡＮＤ３０４を介して読み出し許可信号ＲＥの反転信号であるＬｏｗレベルがセンスアンプ起動信号ＳＡＥとしてセンスアンプ回路１０３に送られる。このとき、トランスファーゲート３０１は読み出し許可信号ＲＥを遮断するので、ワード線プルダウン回路３０２は動作しない。
【００７３】
また、書き込み動作時に、読み出し許可信号ＲＥが非活性化されてＬｏｗレベルになると、制御信号ＣはＨｉｇｈレベルとなり、スイッチ回路１１０はＯＮとなる。メモリアレイ１００へのアクセスが行われ、レプリカビット線１１１からの信号がレプリカセルの段数に応じたレベルに達すると、トランスファーゲート３０１が導通状態となり、ワード線プルダウン回路３０２が動作し、選択されたワード線ＷＬをＬｏｗレベルに下げる。
【００７４】
読み出し動作時に、ワード線ＷＬを長時間選択し、ビット線ＢＬとＢＢ間の電位差を不必要に大きくすると、この後のプリチャージにより消費電流が増えることになる。また、書き込み動作時に、メモリセル１０６のデータが書き換わった後も、書き込み動作を続けた場合においても消費電流が増える。また、一般的にデータの読み出し時間と書き込み時間とは異なる。
【００７５】
しかし、本実施形態の制御回路を用いて、読み出し動作時と書き込み動作時のタイミングを最適化することにより、無駄な消費電流を押さえることができ、その実用的効果は大きい。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、レプリカセルの段数をプログラマブルに変更することで、レイアウト面積が増大することなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図
【図２】本発明の第２の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｂの構成例を示す機能ブロック図
【図３】本発明の第３の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｃの構成例を示す機能ブロック図
【図４】本発明の第４の実施形態に係る半導体記憶装置におけるレプリカ回路１０４Ｄの構成例を示す機能ブロック図
【図５Ａ】図１のメモリセル１０６の内部構成を示す回路図
【図５Ｂ】図１から図４のレプリカセル１０９の内部構成を示す回路図
【図５Ｃ】図４のダミーセル１１３の内部構成を示す回路図
【図５Ｄ】図４の端セル１１４の内部構成を示す回路図
【図６】図４のレプリカ回路１０４Ｄのレイアウトを部分的に示す平面図
【図７】本発明の第５の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図
【図８】本発明の第６の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図
【図９】本発明の第７の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路２００の構成例を示す回路図
【図１０】本発明の第８の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線１１６を介して制御信号ＣＳを供給する選択回路としての機能と、図１に示すセンスアンプ制御回路１０５としての機能を有する制御回路３００の構成例を示す回路図
【図１１】従来の半導体記憶装置の構成例を示す機能ブロック図
【図１２】図１１のメモリセル９０６の内部構成を示す回路図
【図１３】図１１のレプリカ回路９０４の内部構成を示すブロック図
【図１４】図１３のレプリカセル９０９の内部構成を示す回路図
【符号の説明】
１００ メモリアレイ
１０１ ロウデコーダ
１０３ センスアンプ回路
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ レプリカ回路
１０５ センスアンプ制御回路
１０６ メモリセル
１０９Ａ（１０９Ａ−１、１０９Ａ−２、１０９Ａ−３、１０９Ａ）、１０９Ｂ（１０９Ｂ−１、１０９Ｂ−２、１０９Ｂ−３、１０９Ｂ−４）、１０９Ｃ（１０９Ｃ−１、１０９Ｃ−２、１０９Ｃ−３、１０９Ｃ−４）、１０９Ｄ（１０９Ｄ−１、１０９Ｄ−２） レプリカセル（ＲＭＣ）
１１０、１１０Ａ、１１０Ｂ（１１０Ｂ−１、１１０Ｂ−２）、１１０Ｃ（１１０Ｃ−１、１１０Ｃ−２）、１１０Ｄ、１１０Ｅ、１１０Ｆ スイッチ回路
１１１ レプリカビット線（ＲＢＬ）
１１２−１、１１２−２ 電源線
１１３（１１３−１、１１３−２） ダミーセル（ＤＭＣ）
１１４（１１４−１、１１４−２、１１４−３、１１４−４） 端セル（ＥＭＣ）
１１５ ダミービット線（ＤＢＬ）
１１６ 切換制御線
２００ 選択回路
３００ 制御回路
Claims (14)
- 複数のメモリセルを含むメモリアレイと、
前記メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、
前記メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、
前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備え、
前記レプリカ回路は、前記複数のレプリカセルのうち活性化するレプリカセルの段数を切り換えるスイッチ回路を含むことを特徴とする半導体記憶装置。 - 前記スイッチ回路は、前記複数のレプリカセルへの電源線の接続状態を切り換えることにより、活性化するレプリカセルの段数を切り換える請求項１記載の半導体記憶装置。
- 前記レプリカ回路は、一つの電源線に複数のスイッチ回路を含む請求項１または２記載の半導体記憶装置。
- 前記レプリカ回路は、複数の電源線にスイッチ回路を含む請求項１または２記載の半導体記憶装置。
- 前記レプリカ回路は、前記レプリカセルと同じレイアウトを有し、前記スイッチ回路と前記レプリカセルとの間に配置されるダミーセルを含む請求項１または２記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルを構成するトランジスタを用いて構成される請求項５記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルを構成するトランジスタを並列に接続して構成される請求項５記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルの領域と隣接する端セルの領域におけるトランジスタを用いて構成される請求項５記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルの領域におけるトランジスタと、前記ダミーセルの領域と隣接する端セルの領域におけるトランジスタとを並列に接続して構成される請求項５記載の半導体記憶装置。
- 前記スイッチ回路の切換制御線は、隣接する端セルの電源線またはビット線のレイアウトを用いて形成される請求項１から９のいずれか一項記載の半導体記憶装置。
- 前記半導体記憶装置は、切換制御線を介して前記スイッチ回路に制御信号を供給する選択回路を備え、前記選択回路は、前記制御信号のレベルを保持する記憶手段を含む請求項１から１０のいずれか一項記載の半導体記憶装置。
- 前記記憶手段は不揮発性記憶手段である請求項１１記載の半導体記憶装置。
- 前記不揮発性記憶手段はレーザーで切断可能なヒューズ素子を含む請求項１２記載の半導体記憶装置。
- 前記半導体記憶装置は、読み出し動作時と書き込み動作時とで異なるレベルの制御信号を、切換制御線を介して前記スイッチ回路に供給する制御回路を備えた請求項１から１０のいずれか一項記載の半導体記憶装置。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747281B1 (ko) | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
| JP2008052906A (ja) * | 2007-11-09 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008210495A (ja) * | 2006-10-25 | 2008-09-11 | Infineon Technologies Ag | ビット線ダミーコアセルおよびその製造方法 |
| JP2008299907A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| WO2011001560A1 (ja) * | 2009-07-02 | 2011-01-06 | パナソニック株式会社 | 半導体記憶装置 |
| WO2011077492A1 (ja) * | 2009-12-25 | 2011-06-30 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| WO2011142090A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 半導体記憶装置 |
| JP2012113769A (ja) * | 2010-11-22 | 2012-06-14 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012240A (ja) * | 2004-06-23 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびダミーセルの回路のレイアウト |
| JP4472449B2 (ja) * | 2004-07-12 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| JP4517786B2 (ja) * | 2004-09-06 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びセンスアンプの活性化信号の生成方法 |
| JP2006079692A (ja) * | 2004-09-08 | 2006-03-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| CN100533584C (zh) * | 2004-12-21 | 2009-08-26 | 新唐科技股份有限公司 | 串行只读存储器装置以及存储器系统 |
| JP5100035B2 (ja) | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2007128603A (ja) * | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| KR100722775B1 (ko) * | 2006-01-02 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법 |
| JP2008097787A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | 半導体記憶装置 |
| JP4992494B2 (ja) * | 2007-03-15 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| DE102008011091A1 (de) * | 2008-02-26 | 2009-09-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs sowie entsprechend ausgestalteter Halbleiterspeicher |
| US7787317B2 (en) * | 2008-11-07 | 2010-08-31 | Mediatek Inc. | Memory circuit and tracking circuit thereof |
| JP5328386B2 (ja) * | 2009-01-15 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその動作方法 |
| JP5456407B2 (ja) * | 2009-08-06 | 2014-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| CN104735119B (zh) * | 2013-12-23 | 2018-05-04 | 伊姆西公司 | 用于数据拷贝避免的方法和装置 |
| CN103745745A (zh) * | 2013-12-25 | 2014-04-23 | 苏州宽温电子科技有限公司 | 一种可编程的sram灵敏放大器的跟踪电路 |
| KR101616264B1 (ko) * | 2014-04-17 | 2016-04-28 | (주)에이디테크놀로지 | 정적 램용 제어신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램 |
| CN104575590B (zh) * | 2015-01-13 | 2017-06-09 | 安徽大学 | 一种双端流水线型复制位线电路 |
| US10748583B2 (en) * | 2017-12-21 | 2020-08-18 | Arm Limited | Dummy bitline circuitry |
| CN109979502B (zh) * | 2017-12-27 | 2021-03-16 | 华邦电子股份有限公司 | 动态随机存取存储器 |
| KR102627228B1 (ko) * | 2018-09-14 | 2024-01-22 | 에스케이하이닉스 주식회사 | 반도체 장치의 퓨즈 래치 |
| US11508455B1 (en) * | 2021-06-09 | 2022-11-22 | Micron Technology, Inc. | Signal drop compensated memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8923037D0 (en) | 1989-10-12 | 1989-11-29 | Inmos Ltd | Timing control for a memory |
| JPH08115265A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6172925B1 (en) | 1999-06-14 | 2001-01-09 | Transmeta Corporation | Memory array bitline timing circuit |
| US6490214B2 (en) | 2000-12-26 | 2002-12-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP4837841B2 (ja) | 2001-06-12 | 2011-12-14 | 富士通セミコンダクター株式会社 | スタティックｒａｍ |
| KR100560644B1 (ko) * | 2002-01-09 | 2006-03-16 | 삼성전자주식회사 | 클럭 동기회로를 구비하는 집적회로장치 |
-
2003
- 2003-01-16 JP JP2003008791A patent/JP2004220721A/ja active Pending
-
2004
- 2004-01-08 US US10/754,747 patent/US6982914B2/en not_active Expired - Fee Related
- 2004-01-14 KR KR1020040002617A patent/KR100583370B1/ko not_active IP Right Cessation
- 2004-01-16 CN CN2004100019837A patent/CN1523608B/zh not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747281B1 (ko) | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
| JP2008210495A (ja) * | 2006-10-25 | 2008-09-11 | Infineon Technologies Ag | ビット線ダミーコアセルおよびその製造方法 |
| JP4541391B2 (ja) * | 2006-10-25 | 2010-09-08 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | ビット線ダミーコアセル |
| JP2008299907A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008052906A (ja) * | 2007-11-09 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US8451654B2 (en) | 2009-07-02 | 2013-05-28 | Panasonic Corporation | Semiconductor memory device |
| JP5185441B2 (ja) * | 2009-07-02 | 2013-04-17 | パナソニック株式会社 | 半導体記憶装置 |
| WO2011001560A1 (ja) * | 2009-07-02 | 2011-01-06 | パナソニック株式会社 | 半導体記憶装置 |
| WO2011077492A1 (ja) * | 2009-12-25 | 2011-06-30 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| DE112009005471T5 (de) | 2009-12-25 | 2012-10-31 | Fujitsu Semiconductor Limited | Halbleiterspeicher und System |
| JP5134144B2 (ja) * | 2009-12-25 | 2013-01-30 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| US8811104B2 (en) | 2009-12-25 | 2014-08-19 | Fujitsu Semiconductor Limited | Semiconductor memory and system |
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