WO2011142090A1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
WO2011142090A1
WO2011142090A1 PCT/JP2011/002389 JP2011002389W WO2011142090A1 WO 2011142090 A1 WO2011142090 A1 WO 2011142090A1 JP 2011002389 W JP2011002389 W JP 2011002389W WO 2011142090 A1 WO2011142090 A1 WO 2011142090A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
dummy
dummy memory
memory device
semiconductor memory
Prior art date
Application number
PCT/JP2011/002389
Other languages
English (en)
French (fr)
Inventor
黒田直喜
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011142090A1 publication Critical patent/WO2011142090A1/ja
Priority to US13/620,667 priority Critical patent/US8817551B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that uses a dummy memory cell to generate accurate sense amplifier activation timing.
  • Patent Document a technique has also been proposed in which the delay due to the load of the column selector connected to the bit line of the memory cell and the wiring resistance of the bit line is reflected in the generation timing of the sense amplifier using the dummy memory cell.
  • the read from the memory cell is activated when the inverter for the dummy memory cell exceeds the switching level and activates the start timing signal.
  • the potential difference between the complementary data thus made must be a potential difference sufficient for amplification of the sense amplifier for the memory cell.
  • the dummy switching is performed so that the variation in the switching level of the inverter is suppressed, or the time for reaching the switching level of the inverter is equal to the time for generating the potential difference required for amplification of the sense amplifier. It is very difficult to tune the circuit, such as adjusting the read capability of the memory cell.
  • the timing generation by inverter delay having logic transistor characteristics without using the above dummy memory cell will be mentioned.
  • the sense amplifier is adjusted by adjusting the drive capability of the inverter delay and the number of delay circuit stages at the timing when the potential difference of complementary data necessary for amplification of the sense amplifier occurs. It is relatively easy to activate the activation timing signal.
  • a logic transistor is used as an inverter delay circuit, the area efficiency is very good compared with a read circuit using a dummy memory cell that uses one column of memory cells, and the transistor capability of the inverter delay circuit is increased to some extent. Thus, variations in transistor characteristics can be suppressed.
  • the present invention solves the above-mentioned problem, and by using a dummy memory cell portion as an inverter delay circuit, it is possible to generate an optimum timing for the activation timing of the sense amplifier, and it is accurate without malfunction under various conditions.
  • An object of the present invention is to realize a semiconductor memory device that generates sense amplifier activation timing.
  • a semiconductor memory device connects a data holding circuit configured to store data by the first and second circuit elements, and the data holding circuit and the bit line.
  • a dummy memory cell array including a plurality of dummy memory cells each having a circuit configuration of the memory cell, wherein the plurality of dummy memory cells includes:
  • Each of the plurality of dummy memory cells has a configuration of at least one inverter circuit, and the plurality of dummy memory cells are connected to each other by serial connection of the inverter circuits.
  • the start timing generation of the sense amplifier necessary for realizing the high-speed operation can be easily performed. This can be realized by reducing the margin, and can also be realized without malfunction even in corner conditions such as process, voltage, and temperature.
  • the semiconductor memory device of the present invention includes a data holding circuit configured to store data by each of the first and second circuit elements, a transistor arranged to connect the data holding circuit and the bit line, and A plurality of dummy memories including a plurality of memory cells each including a plurality of memory cells, a word line disposed in a row direction connected to the memory cells, and a plurality of dummy memory cells each having a circuit configuration of the memory cells.
  • a plurality of dummy memory cells having a configuration of at least one inverter circuit, the plurality of dummy memory cells being connected to each other by a series connection of the inverter circuits, and the plurality of dummy memory cells connected to each other.
  • the input signal line of the first stage inverter circuit and the plurality of connected dummy memory cells An output signal line of the inverter circuit in the stage is arranged in the column direction, the plurality of dummy memory cell arrays are arranged in the column direction, and an output signal line of the inverter circuit in the final stage is 1 from each of the plurality of dummy memory cell arrays. It is characterized by being output one by one.
  • the present invention it is possible to generate the optimum timing for the activation timing of the sense amplifier, and it is possible to realize the accurate generation of the sense amplifier activation timing without malfunction under various conditions.
  • FIG. 1 is a block diagram showing a main configuration of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a detailed configuration of one memory cell in FIG. 1.
  • FIG. 2 is a circuit diagram showing a detailed configuration of one dummy memory cell in FIG. 1.
  • FIG. 4 is a layout diagram of the dummy memory cell of FIG. 3.
  • FIG. 2 is a circuit diagram showing a detailed configuration of one dummy memory cell array in FIG. 1.
  • FIG. 6 is a layout diagram of the dummy memory cell array of FIG. 5.
  • FIG. 5 is a circuit diagram showing one dummy memory cell array in a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 8 is a layout diagram of the dummy memory cell array of FIG. 7.
  • FIG. 6 is a circuit diagram showing one dummy memory cell in a semiconductor memory device according to a third embodiment of the present invention. It is a block diagram which shows the main structures of the semiconductor memory device in the 4th Embodiment of this invention.
  • FIG. 11 is a circuit diagram illustrating a detailed configuration of one dummy memory cell array in FIG. 10.
  • the semiconductor memory device shown in FIG. 1 includes a memory cell array block 1 having a plurality of memory cells 8 arranged in a matrix, word lines WL0 to WLm for controlling data writing and reading of the memory cells 8, and word A row decoder 3 for controlling the lines WL0 to WLm, a complementary bit line pair BL0 / NBL0 to BLn / NBLn for writing or reading data in the memory cell 8, and a bit line pair BL0 / NBL0 to BLn / NBLn.
  • a sense amplifier 4 that amplifies read data and outputs data signals DO0 to DOn
  • a dummy memory cell array block 2 a control circuit 5, and first and second driver circuits 6 and 7 are provided. .
  • the memory cell 8 shown in FIG. 2 is latched by a P-channel transistor P11 and an N-channel transistor N11 constituting the first inverter circuit 23, and a P-channel transistor P12 and an N-channel transistor N12 constituting the second inverter circuit 24.
  • the transistor N14 is composed of six transistors so as to control data input / output to / from the latch circuit.
  • the dummy memory cell array block 2 includes dummy memory cells arranged in the same number as the memory cells 8 in the memory cell array block 1 in the bit line direction. As shown in FIGS. 3 and 5, each of the first and second dummy memory cells 9 and 10 has a six-transistor configuration of two P-channel transistors and four N-channel transistors, like the memory cell 8.
  • the first dummy memory cell 9 and the second dummy memory cell 10 constituting the first dummy memory cell array 11 have the connection relationship shown in FIG. 5 and are connected to each other by a signal DSOT.
  • the control circuit 5 receives an external input signal, that is, a control signal / address signal / clock signal, and controls the activation of the row decoder 3 and the driver circuit 6.
  • the first driver circuit 6 activates the input signal DSIN to the first dummy memory cell 9 in the first dummy memory cell array 11 based on the reference signal ISE supplied from the control circuit 5.
  • the second driver circuit 7 amplifies the output signal DSOUT of the second dummy memory cell 10 in the first dummy memory cell array 11.
  • the output signal SEN of the second driver circuit 7 is a sense amplifier activation signal for activating the sense amplifier 4.
  • the second dummy memory cell array 12 includes dummy memory cells other than the first dummy memory cell 9 and the second dummy memory cell 10. All the dummy memory cells in the second dummy memory cell array 12 are connected with the same connection specifications as those of the first dummy memory cell 9 and the second dummy memory cell 10. However, the input signal of the second dummy memory cell array 12 is fixed to the VSS power source.
  • the first dummy memory cell 9 shown in FIG. 3 has two N channel transistors 15 and 16 that control input / output of data to / from the latch circuit in the memory cell 8, and the gates of the N channel transistors N3 and N4 respectively.
  • the input signal of the inverter circuit 13 is controlled by the signal DSIN among the inverter circuit 13 and the circuit 14 corresponding to the latch circuit, the source is fixed to the VSS power supply, the output is connected to the signal DSOT, and the input of one circuit 14
  • the signal is connected to the signal DSOT, and the outputs of the P-channel transistor P1 and the N-channel transistor N1 constituting the inverter circuit 13 are connected to the input of the circuit 14, but the P-channel transistor P2 and the N-channel transistor constituting the circuit 14 are connected.
  • the output of N2 is in an open state, and the inverter circuit 13 and The circuit 14 does not constitute a latch circuit.
  • FIG. 4 shows a specific layout configuration of the first dummy memory cell 9 shown in FIG.
  • the P-channel transistors P1 and P2 shown in FIG. 3 are composed of a P-channel diffusion layer 9C and a transistor gate electrode 9B in the N-well region 9A.
  • One diffusion layer of the P-channel diffusion layer 9C is a diffusion layer and a metal wiring. Is connected to the VDD power supply wiring by a via hole 9D.
  • the other diffusion layer is a via hole that connects the diffusion layer and the transistor gate electrode 9B. However, since the drain of the P-channel transistor P2 is open, the via hole 9D does not exist.
  • N channel transistors N1, N2, N3, and N4 shown in FIG. 3 are configured by an N channel diffusion layer 9E and a transistor gate electrode 9B in the P well region, and N channel transistors N1 and N2 are arranged in the P channel diffusion layer 9C.
  • the transistor gate electrode 9B is connected to the transistor gate electrode.
  • One N-channel diffusion layer is connected to the VSS power supply wiring by a via hole 9D that connects the diffusion layer and the metal wiring.
  • the N channel transistors N3 and N4 are composed of a transistor gate electrode 9B arranged in the other N channel diffusion layer, and the gates and sources of the N channel transistors N3 and N4 are all the first metal wiring 9F and the via hole 9D. Is connected to the VSS power supply wiring.
  • the second metal wiring 9G is a metal wiring used as a bit line in the memory cell array block 1. However, since there is no bit line in the circuit diagram shown in FIG. 3, it is only arranged in FIG.
  • the first dummy memory cell array 11 shown in FIG. 5 includes the first dummy memory cell 9 shown in FIG. 3, P-channel transistors P3 and P4 and N-channel transistor N5 that are symmetrical with the first dummy memory cell 9. , N6, N7 and N8, and a second dummy memory cell 10 having an output signal DSOUT.
  • the output signal DSOT of the first dummy memory cell 9 becomes the input signal of the second dummy memory cell 10, and the first dummy memory cell array 11 has a configuration in which two inverter circuits having the input signal DSIN and the output signal DSOUT are connected in series. Circuit.
  • FIG. 6 shows a specific layout configuration of the first dummy memory cell array 11 shown in FIG.
  • the layout shown in FIG. 6 has a configuration in which the layout shown in FIG.
  • the connection wiring DSOT between the first dummy memory cell 9 and the second dummy memory cell 10 shown in FIG. 5 is connected by the transistor gate electrode 9B.
  • the input signal DSIN of the first dummy memory cell 9 is supplied with the second metal wiring 9G, the second metal wiring 9G, and the second metal wiring 9G arranged in the edge cell array 11a arranged at the boundary between the dummy memory cell area and the row decoder 3.
  • the via hole 9H connecting the transistor gate electrode 9B is connected to the first dummy memory cell 9, and the output signal DSOUT of the second dummy memory cell 10 is output from the N channel diffusion layer in the first dummy memory cell 9.
  • the diffusion layer that is not connected to the VSS power supply wiring by the via hole 9D is arranged to be connected to the second metal wiring 9G used as the bit line in the memory cell array block 1 by the via hole 9H.
  • the control circuit 5 first activates a desired word line, for example, WL0, in the row decoder 3 in order to access a desired memory cell.
  • a desired word line for example, WL0
  • two N-channel transistors that control input / output of the memory cell 8 are activated, and data is read to the bit line pairs BL0 / NBL0 to BLn / NBLn.
  • the driver circuit 6 is activated by the reference signal ISE for activating the sense amplifier 4 from the control circuit 5, and the signal DSIN is generated.
  • the signal DSIN becomes an input signal of the first dummy memory cell 9 in the first dummy memory cell array 11, and a signal DSOT that is an inverted signal of the signal DSIN is generated through one inverter circuit 13.
  • the circuit 14 serves as an output load of the inverter circuit 13 and serves as a delay circuit.
  • the signal DSOT becomes an input signal of the second dummy memory cell 10 and outputs a further inverted signal, that is, a signal DSOUT having the same phase as the signal DSIN.
  • one circuit serves as an output load of the inverter circuit in the second dummy memory cell 10 and serves as a delay circuit.
  • the data read to the bit line pairs BL0 / NBL0 to BLn / NBLn is amplified at an optimum timing by the second driver circuit 7 for shaping the waveform of the signal DSOUT obtained by delaying the reference signal ISE in this way. Therefore, by generating a sense amplifier activation signal SEN for activating the sense amplifier 4, a high-speed read operation is realized.
  • the timing delay for starting the sense amplifier 4 during the read operation is realized by the inverter delay using the transistor generated in the same process step as that of the memory cell 8, thereby adjusting the transistor size and the number of stages.
  • the advantage of the inverter delay circuit that can easily realize very fine timing generation and the same characteristics that cannot be realized with logic transistors, even if the memory cell characteristics vary in corner conditions such as process, voltage, temperature, etc. It is possible to simultaneously realize two characteristics such as expansion of a circuit operation guarantee range that can be realized by using a transistor having a favorable followability of circuit operation. Thus, even if the circuit operation margin is reduced for speeding up, the read operation range can be expanded without malfunction even when compared with the conventional case. Further, similarly to the timing generation circuit using the conventional dummy memory cell, the area overhead can be suppressed because the delay circuit is generated using the dummy memory cell.
  • the reason why the dummy memory cell array block 2 has the circuit configuration of the memory cell array block 1 is that it preferably has the same shape in order to minimize defects in the process of forming the memory cell transistors. For example, even if the configuration is such that an independent transistor that is not shared with the memory cell array block 1 such as the N channel transistor N4 is deleted, that is, the circuit configuration of the memory cell array block 1 is different, the memory cell transistor formation process is the same. Needless to say, an inverter delay circuit for generating sense amplifier timing may be realized.
  • a delay circuit is shown in which inverter circuits using two dummy memory cells are connected in series, but inverter circuits using three or more dummy memory cells may be connected in series,
  • the present embodiment shows an even-numbered delay circuit
  • the control circuit 5 and the first and second driver circuits 6 and 6 are configured so that a sense amplifier starting signal can be generated logically correctly even when the number of stages is odd. Needless to say, 7 should be adjusted.
  • drain nodes of the P-channel transistor P2 and the N-channel transistor N2 in FIG. 3 are in an open state, they may be inverter circuits connected to each other.
  • the sources and gates of the N-channel transistors N3 and N4 are both connected and fixed to the VSS power supply.
  • the gate nodes of the N-channel transistors N3 and N4 are connected to the wiring DSOT and used as the MOS capacitor of the inverter circuit.
  • the dummy memory cell array block 2 is characterized by being arranged in the same column direction as the memory cell array block 1. Further, as shown in FIG. 1, the dummy memory cell array block 2 is arranged adjacent to one end of the memory cell array block 1.
  • the dummy memory cell array block 2 in the same column direction as the memory cell array block 1 and at one end of the memory cell array block 1, defects in the process of forming the memory cell transistor can be reduced as much as possible. can do. Needless to say, if the same number of dummy memory cells as the memory cells are arranged, the number of defects can be reduced. Since the dummy memory cell array block 2 is arranged in the column direction, the bit line pair for reading data from the memory cell array block 1 and the timing generation signal wiring for starting the sense amplifier 4 are also arranged in the column direction. For example, the sense amplifier activation signal can be generated while reducing the timing error even if the number of memory cells in the column direction changes. Since the memory cell region can include a dummy memory cell region by being arranged adjacent to one end of the memory cell array block 1, the memory cell region, the peripheral circuit (logic circuit) region, The isolation region can be minimized, and the area efficiency can be improved.
  • the dummy memory cell array blocks 2 are arranged in the column direction, it is needless to say that they may be arranged in the row direction as long as an inverter delay circuit can be realized.
  • the dummy memory cell array block 2 has only one column, but it goes without saying that an inverter delay circuit may be configured by a plurality of columns.
  • the dummy memory cell array block 2 is arranged adjacent to one of the end portions of the memory cell array block 1; however, in order to increase the speed, circuit operation is performed at a location adjacent to the peripheral circuit portion on the row decoder 3 side. However, it is desirable that the row decoder 3 and the memory cell array block 1 be adjacent to each other on the opposite side. However, it is needless to say that the method may be arranged on both sides in consideration of the above circuit characteristics.
  • the inverter circuit 13 uses a portion of the inverter circuit corresponding to the data holding circuit included in the memory cell 8. As described above, by utilizing the inverter circuit 13 existing on the circuit configuration of the memory cell, the influence of the layout change can be reduced, so that defects in the process of forming the memory cell transistor can be reduced as much as possible.
  • connection of the plurality of dummy memory cells is made by connecting the P channel transistors P2 and P4 of the data holding circuits included in the adjacent first and second dummy memory cells 9 and 10, respectively.
  • This is realized by connecting the gate electrode.
  • the gate electrodes of adjacent transistors between the dummy memory cells it is possible to realize a layout shape that is not significantly different from that of the memory cell 8 without the need for metal wiring and via holes that are usually required when connecting the transistors. Therefore, the area increase of the first and second dummy memory cells 9 and 10 can be suppressed, and defects in the process of forming the memory cell transistors can be reduced as much as possible.
  • the length of the dummy memory cell array block 2 in the column direction is equal to the length of the memory cell array block 1 in the column direction, and the second dummy memory cell array 12 including the dummy memory cells other than the connected dummy memory cells
  • the input of the inverter circuit of the second dummy memory cell array 12 is fixed at the ground potential or the power supply potential.
  • the input of the first-stage inverter circuit to the second dummy memory cell array 12 is input at the ground potential, and the remaining dummy memory cells are connected in series to the inverter circuit in the same manner as the first dummy memory cell array 11.
  • the input of the inverter circuit of each dummy memory cell may be fixed at the ground potential or the power supply potential instead of the series connection of the inverter circuits.
  • the signal may be a signal fixed to the ground potential or the power supply potential generated by the control circuit 5 or the like.
  • the input signal line of the first stage inverter circuit of the plurality of connected dummy memory cells and the output signal line of the last stage inverter circuit of the plurality of connected dummy memory cells are arranged in the column direction.
  • the output signal line of the inverter circuit at the final stage uses a dummy bit line connected to the dummy memory cell.
  • the metal wiring on the dummy memory cell can be used efficiently, so that the area overhead for the signal wiring can be suppressed.
  • the output signal lines by arranging the output signal lines in the column direction, it is possible to effectively use the metal wiring which is a bit line on the memory cell which is not used on the dummy memory cell, in addition to the above effect. Overhead can be suppressed.
  • the number of connected dummy memory cells can be varied only by the contact layer where the output signal of the inverter circuit is connected to the dummy bit line. As described above, since the number of dummy memory cells can be changed only by the contact layer, delay adjustment can be easily performed even when a chip is formed as in a mask ROM (read only memory).
  • a semiconductor memory device according to the second embodiment of the present invention will be described with reference to the circuit diagram of FIG.
  • the dummy memory cell array 11b of the semiconductor memory device shown in FIG. 7 connects the gate of the N-channel transistor N3 in the first dummy memory cell 9b to the signal wiring DSIN with respect to the first dummy memory cell array 11 shown in FIG.
  • the P channel transistor P1 and the N channel transistor N1 are connected in parallel with the N channel transistor N1 of the inverter circuit.
  • the second dummy memory cell 10b has a configuration in which the gate of the N-channel transistor N8 is connected to the signal line DSOT in parallel with the N-channel transistor N6.
  • the read operation in this configuration is the same as in the first embodiment.
  • FIG. 8 shows a layout of the configuration shown in FIG. This is realized by connecting the transistor gate electrodes 9B of the N-channel transistors N1 and N3 to the layout shown in FIG.
  • the capability of the memory cell transistor having a very small current capability can be improved, so that the delay time is further adjusted. Not only can it be realized with fine time steps, but also variations in the performance of the N-channel transistors can be suppressed.
  • a semiconductor memory device according to the third embodiment of the present invention will be described with reference to the circuit diagram of FIG.
  • a dummy memory cell 9c of the semiconductor memory device shown in FIG. 9 includes an inverter circuit composed of a P-channel transistor P1 and an N-channel transistor N1 used in a latch circuit, and a P-channel transistor P2 and an N-channel transistor N2.
  • the inverter circuit is connected in series. The read operation in this configuration is the same as in the first embodiment.
  • the number of dummy memory cells used as the delay circuit can be reduced by using the two inverter circuits in the latch circuit as the delay circuit, an increase in the area of the inverter delay circuit portion can be suppressed.
  • the invention is effective when combined with the first embodiment and the second embodiment.
  • the semiconductor memory device shown in FIG. 10 includes, in addition to the configuration of FIG. 1, a third dummy memory cell array 19 including third and fourth dummy memory cells 17 and 18 having an output signal DSOT2 as an input signal DSIN, And a selector 20 that outputs one of the output signals DSOUT and DSOT2 from the third dummy memory cell arrays 11 and 19 according to a selection signal RDT from the control circuit 5.
  • the dummy memory cell array block 2 includes a first dummy memory cell array 11 including first and second dummy memory cells 9 and 10 and a third dummy memory cell array including third and fourth dummy memory cells 17 and 18. 19 and a second dummy memory cell array 12 including dummy memory cells other than the first to fourth dummy memory cells 9, 10, 17, 18.
  • FIG. 11 is a circuit diagram showing the third dummy memory cell array 19, which is symmetrical with the circuit diagram of FIG.
  • the third dummy memory cell 17 and the fourth dummy memory cell 18 constituting the third dummy memory cell array 19 have the connection relationship shown in FIG. 11, and are connected to each other by a signal DST2.
  • the read operation in the above configuration is the same as in the first embodiment, but the signal selected by the selector 20 by the selection signal RDT generated by the control circuit 5 becomes the control signal SEN that activates the sense amplifier 4. Is different.
  • the output signal lines DSOUT and DSOT2 of the inverter circuits at the final stage of the first and third dummy memory cell arrays 11 and 19 are output one by one, so that the first and third dummy memory cell arrays are output. 11 and 19 can be selected, and the delay time can be easily adjusted.
  • first and third dummy memory cell arrays 11 and 19 are arranged in a line in the column direction. As described above, since the first and third dummy memory cell arrays 11 and 19 are arranged in one column in the column direction, the delay circuit portion by the dummy memory cells can be provided for only one column. Area overhead due to the dummy memory cell arrays 11 and 19 can be suppressed.
  • each output signal line uses a dummy bit line pair arranged on a dummy memory cell.
  • each output signal line uses a dummy bit line pair arranged on a dummy memory cell.
  • the number of inverter circuits included in the two dummy memory cell arrays is different from each other.
  • inverter delay circuits having different delay times can be provided, and switching of the activation timing of the sense amplifier can be easily realized.
  • the control signal RDT for switching the selector 20 is controlled by a signal from a metal or electric fuse circuit. As described above, since the switching control by the metal or electric fuse circuit can be performed, the start timing adjustment of the sense amplifier can be easily realized even after the device is manufactured.
  • the present invention is not limited to these embodiments.
  • the embodiment has been described using a 6-transistor memory cell, but the present invention can also be applied to an SRAM having an 8-transistor memory cell.
  • the semiconductor memory device has a technique for generating accurate sense amplifier start timing using a dummy memory cell portion, and is useful for a system LSI or the like on which a large number of memories having various specifications are mounted. is there.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と当該データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセル（８）を含むメモリセルアレイブロック（１）と、ビット線に直接又はスイッチを通じて繋がるセンスアンプ（４）と、各々メモリセルの回路構成を有する複数のダミーメモリセル（９，１０）を含むダミーメモリセルアレイ（１１）とを備える。複数のダミーメモリセル（９，１０）は各々少なくとも１つのインバータ回路の構成を持ち、これらインバータ回路の直列接続によって複数のダミーメモリセル（９，１０）が互いに接続され、当該ダミーメモリセルの最終段のインバータ回路の出力信号がセンスアンプ（４）の起動信号となる。

Description

半導体記憶装置
　本発明は、半導体記憶装置、特にダミーメモリセルを使用して正確なセンスアンプ起動タイミングを生成する半導体記憶装置に関するものである。
　従来、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、各々メモリセルと同じトランジスタ特性を持つ複数個のダミーメモリセルからの読み出しデータを使って、センスアンプの起動タイミング生成をする技術が知られている。これにより、プロセスばらつきや、周囲温度や電源電圧の変化による影響を受けずに、メモリの正確な読み出し動作を実現できる（非特許文献１参照）。
　更に、ダミーメモリセルを使用したセンスアンプの起動タイミング生成に、メモリセルのビットラインに接続されるカラムセレクタの負荷や、ビットラインの配線抵抗による遅延を反映させる技術も提案されている（特許文献１参照）。
特開２００４－１７１６３３号公報
K. Osada et al., "Universal-Vdd 0.65-2.0-V 32-kB Cache Using a Voltage-Adapted Timing-Generation Scheme and a Lithographically Symmetrical Cell," IEEE Journal of Solid-State Circuits, Vol. 36, No. 11, pp.1738-1744, Nov. 2001
　ここで、従来の読み出し時間の高速化の課題について言及する。スケーリングによりプロセスの微細化が進むと、形状や不純物注入量のばらつき度合いが大きくなり、トランジスタ特性のばらつきが大きくなる傾向にある。特に、メモリセルに使われるような極小サイズのトランジスタでは、その影響が大きいのは明らかである。従来技術のようにダミーメモリセルを使った読み出し回路で複数のダミーメモリセルを使うことでトランジスタ特性のばらつきは軽減できるが、ダミーメモリセルの読み出しにインバータを使うシングルエンドタイプのアンプで、メモリセルの読み出しに相補データを増幅するクロスカップル型センスアンプの起動タイミングを生成するためには、ダミーメモリセル用のインバータがスイッチングレベルを超えて起動タイミング信号を活性化させた時に、メモリセルから読み出された相補データの電位差がメモリセル用のセンスアンプの増幅に十分必要な電位差になっていなければならない。このタイミングを正確に生成するためには、例えばインバータのスイッチングレベルのばらつきを抑えたり、インバータのスイッチングレベルに到達する時間とセンスアンプの増幅に必要な電位差が発生する時間とが等しくなるようにダミーメモリセルの読み出し能力を調整したりと非常に困難な回路チューニングが必要になる。つまりダミーメモリセルを使用するために、プロセス工程等の影響によるトランジスタ特性のばらつき等には同様のふるまいになるように追従できるメリットのため、メモリセルデータの誤読み出しを防ぐために十分なセンスアンプの起動タイミングを生成するには適しているが、読み出し時間の高速化の点では困難であることが分かる。
　次に、上記のようなダミーメモリセルを使わず、ロジックトランジスタ特性を持つインバータ遅延によるタイミング生成に関して言及する。ロジックトランジスタを使ったインバータ遅延回路によりセンスアンプの起動タイミングを生成するために、センスアンプの増幅に必要な相補データの電位差になるタイミングにインバータ遅延のドライブ能力や遅延回路段数を調整してセンスアンプ起動タイミング信号を活性化することは比較的容易である。また、インバータ遅延回路としてロジックトランジスタを使用するために、メモリセル１列分を使うダミーメモリセルを使った読み出し回路と比較して面積効率が非常によく、かつインバータ遅延回路のトランジスタ能力をある程度大きくすることで、トランジスタ特性のばらつきも抑制できる。しかし、上記で記述したプロセスのばらつき、特に不純物注入量の異なるロジックトランジスタとメモリセルトランジスタとのばらつきは、同様のふるまいを有しない場合がある。特に、電源電圧が低い条件や高温や低温等の温度条件ではこの特性の差異が顕著となり、通常の条件下では問題なくタイミング生成ができていても、上記のようなコーナー条件下ではメモリセルトランジスタの特性がロジックトランジスタの特性より極端に悪くなることで、メモリセルの読み出し動作がセンスアンプの起動タイミングより遅くなりすぎて誤動作する問題が生じる。
　本発明は、上記課題を解決するものであって、ダミーメモリセル部をインバータ遅延回路とすることで、センスアンプの起動タイミングに最適なタイミングを生成できるとともに、様々な条件下でも誤動作なく正確なセンスアンプ起動タイミングを生成する半導体記憶装置を実現することを目的とする。
　上記課題を解決するために、本発明の半導体記憶装置は、各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と当該データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセルを含むメモリセルアレイと、各々前記メモリセルの回路構成を有する複数のダミーメモリセルを含むダミーメモリセルアレイとを備え、前記複数のダミーメモリセルは各々少なくとも１つのインバータ回路の構成を持ち、前記インバータ回路の直列接続によって前記複数のダミーメモリセルが互いに接続されたことを特徴とする。
　これにより、インバータ遅延回路によるセンスアンプ起動タイミングの生成に、メモリセルトランジスタの特性を持つインバータ回路を使用することで、高速動作を実現するために必要なセンスアンプの起動タイミング生成が容易にかつ動作マージンを縮小して実現できるとともに、プロセスや電圧や温度等のコーナー条件においても誤動作なく実現できる。
　また、本発明の半導体記憶装置は、各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と当該データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセルを含むメモリセルアレイと、前記メモリセルと接続する行方向に配置されたワード線と、各々前記メモリセルの回路構成を有する複数のダミーメモリセルを含む複数のダミーメモリセルアレイとを備え、前記複数のダミーメモリセルは少なくとも１つのインバータ回路の構成を持ち、前記インバータ回路の直列接続によって前記複数のダミーメモリセルが互いに接続され、前記接続された複数のダミーメモリセルの第１段目のインバータ回路の入力信号線及び前記接続された複数のダミーメモリセルの最終段のインバータ回路の出力信号線が列方向に配置され、前記複数のダミーメモリセルアレイが列方向に配置され、かつ前記最終段のインバータ回路の出力信号線が前記複数のダミーメモリセルアレイの各々から１本ずつ出力されたことを特徴とする。
　これにより、インバータ遅延回路に冗長機能を加えることで、インバータ遅延回路に不良が発生しても救済することができる。また、遅延時間が異なるインバータ遅延回路を備えることにより、例えばプロセス条件によってはメモリセルからの読み出し動作が極端に遅くなった場合に切り替えることで不良の発生を抑制することができる。
　本発明により、センスアンプの起動タイミングに最適なタイミングを生成できるとともに、様々な条件下でも誤動作なく正確なセンスアンプ起動タイミングの生成を実現することができる。
本発明の第１の実施形態における半導体記憶装置の主要構成を示すブロック図である。 図１中の１個のメモリセルの詳細構成を示す回路図である。 図１中の１個のダミーメモリセルの詳細構成を示す回路図である。 図３のダミーメモリセルのレイアウト図である。 図１中の１個のダミーメモリセルアレイの詳細構成を示す回路図である。 図５のダミーメモリセルアレイのレイアウト図である。 本発明の第２の実施形態における半導体記憶装置中の１個のダミーメモリセルアレイを示す回路図である。 図７のダミーメモリセルアレイのレイアウト図である。 本発明の第３の実施形態における半導体記憶装置中の１個のダミーメモリセルを示す回路図である。 本発明の第４の実施形態における半導体記憶装置の主要構成を示すブロック図である。 図１０中の１個のダミーメモリセルアレイの詳細構成を示す回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態及び変形例において、他の実施形態及び変形例と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
　《第１の実施形態》
　本発明の第１の実施形態の半導体記憶装置に関して、図１、図２、図３、図４、図５及び図６を用いながら具体的な例を説明する。
　図１で示す半導体記憶装置は、マトリクス状に配置された複数のメモリセル８を持つメモリセルアレイブロック１と、メモリセル８のデータの書き込みや読み出しを制御するためのワード線ＷＬ０～ＷＬｍと、ワード線ＷＬ０～ＷＬｍを制御するロウデコーダ３と、メモリセル８のデータを書き込んだり読み出したりするための相補のビット線対ＢＬ０／ＮＢＬ０～ＢＬｎ／ＮＢＬｎと、ビット線対ＢＬ０／ＮＢＬ０～ＢＬｎ／ＮＢＬｎの読み出しデータを増幅してデータ信号ＤＯ０～ＤＯｎを出力するセンスアンプ４とに加えて、ダミーメモリセルアレイブロック２と、制御回路５と、第１及び第２のドライバ回路６，７とを備えている。
　図２で示すメモリセル８は、第１のインバータ回路２３を構成するＰチャネルトランジスタＰ１１及びＮチャネルトランジスタＮ１１と、第２のインバータ回路２４を構成するＰチャネルトランジスタＰ１２及びＮチャネルトランジスタＮ１２とでラッチ回路を構成し、第１のラッチノードとビット線ＢＬｎとを繋ぐように配置されたＮチャネルトランジスタＮ１３の回路２５と、第２のラッチノードとビット線ＮＢＬｎとを繋ぐように配置されたＮチャネルトランジスタＮ１４の回路２６とでラッチ回路へのデータの入出力を制御するように、６つのトランジスタで構成されている。
　ダミーメモリセルアレイブロック２は、メモリセルアレイブロック１内のメモリセル８とビット線方向に同じ数だけ配置されたダミーメモリセルを含む。図３及び図５で示すとおり、第１及び第２のダミーメモリセル９，１０の各々は、メモリセル８と同じく、２つのＰチャネルトランジスタと４つのＮチャネルトランジスタとの６トランジスタ構成を持つ。第１のダミーメモリセルアレイ１１を構成する第１のダミーメモリセル９及び第２のダミーメモリセル１０は、図５で示す接続関係を持ち、信号ＤＳＯＴで互いに接続されている。
　制御回路５は、外部からの入力信号、すなわち制御信号／アドレス信号／クロック信号を受けて、ロウデコーダ３やドライバ回路６の活性化を制御する。第１のドライバ回路６は、制御回路５から供給された基準信号ＩＳＥをもとに、第１のダミーメモリセルアレイ１１内の第１のダミーメモリセル９への入力信号ＤＳＩＮを活性化する。第２のドライバ回路７は、第１のダミーメモリセルアレイ１１内の第２のダミーメモリセル１０の出力信号ＤＳＯＵＴを増幅する。第２のドライバ回路７の出力信号ＳＥＮは、センスアンプ４を起動するためのセンスアンプ起動信号となっている。
　第２のダミーメモリセルアレイ１２は、上記第１のダミーメモリセル９及び第２のダミーメモリセル１０以外のダミーメモリセルを含む。第２のダミーメモリセルアレイ１２内の全てのダミーメモリセルは、第１のダミーメモリセル９及び第２のダミーメモリセル１０と同様の接続仕様で接続されている。ただし、第２のダミーメモリセルアレイ１２の入力信号はＶＳＳ電源に固定されている。
　図３で示す第１のダミーメモリセル９は、メモリセル８でラッチ回路へのデータの入出力を制御する２つのＮチャネルトランジスタにあたる回路１５及び１６は、それぞれのＮチャネルトランジスタＮ３，Ｎ４のゲート、ソースがＶＳＳ電源に固定され、ラッチ回路に相当するインバータ回路１３及び回路１４のうち、インバータ回路１３の入力信号は信号ＤＳＩＮで制御され、出力は信号ＤＳＯＴに接続され、一方の回路１４の入力信号は信号ＤＳＯＴに接続され、インバータ回路１３を構成するＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１の出力は回路１４の入力に接続されているが、回路１４を構成するＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２の出力は開放状態にあり、インバータ回路１３及び回路１４ではラッチ回路を構成していない。
　図４は、図３で示す第１のダミーメモリセル９の具体的なレイアウト構成である。図３で示すＰチャネルトランジスタＰ１及びＰ２は、Ｎウエル領域９Ａ内のＰチャネル拡散層９Ｃとトランジスタゲート電極９Ｂとで構成され、Ｐチャネル拡散層９Ｃの一方の拡散層は、拡散層とメタル配線とを繋ぐビアホール９ＤによってＶＤＤ電源配線と接続される。他方の拡散層は、拡散層とトランジスタゲート電極９Ｂとを繋ぐビアホールとなっているが、ＰチャネルトランジスタＰ２はドレインが開放状態のため、ビアホール９Ｄは存在しない。
　図３で示すＮチャネルトランジスタＮ１，Ｎ２，Ｎ３及びＮ４は、Ｐウエル領域内のＮチャネル拡散層９Ｅとトランジスタゲート電極９Ｂとで構成され、ＮチャネルトランジスタＮ１及びＮ２はＰチャネル拡散層９Ｃに配置されたトランジスタゲート電極９Ｂとトランジスタゲート電極で接続されている。また、一方のＮチャネル拡散層は、拡散層とメタル配線とを繋ぐビアホール９ＤによってＶＳＳ電源配線と接続される。ＮチャネルトランジスタＮ３及びＮ４は、もう一方のＮチャネル拡散層に配置されたトランジスタゲート電極９Ｂで構成されており、そのＮチャネルトランジスタＮ３及びＮ４のゲート、ソースは全て第１メタル配線９Ｆとビアホール９ＤによってＶＳＳ電源配線に繋がっている。第２メタル配線９Ｇは、メモリセルアレイブロック１ではビット線として使われていたメタル配線であるが、図３で示す回路図ではビット線が存在しないため、図４では配置されているのみである。
　図５で示す第１のダミーメモリセルアレイ１１は、図３で示す第１のダミーメモリセル９と、当該第１のダミーメモリセル９と左右対称関係のＰチャネルトランジスタＰ３及びＰ４並びにＮチャネルトランジスタＮ５，Ｎ６，Ｎ７及びＮ８からなる回路構成を持ち、出力信号ＤＳＯＵＴを持つ第２のダミーメモリセル１０とで構成される。第１のダミーメモリセル９の出力信号ＤＳＯＴが第２のダミーメモリセル１０の入力信号となり、第１のダミーメモリセルアレイ１１は入力信号ＤＳＩＮ、出力信号ＤＳＯＵＴを持つ２つのインバータ回路の直列接続構成の回路である。
　図６は、図５で示す第１のダミーメモリセルアレイ１１の具体的なレイアウト構成を示す。図６のレイアウトは、図４で示すレイアウトを上下対称に配置し、接続した構成である。図５で示す第１のダミーメモリセル９と第２のダミーメモリセル１０との接続配線ＤＳＯＴは、トランジスタゲート電極９Ｂで繋がっている。また、第１のダミーメモリセル９の入力信号ＤＳＩＮは、ダミーメモリセルエリアとロウデコーダ３との境界に配置されたエッジセルアレイ１１ａに配置された第２メタル配線９Ｇと、第２メタル配線９Ｇとトランジスタゲート電極９Ｂとを繋ぐビアホール９Ｈとによって第１のダミーメモリセル９と繋がっており、第２のダミーメモリセル１０の出力信号ＤＳＯＵＴは、第１のダミーメモリセル９内のＮチャネル拡散層のビアホール９ＤによってＶＳＳ電源配線に繋がっていない拡散層が、ビアホール９Ｈによって、メモリセルアレイブロック１ではビット線として使われていた第２メタル配線９Ｇに繋がるように配置されている。
　以上の構成の半導体記憶装置の読み出し動作を説明する。まず、メモリ外部から読み出し命令を受けて、所望のメモリセルにアクセスするために制御回路５によってまずロウデコーダ３内の所望のワード線、例えばＷＬ０を活性化する。これによってメモリセル８の入出力を制御する２つのＮチャネルトランジスタが活性化され、ビット線対ＢＬ０／ＮＢＬ０～ＢＬｎ／ＮＢＬｎにデータが読み出される。
　次に、制御回路５からセンスアンプ４を活性化させるための基準信号ＩＳＥによってドライバ回路６が活性化され、信号ＤＳＩＮが生成される。信号ＤＳＩＮは第１のダミーメモリセルアレイ１１内の第１のダミーメモリセル９の入力信号となり、１つのインバータ回路１３を通って信号ＤＳＩＮの反転信号である信号ＤＳＯＴが生成される。このとき、回路１４はインバータ回路１３の出力負荷となり遅延回路としての役割を持つ。次に、信号ＤＳＯＴは、第２のダミーメモリセル１０の入力信号となって更に反転した信号、つまり信号ＤＳＩＮと同じ位相の信号ＤＳＯＵＴを出力する。このときも一方の回路が第２のダミーメモリセル１０内のインバータ回路の出力負荷となり遅延回路としての役割を持つ。このようにして基準信号ＩＳＥを遅延させた信号ＤＳＯＵＴを波形整形するための第２のドライバ回路７によって、ビット線対ＢＬ０／ＮＢＬ０～ＢＬｎ／ＮＢＬｎに読み出されたデータを最適のタイミングで増幅するためにセンスアンプ４を起動するセンスアンプ起動信号ＳＥＮを生成することで、高速の読み出し動作を実現する。
　以上のように、読み出し動作時に、センスアンプ４を起動するタイミング遅延を、メモリセル８と同じプロセス工程で生成したトランジスタを使ったインバータ遅延で実現することで、トランジスタサイズや段数を調整することで非常に細かなタイミング生成を容易に実現できるインバータ遅延回路の優位性と、メモリセルの特性がプロセスや電圧や温度等のコーナー条件においてばらつくことに対しても、ロジックトランジスタでは実現できない同様の特性を持つトランジスタを用いることによる回路動作の良好な追従性によって実現できる回路動作保証範囲の拡大といった２つの特性を同時に実現できる。これによって、高速化のため回路動作マージンを縮小しても、従来と比較しても誤動作なく読み出し動作範囲を拡大することができる。また、従来のダミーメモリセルを用いたタイミング発生回路と同様、ダミーメモリセルを用いて遅延回路を生成するために面積オーバーヘッドも抑制できる。
　なお、ダミーメモリセルアレイブロック２はメモリセルアレイブロック１の回路構成を持つとしているのは、メモリセルトランジスタの形成過程での欠陥をできるだけ少なくするために同様の形状を持つことが望ましいからであって、例えば、ＮチャネルトランジスタＮ４のようにメモリセルアレイブロック１と共有することがない独立したトランジスタを削除する等した構成、つまりメモリセルアレイブロック１の回路構成と異なっても、メモリセルトランジスタ形成過程が同じでセンスアンプタイミングを生成するインバータ遅延回路を実現できればよいことは言うまでもない。
　また、本実施形態では２つのダミーメモリセルを用いたインバータ回路の直列接続による遅延回路を示しているが、３つ以上のダミーメモリセルを用いたインバータ回路の直列接続であってもよいし、また、本実施形態は偶数段の遅延回路を示しているが、奇数段になっても論理的に正しくセンスアンプ起動信号が生成できるように制御回路５や第１及び第２のドライバ回路６，７を調整すればよいことは言うまでもない。
　また、図３のＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２のドレインノードは開放状態になっているが、お互いが繋がったインバータ回路になっていてもよい。また、ＮチャネルトランジスタＮ３及びＮ４のソース、ゲート共にＶＳＳ電源に接続され固定されているが、例えば、ＮチャネルトランジスタＮ３及びＮ４のゲートノードだけを配線ＤＳＯＴに接続し、インバータ回路のＭＯＳ容量として使っても、すなわちインバータ回路に対して論理的に矛盾が起こらない方法で固定できていればよいことは言うまでもない。
　また、図１で示すようにダミーメモリセルアレイブロック２は、メモリセルアレイブロック１と同じ列方向に配列されたことを特徴とする。また、図１で示すようにダミーメモリセルアレイブロック２は、メモリセルアレイブロック１の端部の一方に隣接して配置されたことを特徴とする。
　このように、ダミーメモリセルアレイブロック２をメモリセルアレイブロック１と同じ列方向に配置し、かつメモリセルアレイブロック１の一方の端部に配置することで、メモリセルトランジスタの形成過程での欠陥をできるだけ少なくすることができる。特に、ダミーメモリセルをメモリセルと同数だけ配置すれば、より欠陥を少なくできることは言うまでもない。また、ダミーメモリセルアレイブロック２を列方向へ配置することで、メモリセルアレイブロック１からデータを読み出すビット線対とセンスアンプ４を起動するためのタイミング生成信号配線とが同じく列方向に配置されるため、例えば、メモリセルの列方向の数が変わってもタイミング誤差を小さくしながらセンスアンプ起動信号を生成できる。また、メモリセルアレイブロック１の端部の一方に隣接して配置することで、メモリセル領域の中にダミーメモリセル領域を包含することができるため、メモリセル領域と周辺回路（ロジック回路）領域との分離領域を最小限にすることができ、面積効率を向上できる。
　なお、ダミーメモリセルアレイブロック２を列方向に配置しているが、同様にインバータ遅延回路が実現できれば行方向への配置でもよいことは言うまでもない。また、本実施形態ではダミーメモリセルアレイブロック２は１列しかないが複数列でインバータ遅延回路を構成してもよいことは言うまでもない。
　なお、ダミーメモリセルアレイブロック２は、メモリセルアレイブロック１の端部の一方に隣接して配置するとしているが、高速化のためにはロウデコーダ３側の周辺回路部に隣接する場所に、回路動作の安定性を優先するならばロウデコーダ３とメモリセルアレイブロック１を挟んで逆側に隣接することが望ましいが、上述の回路特性を加味して両方に配置した方法でもよいことは言うまでもない。
　また、図３で示すようにインバータ回路１３は、メモリセル８に含まれるデータ保持回路に相当する部分のインバータ回路を使用することを特徴とする。このように、メモリセルの回路構成上で存在するインバータ回路１３を活用することで、レイアウト変更の影響が小さくて実現できるため、メモリセルトランジスタの形成過程での欠陥をできるだけ少なくすることができる。
　なお、データ保持回路部のインバータ回路を使用するとしているが、その際に、遅延時間の調整のために、例えばトランジスタ拡散層の大きさやゲート寸法がメモリセル８と異なっていても、メモリセルトランジスタの形成過程での欠陥発生に大きな問題がなければよいことは言うまでもない。
　また、図６のレイアウトで示すように、複数のダミーメモリセルの接続は、隣り合う第１及び第２のダミーメモリセル９，１０に含まれるデータ保持回路の各々のＰチャネルトランジスタＰ２，Ｐ４のゲート電極を接続することで実現する。このように、ダミーメモリセル間で隣り合うトランジスタのゲート電極を接続することで、通常トランジスタ同士を接続する際に必要なメタル配線やビアホールが必要なくメモリセル８と大きく変わらないレイアウト形状を実現できるため、第１及び第２のダミーメモリセル９，１０の面積増加の抑制やメモリセルトランジスタの形成過程での欠陥をできるだけ少なくすることができる。
　また、ダミーメモリセルアレイブロック２の列方向の長さは、メモリセルアレイブロック１の列方向の長さと等しく、接続されたダミーメモリセル以外のダミーメモリセルからなる第２のダミーメモリセルアレイ１２は、当該第２のダミーメモリセルアレイ１２のインバータ回路の入力が接地電位又は電源電位で固定されたことを特徴とする。このように、ダミーメモリセルアレイブロック２とメモリセルアレイブロック１との列方向の長さを等しくすることでメモリセルトランジスタの形成過程での欠陥をできるだけ少なくすることができる。また、インバータ遅延回路として使用しない第２のダミーメモリセルアレイ１２を電位固定することでメモリセルアレイブロック１への信号ノイズ等の影響を抑制できる。
　なお、図１では第２のダミーメモリセルアレイ１２への初段のインバータ回路の入力のみを接地電位で入力し、残りのダミーメモリセルは第１のダミーメモリセルアレイ１１と同様にインバータ回路の直列接続を行うように図示しているが、インバータ回路の直列接続ではなく、個々のダミーメモリセルのインバータ回路の入力を接地電位又は電源電位で固定してもよいことは言うまでもない。また、入力が接地電位又は電源電位としているが、制御回路５等で生成する接地電位又は電源電位に固定された信号であるならばよいことは言うまでもない。
　また、接続された複数のダミーメモリセルの第１段目のインバータ回路の入力信号線及び接続された複数のダミーメモリセルの最終段のインバータ回路の出力信号線が列方向に配置されたことを特徴とする。また、最終段のインバータ回路の出力信号線は、ダミーメモリセルにつながるダミービット線を使用することを特徴とする。
　このように、入力信号線を列方向に配置すると、例えばダミーメモリセル上のメタル配線を効率的に使用できるために、信号配線のための面積オーバーヘッドを抑制できる。また、出力信号線も同様に列方向に配置することで、上記の効果と共に、ダミーメモリセル上で使用していないメモリセル上でビット線であるメタル配線を有効に使用することができ、面積オーバーヘッドを抑制することができる。
　また、接続されたダミーメモリセルの段数を、インバータ回路の出力信号がダミービット線と繋がるコンタクト層のみで可変にできる構成を持つ。このように、ダミーメモリセルの段数をコンタクト層のみで可変にできることで、マスクＲＯＭ（リード・オンリ・メモリ）のように、チップ作成時にも遅延調整を容易に行うことができる。
　《第２の実施形態》
　図７の回路図を用いながら、本発明の第２の実施形態の半導体記憶装置を説明する。図７に示す半導体記憶装置のダミーメモリセルアレイ１１ｂは、図５で示す第１のダミーメモリセルアレイ１１に対して、第１のダミーメモリセル９ｂ内のＮチャネルトランジスタＮ３のゲートを信号配線ＤＳＩＮに接続し、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１とで作るインバータ回路のＮチャネルトランジスタＮ１と並列接続の構成を備える。同様に、第２のダミーメモリセル１０ｂでも信号配線ＤＳＯＴにＮチャネルトランジスタＮ８のゲートを接続することでＮチャネルトランジスタＮ６と並列接続の構成を備える。この構成における読み出し動作は、第１の実施形態と同じである。
　図８に、図７が示す構成のレイアウトを示す。図６で示すレイアウトに対してＮチャンネルトランジスタＮ１及びＮ３のトランジスタゲート電極９Ｂを接続することで実現している。
　以上のように、インバータ回路のＮチャネルトランジスタＮ１にＮチャネルトランジスタＮ３を並列接続することで、非常に小さな電流能力しかもたないメモリセルトランジスタの能力を向上することができるため遅延時間の調整を更に細かいタイムステップで実現できるだけでなく、Ｎチャネルトランジスタの能力ばらつきを抑制することもできる。
　なお、第１の実施形態と組み合わせることで有効な発明であることは言うまでもない。
　《第３の実施形態》
　図９の回路図を用いながら、本発明の第３の実施形態の半導体記憶装置を説明する。図９で示す半導体記憶装置のダミーメモリセル９ｃは、ラッチ回路で使用されるＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１とで構成されるインバータ回路と、ＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２とで構成されるインバータ回路とを直列接続する構成を備える。この構成における読み出し動作は、第１の実施形態と同じである。
　以上のように、ラッチ回路内の２つのインバータ回路を遅延回路として使うことで遅延回路として使うダミーメモリセルの数を減らすことができるため、インバータ遅延回路部の面積増加を抑制することができる。
　なお、第１の実施形態及び第２の実施形態と組み合わせることで有効な発明であることは言うまでもない。
　《第４の実施形態》
　図１０及び図１１を用いながら、本発明の第４の実施形態の半導体記憶装置を説明する。図１０で示す半導体記憶装置は、図１の構成に加え、入力信号ＤＳＩＮで出力信号ＤＳＯＴ２を持つ第３及び第４のダミーメモリセル１７，１８を含む第３のダミーメモリセルアレイ１９と、第１及び第３のダミーメモリセルアレイ１１，１９からの出力信号ＤＳＯＵＴ及びＤＳＯＴ２を制御回路５からの選択信号ＲＤＴによって、一方を出力するセレクタ２０とを備える。ダミーメモリセルアレイブロック２は、第１及び第２のダミーメモリセル９，１０を含む第１のダミーメモリセルアレイ１１と、第３及び第４のダミーメモリセル１７，１８を含む第３のダミーメモリセルアレイ１９と、第１～第４のダミーメモリセル９，１０，１７，１８以外のダミーメモリセルを含む第２のダミーメモリセルアレイ１２とで構成される。
　図１１は、第３のダミーメモリセルアレイ１９を示す回路図であって、図５の回路図と左右対称になっている。第３のダミーメモリセルアレイ１９を構成する第３のダミーメモリセル１７及び第４のダミーメモリセル１８は、図１１で示す接続関係を持ち、信号ＤＳＴ２で互いに接続されている。
　上記構成における読み出し動作は、第１の実施形態と同様であるが、制御回路５で生成された選択信号ＲＤＴによってセレクタ２０で選択された信号がセンスアンプ４を活性化する制御信号ＳＥＮとなる点が異なる。
　以上のように、第１及び第３のダミーメモリセルアレイ１１，１９の最終段のインバータ回路の出力信号線ＤＳＯＵＴ，ＤＳＯＴ２がそれぞれ１本ずつ出力されたことで、第１及び第３のダミーメモリセルアレイ１１，１９で作る遅延回路を選択することができ、遅延時間の調整が容易にできる。
　また、第１及び第３のダミーメモリセルアレイ１１，１９は列方向に一列に配置されていることを特徴とする。このように、第１及び第３のダミーメモリセルアレイ１１，１９が列方向に一列に配置されたことで、ダミーメモリセルによる遅延回路部を１列分だけにできるため、第１及び第３のダミーメモリセルアレイ１１，１９による面積オーバーヘッドを抑制できる。
　また、出力信号線を有するダミーメモリセルアレイ１１，１９が２つであって、それぞれの出力信号線がダミーメモリセル上に配置されたダミービット線対を使用することを特徴とする。このように、列方向に並ぶメモリセル上に１対であるビット線対を、ダミーメモリセル上では２つのインバータ遅延回路の出力信号線としてそれぞれ活用することで、出力信号配線による面積オーバーヘッドを抑制できる。
　また、２つのダミーメモリセルアレイに含まれるインバータ回路の個数が互いに異なることを特徴とする。このように、それぞれのダミーメモリセルアレイ内のインバータ回路で個数が異なることで、遅延時間が異なるインバータ遅延回路を備えることができ、センスアンプの起動タイミングの切り替えを容易に実現できる。
　また、セレクタ２０を切り替える制御信号ＲＤＴは、金属又は電気フューズ回路からの信号で制御することを特徴とする。このように、金属又は電気フューズ回路による切り替え制御ができることで、デバイス製造後においても、センスアンプの起動タイミング調整を容易に実現できる。
　なお、金属又は電気フューズ回路による切り替え制御において、半導体記憶装置のダミーメモリセルアレイ内の欠陥セルの救済用として使用する場合と、回路動作範囲の拡大のために使用する場合とが考えられる。また、上記でそれぞれのダミーメモリセルアレイ内のインバータ回路の個数が異なる場合を記述しているが、同じ個数でもよいことは言うまでもない。
　なお、本実施形態と上記全ての実施形態とを組み合わせることで、より一層の効果を期待できることは言うまでもない。
　以上、第１～第４の実施形態を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、６トランジスタ構成のメモリセルを用いて実施形態を説明したが、８トランジスタ構成のメモリセルを持つＳＲＡＭにも本発明は適用できる。
　本発明に係る半導体記憶装置は、特にダミーメモリセル部を使用して正確なセンスアンプ起動タイミングを生成する技術を有し、多数かつ多種類の仕様を持つメモリを搭載するシステムＬＳＩ等に有用である。
１　メモリセルアレイブロック
２　ダミーメモリセルアレイブロック
３　ロウデコーダ
４　センスアンプ
５　制御回路
６，７　ドライバ回路
８　メモリセル
９，９ｂ，９ｃ　ダミーメモリセル
９Ａ　Ｎウエル領域
９Ｂ　トランジスタゲート電極
９Ｃ　Ｐチャネル拡散層
９Ｄ　ビアホール
９Ｅ　Ｎチャネル拡散層
９Ｆ　第１メタル配線
９Ｇ　第２メタル配線
９Ｈ　ビアホール
１０，１０ｂ　ダミーメモリセル
１１，１１ｂ　ダミーメモリセルアレイ
１１ａ　エッジセルアレイ
１２　ダミーメモリセルアレイ
１３，１４　回路又はインバータ回路
１５，１６　Ｎチャネルトランジスタ回路
１７，１８　ダミーメモリセル
１９　ダミーメモリセルアレイ
２０　セレクタ
２３，２４　インバータ回路
２５，２６　Ｎチャネルトランジスタ回路

Claims (18)

  1. 　各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、前記データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセルを含むメモリセルアレイと、
    　各々前記メモリセルの回路構成を有する複数のダミーメモリセルを含むダミーメモリセルアレイとを備えた半導体記憶装置であって、
    　前記複数のダミーメモリセルは各々少なくとも１つのインバータ回路の構成を持ち、前記インバータ回路の直列接続によって前記複数のダミーメモリセルが互いに接続されたことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記ダミーメモリセルは、前記メモリセルと同じ列方向に配列されたことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記ダミーメモリセルは、前記メモリセルアレイの端部の一方に隣接して配置されたことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記インバータ回路は、前記データ保持回路に含まれるインバータ回路を使用することを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記インバータ回路を構成するＮチャネルトランジスタは、前記データ保持回路に含まれるＮチャネルトランジスタと、前記データ保持回路と前記ダミーメモリセル上に配置されたダミービット線とを繋ぐＮチャネルトランジスタとの並列接続で構成されたことを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記データ保持回路に含まれる２つのインバータ回路が直列接続の構成を持つことを特徴とする半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記複数のダミーメモリセルの接続は、隣り合うダミーメモリセルに含まれる前記データ保持回路のＰチャネルトランジスタのゲート電極を接続することで実現することを特徴とする半導体記憶装置。
  8. 　請求項１記載の半導体記憶装置において、
    　前記ダミーメモリセルアレイの列方向の長さは、前記メモリセルアレイの列方向の長さと等しく、前記接続された複数のダミーメモリセル以外のダミーメモリセルは、インバータ回路の入力が接地電位又は電源電位で固定されたことを特徴とする半導体記憶装置。
  9. 　請求項１記載の半導体記憶装置において、
    　前記接続された複数のダミーメモリセルの第１段目のインバータ回路の入力信号線及び前記接続された複数のダミーメモリセルの最終段のインバータ回路の出力信号線が列方向に配置されたことを特徴とする半導体記憶装置。
  10. 　請求項１記載の半導体記憶装置において、
    　前記最終段のインバータ回路の出力信号線は、前記ダミーメモリセルにつながるダミービット線を使用することを特徴とする半導体記憶装置。
  11. 　請求項１記載の半導体記憶装置において、
    　前記接続されたダミーメモリセルの段数を、前記インバータ回路の出力信号がダミービット線と繋がるコンタクト層のみで可変にできる構成を持つことを特徴とする半導体記憶装置。
  12. 　請求項１記載の半導体記憶装置において、
    　前記ビット線に直接又はスイッチを通じて繋がるセンスアンプと、
    　前記ダミーメモリセルの最終段のインバータ回路の出力信号に繋がるドライブ回路とを更に備え、
    　前記ドライブ回路の出力が前記センスアンプの起動信号となることを特徴とする半導体記憶装置。
  13. 　各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、前記データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセルを含むメモリセルアレイと、
    　前記メモリセルと接続する行方向に配置されたワード線と、
    　各々前記メモリセルの回路構成を有する複数のダミーメモリセルを含む複数のダミーメモリセルアレイとを備えた半導体記憶装置であって、
    　前記複数のダミーメモリセルは少なくとも１つのインバータ回路の構成を持ち、前記インバータ回路の直列接続によって前記複数のダミーメモリセルが互いに接続され、前記接続された複数のダミーメモリセルの第１段目のインバータ回路の入力信号線及び前記接続された複数のダミーメモリセルの最終段のインバータ回路の出力信号線が列方向に配置され、前記複数のダミーメモリセルアレイが列方向に配置され、かつ前記最終段のインバータ回路の出力信号線が前記複数のダミーメモリセルアレイの各々から１本ずつ出力されたことを特徴とする半導体記憶装置。
  14. 　請求項１３記載の半導体記憶装置において、
    　前記複数のダミーメモリセルアレイは列方向に一列に配置されていることを特徴とする半導体記憶装置。
  15. 　請求項１３記載の半導体記憶装置において、
    　前記出力信号線を有するダミーメモリセルアレイが２つであって、それぞれの出力信号線が前記ダミーメモリセル上に配置されたダミービット線対を使用することを特徴とする半導体記憶装置。
  16. 　請求項１５記載の半導体記憶装置において、
    　前記２つのダミーメモリセルアレイに含まれるインバータ回路の個数が互いに異なることを特徴とする半導体記憶装置。
  17. 　請求項１３記載の半導体記憶装置において、
    　前記ビット線に直接又はスイッチを通じて繋がるセンスアンプと、
    　前記出力信号線を切り替えるセレクタとを更に備え、
    　前記セレクタの出力が前記センスアンプの起動信号となることを特徴とする半導体記憶装置。
  18. 　請求項１７記載の半導体記憶装置において、
    　前記セレクタを制御する信号は、金属又は電気フューズ回路からの信号で制御することを特徴とする半導体記憶装置。
PCT/JP2011/002389 2010-05-10 2011-04-22 半導体記憶装置 WO2011142090A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/620,667 US8817551B2 (en) 2010-05-10 2012-09-14 Semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-108121 2010-05-10
JP2010108121 2010-05-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/620,667 Continuation US8817551B2 (en) 2010-05-10 2012-09-14 Semiconductor memory device

Publications (1)

Publication Number Publication Date
WO2011142090A1 true WO2011142090A1 (ja) 2011-11-17

Family

ID=44914150

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/002389 WO2011142090A1 (ja) 2010-05-10 2011-04-22 半導体記憶装置

Country Status (2)

Country Link
US (1) US8817551B2 (ja)
WO (1) WO2011142090A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6081171B2 (ja) * 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US9117498B2 (en) * 2013-03-14 2015-08-25 Freescale Semiconductor, Inc. Memory with power savings for unnecessary reads
US8982651B2 (en) * 2013-03-28 2015-03-17 Stmicroelectronics International N.V. Memory with an assist determination controller and associated methods
US8830779B1 (en) 2013-06-24 2014-09-09 Qualcomm Incorporated Low voltage fuse-based memory with high voltage sense amplifier
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9471737B1 (en) * 2014-12-05 2016-10-18 Altera Corporation Semiconductor device with dummy cells of different data types
KR20170034177A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 리페어 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220721A (ja) * 2003-01-16 2004-08-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2005267744A (ja) * 2004-03-18 2005-09-29 Fujitsu Ltd 半導体記憶装置、及びタイミング制御方法
JP2007250020A (ja) * 2006-03-13 2007-09-27 Toshiba Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
JP4439167B2 (ja) * 2002-08-30 2010-03-24 株式会社ルネサステクノロジ 半導体記憶装置
JP4639030B2 (ja) 2002-11-18 2011-02-23 パナソニック株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220721A (ja) * 2003-01-16 2004-08-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2005267744A (ja) * 2004-03-18 2005-09-29 Fujitsu Ltd 半導体記憶装置、及びタイミング制御方法
JP2007250020A (ja) * 2006-03-13 2007-09-27 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20130016572A1 (en) 2013-01-17
US8817551B2 (en) 2014-08-26

Similar Documents

Publication Publication Date Title
WO2011142090A1 (ja) 半導体記憶装置
US7385840B2 (en) SRAM cell with independent static noise margin, trip voltage, and read current optimization
WO2010084539A1 (ja) 半導体記憶装置
JP4964225B2 (ja) 半導体記憶装置
JP5057757B2 (ja) 半導体集積回路
JP5298644B2 (ja) 記憶回路および制御方法
JP5019579B2 (ja) 半導体記憶装置
JP5262454B2 (ja) 半導体メモリ
JP2008103028A (ja) 半導体記憶装置
JP2008047190A (ja) 半導体装置
US8693264B2 (en) Memory device having sensing circuitry with automatic latching of sense amplifier output node
JP5127435B2 (ja) 半導体記憶装置
US8144523B2 (en) Semiconductor storage device
JP2005085454A (ja) メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法
JP2008027493A (ja) 半導体記憶装置
US6950354B1 (en) Semiconductor memory
JP2008219232A5 (ja)
JP2008152876A (ja) 半導体装置
JP5374083B2 (ja) 半導体装置
JP2009116994A (ja) 半導体記憶装置
JP2009217895A (ja) 半導体記憶装置およびその動作方法
KR100272142B1 (ko) 반도체기억장치
JP2013025848A (ja) 半導体記憶装置及び半導体記憶装置の制御方法
US8134863B2 (en) Semiconductor memory device
JP2008198243A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11780350

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11780350

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP