JP6081171B2 - 記憶装置 - Google Patents

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Description

開示される発明の一態様は、記憶装置及びその作製方法に関する。
絶縁表面を有する基板上の半導体薄膜を用いてトランジスタを構成する技術が注目されている。トランジスタは、液晶テレビに代表されるような表示装置や、記憶素子がマトリクス状に配置された記憶装置等に用いられている。トランジスタに適用可能な半導体薄膜の材料としてシリコンが広く用いられているが、近年では酸化物半導体も注目されている（特許文献１参照）。
特開２０１１−１０９０８４号公報
ところで、半導体記憶装置（以下、単に記憶装置ともいう）には、揮発性メモリに分類されるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、ＤＲＡＭは、トランジスタとキャパシタ（以下、容量素子ともいう）でメモリセルを構成する単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。
ＤＲＡＭの記憶素子について、メモリセルのスイッチング素子として、酸化物半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という）を用いる場合、酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、保持時間が長く、リフレッシュ期間が長いＤＲＡＭを作製することができる。
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が増加し、消費電力が嵩んでしまう。
大記憶容量化を図るためにＤＲＡＭのメモリセルの数を増やすと、一のビット線に接続されるメモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。よって、ビット線の有する寄生容量と寄生抵抗が増大する。そのため、容量素子の面積縮小化により各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記電荷量の差、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。
また、メモリセルの数を増やすと、ビット線の場合と同様に、一のワード線に接続されるメモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よって、ワード線の有する寄生容量と寄生抵抗が増大する。そのため、ワード線に入力された信号のパルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線を介してトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、メモリセルによって、データが書き込まれない、データを十分に保持しきれずに消失してしまう、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、データの書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。
上述の課題に鑑み、開示される発明の一態様は、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることを課題の一とする。或いは、開示される発明の一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることを課題の一とする。或いは、開示される発明の一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを課題の一とする。
開示される発明の一様態の記憶装置は、複数のメモリセルを配列させたメモリセルアレイを有し、当該メモリセルは、スイッチング素子として酸化物半導体トランジスタと、当該酸化物半導体トランジスタに電気的に接続された保持容量と、を有する。
酸化物半導体トランジスタは、オフ状態でのリーク電流が非常に小さいので、データ保持時間が長いメモリセルを得ることができる。
当該酸化物半導体トランジスタのソース又はドレインの一方は、ビット線に電気的に接続されており、ソース又はドレインの他方は、保持容量の一方の端子に電気的に接続されている。また当該酸化物半導体トランジスタのゲートは、ワード線に電気的に接続されている。保持容量の他方の端子には、低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加されている。
ビット線が電気的に接続されたビット線駆動回路、及び、ワード線が電気的に接続されたワード線駆動回路は、メモリセルアレイと一部あるいは全部が積層して作製される。ビット線駆動回路及びメモリセルアレイ、並びに、ワード線駆動回路とメモリセルアレイは、それぞれ接続配線によって電気的に接続される。
ビット線駆動回路及びメモリセルアレイ、並びに、ワード線駆動回路とメモリセルアレイをそれぞれ積層するため、単位面積あたりの記憶容量を高めた記憶装置を得ることができる。
ただし、接続配線とビット線との接続点、及び、接続配線とワード線との接続点をメモリセルアレイ端に配置すると、ビット線の寄生抵抗及びワード線の寄生抵抗が高くなってしまう。そのため、接続配線とビット線との接続点、及び、接続配線とワード線との接続点を、隣り合うメモリセルアレイの境界部に配置する。
接続配線とビット線との接続点、及び、接続配線とワード線との接続点を、隣り合うメモリセルアレイの境界部に配置すると、接続配線とビット線との接続点、及び、接続配線とワード線との接続点を、メモリセルアレイ端に配置する場合と比較して、ビット線及びワード線それぞれの寄生抵抗を半分にすることができる。よって、ビット線の寄生抵抗及びワード線の寄生抵抗を低減させることができる。
より好ましくは、接続配線とビット線との接続点を、接続配線の抵抗の抵抗値及びビット線の寄生抵抗の抵抗値が最小となる位置に設ける。接続配線とワード線との接続点を、接続配線の抵抗の抵抗値及びワード線の寄生抵抗の抵抗値が最小となる位置に設ける。これにより、ビット線の寄生抵抗及びワード線の寄生抵抗を最小とすることができる。
さらに、ビット線を分割し、当該分割したビット線をそれぞれ接続点を介し、接続配線を用いて増幅素子の第１の端子及び第２の端子に電気的に接続する。これにより、ビット線の配線の長さを分割しない場合の半分にすることができるので、寄生容量の容量値も半分となる。
ビット線の有する寄生容量と寄生抵抗、並びに、ワード線の有する寄生容量と寄生抵抗を低減させることができるので、エラー発生率が抑えられた記憶装置を得ることができる。
開示される発明の一様態は、点対称に配置された第１のビット線駆動回路と第２のビット線駆動回路と、点対称に配置された第１のワード線駆動回路と第２のワード線駆動回路と、第１のビット線と第１のワード線とを有し、当該第１のビット線駆動回路と少なくとも一部が重畳する第１のメモリセルアレイと、第２のビット線と第２のワード線とを有し、当該第１のワード線駆動回路と少なくとも一部が重畳する第２のメモリセルアレイと、第３のビット線と当該第２のワード線を当該第２のメモリセルアレイと共通に用いる第３のメモリセルアレイと、第４のビット線と当該第１のワード線を当該第１のメモリセルアレイと共通に用いる第４のメモリセルアレイと、有し、当該第１のワード線は、当該第１のメモリセルアレイと当該第４のメモリセルアレイの境界部で当該第２のワード線駆動回路と接続され、当該第２のワード線は、当該第２のメモリセルアレイと当該第３のメモリセルアレイの境界部で当該第１のワード線駆動回路と接続され、当該第１のビット線と、当該第２のビット線は、当該第１のメモリセルアレイと当該第２のメモリセルアレイとの境界部で当該第１のビット線駆動回路に接続され、当該第３のビット線と、当該第４のビット線は、当該第３のメモリセルアレイと当該第４のメモリセルアレイとの境界部で当該第２のビット線駆動回路に接続されていることを特徴とする記憶装置に関する。
開示される発明の一態様において、当該第１のビット線駆動回路は、当該第１のビット線と当該第２のビット線の電位の差を増幅する増幅素子を有し、当該第２のビット線駆動回路は、当該第３のビット線と当該第４のビット線の電位の差を増幅する増幅素子を有することを特徴とする。
開示される発明の一様態において、当該ビット線駆動回路のそれぞれは、デコーダ、セレクタ、及び、読み出し回路を有し、当該ワード線駆動回路はそれぞれ、デコーダ、レベルシフタ、及び、バッファを有することを特徴とする。
開示される発明の一様態において、当該複数のビット線それぞれ、及び、当該複数のワード線それぞれの交点に隣接したメモリセルと、当該メモリセルは、スイッチング素子である酸化物半導体トランジスタと、当該酸化物半導体トランジスタのソース又はドレインの一方に電気的に接続された保持容量とを有することを特徴とする。
開示される発明の一態様により、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができる。或いは、開示される発明の一態様により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができる。或いは、開示される発明の一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することができる。
記憶装置の上面図及び斜視図。 記憶装置の回路構成を示す図。 記憶装置の回路図。 記憶装置の斜視図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の断面図。 酸化物半導体トランジスタの断面図。 酸化物半導体トランジスタの作製工程を説明する断面図。 酸化物半導体トランジスタの作製工程を説明する断面図。 半導体装置の具体例を示す図。 記憶装置の回路構成を示す図。 記憶装置のタイミングチャート。 酸化物半導体トランジスタの上面図及び断面図。 記憶装置の上面図。 記憶装置の回路構成を示す図。 記憶装置の動作波形を示す図。 書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ）と電源電圧条件、読み出し時間（Ｒｅａｄ・Ｔｉｍｅ）と電源電圧条件のｓｈｍｏｏプロット。 記憶装置の８５℃での保持特性を示す図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお、本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置およびその電気装置を搭載した電子機器をその範疇とする。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくするために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
＜記憶装置の構成＞
図１に本実施の形態の記憶装置の構成を示す。図１（Ａ）に示す記憶装置は、第１の入出力回路１１１ａ、並びに、第１のデコーダ１１３ａ、第１のセレクタ１１４ａ、及び第１の読み出し回路１１５ａを有する第１のビット線駆動回路１１２ａを有する第１のサブモジュール１４１ａを有している。また、図１（Ａ）に示す記憶装置は、第２のデコーダ１２２ａ、第１のレベルシフタ１２３ａ、第１のバッファ１２４ａを有する第１のワード線駆動回路１２１ａである第２のサブモジュール１４１ｂを有している。また、図１（Ａ）に示す記憶装置は、第２の入出力回路１１１ｂ、並びに、第３のデコーダ１１３ｂ、第２のセレクタ１１４ｂ、及び第２の読み出し回路１１５ｂを有する第２のビット線駆動回路１１２ｂを有する第３のサブモジュール１４１ｃを有している。また、図１（Ａ）に示す記憶装置は、第４のデコーダ１２２ｂ、第２のレベルシフタ１２３ｂ、第２のバッファ１２４ｂを有する第２のワード線駆動回路１２１ｂである第４のサブモジュール１４１ｄを有している。
図１に示す記憶装置は、第１のサブモジュール１４１ａの上部に積層してメモリセルアレイ１０１ａ、第２のサブモジュール１４１ｂの上部に積層してメモリセルアレイ１０１ｂ、第３のサブモジュール１４１ｃの上部に積層してメモリセルアレイ１０１ｃ、及び、第４のサブモジュール１４１ｄの上部に積層してメモリセルアレイ１０１ｄが配置されている（図１（Ｃ）参照）。なお、メモリセルアレイ１０１ａ乃至１０１ｄはそれぞれ積層の構造を有していてもよい。
図１（Ａ）に示す記憶装置では、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂが、第１のサブモジュール１４１ａ乃至第４のサブモジュール１４１ｄの中心点から点対称になるように配置する。同様に、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂを、第１のサブモジュール１４１ａ乃至第４のサブモジュール１４１ｄの中心点から点対称になるように配置する。また、第１のビット線駆動回路１１２ａは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと隣り合う。第１のワード線駆動回路１２１ａは、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂと隣り合う。第２のビット線駆動回路１１２ｂは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと隣り合う。
ビット線１０５はメモリセルアレイ１０１ａからメモリセルアレイ１０１ｂに伸びており、また、ビット線１０５はメモリセルアレイ１０１ｃからメモリセルアレイ１０１ｄに伸びている。ワード線１０４はメモリセルアレイ１０１ａからメモリセルアレイ１０１ｄに伸びており、また、ワード線１０４はメモリセルアレイ１０１ｂからメモリセルアレイ１０１ｃに伸びている（図１（Ｂ）参照）。
メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれは、複数のメモリセル１０６が二次元的に配列されたものである（図２参照）。
各ビット線１０５及び各ワード線１０４の交点に隣接したメモリセル１０６の構成について、図３（Ａ）を用いて説明する。
メモリセル１０６は、スイッチング素子である酸化物半導体トランジスタ１０７、酸化物半導体トランジスタ１０７のソース又はドレインの一方に電気的に接続されたビット線１０５、酸化物半導体トランジスタ１０７のゲートに電気的に接続されたワード線１０４、酸化物半導体トランジスタ１０７のソース又はドレインの他方に一方の端子が電気的に接続された保持容量１０８を有している。保持容量１０８の他方の端子には、低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加されている。
図１（Ｂ）に示されるように、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂに配置されるビット線１０５には、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂの境界部（メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂの両方）に、接続配線１３１（図１（Ｃ）参照）との接続点１０９が配置されている。メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄに配置されるビット線１０５には、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部（メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの両方）に、接続配線１３１との接続点１０９が配置されている。また、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄに配置されるワード線１０４には、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄの境界部（ただしメモリセルアレイ１０１ｄ側）に、接続配線１３１との接続点１０９が配置されている。メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃに配置されるワード線１０４には、メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃの境界部（ただしメモリセルアレイ１０１ｂ側）に、接続配線１３１との接続点１０９が配置されている。
すなわち、各ビット線１０５に対しては、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂの境界部、並びに、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部それぞれに、一対の接続点が設けられている。各ワード線１０４に対しては、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄの境界部、並びに、メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃの境界部それぞれに、１つの接続点が設けられている。
ビット線１０５は二本に分割され、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのそれぞれ、並びに、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのそれぞれに設けられた接続点１０９を通り、接続配線１３１を介して、第１の読み出し回路１１５ａ及び第２の読み出し回路１１５ｂのそれぞれに電気的に接続されている。ビット線１０５を二本に分割するのは、寄生容量を低減するためであり、詳細は後述する。
＜寄生抵抗＞
ビット線１０５及び接続配線１３１との接続点１０９、並びに、ワード線１０４及び接続配線１３１との接続点１０９は、２つのメモリセルアレイの境界部に配置される。そのため、接続点１０９が２つのメモリセルアレイの端部に配置された場合に比べて、ビット線１０５の寄生抵抗及びワード線１０４の寄生抵抗が半分となり、それぞれの寄生抵抗を低減することができる。
図１（Ａ）に示す矢印１５１ａは、書き込み時における第１のサブモジュール１４１ａの信号の伝達方向を示している。図１（Ａ）に示す矢印１５１ｂは、書き込み時における第２のサブモジュール１４１ｂの信号の伝達方向を示している。図１（Ａ）に示す矢印１５１ｃは、書き込み時における第３のサブモジュール１４１ｃの信号の伝達方向を示している。図１（Ａ）に示す矢印１５１ｄは、書き込み時における第４のサブモジュール１４１ｄの信号の伝達方向を示している。
メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄにおいて、各ビット線１０５及び各ワード線１０４の交点に隣接したメモリセル１０６の配置された向きを、図５に示す。
図１（Ｂ）及び図５に示すように、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、全て同じ方向に設けられる。
また、メモリセル１０６の配置された向きの別の例を、図６に示す。
図１（Ｂ）及び図６に示すように、メモリセルアレイ１０１ａに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｂに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ａに設けられている接続点１０９を結ぶ線を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ｃに設けられている接続点１０９を結ぶ線を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ａに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ｄに設けられている接続点１０９を結ぶ線を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ｂに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ｂに設けられている接続点１０９を結ぶ線を対称軸として、線対称の位置に配置されている。
また、メモリセルアレイ１０１ａに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの中心点を対称点として、点対称の位置に配置されている。なお、本実施の形態において、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの中心点とは、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの全てから等距離にある点のことをいう。
また、メモリセルアレイ１０１ｂに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの中心点を対称点として、点対称の位置に配置されている。
書き込み時において、第１のサブモジュール１４１ａを矢印１５１ａが示す方向に伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂに伝達される。メモリセルアレイ１０１ａにおいて、当該信号は、矢印１６１ａが示す方向に伝達される。メモリセルアレイ１０１ｂにおいては、当該信号は、矢印１６１ｂが示す方向に伝達される。
また、書き込み時において、第２のサブモジュール１４１ｂを矢印１５１ｂが示す方向に伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃに伝達される。メモリセルアレイ１０１ｂにおいて、当該信号は、矢印１７１ｂが示す方向に伝達される。メモリセルアレイ１０１ｃにおいては、当該信号は、矢印１７１ｃが示す方向に伝達される。
また、書き込み時において、第３のサブモジュール１４１ｃを矢印１５１ｃが示す方向に伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄに伝達される。メモリセルアレイ１０１ｃにおいて、当該信号は、矢印１６１ｃが示す方向に伝達される。メモリセルアレイ１０１ｄにおいては、当該信号は、矢印１６１ｄが示す方向に伝達される。
また、書き込み時において、第４のサブモジュール１４１ｄを矢印１５１ｄが示す方向に伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０１ｄ及びメモリセルアレイ１０１ａに伝達される。メモリセルアレイ１０１ｄにおいて、当該信号は、矢印１７１ｄが示す方向に伝達される。メモリセルアレイ１０１ａにおいては、当該信号は、矢印１７１ａが示す方向に伝達される。
なお、メモリセル１０６に蓄えられた信号を読み出す際には、当該信号は、各矢印の逆方向に伝達される。
以上のように、第１のサブモジュール１４１ａの第１の入出力回路１１１ａ、並びに、第１のデコーダ１１３ａ、第１のセレクタ１１４ａ、及び第１の読み出し回路１１５ａを有する第１のビット線駆動回路１１２ａを、書き込み時の信号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのそれぞれに設けられた接続点１０９を介して、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのビット線１０５に電気的に接続されている。メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのそれぞれに設けられた接続点１０９は、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂの境界部に配置されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモリセルアレイ１０１ａのビット線１０５を矢印１６１ａが示す方向に、及び、メモリセルアレイ１０１ｂのビット線１０５を矢印１６１ｂが示す方向に伝達される。
第２のサブモジュール１４１ｂの第２のデコーダ１２２ａ、第１のレベルシフタ１２３ａ、第１のバッファ１２４ａを有する第１のワード線駆動回路１２１ａを、書き込み時の信号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルアレイ１０１ｂに設けられた接続点１０９を介して、メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃのワード線１０４に電気的に接続されている。メモリセルアレイ１０１ｂに設けられた接続点１０９は、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部に配置されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモリセルアレイ１０１ｂのワード線１０４を矢印１７１ｂが示す方向に、及び、メモリセルアレイ１０１ｃのワード線１０４を矢印１７１ｃが示す方向に伝達される。
第３のサブモジュール１４１ｃの第２の入出力回路１１１ｂ、並びに、第３のデコーダ１１３ｂ、第２のセレクタ１１４ｂ、及び第２の読み出し回路１１５ｂを有する第２のビット線駆動回路１１２ｂを、書き込み時の信号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのそれぞれに設けられた接続点１０９を介して、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのビット線１０５に電気的に接続されている。メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのそれぞれに設けられた接続点１０９は、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部に配置されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモリセルアレイ１０１ｃのビット線１０５を矢印１６１ｃが示す方向に、及び、メモリセルアレイ１０１ｄのビット線１０５を矢印１６１ｄが示す方向に伝達される。
第４のサブモジュール１４１ｄの第４のデコーダ１２２ｂ、第２のレベルシフタ１２３ｂ、第２のバッファ１２４ｂを有する第２のワード線駆動回路１２１ｂを、書き込み時の信号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルアレイ１０１ｄに設けられた接続点１０９を介して、メモリセルアレイ１０１ｄ及びメモリセルアレイ１０１ａのワード線１０４に電気的に接続されている。メモリセルアレイ１０１ｄに設けられた接続点１０９は、メモリセルアレイ１０１ｄ及びメモリセルアレイ１０１ａの境界部に配置されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモリセルアレイ１０１ａのワード線１０４を矢印１７１ａが示す方向に、及び、メモリセルアレイ１０１ｄのワード線１０４を矢印１７１ｄが示す方向に伝達される。
第１のサブモジュール１４１ａ乃至第４のサブモジュール１４１ｄのそれぞれにおける回路の配置、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれに設けられた接続点１０９の位置は、各ビット線１０５及び各接続配線１３１、並びに、各ワード線１０４及び各接続配線１３１のそれぞれの寄生抵抗が最小になるように、設けられている。
よって、本実施の形態により、ビット線１０５、ワード線１０４、及び、接続配線１３１の寄生抵抗が低減された記憶装置を得ることができる。
ここで、接続点１０９がメモリセルアレイの端部に配置された記憶装置のブロック図を、図２に示す。図２に示す記憶装置３００であるＤＲＡＭは、メモリセルアレイ３０１、入出力回路３１１、ビット線駆動回路３１２、及び、ワード線駆動回路３２１を有している。ビット線駆動回路３１２は、デコーダ３１３、セレクタ３１４、及び、増幅回路３１５を有している。ワード線駆動回路３２１は、デコーダ３２２、レベルシフタ３２３、及び、バッファ３２４を有している。
メモリセルアレイ３０１は、複数のメモリセル１０６が二次元的に配列されたものである。メモリセル１０６は、スイッチング素子である酸化物半導体トランジスタ１０７及び保持容量１０８を有する。酸化物半導体トランジスタ１０７のソース又はドレインの一方はビット線１０５に電気的に接続され、酸化物半導体トランジスタ１０７のゲートはワード線１０４に電気的に接続され、酸化物半導体トランジスタ１０７のソース又はドレインの他方は保持容量１０８の一方の端子に接続されている。保持容量１０８の他方の端子には低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加されている。
メモリセルアレイ３０１中の複数のメモリセル１０６において、各列のメモリセル１０６は１つのビット線１０５を共有している。また、各行のメモリセル１０６は１つのワード線１０４を共有している。
メモリセルアレイ３０１中の複数のビット線１０５は、ビット線駆動回路３１２に電気的に接続されており、メモリセルアレイ３０１中の複数のワード線１０４は、ワード線駆動回路３２１に電気的に接続されている。ビット線１０５及びビット線駆動回路３１２との接続点、並びに、ワード線１０４及びワード線駆動回路３２１との接続点を、接続点１０９とする。
図２に示されるように、接続点１０９は、メモリセルアレイ３０１の端部に配置される。そのため、ビット線１０５及びワード線１０４の寄生抵抗は大きくなってしまう。
図７は、図２に示す記憶装置３００の駆動回路及びメモリセルアレイ３０１を分割して作製した複数のサブモジュールを組み合わせた記憶装置を示すブロック図である。記憶装置を当該複数のサブモジュールで作製すると、各メモリセルに信号を印加する時間を短くすることができる。
図７に示す記憶装置１００は、図２に示す記憶装置３００に含まれる回路を十六分割し、分割されたそれぞれの回路を並び替えたものである。
図７に示す記憶装置１００は、１６個のメモリセルアレイ１０１、１６個の入出力回路１１１、１６個のビット線駆動回路１１２、及び、１６個のワード線駆動回路１２１を有している。各ビット線駆動回路１１２は、デコーダ１１３、セレクタ１１４、及び、読み出し回路１１５を有している。各ワード線駆動回路１２１は、デコーダ１２２、レベルシフタ１２３、及び、バッファ１２４を有している。
なお、各メモリセルアレイ１０１は、図２のメモリセルアレイ３０１と同様に、二次元的に配列された複数のメモリセル１０６を有している。図７の各メモリセルアレイ１０１中のメモリセル１０６の構成は、図１と同様である。
また、図７に示す記憶装置１００の１６個のメモリセルアレイ１０１は、図２に示す記憶装置３００のメモリセルアレイ３０１を十六分割したものである。図７に示す記憶装置１００では、十六分割されたメモリセルアレイに応じて、入出力回路、ビット線駆動回路、及び、ワード線駆動回路も十六分割されている。図７に示す記憶装置１００において、メモリセルアレイ１０１、入出力回路１１１、ビット線駆動回路１１２、及び、ワード線駆動回路１２１はそれぞれ１６個配置されている。分割する数は必要に応じて変えることが可能であり、例えば、六十四分割等でもよい。
なお、図７において、符号の向きは、回路の配置された向きを示している。符号の向き及び回路の配置された向きの関係を、図８に示す。
図８（Ａ）及び図８（Ｂ）は、ビット線駆動回路１１２の配置された向きを示している。図８（Ａ）に示すビット線駆動回路１１２は、メモリセルアレイ１０１の上側に配置されている。図８（Ａ）に示すように、上側から下側へ、デコーダ１１３、セレクタ１１４、読み出し回路１１５の順に配置されているビット線駆動回路１１２は、「１１２」の上下が正常な向きで描かれている。
図８（Ｂ）に示すビット線駆動回路１１２は、メモリセルアレイ１０１の下側に配置されている。図８（Ｂ）に示すように、下側から上側へ、デコーダ１１３、セレクタ１１４、読み出し回路１１５の順に配置されているビット線駆動回路１１２、すなわち、上側から下側へ、読み出し回路１１５、セレクタ１１４、デコーダ１１３が配置されているビット線駆動回路１１２は、「１１２」の上下が逆の向きに描かれている。
図８（Ａ）及び図８（Ｂ）のいずれにおいても、ビット線駆動回路１１２のデコーダ１１３、セレクタ１１４、読み出し回路１１５のうち、読み出し回路１１５がメモリセルアレイ１０１の最も近くに配置される。
図８（Ｃ）及び図８（Ｄ）は、ワード線駆動回路１２１の配置された向きを示している。図８（Ｃ）に示すワード線駆動回路１２１は、メモリセルアレイ１０１の右側に配置されている。図８（Ｃ）に示すように、右側から左側へ、デコーダ１２２、レベルシフタ１２３、バッファ１２４の順に配置されているワード線駆動回路１２１は、「１２１」が右に９０°回転した位置に描かれている。
図８（Ｄ）に示すワード線駆動回路１２１は、メモリセルアレイ１０１の左側に配置されている。図８（Ｄ）に示すように、左側から右側へ、デコーダ１２２、レベルシフタ１２３、バッファ１２４の順に配置されているワード線駆動回路１２１（すなわち、右側から左側へ、バッファ１２４、レベルシフタ１２３、デコーダ１２２の順に配置されている）ワード線駆動回路１２１は、「１２１」が左に９０°回転した位置に描かれている。
図８（Ｃ）及び図８（Ｄ）のいずれにおいても、ワード線駆動回路１２１のデコーダ１２２、レベルシフタ１２３、バッファ１２４のうち、バッファ１２４がメモリセルアレイ１０１に最も近くなるように配置される。
また図８（Ｅ）に示すように、入出力回路１１１、ビット線駆動回路１１２、ワード線駆動回路１２１、及び、メモリセルアレイ１０１を、回路１９０とする。また図８（Ｅ）では、メモリセルアレイ１０１の上側にビット線駆動回路１１２、メモリセルアレイ１０１の左側にワード線駆動回路１２１、かつ、メモリセルアレイの左上であり、ビット線駆動回路１１２の左側であり、ワード線駆動回路１２１の上側に入出力回路１１１に配置された回路１９０を、四角で囲んだアルファベット「Ｆ」で示す。
図７に示す記憶装置１００を、図８（Ｅ）に示す四角で囲んだアルファベット「Ｆ」で示された回路１９０で書き替えたものを、図９に示す。
図９に示されるように、隣り合う回路１９０は、隣り合う辺を軸にして線対称に配置される。
上述したように、図２に示す記憶装置３００の駆動回路及びメモリセルアレイ３０１を、図７及び図９に示すように、それぞれ分割してサブモジュール化すると、各メモリセルに信号を印加する時間を短くすることができる。
しかし、図７及び図９に示すメモリセルアレイ及び駆動回路をサブモジュール化して作製した記憶装置においても、ビット線及びビット線駆動回路との接続点、並びに、ワード線及びワード線駆動回路との接続点は、メモリセルアレイの端部である。
また、メモリセルアレイ及び駆動回路をサブモジュール化して記憶装置を作製すると、メモリセルアレイ及び駆動回路それぞれの面積が増大するという欠点が生じる。
図１０に、回路１９０におけるビット線１０５、ワード線１０４、及び、接続点１０９の配置を示す。
図１０に示す回路１９０においても、ビット線１０５及びビット線駆動回路１１２との接続点１０９、及び、ワード線１０４及びワード線駆動回路１２１との接続点１０９は、メモリセルアレイ１０１端に配置される。そのため、ワード線１０４及びビット線１０５の寄生抵抗が大きくなってしまう。
よって、記憶装置をメモリセルアレイ及び駆動回路をサブモジュール化して作製すると、各メモリセルに信号を印加する時間を短くすることができるという利点が生じるが、ビット線駆動回路とビット線の接続点、及び、ワード線駆動回路とワード線の接続点が、ビット線及びワード線それぞれの端部（メモリセルアレイの端部）に配置されている限り、ワード線１０４及びビット線１０５の寄生抵抗が大きくなってしまう。
以上から、図１に示す本実施の形態の記憶装置のように、駆動回路及びメモリセルアレイを分割してサブモジュールを作製し、さらに、ビット線及び接続配線の接続点、並びに、ワード線及び接続配線の接続点を、２つのメモリセルアレイの境界部に配置することで、ビット線、ワード線、及び、接続配線の寄生抵抗が低減された記憶装置を得ることができる。
また、図１に示す記憶装置は、メモリセルアレイの少なくとも一部、及び駆動回路が積層されているので、記憶装置の面積を低減することができる。
図７及び図９に示す記憶装置１００から、図１に示す記憶装置に至る過程を以下に示す。
図１０に示すように、回路１９０において、ビット線駆動回路１１２は、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂに、ワード線駆動回路１２１は、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂに分割される。第１のビット線駆動回路１１２ａは、第１のデコーダ１１３ａ、第１のセレクタ１１４ａ、第１の読み出し回路１１５ａを有し、第２のビット線駆動回路１１２ｂは、第３のデコーダ１１３ｂ、第２のセレクタ１１４ｂ、第２の読み出し回路１１５ｂを有している。第１のワード線駆動回路１２１ａは、第２のデコーダ１２２ａ、第１のレベルシフタ１２３ａ、第１のバッファ１２４ａを有している。第２のワード線駆動回路１２１ｂは、第４のデコーダ１２２ｂ、第２のレベルシフタ１２３ｂ、第２のバッファ１２４ｂを有している。
図１０に示す回路１９０において、メモリセルアレイ１０１は、メモリセルアレイ１０１ａ、メモリセルアレイ１０１ｂ、メモリセルアレイ１０１ｃ、メモリセルアレイ１０１ｄに分割されている。
メモリセルアレイ１０１ａは、第１のビット線駆動回路１１２ａ及び第２のワード線駆動回路１２１ｂによって駆動される。メモリセルアレイ１０１ｂは、第１のビット線駆動回路１１２ａ及び第１のワード線駆動回路１２１ａによって駆動される。メモリセルアレイ１０１ｃは、第２のビット線駆動回路１１２ｂ及び第１のワード線駆動回路１２１ａによって駆動される。メモリセルアレイ１０１ｄは、第２のビット線駆動回路１１２ｂ及び第２のワード線駆動回路１２１ｂによって駆動される。
図１１（Ａ）に示すように、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂを、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂの中心点から点対称になるように配置する。なお、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂの中心点とは、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂから等距離にある点のことである。同様に、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂを、当該中心点から点対称になるように配置する。また、第１のビット線駆動回路１１２ａは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと隣り合うように配置する。第１のワード線駆動回路１２１ａは、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂと隣り合うように配置する。第２のビット線駆動回路１１２ｂは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと隣り合うように配置する。第２のワード線駆動回路１２１ｂは、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂと隣り合うように配置する。
また、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれを、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂのそれぞれに対応させて配置する（図１１（Ｂ）参照）。
図１１（Ａ）に示す第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂ、並びに、図１１（Ｂ）に示すメモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄを、図１に示す記憶装置と同様に、２つのメモリセルアレイの境界部に設けた接続点を介して、接続配線にて電気的に接続する。
以上、本実施の形態により、ビット線及びワード線の寄生抵抗が低い記憶装置を提供することができる。
また、本実施の形態の記憶装置はビット線及びワード線の寄生抵抗が低いので、配線遅延を低減することが可能である。
また、本実施の形態により、記憶領域の占有面積が小さい記憶装置を得ることができる。
＜寄生容量＞
上述のように、メモリセル１０６には、酸化物半導体トランジスタ１０７、一方の端子が酸化物半導体トランジスタ１０７のソース又はドレインの他方に電気的に接続された保持容量１０８が配置されている。保持容量１０８の他方の端子には、低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加されている。酸化物半導体トランジスタ１０７のソース又はドレインの一方は、ビット線１０５に電気的に接続されており、酸化物半導体トランジスタ１０７のゲートは、ワード線１０４電気的に接続されている（図３（Ａ）参照）。
ところで、ビット線１０５には、他の電極や配線との間に寄生容量が発生してしまう。例えば、酸化物半導体トランジスタ１０７のソース又はドレインの他方と保持容量１０８の一方の端子を電気的に接続するノード及びビット線１０５との間、保持容量１０８の他方の端子とビット線１０５との間に、寄生容量が発生する。
上述のビット線１０５、及び、他の電極や配線との間に発生する寄生容量全体を、寄生容量１３３とし、スイッチング素子１３２である酸化物半導体トランジスタ１０７、保持容量１０８を図３（Ｂ）に示す。
読み出しの動作において、まず、スイッチング素子１３２がオフの状態で、ビット線１０５に高電源電位ＶＤＤの半分の電圧（１／２×ＶＤＤ）を印加する（図３（Ｃ）参照）。スイッチング素子１３２がオフの状態で、ビット線１０５に高電源電位ＶＤＤの半分の電圧（１／２×ＶＤＤ）を印加することを、１／２（ＶＤＤ）プリチャージと呼ぶ。
ここで、保持容量１０８の容量値を容量値Ｃｓ、寄生容量１３３の容量値を容量値Ｃｂ、保持容量１０８に蓄えられている電荷を電荷Ｑｓ、寄生容量１３３に蓄えられている電荷を電荷Ｑｂとすると、Ｑｂ＝Ｃｂ×１／２×（ＶＤＤ）である。また、保持容量１０８に予め電荷が蓄えられている場合は、Ｑｓ＝Ｃｓ×ＶＤＤであり、保持容量１０８に電荷が蓄えられていなかった場合は、Ｑｓ＝０である。
その後、メモリセル１０６のワード線１０４が選択され、スイッチング素子１３２である酸化物半導体トランジスタ１０７のゲートに高電源電位ＶＤＤが印加されることにより、スイッチング素子１３２がオンとなる（図３（Ｄ）参照）。
スイッチング素子１３２がオンになると、保持容量１０８及び寄生容量１３３に印加される電圧は等しくなる。当該電圧を電圧Ｖｂとすると、保持容量１０８に予め電荷が蓄えられていた場合は、Ｖｂ＝１／２×ＶＤＤ×（（Ｃｂ＋２Ｃｓ）／（Ｃｂ＋Ｃｓ））である。保持容量１０８に電荷が蓄えられていなかった場合は、Ｖｂ＝１／２×ＶＤＤ×（Ｃｂ／（Ｃｂ＋Ｃｓ））となる。
電圧Ｖｂと、最初に印加された電圧（１／２×ＶＤＤ）との差を、変動電圧ΔＶｂとすると、保持容量１０８に予め電荷が蓄えられていた場合は、ΔＶｂ＝１／２×ＶＤＤ×（Ｃｓ／（Ｃｂ＋Ｃｓ））となり、保持容量１０８に電荷が蓄えられていなかった場合は、ΔＶｂ＝−１／２×ＶＤＤ×（Ｃｓ／（Ｃｂ＋Ｃｓ））となる。
以上のように、まず、１／２（ＶＤＤ）プリチャージを行い、次いで、スイッチング素子１３２をオン状態にすると、ビット線１０５に印加されている電圧が、変動電圧ΔＶｂだけ変化する。変動電圧ΔＶｂを、ビット線１０５に接続した増幅素子（例えばセンスアンプ）により増幅し、増幅した変動電圧ΔＶｂをフィードバック及び読み出し信号として出力する。
しかしながら、変動電圧ΔＶｂが小さすぎると、増幅素子で増幅できない恐れがある。変動電圧ΔＶｂが小さすぎて、増幅素子で増幅できないと、読み出しの際にメモリセル１０６に蓄えられたデータを読み出しできない恐れが生じる。そのため、増幅素子で増幅できる程度に変動電圧ΔＶｂを設定する必要がある。上述のように、変動電圧ΔＶｂは、保持容量１０８の容量値Ｃｓ及び寄生容量１３３の容量値Ｃｂの関数である。よって、変動電圧ΔＶｂを制御するには、保持容量１０８の容量値Ｃｓを制御すればよい。増幅素子で増幅できる程度に変動電圧ΔＶｂを設定した場合、保持容量１０８の容量値Ｃｓは、２０ｆＦ以上３０ｆＦ以下が好ましい。
本実施の形態のメモリセル１０６のスイッチング素子１３２として用いる酸化物半導体トランジスタ１０７は、オフ状態でのリーク電流が非常に小さい。そのため、一定時間に保持する電荷量を鑑みてメモリセル１０６の保持容量１０８の容量値Ｃｓを決定すると、メモリセル１０６の保持容量１０８の容量値Ｃｓを極めて小さくすることが可能である。
よって、極めて小さい容量値Ｃｓを有する保持容量１０８を形成することが可能であるのにもかかわらず、メモリセル１０６のデータを読み出す際には、保持容量１０８の容量値Ｃｓは、ある程度の大きさが必要である。
しかしながら、大きな容量値Ｃｓを有する保持容量１０８を作製すると、保持容量１０８の占有面積が増大するという問題点や、保持容量１０８の作製工程が難しくなるという問題点等が生じる。
また、ここで、一本のビット線１０５に電気的に接続されるメモリセル１０６の数が増えると、当該ビット線１０５全体の寄生容量１３３が増えてしまうという問題がある。ビット線１０５の寄生容量１３３の容量値Ｃｂが増えると、上述の変動電圧ΔＶｂを表す式に示されるように、変動電圧ΔＶｂが低減する。変動電圧ΔＶｂが低減すると、読み出しの際にメモリセル１０６のデータを読み出しにくくなる。
以上から、本実施の形態の記憶装置は、保持容量１０８にはある程度の容量値Ｃｓが必要であり、寄生容量１３３の容量値Ｃｂを低減することが好ましいと言える。
ここで、第１の読み出し回路１１５ａ及び第２の読み出し回路１１５ｂのそれぞれに設けられる増幅素子１３５、第１の読み出し回路１１５ａ及び第２の読み出し回路１１５ｂのそれぞれに設けられるプリチャージ回路１１６、第１のセレクタ１１４ａ及び第２のセレクタ１１４ｂのそれぞれに設けられる第１のスイッチ１１８、第１のセレクタ１１４ａ及び第２のセレクタ１１４ｂのそれぞれに設けられる第２のスイッチ１１９、入出力回路１１１に設けられるメインアンプ１１７との配置を、図４に示す。増幅素子１３５は、第１の端子及び第２の端子に入力される電位の差分を増幅する。プリチャージ回路１１６は、上述の電圧１／２（ＶＤＤ）を印加する回路である。
図４に示されるように、一本のビット線１０５は、二本に分割されており、分割されたビット線１０５は、それぞれ接続点１０９を介して接続配線１３１に電気的に接続されている。接続点１０９を介して二本に分割されたビット線１０５に電気的に接続されている接続配線１３１は、それぞれ増幅素子１３５の第１の端子及び第２の端子に電気的に接続されている。
よって、一本のビット線１０５に対して、配線の長さが半分となるので、寄生容量１３３の容量値Ｃｂも半分となる。変動電圧ΔＶｂを固定した場合、寄生容量１３３の容量値Ｃｂが半分になることで、メモリセル１０６の保持容量１０８の容量値Ｃｓを半分に低減することができる。
増幅素子１３５の第３の端子及び第４の端子は、プリチャージ回路１１６の第１の端子及び第２の端子にそれぞれ電気的に接続されている。
プリチャージ回路１１６の第１の端子及び第２の端子は、増幅素子１３５の第３の端子及び第４の端子にそれぞれ電気的に接続されている。プリチャージ回路１１６の第３の端子は、第１のスイッチ１１８の一方の端子に電気的に接続されている。プリチャージ回路１１６の第４の端子は、第２のスイッチ１１９の一方の端子に電気的に接続されている。
第１のスイッチ１１８の一方の端子は、プリチャージ回路１１６の第３の端子に電気的に接続されている。第１のスイッチ１１８の他方の端子は、メインアンプ１１７の第１の端子に電気的に接続されている。
第２のスイッチ１１９の一方の端子は、プリチャージ回路１１６の第４の端子に電気的に接続されている。第２のスイッチ１１９の他方の端子は、メインアンプ１１７の第２の端子に電気的に接続されている。
増幅素子１３５、プリチャージ回路１１６、第１のスイッチ１１８、及び、第２のスイッチ１１９のより具体的な回路構成を図１７に示す。なお、図１７において、上述の二本に分かれたビット線１０５の一方及び当該一方に接続された接続配線１３１をビット線ＢＬ、他方及び当該他方に接続された接続配線１３１をビット線ＢＬＢとする。
増幅素子１３５は、ｐチャネル型トランジスタ２２１、ｐチャネル型トランジスタ２２２、ｎチャネル型トランジスタ２２３、及び、ｎチャネル型トランジスタ２２４を有している。
ｐチャネル型トランジスタ２２１のソース又はドレインの一方は、増幅素子１３５の電源電位ＳＡＰを与える配線２３１、及び、ｐチャネル型トランジスタ２２２のソース又はドレインの一方に電気的に接続されている。ｐチャネル型トランジスタ２２１のソース又はドレインの他方は、ｎチャネル型トランジスタ２２３のソース又はドレインの一方、ビット線ＢＬＢ、ｐチャネル型トランジスタ２２２のゲート、及び、ｎチャネル型トランジスタ２２４のゲートに電気的に接続されている。ｐチャネル型トランジスタ２２１のゲートは、ビット線ＢＬ、ｐチャネル型トランジスタ２２２のソース又はドレインの他方、ｎチャネル型トランジスタ２２３のゲート、及び、ｎチャネル型トランジスタ２２４のソース又はドレインの一方に電気的に接続されている。
ｐチャネル型トランジスタ２２２のソース又はドレインの一方は、増幅素子１３５の電源電位ＳＡＰを与える配線２３１、及び、ｐチャネル型トランジスタ２２１のソース又はドレインの一方に電気的に接続されている。ｐチャネル型トランジスタ２２２のソース又はドレインの他方は、ビット線ＢＬ、ｐチャネル型トランジスタ２２１のゲート、ｎチャネル型トランジスタ２２３のゲート、及び、ｎチャネル型トランジスタ２２４のソース又はドレインの一方に電気的に接続されている。
ｎチャネル型トランジスタ２２３のソース又はドレインの一方は、ｐチャネル型トランジスタ２２１のソース又はドレインの他方、ビット線ＢＬＢ、ｐチャネル型トランジスタ２２２のゲート、及び、ｎチャネル型トランジスタ２２４のゲートに電気的に接続されている。ｎチャネル型トランジスタ２２３のソース又はドレインの他方は、ｎチャネル型トランジスタ２２４のソース又はドレインの他方、及び、増幅素子１３５の電源電位ＳＡＮを与える配線２３２に電気的に接続されている。ｎチャネル型トランジスタ２２３のゲートは、ｐチャネル型トランジスタ２２１のゲート、ビット線ＢＬ、ｐチャネル型トランジスタ２２２のソース又はドレインの他方、及び、ｎチャネル型トランジスタ２２４のソース又はドレインの一方に電気的に接続されている。
ｎチャネル型トランジスタ２２４のソース又はドレインの一方は、ｐチャネル型トランジスタ２２１のゲート、ビット線ＢＬ、ｐチャネル型トランジスタ２２２のソース又はドレインの他方、及び、ｎチャネル型トランジスタ２２３のゲートに電気的に接続されている。ｎチャネル型トランジスタ２２４のソース又はドレインの他方は、ｎチャネル型トランジスタ２２３のソース又はドレインの他方、及び、増幅素子１３５の電源電位ＳＡＮを与える配線２３２に電気的に接続されている。ｎチャネル型トランジスタ２２４のゲートは、ビット線ＢＬＢ、ｐチャネル型トランジスタ２２１のソース又はドレインの他方、ｐチャネル型トランジスタ２２２のゲート、及び、ｎチャネル型トランジスタ２２３のソース又はドレインの一方に電気的に接続されている。
プリチャージ回路１１６は、ｎチャネル型トランジスタ２２５、ｎチャネル型トランジスタ２２６、及び、ｎチャネル型トランジスタ２２７を有している。
ｎチャネル型トランジスタ２２５のソース又はドレインの一方は、ビット線ＢＬ、及び、ｎチャネル型トランジスタ２２６のソース又はドレインの一方に電気的に接続されている。ｎチャネル型トランジスタ２２５のソース又はドレインの他方は、ビット線ＢＬＢ、及び、ｎチャネル型トランジスタ２２７のソース又はドレインの一方に電気的に接続されている。ｎチャネル型トランジスタ２２５のゲートは、電位ＰＲＥを与える配線２３３、ｎチャネル型トランジスタ２２６のゲート、及び、ｎチャネル型トランジスタ２２７のゲートに電気的に接続されている。
ｎチャネル型トランジスタ２２６のソース又はドレインの一方は、ビット線ＢＬ、及び、ｎチャネル型トランジスタ２２５のソース又はドレインの一方に電気的に接続されている。ｎチャネル型トランジスタ２２６のソース又はドレインの他方は、ｎチャネル型トランジスタ２２７のソース又はドレインの他方、及び、電位ＶＰＲＥを与える端子２３４に電気的に接続されている。ｎチャネル型トランジスタ２２６のゲートは、電位ＰＲＥを与える配線２３３、ｎチャネル型トランジスタ２２５のゲート、及び、ｎチャネル型トランジスタ２２７のゲートに電気的に接続されている。
ｎチャネル型トランジスタ２２７のソース又はドレインの一方は、ビット線ＢＬＢ、及び、ｎチャネル型トランジスタ２２５のソース又はドレインの他方に電気的に接続されている。ｎチャネル型トランジスタ２２７のソース又はドレインの他方は、ｎチャネル型トランジスタ２２６のソース又はドレインの他方、及び、電位ＶＰＲＥを与える端子２３４に電気的に接続されている。ｎチャネル型トランジスタ２２７のゲートは、電位ＰＲＥを与える配線２３３、ｎチャネル型トランジスタ２２５のゲート、及び、ｎチャネル型トランジスタ２２６のゲートに電気的に接続されている。
図４に示す第１のスイッチ１１８として、ｎチャネル型トランジスタ２２８が用いられる。また図４に示される第２のスイッチ１１９として、ｎチャネル型トランジスタ２２９が用いられる。
ｎチャネル型トランジスタ２２８のソース又はドレインの一方は、ビット線ＢＬに電気的に接続されている。ｎチャネル型トランジスタ２２８のソース又はドレインの他方は、メインアンプ１１７の第１の端子に電気的に接続される配線２３５（配線ＩＮともいう）に電気的に接続されている。ｎチャネル型トランジスタ２２８のゲートは、配線２３７、及び、ｎチャネル型トランジスタ２２９のゲートに電気的に接続されている。
ｎチャネル型トランジスタ２２９のソース又はドレインの一方は、ビット線ＢＬＢに電気的に接続されている。ｎチャネル型トランジスタ２２９のソース又はドレインの他方は、メインアンプ１１７の第２の端子に電気的に接続される配線２３６（配線ＩＮＢともいう）に電気的に接続されている。ｎチャネル型トランジスタ２２９のゲートは、配線２３７、及び、ｎチャネル型トランジスタ２２８のゲートに電気的に接続されている。
配線２３７は、第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択された配線である（配線ＣＳＬともいう）。
図４及び図１７に示す回路の動作のタイミングチャートを図１８に示す。なお、図１８に示すタイミングチャートにおいて、「ＰＲＥ」は配線２３３に与えられる電位ＰＲＥ、「ＷＬ」はワード線１０４の電位、「ＳＡＰ」は配線２３１に与えられる増幅素子１３５の電源電位ＳＡＰ、「ＳＡＮ」は配線２３２に与えられる増幅素子１３５の電源電位ＳＡＮ、「ＢＬ」はビット線ＢＬの電位、「ＢＬＢ」はビット線ＢＬＢの電位、「ＣＳＬ」は、第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択された配線２３７の電位を示す。また電位ＢＬ及び電位ＢＬＢを示す曲線において、いずれが上側の曲線又は下側の曲線で表されるかは、ビット線ＢＬ又はビット線ＢＬＢのどちらが選択されるか、あるいは、各ビット線に接続されているメモリセル１０６の保持容量１０８に保持されている電位が、ハイレベル電位かローレベル電位で変わってしまう。例えば、ビット線ＢＬに接続されているメモリセル１０６の保持容量１０８に保持されている電位がハイレベル電位である場合は、電位ＢＬは上側の曲線、及び、電位ＢＬＢは下側の曲線で示される。
期間Ｔ１は非選択期間であり、電位ＰＲＥがハイレベルであるため、プリチャージ回路１１６が機能し、端子２３４に１／２（ＶＤＤ）である電位ＶＰＲＥが入力される。これにより、ビット線ＢＬ及びビット線ＢＬＢがプリチャージされる。期間Ｔ１での状態は、図３（Ｃ）に示すとおりである。
期間Ｔ２では、電位ＰＲＥがローレベルとなる。これによりプリチャージ期間が終了する。
期間Ｔ３では、ワード線１０４の電位ＷＬがハイレベルとなり、対象のメモリセル１０６の酸化物半導体トランジスタ１０７がオンとなる。ビット線ＢＬの電位が、対象のメモリセル１０６の保持容量１０８に保持された電位と同じになる。期間Ｔ３での状態は、図３（Ｄ）に示すとおりである。このとき、ビット線ＢＬの電位の変動電圧ΔＶｂは、図３を用いた説明で述べたとおり、保持容量１０８の容量値Ｃｓ及び寄生容量１３３の容量値Ｃｂの比によって決定される。
期間Ｔ４では、増幅素子１３５の電源電位ＳＡＰ及び電源電位ＳＡＮが入力され、ビット線ＢＬ及びビット線ＢＬＢの一方の電位が高電源電位ＶＤＤ、他方の電位が低電源電位ＶＳＳまで増幅される。これにより、メモリセル１０６の保持容量１０８に保持された電位が上昇する。
期間Ｔ５では、第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択された配線２３７の電位ＣＳＬがハイレベルとなる。これにより、選択された配線２３７に接続されているビット線ＢＬ及びビット線ＢＬＢが配線２３５（配線ＩＮともいう）及び配線２３６（配線ＩＮＢともいう）に電気的に接続される。これにより、期間Ｔ４で上昇したメモリセル１０６の保持容量１０８に保持された電位が、メインアンプ１１７により更に上昇する。
また、期間Ｔ５では、ワード線１０４の電位ＷＬが引き続きハイレベルであるので、メモリセル１０６の保持容量１０８にも、上昇したビット線ＢＬ又はビット線ＢＬＢの電位が書き込まれる。
期間Ｔ６では、配線２３７の電位ＣＳＬ及びワード線１０４の電位ＷＬがローレベルとなる。よって期間Ｔ５にてメモリセル１０６の保持容量１０８に書き込まれた電位が保持される。
期間Ｔ７は、非選択期間であり、電位ＰＲＥがハイレベルである。期間Ｔ７では期間Ｔ１と同様に、ビット線ＢＬ及びビット線ＢＬＢがプリチャージされる。
以上述べた回路構成及びその動作に示されるように、ビット線１０５を二本に分割すると、配線の長さが半分となるので、寄生容量の容量値Ｃｂも半分となる。変動電圧ΔＶｂを固定した場合、寄生容量の容量値Ｃｂが半分になることで、メモリセル１０６の保持容量１０８の容量値Ｃｓを半分に低減することができる。
以上、本実施の形態により、保持容量１０８の占有面積の増大を抑制し、記憶領域の占有面積が小さい記憶装置を得ることができる。
また、ビット線の寄生容量を低減させることができるので、エラー発生率が抑えられた記憶装置を得ることができる。
＜記憶装置の断面構造例＞
図２０は、本実施の形態の記憶装置の構造の一例を示す上面図であり、図１２は、図２０の二点鎖線Ｃ−Ｄに対応する断面図である。図２０及び図１２に示す記憶装置は、上部にメモリセル１０６が複数設けられたメモリセルアレイ１０１を有し、下部に駆動回路２１０を有する。上部のメモリセルアレイ１０１は、酸化物半導体膜６４４を用いた酸化物半導体トランジスタ１０７を有し、下部の駆動回路２１０は、単結晶または多結晶のシリコンまたはゲルマニウムなどの半導体を用いたトランジスタ６６０を有する。また、図１３は、図１２に示す酸化物半導体トランジスタ１０７の拡大図である。
なお、駆動回路２１０とは、上述した、第１の入出力回路１１１ａ、第１のビット線駆動回路１１２ａ、第１のワード線駆動回路１２１ａ、第２の入出力回路１１１ｂ、第２のビット線駆動回路１１２ｂ、第２のワード線駆動回路１２１ｂである。
トランジスタ６６０は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ６６０、酸化物半導体トランジスタ１０７が、いずれもｎチャネル型である場合を例に挙げて、以下の説明を行う。
トランジスタ６６０は、シリコンやゲルマニウムなどの半導体を含む基板６００に設けられたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物領域６２０と、不純物領域６２０に接する金属間化合物領域６２４と、チャネル形成領域６１６上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に設けられたゲート電極６１０と、金属間化合物領域６２４と電気的に接続するソース電極又はドレイン電極である電極６３０ａ及び電極６３０ｂを有する。また、トランジスタ６６０を覆うように、絶縁膜６２８が設けられている。ソース電極またはドレイン電極である電極６３０ａ及び電極６３０ｂは、絶縁膜６２８に形成された開口部を通じて、金属間化合物領域６２４と電気的に接続されている。また、後述する絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁膜６７７上には、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁膜６７７に設けられた開口部を介して電極６３０ｂに電気的に接続される電極６３６が形成されている。
また、基板６００上にはトランジスタ６６０を囲むように素子分離絶縁層６０６が設けられている。なお、高集積化を実現するためには、図１２に示すようにトランジスタ６６０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ６６０の特性を重視する場合には、ゲート電極６１０の側面にサイドウォール絶縁膜を設け、そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域６２０を設けても良い。
トランジスタ６６０を囲むように、絶縁膜６４０が設けられている。絶縁膜６４０は、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成する。
酸化物半導体トランジスタ１０７は、絶縁膜６４０上において、酸化物半導体膜６４４と、ゲート絶縁膜６４６と、ゲート絶縁膜６４６上に酸化物半導体膜６４４と重畳するように設けられたゲート電極６４８とを有する。また、酸化物半導体トランジスタ１０７は、ゲート絶縁膜６４６及びゲート電極６４８の側面に設けられたサイドウォール６７２ａ及びサイドウォール６７２ｂを有している。サイドウォール６７２ａ、サイドウォール６７２ｂを覆って、並びに、酸化物半導体膜６４４のうち、ゲート絶縁膜６４６、サイドウォール６７２ａ、及び、サイドウォール６７２ｂが形成されていない領域を覆って、ソース電極及びドレイン電極として機能する電極６７３ａ及び電極６７３ｂが設けられている。なお、電極６７３ａ及び電極６７３ｂは、それぞれサイドウォール６７２ａ及びサイドウォール６７２ｂを介して、ゲート電極６４８とは絶縁されている。
さらに、電極６７３ａ及び電極６７３ｂ上には絶縁膜６７４が設けられている。絶縁膜６７４の一部の上には、絶縁膜６７５が設けられている。絶縁膜６７４及び絶縁膜６７５を覆って、絶縁膜６７６が設けられている。絶縁膜６７４及び絶縁膜６７６に設けられた開口部を介して、電極６７３ａ及び電極６７３ｂとそれぞれ電気的に接続する電極６４２ａ及び電極６４２ｂが設けられている。
電極６４２ａ、電極６４２ｂ、及び、絶縁膜６７６を覆って、絶縁膜６７７が設けられている。ソース電極又はドレイン電極の一方として機能する電極６７３ｂに電気的に接続されている電極６４２ｂの一部、及び、絶縁膜６７７の一部の上には、電極６４９が設けられている。当該電極６４２ｂの一部及び電極６４９は、保持容量１０８の端子として機能し、当該絶縁膜６７７の一部は、保持容量１０８の誘電体として機能する。
また、上述のように、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁膜６７７上には、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁膜６７７に設けられた開口部を介して電極６３０ｂに電気的に接続される電極６３６が設けられる。
絶縁膜６７７、電極６４９、電極６３６を覆って、層間絶縁膜６５２が設けられる。層間絶縁膜６５２上には、層間絶縁膜６５２及び絶縁膜６７７に設けられた開口部を介して電極６４２ａに電気的に接続されるビット線１０５が設けられる。
層間絶縁膜６５２のうち、電極６３６に達する開口部が設けられ、該開口部を介して、ビット線１０５及び電極６３６が電気的に接続されている。上述のように、電極６３６は電極６３０ｂに接続されている。よって、ビット線１０５の電極６３６と接続されている部分及び電極６３６は、接続配線１３１であるといえる。
酸化物半導体膜６４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い、酸化物半導体の酸素欠損を減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体膜６４４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
また、好ましくは、酸化物半導体膜６４４は、ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ここで、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）は、ｃ軸が酸化物半導体膜の被形成面または表面に垂直な方向を向き、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、この混相構造においてＣＡＡＣ同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数ｎｍから数十ｎｍ程度と見積もられるが、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質とＣＡＡＣとの境界は必ずしも明確ではない。また、ＣＡＡＣ−ＯＳ膜には結晶粒界（グレインバウンダリーともいう。）は確認されない。ＣＡＡＣ−ＯＳ膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長した場合、ＣＡＡＣ−ＯＳ膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。
ＣＡＡＣにおける結晶部分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向を向くため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によって、ｃ軸が向く方向が異なることがある。なお、ＣＡＡＣにおける結晶部分のｃ軸が向く方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に略垂直な方向となる。ＣＡＡＣは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形成される。
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
酸化物半導体膜６４４の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、酸化物半導体膜６４４の成膜方法として、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜６４４は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
なお、酸化物半導体トランジスタ１０７には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体膜６４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体膜を島状に加工しない場合には、マスクの枚数を削減することができる。
酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁層（ＳｉＯｘなど）を接して設ける。
また、過剰酸素を含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要である。
以下に、トランジスタの特性に与える、過剰酸素を含む絶縁層中の水素濃度の影響について説明する。
まずは、過剰酸素を含む絶縁層中に意図的に水素を添加し、その水素濃度をＳＩＭＳにより評価した。
以下にＳＩＭＳ分析用の試料の作製方法を示す。
まず、ガラス基板を準備し、当該ガラス基板上に酸化シリコン膜をスパッタリング法にて厚さ３００ｎｍ成膜した。
酸化シリコン膜は、石英ターゲットを用い、圧力を０．４Ｐａ、電力を１．５ｋＷ（１３．５６ＭＨｚ）、成膜時の基板温度を１００℃として成膜した。
試料は４種類用意した。なお、各試料は、酸化シリコン膜の成膜に用いる成膜ガスである酸素ガス（Ｏ２）、重水素ガス（Ｄ２）およびアルゴンガス（Ａｒ）の流量が異なる以外は同様とした。
表１に、試料名と、酸化シリコン膜の成膜に用いた各成膜ガスの流量と、酸化シリコン膜中の３０ｎｍの深さにおけるＤ（重水素）濃度およびＨ（水素）濃度を示す。なお、各試料の成膜ガス中のＤ２割合（Ｄ２／（Ｏ２＋Ａｒ＋Ｄ２））は、試料１が０体積％、試料２が０．００５体積％、試料３が０．５０体積％、試料４が２．５０体積％とした。
表１より、成膜ガス中のＤ２割合が高いほど酸化シリコン膜中に含まれるＤ濃度が高いことがわかった。
次に、表１で示した試料１乃至試料４を用いて、トランジスタを作製した。
図１９（Ａ）は評価に用いたトランジスタの上面図である。図１９（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１９（Ｂ）に示す。なお、簡単のため、図１９（Ａ）においては、保護絶縁膜２１１８、ゲート絶縁膜２１１２、絶縁層２１０２などを省略して示す。
図１９（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた過剰酸素を含む絶縁層２１０２と、絶縁層２１０２上に設けられた酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられた一対の電極２１１６と、酸化物半導体膜２１０６および一対の電極２１１６を覆って設けられたゲート絶縁膜２１１２と、ゲート絶縁膜２１１２を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１０４と、ゲート電極２１０４およびゲート絶縁膜２１１２上に設けられた保護絶縁膜２１１８と、を有する。
ここで、絶縁層２１０２は、表１で示した試料１乃至試料４のいずれかを用いた。なお、絶縁層２１０２の厚さは３００ｎｍとした。
そのほか、基板２１００はガラス、酸化物半導体膜２１０６はＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用いて成膜したもの）を厚さ２０ｎｍ、一対の電極２１１６はタングステンを厚さ１００ｎｍ、ゲート絶縁膜２１１２は酸化窒化シリコン膜を厚さ３０ｎｍ、ゲート電極２１０４は、ゲート絶縁膜２１１２側から窒化タンタルを厚さ１５ｎｍおよびタングステンを厚さ１３５ｎｍ、保護絶縁膜２１１８は酸化窒化シリコンを厚さ３００ｎｍとした。
以上のような構造を有するトランジスタに対し、ＢＴストレス試験を行った。なお、測定には、チャネル長（Ｌ）が１０μｍ、チャネル幅（Ｗ）が１０μｍ、ゲート電極２１０４と一対の電極２１１６の重なり（Ｌｏｖ）がそれぞれ１μｍ（合計２μｍ）であるトランジスタを用いた。実施したＢＴストレス試験の方法を以下に示す。
まず、基板温度２５℃において、トランジスタのドレイン電圧（Ｖｄ）を３Ｖとし、ゲート電圧（Ｖｇ）を−６Ｖから６Ｖに掃引したときのドレイン電流（Ｉｄ）を評価した。このときのトランジスタの特性を、ＢＴ試験前のトランジスタの特性と呼ぶ。
次に、Ｖｄを０．１Ｖとし、Ｖｇを−６Ｖとし、基板温度１５０℃にて１時間保持した。
次に、Ｖｄ、Ｖｇ、温度を加えることを止め、基板温度２５℃において、Ｖｄを３Ｖとし、Ｖｇを−６Ｖから６Ｖに掃引したときのＩｄを評価した。このときのトランジスタの特性を、ＢＴストレス試験後のトランジスタの特性と呼ぶ。
ＢＴストレス試験前およびＢＴストレス試験後における、しきい値電圧（Ｖｔｈ）および電界効果移動度（μＦＥ）を表２に示す。なお、表２に示す試料名は、表１に示す試料名と対応している。
表２より、試料４は、ＢＴストレス試験後にμＦＥが大幅に低下していることがわかった。
また、試料４は他の試料と比べ、Ｖｔｈのマイナス方向のばらつきが大きくなった。
以上に示すように、酸化シリコン膜が酸化物半導体膜と接する構造のトランジスタにおいて、酸化シリコン膜中のＤ濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３であるとき、トランジスタに特性異常が生じることがわかった。
このように、過剰酸素を含む絶縁層の重水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）を設けると好ましい。
過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体膜を包み込むことで、酸化物半導体膜において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜がＩＧＺＯの場合、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
なお、酸化物半導体トランジスタ１０７及び保持容量１０８において、ソース電極又はドレイン電極、あるいは一方の端子である電極６４２ｂの端部は、テーパ形状であることが好ましい。電極６４２ｂの端部をテーパ形状とすることにより、絶縁膜６７７の被覆性を向上させ、上記端部における絶縁膜６７７の膜切れを防止することができる。ここでは、テーパ角は、例えば、３０°以上６０°以下とする。なお、テーパ角とは、テーパ形状を有する膜（例えば、電極６４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該膜の側面と底面がなす傾斜角を示す。
ワード線１０４は、ビット線１０５と同様に、接続配線１３１を介して、下層の駆動回路２１０と電気的に接続される。
なお、図１２においては、駆動回路２１０上に、１層のメモリセルアレイ１０１を積層させる例について示したが、本実施の形態の記憶装置はこれに限定されず、２層以上のメモリセルアレイを積層してもよい。すなわち、メモリセルアレイ１０１を複数のメモリセルアレイ層を用いて構成することが可能である。なお、２層目のメモリセルアレイ層は、１層目のメモリセルアレイ層の上に設けられる。３層目以上のメモリセルアレイ層についても同様である。また、２層目以上のメモリセルアレイ層についても、１層目のメモリセルアレイ層と同様の構成を適用することができる。または、２層目以上のメモリセルアレイ層については、１層目のメモリセルアレイ層とは異なる構成を適用することもできる。このような積層構造を適用することにより、記憶装置の集積化をさらに図ることができる。
ここで、図１４（Ａ）乃至図１４（Ｄ）、及び、図１５（Ａ）乃至図１５（Ｃ）を用いて、酸化物半導体トランジスタ１０７の作製方法の一例を示す。
まず、駆動回路２１０上の絶縁膜６４０上に、酸化物半導体膜６４４を形成する（図１４（Ａ）参照）。絶縁膜６４０及び酸化物半導体膜６４４の材料は上述した通りである。
絶縁膜６４０を成膜後、絶縁膜６４０を切削（研削、研磨）する。切削（研削、研磨）方法としては化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いる。
絶縁膜６４０を切削後、酸化物半導体膜を成膜する。なお、本実施の形態において、酸化物半導体膜６４４を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
酸化物半導体膜を成膜する際に用いるスパッタリングガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて絶縁膜６４０上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物、炭素原子を含む化合物、等が排気されるため、当該成膜室で成膜した酸化物半導体膜６４４に含まれる不純物の濃度を低減できる。
酸化物半導体膜６４４は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜６４４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。
また、酸化物半導体膜６４４に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜６４４に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理を行っても被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜の形成後でも、島状の酸化物半導体膜６４４の形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理を兼ねてもよい。
また、脱水化又は脱水素化処理を行った酸化物半導体膜６４４に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性の変動を招くドナー準位が生じてしまう。
脱水化又は脱水素化処理を行った酸化物半導体膜６４４に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜６４４を高純度化、及び電気的にＩ型（真性）化することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体膜６４４を有する酸化物半導体トランジスタは、電気的特性の変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体膜６４４に直接導入してもよいし、ゲート絶縁膜６４６などの他の膜を通過させて酸化物半導体膜６４４へ導入してもよい。酸素を他の膜を通過させて導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体膜６４４へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体膜６４４への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましいが、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体膜６４４への酸素の導入は複数回行ってもよい。
次いで、酸化物半導体膜６４４を覆う絶縁膜６４５を形成する（図１４（Ａ）参照）。
絶縁膜６４５の膜厚は、１ｎｍ以上２０ｎｍ以下とし、絶縁膜６４５の成膜方法としては、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶縁膜６４５は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
絶縁膜６４５の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。絶縁膜６４５は、酸化物半導体膜６４４と接する部分において酸素を含むことが好ましい。特に、絶縁膜６４５は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜６４５として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、絶縁膜６４５として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜を絶縁膜６４５として用いることで、酸化物半導体膜６４４に酸素を供給することができ、特性を良好にすることができる。さらに、絶縁膜６４５は、作製するトランジスタのサイズや絶縁膜６４５の段差被覆性を考慮して形成することが好ましい。
また、絶縁膜６４５の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、絶縁膜６４５は、単層構造としても良いし、積層構造としても良い。
次に絶縁膜６４５上に導電膜を形成し、該導電膜をエッチングして、ゲート電極６４８を形成する（図１４（Ｂ）参照）。
ゲート電極６４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極６４８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極６４８は、単層構造としてもよいし、積層構造としてもよい。
次に、ゲート電極６４８をマスクとして酸化物半導体膜６４４にドーパントを導入し、酸化物半導体膜６４４のうちゲート電極６４８と重畳しない領域に低抵抗領域を形成する。
ドーパントは、酸化物半導体膜６４４の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパントは、注入法により、他の膜（例えば絶縁膜６４５）を通過して、酸化物半導体膜６４４に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
ドーパントを導入する際に、トランジスタ６６０、電極６３０ａ、電極６３０ｂ、酸化物半導体膜６４４、ゲート電極６４８、及び、絶縁膜６４５を加熱しながら行ってもよい。
なお、酸化物半導体膜６４４にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜６４４に、リン（Ｐ）イオンを注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とする。
酸化物半導体膜６４４をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、酸化物半導体膜６４４の結晶性を回復することができる。
上記工程により、酸化物半導体膜６４４のうちゲート電極６４８と重畳しない領域に低抵抗領域、酸化物半導体膜６４４のうちゲート電極６４８と重畳する領域にチャネル形成領域が形成される。当該チャネル形成領域は、一対の低抵抗領域に挟まれる位置に設けられる。
次に、ゲート電極６４８上に絶縁膜を形成し、該絶縁膜をエッチングしてサイドウォール６７２ａ及びサイドウォール６７２ｂを形成する。さらに、ゲート電極６４８、サイドウォール６７２ａ、及びサイドウォール６７２ｂをマスクとして、ゲート電極６４８、サイドウォール６７２ａ、及びサイドウォール６７２ｂと重なる領域以外の絶縁膜６４５をエッチングし、ゲート絶縁膜６４６を形成する（図１４（Ｃ）参照）。
サイドウォール６７２ａ及びサイドウォール６７２ｂは、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。サイドウォール６７２ａ及びサイドウォール６７２ｂは、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン膜を用いる。
次いで、酸化物半導体膜６４４、ゲート絶縁膜６４６、ゲート電極６４８、サイドウォール６７２ａ及びサイドウォール６７２ｂ上に、ソース電極及びドレイン電極（ソース電極及びドレイン電極と同じ層で形成される配線を含む）となる導電膜を形成する。
当該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極及びドレイン電極に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側及び上側の一方、又は下側及び上側の双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜６７８を形成した後、レジストマスクを除去する（図１４（Ｄ）参照）。なお、該エッチング工程では、ゲート電極６４８上の導電膜６７８の除去は行わない。
また、図１２に示す、隣り合うメモリセルのワード線１０４においては、当該選択的なエッチングにより、ワード線１０４上に成膜された当該導電膜が除去される。
導電膜として膜厚２０ｎｍのタングステン膜を用いる場合、該導電膜のエッチングは、例えばドライエッチング法により、タングステン膜をエッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ、電源電力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ））して、島状のタングステン膜を形成すればよい。
島状の導電膜６７８上に絶縁膜６７４及び絶縁膜６７５を積層する（図１５（Ａ）参照）。
絶縁膜６７４は、緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を用い、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
絶縁膜６７５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６７５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に絶縁膜６７４及び絶縁膜６７５に対して化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により切削（研削、研磨）処理を行う。当該切削（研削、研磨）処理により、絶縁膜６７４の一部、絶縁膜６７５の一部、及び導電膜６７８の一部を除去し、ゲート電極６４８を露出させる。当該切削（研削、研磨）処理により、導電膜６７８はソース電極及びドレイン電極である電極６７３ａ及び電極６７３ｂに形成される。電極６７３ａ及び電極６７３ｂは、サイドウォール６７２ａ及びサイドウォール６７２ｂにて絶縁される。
本実施の形態では、絶縁膜６７４の一部、絶縁膜６７５の一部、及び導電膜６７８の一部の除去に化学的機械的研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。また、ゲート電極６４８上の導電膜６７８を除去する工程において、化学的機械的研磨法などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械的研磨法による除去工程後、ドライエッチング法やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜６７４、絶縁膜６７５、及び導電膜６７８の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極及びドレイン電極である電極６７３ａ及び電極６７３ｂは、ゲート電極６４８の側面に設けられたサイドウォール６７２ａ及びサイドウォール６７２ｂの側面に接するように設けられている。
以上の工程で、本実施の形態の酸化物半導体トランジスタ１０７が作製される（図１５（Ｂ）参照）。
次いで、酸化物半導体トランジスタ１０７、絶縁膜６７４、及び絶縁膜６７５を覆って、絶縁膜６７６が形成される（図１５（Ｃ）参照）。
絶縁膜６７６は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６７６は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
絶縁膜６７６の一部をエッチングし、電極６７３ａ及び電極６７３ｂに達する開口部を形成する。当該開口部を形成後、絶縁膜６７６上に導電膜を形成する。当該導電膜は、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
次いで、当該導電膜の一部をエッチングにて除去し、ソース電極又はドレイン電極の他方として機能する電極６７３ａに電気的に接続する電極６４２ａ、及び、ソース電極又はドレイン電極の一方として機能する電極６７３ｂに電気的に接続する電極６４２ｂを形成する（図１３参照）。
＜半導体装置＞
以下に、上述した記憶装置を有する半導体装置の例について説明する。当該半導体装置は、開示される発明の一態様に係る記憶装置を用いることで、信頼性を高め、小型化を実現することが可能である。特に携帯用の半導体装置の場合、開示される発明の一態様に係る記憶装置を用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得られる。
開示される発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、開示される発明の一態様に係る記憶装置を用いることができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら半導体装置の具体例を図１６に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカ７０３６、操作キー７０３７、スタイラス７０３８等を有する。開示される発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に開示される発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯型ゲーム機、コンパクトな携帯型ゲーム機を提供することができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。開示される発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に開示される発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯電話、コンパクトな携帯電話を提供することができる。
図１６（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１６（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。開示される発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に開示される開示される発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯情報端末、コンパクトな携帯情報端末を提供することができる。
以上本実施の形態により、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができる。或いは、本実施の形態により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができる。或いは、本実施の形態は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することができる。
本実施例では、実施の形態で述べた記憶装置の動作について説明する。
図２１は、本実施例で用いた記憶装置の回路図である。図２１（Ａ）に示す記憶装置は、メモリセルアレイ４０１（８ｋｂ・ＤＯＳＲＡＭ・ＡＲＲＡＹ）、入出力回路４１１、ビット線駆動回路４１２（ＣＯＬＵＭＮ・ＤＲＩＶＥＲ（カラムドライバ）ともいう）、ワード線駆動回路４２１（ＲＯＷ・ＤＲＩＶＥＲ（ロウドライバ）ともいう）を有している。
なお、本明細書において、「ＤＯＳＲＡＭ」とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」の略であり、実施の形態で述べた酸化物半導体トランジスタを、メモリセルの選択トランジスタ（スイッチング素子としてのトランジスタ）に用いた記憶装置を指す。ＤＯＳＲＡＭは、メモリセルの選択トランジスタのオフ電流を極小に抑えることで、長時間データを保持することが可能である。そのため、リフレッシュサイクルを非常に長くすることができる。
メモリセルアレイ４０１は、複数のメモリセル４０６（ＣＥＬＬ（セル）ともいう）、複数のビット線４０５（Ｂｉｔ・Ｌｉｎｅ（ＢＬ）ともいう。またカラムライン（Ｃｏｌｕｍｎ・Ｌｉｎｅ）ともいう）、複数のワード線４０４（Ｗｏｒｄ・Ｌｉｎｅ（ＷＬ）ともいう。またロウライン（Ｒｏｗ・Ｌｉｎｅ）ともいう）を有している。本実施例のメモリセルアレイ４０１は、８ｋｂのメモリセル４０６を有している。
なお、本実施例のメモリセルアレイ４０１は、実施の形態におけるメモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄに対応している。本実施例の入出力回路４１１は、実施の形態の第１の入出力回路１１１ａ及び第２の入出力回路１１１ｂに対応している。本実施例のビット線駆動回路４１２は、実施の形態の第１のビット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂに対応している。本実施例のワード線駆動回路４２１は、実施の形態の第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂに対応している。
すなわち、本実施例の記憶装置において、入出力回路４１１、ビット線駆動回路４１２、及びワード線駆動回路４２１の上部に積層されて、メモリセルアレイ４０１が配置されている。
また、メモリセルアレイ４０１は、複数に分割され、当該複数に分割されたメモリセルアレイ４０１に応じて、入出力回路４１１、ビット線駆動回路４１２、及びワード線駆動回路４２１もそれぞれ複数に分割される。当該複数に分割された入出力回路４１１、ビット線駆動回路４１２、及びワード線駆動回路４２１の上部には、対応する当該複数に分割されたメモリセルアレイ４０１が配置されている。
ビット線駆動回路４１２は、デコーダ４１３（ＣＯＬＵＭＮ・ＤＥＣＯＤＥＲ（カラムデコーダ）ともいう）（デコーダ１１３に対応）、セレクタ及び読み出し回路の機能を有するＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６を有している。
入出力回路４１１は、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２、ＣＯＮＴＲＯＬＬＥＲ４８３を有している。
ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６は、複数のセンスアンプ４３５（ＳＥＮＳＥ・ＡＭＰ）を有している。複数のセンスアンプ４３５のそれぞれは、ビット線４０５により、メモリセル４０６に電気的に接続されている（図２１（Ｂ）参照）。なお、センスアンプ４３５は、実施の形態の増幅素子１３５に対応している。また、図１７と同様に、センスアンプ４３５に接続される２本のビット線４０５の一方をビット線ＢＬ、他方をビット線ＢＬＢとし、ビット線ＢＬ及びビット線ＢＬＢに印加される電位をそれぞれ電位ＢＬ及び電位ＢＬＢとすると、電位ＢＬ及び電位ＢＬＢの変化は、図１８に示されるとおりである。
ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１は、外部から当該記憶装置に入力されるデータを一時的に記憶しておくバッファ回路である。ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１は、端子ＤＩＮ（Ｄａｔａ・Ｉｎｐｕｔ）及びＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６に電気的に接続されている。
なお、端子には、同名の電位が印加される。例えば、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１が電気的に接続される端子ＤＩＮには、電位ＤＩＮが印加される。これにより、電位ＤＩＮがＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１が印加される。なお、電位ＤＩＮは、外部から当該記憶装置に入力される信号の電位である。
ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２は、当該記憶装置から外部に出力されるデータを一時的に記憶しておくバッファ回路である。ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２は、端子ＤＯＵＴ（Ｄａｔａ・Ｏｕｔｐｕｔ）、ＣＯＮＴＲＯＬＬＥＲ４８３、及びＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６に電気的に接続されている。なお、端子ＤＯＵＴに印加される電位ＤＯＵＴは、当該記憶装置から外部に出力される信号の電位である。
ＣＯＮＴＲＯＬＬＥＲ４８３は、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２、デコーダ４１３、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６、及びワード線駆動回路４２１を制御する制御回路である。ＣＯＮＴＲＯＬＬＥＲ４８３は、端子ＣＬＥ（Ｃｏｌｕｍｎ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、端子ＲＷＢ（Ｒｅａｄ−Ｗｒｉｔｅ・Ｂａｒ）、端子ＰＲＥ（Ｐｒｅｃｈａｒｇｅ）、端子ＳＡＥ（Ｓｅｎｓｅ・Ａｍｐ・Ｅｎａｂｌｅ）、端子ＷＬＥ（Ｗｏｒｄ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６、デコーダ４１３に電気的に接続されている。なお、端子ＰＲＥに印加される電位ＰＲＥは、図１７に示す電位ＰＲＥと同様である。また、端子ＲＷＢに印加される電位ＲＷＢがハイレベル電位であるかローレベル電位により、読み込みと書き込みが切り替えられる。
ワード線駆動回路４２１は、端子ＲＡ［５：０］（端子ＲＡ［０］乃至ＲＡ［５］）（Ｒｏｗ・Ａｄｄｒｅｓｓ）、端子ＶＨ、端子ＶＬ、ＣＯＮＴＲＯＬＬＥＲ４８３、メモリセルアレイ４０１に電気的に接続されている。
なお、端子ＶＨに印加される電位ＶＨは、高電源電位ＶＤＤよりも高い電位であり、電位ＶＨも電源電位として用いられる。また、端子ＶＬに印加される電位ＶＬは、低電源電位ＶＳＳよりも低い電位であり、電位ＶＬも電源電位として用いられる。
デコーダ４１３は、端子ＣＡ［６：０］（端子ＣＡ［０］乃至端子ＣＡ［６］）（Ｃｏｌｕｍｎ・Ａｄｄｒｅｓｓ）、ＣＯＮＴＲＯＬＬＥＲ４８３、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６に電気的に接続されている。
ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６は、端子ＶＰＲＥ（Ｖｏｌｔａｇｅ・Ｐｒｅｃｈａｒｇｅ）、デコーダ４１３、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２、ＣＯＮＴＲＯＬＬＥＲ４８３、メモリセルアレイ４０１に電気的に接続されている。なお、端子ＶＰＲＥに印加される電位ＶＰＲＥは、図１７に示す電位ＶＰＲＥと同様である。
図２２に本実施例の記憶装置の動作波形を示す。図２２（Ａ）には、データ”１”（ハイレベル電位）書き込み時の電位ＷＬＥ（Ｗｏｒｄ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、電位ＳＡＥ（Ｓｅｎｓｅ・Ａｍｐ・Ｅｎａｂｌｅ）、電位ＣＬＥ（Ｃｏｌｕｍｎ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、電位ＤＩＮ（Ｄａｔａ・Ｉｎｐｕｔ）の波形を示す。また図２２（Ｂ）には、データ”１”（ハイレベル電位）読み出し時の電位ＷＬＥ、電位ＳＡＥ、電位ＣＬＥ、電位ＤＯＵＴ（Ｄａｔａ・Ｏｕｔｐｕｔ）の波形を示す。
データ”１”（ハイレベル電位）書き込み時には、電位ＤＩＮとしてデータ”１”（ハイレベル電位）の信号が与えられ、電位ＷＬＥ及び電位ＳＡＥが”１”（ハイレベル電位）の状態で、電位ＣＬＥが”１”（ハイレベル電位）になることでビット線（カラムライン）が選択されることで、データ”１”（ハイレベル電位）を書き込む動作が行われる。
また、データ”１”（ハイレベル電位）読み出し時には、電位ＷＬＥ及び電位ＳＡＥがデータ”１”（ハイレベル電位）の状態で、電位ＣＬＥがデータ”１”（ハイレベル電位）になる。これにより、電位ＤＯＵＴがデータ”１”（ハイレベル電位）に変わり、データ”１”（ハイレベル電位）を読み出す動作が行われる。
図２３（Ａ）及び図２３（Ｂ）に、メモリセルへの書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ）と電源電圧条件を対象としたｓｈｍｏｏプロット、メモリセルからの読み出し時間（Ｒｅａｄ・Ｔｉｍｅ）と電源電圧条件を対象としたｓｈｍｏｏプロットを示す。
なお「ｓｈｍｏｏプロット」とは、相関のあるパラメータを変化させて相互の依存性を測定したものを、２軸のグラフとしてプロットし、測定結果を視覚的に表すプロットである。図２３（Ａ）において、横軸は書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ）、縦軸は電源電圧条件（ＶＤＤ、ＶＰＲＥ、ＶＨ）とした。また図２３（Ｂ）において、横軸は読み出し時間（Ｒｅａｄ・Ｔｉｍｅ）、縦軸は電源電圧条件（ＶＤＤ、ＶＰＲＥ、ＶＨ）とした。
ここで、書き込み時間「Ｗｒｉｔｅ・Ｔｉｍｅ」とは電位ＣＬＥの立ち上がりから電位ＷＬＥの立ち下がりの期間、つまり、書き込むデータを与えてからメモリセルの選択トランジスタを閉じるまで（選択トランジスタがオン状態からオフ状態に変わるまで）の時間と定義した。
また、読み出し時間「Ｒｅａｄ・Ｔｉｍｅ」は、電位ＷＬＥの立ち上がりから電位ＳＡＥの立ち上がりの時間、つまり、ワード線にメモリセルの選択トランジスタがオンとなる電位を供給してからメモリセルの選択トランジスタがオンとなり、センスアンプを駆動するまでの時間と定義した。
実際に電位ＤＯＵＴがデータ”１”（ハイレベル電位）に変わり、データ”１”（ハイレベル電位）を読み出す動作が行われるのは、電位ＣＬＥがデータ”１”（ハイレベル電位）に変わってからである。しかし、記憶装置から外部へデータ”１”（ハイレベル電位）の電位ＤＯＵＴが出力されるのは、電位ＣＬＥがデータ”１”（ハイレベル電位）に変わるタイミングにだけ依存している。したがって、記憶装置の内部では、電位ＷＬＥの立ち上がりから電位ＳＡＥの立ち上がりの時間、つまり、ワード線にメモリセルの選択トランジスタがオンとなる電位を供給してからメモリセルの選択トランジスタがオンとなり、センスアンプを駆動するまでの時間を、読み出し時間「Ｒｅａｄ・Ｔｉｍｅ」としてみなすことができる。
電源電圧条件は、電位ＶＤＤに対し、電位ＶＰＲＥはＶＤＤ／２、電位ＶＨはＶＤＤ＋１．５Ｖと設定した。
また、図２３（Ａ）において、「Ｐａｓｓ」は８ｋｂのメモリセルへの書き込み動作が、全て正常に行われたことを示しており、「Ｆａｉｌ」は、正常に行われなかったことを示している。また図２３（Ｂ）において、「Ｐａｓｓ」は８ｋｂのメモリセルへの読み出し動作が、全て正常に行われたことを示しており、「Ｆａｉｌ」は、正常に行われなかったことを示している。
本実施例の記憶装置は、定格のＶＤＤ１．８Ｖにおいて、Ｗｒｉｔｅ Ｔｉｍｅが７５ｎｓ、Ｒｅａｄ Ｔｉｍｅが３５ｎｓという結果が得られた。
図２４に、本実施例の記憶装置の８５℃での保持特性を示す。図２４は、所定時間後に正常に保持されているデータのビット数をプロットしたグラフである。図２４に示されるように、本実施例の記憶装置において、データ保持期間が２４０時間（１０日）で、全てのメモリセルでデータを保持していることを確認した。
以上本実施例で述べたように、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができた。或いは、本実施例により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ることができた。
１００ 記憶装置
１０１ メモリセルアレイ
１０１ａ メモリセルアレイ
１０１ｂ メモリセルアレイ
１０１ｃ メモリセルアレイ
１０１ｄ メモリセルアレイ
１０４ ワード線
１０５ ビット線
１０６ メモリセル
１０７ 酸化物半導体トランジスタ
１０８ 保持容量
１０９ 接続点
１１１ 入出力回路
１１１ａ 第１の入出力回路
１１１ｂ 第２の入出力回路
１１２ ビット線駆動回路
１１２ａ 第１のビット線駆動回路
１１２ｂ 第２のビット線駆動回路
１１３ デコーダ
１１３ａ 第１のデコーダ
１１３ｂ 第３のデコーダ
１１４ セレクタ
１１４ａ 第１のセレクタ
１１４ｂ 第２のセレクタ
１１５ 読み出し回路
１１５ａ 第１の読み出し回路
１１５ｂ 第２の読み出し回路
１１６ プリチャージ回路
１１７ メインアンプ
１１８ 第１のスイッチ
１１９ 第２のスイッチ
１２１ ワード線駆動回路
１２１ａ 第１のワード線駆動回路
１２１ｂ 第２のワード線駆動回路
１２２ デコーダ
１２２ａ 第２のデコーダ
１２２ｂ 第４のデコーダ
１２３ レベルシフタ
１２３ａ 第１のレベルシフタ
１２３ｂ 第２のレベルシフタ
１２４ バッファ
１２４ａ 第１のバッファ
１２４ｂ 第２のバッファ
１３１ 接続配線
１３２ スイッチング素子
１３３ 寄生容量
１３５ 増幅素子
１４１ａ 第１のサブモジュール
１４１ｂ 第２のサブモジュール
１４１ｃ 第３のサブモジュール
１４１ｄ 第４のサブモジュール
１５１ａ 矢印
１５１ｂ 矢印
１５１ｃ 矢印
１５１ｄ 矢印
１６１ａ 矢印
１６１ｂ 矢印
１６１ｃ 矢印
１６１ｄ 矢印
１７１ａ 矢印
１７１ｂ 矢印
１７１ｃ 矢印
１７１ｄ 矢印
１９０ 回路
２１０ 駆動回路
２２１ ｐチャネル型トランジスタ
２２２ ｐチャネル型トランジスタ
２２３ ｎチャネル型トランジスタ
２２４ ｎチャネル型トランジスタ
２２５ ｎチャネル型トランジスタ
２２６ ｎチャネル型トランジスタ
２２７ ｎチャネル型トランジスタ
２２８ ｎチャネル型トランジスタ
２２９ ｎチャネル型トランジスタ
２３１ 配線
２３２ 配線
２３３ 配線
２３４ 端子
２３５ 配線
２３６ 配線
２３７ 配線
３００ 記憶装置
３０１ メモリセルアレイ
３１１ 入出力回路
３１２ ビット線駆動回路
３１３ デコーダ
３１４ セレクタ
３１５ 増幅回路
３２１ ワード線駆動回路
３２２ デコーダ
３２３ レベルシフタ
３２４ バッファ
４０１ メモリセルアレイ
４０４ ワード線
４０５ ビット線
４０６ メモリセル
４１１ 入出力回路
４１２ ビット線駆動回路
４１３ デコーダ
４１６ ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ
４２１ ワード線駆動回路
４８１ ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ
４８２ ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ
４８３ ＣＯＮＴＲＯＬＬＥＲ
６００ 基板
６０６ 素子分離絶縁層
６０８ ゲート絶縁膜
６１０ ゲート電極
６１６ チャネル形成領域
６２０ 不純物領域
６２４ 金属間化合物領域
６２８ 絶縁膜
６３０ａ 電極
６３０ｂ 電極
６３６ 電極
６４０ 絶縁膜
６４２ａ 電極
６４２ｂ 電極
６４４ 酸化物半導体膜
６４５ 絶縁膜
６４６ ゲート絶縁膜
６４８ ゲート電極
６４９ 電極
６５２ 層間絶縁膜
６６０ トランジスタ
６７２ａ サイドウォール
６７２ｂ サイドウォール
６７３ａ 電極
６７３ｂ 電極
６７４ 絶縁膜
６７５ 絶縁膜
６７６ 絶縁膜
６７７ 絶縁膜
６７８ 導電膜
２１００ 基板
２１０２ 絶縁層
２１０４ ゲート電極
２１０６ 酸化物半導体膜
２１１２ ゲート絶縁膜
２１１６ 電極
２１１８ 保護絶縁膜
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカ
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (5)

  1. 駆動回路と、第１のメモリセルアレイと、第２のメモリセルアレイと、第３のメモリセルアレイと、第４のメモリセルアレイと、を有し、
    前記駆動回路は、第１のビット線駆動回路と、第２のビット線駆動回路と、第１のワード線駆動回路と、第２のワード線駆動回路と、を有し、
    前記第１のメモリセルアレイは、前記第１のビット線駆動回路上に位置し、
    前記第２のメモリセルアレイは、前記第１のワード線駆動回路上に位置し、
    前記第３のメモリセルアレイは、前記第２のビット線駆動回路上に位置し、
    前記第４のメモリセルアレイは、前記第２のワード線駆動回路上に位置し、
    前記第１のビット線駆動回路と、前記第２のビット線駆動回路とは、前記駆動回路において第１の対角線上に配置され、
    前記第１のワード線駆動回路と、前記第２のワード線駆動回路とは、前記駆動回路において前記第１の対角線と交わる第２の対角線上に配置され、
    前記第１のメモリセルアレイは、第１のビット線及び第１のワード線を有し、
    前記第２のメモリセルアレイは、第２のビット線及び第２のワード線を有し、
    前記第３のメモリセルアレイは、第３のビット線及び前記第２のワード線を有し、
    前記第４のメモリセルアレイは、第４のビット線及び前記第１のワード線を有し、
    前記第１のワード線は、前記第１のメモリセルアレイと前記第４のメモリセルアレイとの境界部を介して前記第２のワード線駆動回路と接続され、
    前記第２のワード線は、前記第２のメモリセルアレイと前記第３のメモリセルアレイとの境界部を介して前記第１のワード線駆動回路と接続され、
    前記第１のビット線と、前記第２のビット線は、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの境界部を介して前記第１のビット線駆動回路に接続され、
    前記第３のビット線と、前記第４のビット線は、前記第３のメモリセルアレイと前記第４のメモリセルアレイとの境界部を介して前記第２のビット線駆動回路に接続されていることを特徴とする記憶装置。
  2. 請求項１において、
    前記第１のビット線駆動回路は、前記第１のビット線と前記第２のビット線の電位の差を増幅する増幅素子を有し、
    前記第２のビット線駆動回路は、前記第３のビット線と前記第４のビット線の電位の差を増幅する増幅素子を有することを特徴とする記憶装置。
  3. 請求項１又は請求項２において、
    前記第１及び前記第２のビット線駆動回路のそれぞれは、第１のデコーダ、セレクタ、及び、読み出し回路を有し、
    前記第１及び前記第２のワード線駆動回路はそれぞれ、第２のデコーダ、レベルシフタ、及び、バッファを有することを特徴とする記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１のメモリセルアレイは、酸化物半導体を有するトランジスタを有し、
    前記駆動回路は、シリコンを有するトランジスタを有することを特徴とする記憶装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１のメモリセルアレイは、前記第１のワード線を複数有し、
    前記第４のメモリセルアレイは、前記第１のワード線を複数有し
    複数の前記第１のワード線は、複数の開口部をそれぞれ介して、前記第２のワード線駆動回路と接続され、
    前記複数の開口部は、前記第１のメモリセルアレイと前記第４のメモリセルアレイとの境界部に位置し、
    前記複数の開口部は、前記第１のビット線の方向に沿って並んでいることを特徴とする記憶装置。
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US (1) US9076505B2 (ja)
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380382A (zh) 2012-03-26 2015-02-25 英特尔公司 三维存储器控制电路
US9117498B2 (en) * 2013-03-14 2015-08-25 Freescale Semiconductor, Inc. Memory with power savings for unnecessary reads
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9558791B2 (en) * 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6580863B2 (ja) 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
KR20170140194A (ko) * 2015-04-27 2017-12-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 메모리 장치, 메모리 시스템 및 메모리 제어 방법
JPWO2016181256A1 (ja) * 2015-05-12 2018-03-08 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
KR20170027493A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치의 레이아웃 구조
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9953695B2 (en) 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US10580798B2 (en) 2016-01-15 2020-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2017158465A1 (ja) 2016-03-18 2019-02-14 株式会社半導体エネルギー研究所 記憶装置
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018117102A (ja) 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2018138590A1 (en) 2017-01-24 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9792958B1 (en) 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
KR20240063206A (ko) * 2017-09-06 2024-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2019111113A1 (ja) 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 半導体装置
US11195561B2 (en) 2017-12-08 2021-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102617170B1 (ko) 2017-12-27 2023-12-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
CN111727501A (zh) * 2018-02-23 2020-09-29 株式会社半导体能源研究所 存储装置及其工作方法
US10658427B2 (en) 2018-10-18 2020-05-19 Micron Technology, Inc. Memory for embedded applications
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
WO2022036540A1 (en) * 2020-08-18 2022-02-24 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd New array layout and program scheme for 3d crosspoint memory to lower latency and increase array size
TW202324396A (zh) * 2021-12-07 2023-06-16 聯華電子股份有限公司 具高讀取效率之字元線驅動電路

Family Cites Families (205)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63288498A (ja) 1988-03-23 1988-11-25 Hitachi Ltd 半導体リードオンリメモリ
JPH01308070A (ja) * 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2788265B2 (ja) 1988-07-08 1998-08-20 オリンパス光学工業株式会社 強誘電体メモリ及びその駆動方法，製造方法
JPH0612806B2 (ja) * 1989-12-25 1994-02-16 株式会社日立製作所 半導体装置
JP2923700B2 (ja) 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH05109272A (ja) 1991-10-18 1993-04-30 Sanyo Electric Co Ltd 半導体記憶装置
JP2825036B2 (ja) 1991-10-25 1998-11-18 住友金属工業株式会社 半導体メモリ回路
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
KR940008722B1 (ko) 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05342875A (ja) 1992-06-10 1993-12-24 Fujitsu Ltd 半導体記憶装置
JPH0697366A (ja) 1992-09-10 1994-04-08 Hitachi Ltd 高信頼度コンピュータチップ
US5375085A (en) 1992-09-30 1994-12-20 Texas Instruments Incorporated Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers
JPH06119774A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体メモリ
JP3238975B2 (ja) 1993-03-10 2001-12-17 三洋電機株式会社 半導体記憶装置用のスタートアップ信号の生成回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08330536A (ja) * 1995-05-31 1996-12-13 Hitachi Ltd 半導体記憶装置およびこれを用いたコンピュータシステム
JPH0982097A (ja) * 1995-07-10 1997-03-28 Hitachi Ltd 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5822258A (en) 1997-05-05 1998-10-13 Micron Technology, Inc. Circuit and method for testing a memory device with a cell plate generator having a variable current
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6577531B2 (en) 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003123500A (ja) 2001-10-12 2003-04-25 Mitsubishi Electric Corp 半導体装置
US6504742B1 (en) 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7084666B2 (en) 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
TW556303B (en) 2002-10-25 2003-10-01 Nanya Technology Corp Test key of detecting whether the overlay of active area and memory cell structure of DRAM with vertical transistors is normal and test method of the same
US6881975B2 (en) 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3944455B2 (ja) 2003-01-31 2007-07-11 松下電器産業株式会社 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP2004362696A (ja) 2003-06-05 2004-12-24 Nec Electronics Corp 半導体記憶装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4534132B2 (ja) 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP2007157854A (ja) 2005-12-01 2007-06-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100827694B1 (ko) * 2006-11-09 2008-05-07 삼성전자주식회사 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI353063B (en) 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
US7443714B1 (en) * 2007-10-23 2008-10-28 Juhan Kim DRAM including segment read circuit
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP2009122250A (ja) 2007-11-13 2009-06-04 Seiko Epson Corp 電気光学装置及び電子機器
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7872934B2 (en) 2007-12-14 2011-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for writing data into memory
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4709868B2 (ja) 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
KR101442175B1 (ko) 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP5245543B2 (ja) * 2008-05-28 2013-07-24 富士通株式会社 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101547325B1 (ko) 2008-10-27 2015-08-26 삼성전자주식회사 트랜지스터 및 이를 포함하는 반도체 소자
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP2010182819A (ja) 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8198666B2 (en) 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
WO2010097862A1 (ja) 2009-02-24 2010-09-02 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
JP2010263211A (ja) * 2009-05-04 2010-11-18 Samsung Electronics Co Ltd 積層メモリ素子
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
JP2011060394A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置及びデータ処理システム
KR101892430B1 (ko) 2009-10-21 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101872229B1 (ko) 2009-10-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101969279B1 (ko) 2009-10-29 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230130172A (ko) 2009-10-29 2023-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752348B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105070717B (zh) 2009-10-30 2019-01-01 株式会社半导体能源研究所 半导体装置
CN104681079B (zh) 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
KR101810254B1 (ko) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
WO2011055669A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104393007A (zh) 2009-11-06 2015-03-04 株式会社半导体能源研究所 半导体装置
WO2011058934A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752212B1 (ko) 2009-11-20 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101790365B1 (ko) 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101481399B1 (ko) 2009-12-18 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101780218B1 (ko) 2009-12-25 2017-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011142090A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体記憶装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102334169B1 (ko) * 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101872926B1 (ko) 2010-09-13 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
JP5770068B2 (ja) 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
TWI492368B (zh) 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device

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