JPWO2017158465A1 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JPWO2017158465A1
JPWO2017158465A1 JP2018505546A JP2018505546A JPWO2017158465A1 JP WO2017158465 A1 JPWO2017158465 A1 JP WO2017158465A1 JP 2018505546 A JP2018505546 A JP 2018505546A JP 2018505546 A JP2018505546 A JP 2018505546A JP WO2017158465 A1 JPWO2017158465 A1 JP WO2017158465A1
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
bit line
circuit
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2018505546A
Other languages
English (en)
Inventor
達也 大貫
達也 大貫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2017158465A1 publication Critical patent/JPWO2017158465A1/ja
Priority to JP2021201923A priority Critical patent/JP2022033961A/ja
Priority to JP2023115615A priority patent/JP2023133353A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

消費電力が低減された記憶装置を提供する。複数のメモリセルと、プリチャージ回路と、ラッチ回路と、ビット線対と、ローカルビット線対を有する記憶装置である。プリチャージ回路はローカルビット線対にプリチャージ電圧を与える機能を有する。複数のメモリセルはローカルビット線対に接続される。ラッチ回路はローカルビット線対に接続される。ラッチ回路は、スタンバイ状態において、プリチャージ電圧と、低電源電圧または高電源電圧の一方と、を供給されることが好ましい。

Description

本発明の一態様は、半導体装置、特に記憶装置に関する。
また、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めると、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
活性層が酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ−ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ−ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．、Ｉｎｔ． Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ、２０１４、ｐｐ．１０６−１０３．
Ｓ．Ｂａｒｔｌｉｎｇ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４３２−４３４、２０１３． Ｎ．Ｓａｋｉｍｕｒａ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１８４−１８５、２０１４． ＶＫ．Ｓｉｎｇｈａｌ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１４８−１４９、２０１５．
ＳＲＡＭは高速で動作するメモリであるため、ＣＰＵなどの論路回路に内蔵されるデータメモリやキャシュメモリに用いられている。しかしながら、ＳＲＡＭの大容量化に対して、低電圧動作、スタンバイ電流（非アクセス時の電流）、およびセルサイズ等が問題となる。
本発明の一形態は、消費電力が低減された記憶装置を提供することを課題の一とする。また、本発明の一形態は、回路面積が小さい記憶装置を提供することを課題の一とする。本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一形態は、回路面積が小さい半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
本発明の一形態は、複数のメモリセルと、プリチャージ回路と、ラッチ回路と、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１トランジスタと、第２トランジスタと、を有する記憶装置である。第１トランジスタは第１ビット線と第１ローカルビット線との導通状態を制御する機能を有する。第２トランジスタは第２ビット線と第２ローカルビット線との導通状態を制御する機能を有する。複数のメモリセルは、それぞれ、第３トランジスタ、第４トランジスタ、第１容量素子および第２容量素子を有する。第３トランジスタは第１ローカルビット線と第１容量素子との導通状態を制御する機能を有する。第４トランジスタは第２ローカルビット線と第２容量素子との導通状態を制御する機能を有する。プリチャージ回路はローカルビット線対にプリチャージ電圧を供給する機能を有する。ラッチ回路はローカルビット線対と電気的に接続される。ラッチ回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタが非導通のときに、プリチャージ電圧と、低電源電圧または高電源電圧の一方と、を供給されることが好ましい。
上記形態において、第３トランジスタはチャネル形成領域に酸化物半導体を有し、第４トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。
上記形態において、複数のメモリセルはプリチャージ回路またはラッチ回路の上に設けられることが好ましい。
本発明の一形態は、複数のメモリセルと、プリチャージ回路と、ラッチ回路と、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１トランジスタと、第２トランジスタと、を有する記憶装置である。第１トランジスタは第１ビット線と第１ローカルビット線との導通状態を制御する機能を有する。第２トランジスタは第２ビット線と第２ローカルビット線との導通状態を制御する機能を有する。複数のメモリセルは、それぞれ、第１メモリセルまたは第２メモリセルに分類される。第１メモリセルは、それぞれ、第３トランジスタおよび第１容量素子を有する。第２メモリセルは、それぞれ、第４トランジスタおよび第２容量素子を有する。第３トランジスタは第１ローカルビット線と第１容量素子との導通状態を制御する機能を有する。第４トランジスタは第２ローカルビット線と第２容量素子との導通状態を制御する機能を有する。プリチャージ回路はローカルビット線対にプリチャージ電圧を供給する機能を有する。ラッチ回路はローカルビット線対と電気的に接続される。ラッチ回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタが非導通のときに、プリチャージ電圧と、低電源電圧または高電源電圧の一方と、を供給されることが好ましい。
上記形態において、第３トランジスタはチャネル形成領域に酸化物半導体を有し、第４トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。
上記形態において、複数のメモリセルはプリチャージ回路またはラッチ回路の上に設けられることが好ましい。
本発明の一形態は、上記形態に記載の記憶装置を複数有し、分離領域を有する半導体ウエハである。
本発明の一形態は、上記形態に記載の記憶装置と、バッテリと、を有する電子機器である。
本発明の一形態により、消費電力が低減された記憶装置を提供することができる。また、本発明の一形態により、回路面積が小さい記憶装置を提供することができる。本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、回路面積が小さい半導体装置を提供することができる。また、本発明の一形態は、新規な半導体装置を提供することができる。
なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。
記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 記憶装置の動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルアレイの構造例を示すブロック図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセル、電圧保持回路および電圧生成回路を示す回路図。 電圧生成回路の構成例を示す回路図。 記憶装置の構成例を示す断面図。 記憶装置の構成例を示す断面図。 トランジスタの構成例を示す断面図。 ＩｎＭＺｎＯ４の結晶を説明する図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 プロセッサ（ＣＰＵ）の構成例を示すブロック図。 プロセッサ（ＲＦＩＣ）の構成例を示すブロック図。 半導体ウエハの上面図。 半導体装置の作製工程を示すフローチャート図及び斜視図。 電子機器の例を示す斜視図。 試作したチップの構成例を示すブロック図。 試作したＤＯＳＲＡＭの構成例を示すブロック図。 ＤＯＳＲＡＭの構成例を示す模式図。 ＤＯＤＲＡＭのアクティブエネルギーの計算結果を表す図。 試作したＤＯＤＲＡＭのレイアウト。 試作したＯＳフリップフロップの回路図。 試作したチップの光学顕微鏡写真。 試作したチップの保持特性を示す図。 試作したチップのバックアップ−リカバリ波形を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として記憶装置について説明する。
本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリ部Ａと、電源オフ状態でも長時間データを保持することが可能なメモリ部Ｂを有する。
メモリ部Ａは、ワーキングメモリに対応し、ホスト装置と記憶装置と間のデータのやり取りが行われる。メモリ部Ｂは長期記憶の貯蔵部に相当し、メモリ部Ａに書き込まれた情報を長時間保持する。メモリ部Ｂは、メモリ部Ａよりも処理速度は劣るが、メモリ部Ａよりも容量が大きい。また、メモリ部Ｂは、電源オフ状態でデータを長時間保持することが可能である。
＜＜記憶装置１００＞＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、電圧生成回路１２７、パワースイッチ（ＰＳＷ）１４１、１４２を有する。
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
メモリセルアレイ１１０は、複数のメモリセル（ＭＣ）１３０、および複数の配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
同じ行のメモリセル１３０は、その行の配線ＷＬ、ＮＷＬに電気的に接続される。配線ＷＬ、ＮＷＬはそれぞれワード線であり、配線ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。配線ＢＬＢは、ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリ回路１０、２０を有する。メモリ回路１０（以下、「ＳＭＣ１０」と呼ぶ。）は、１ビットの相補データを記憶することができるメモリ回路である。メモリ回路２０（以下、「ＮＶＭ２０」と呼ぶ。）は、ｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、ＳＭＣ１０は上掲のメモリ部Ａ（ワーキングメモリ）を構成するメモリセルであり、ＮＶＭ２０は上掲のメモリ部Ｂ（長期記憶貯蔵部）を構成するメモリセルである。
電圧生成回路１２７は負電圧（ＶＢＧ）を生成する機能を有する。ＶＢＧはＮＶＭ２０に用いられるトランジスタに印加される。ＷＡＫＥは、ＣＬＫの電圧生成回路１２７への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２７へ入力され、電圧生成回路１２７はＶＢＧを生成する。なお、電圧生成回路１２７の詳細は後述の図１０および図１１で説明を行う。
ＳＭＣ１０とＮＶＭ２０とはローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）により電気的に接続されている。配線ＬＢＬＢは、配線ＢＬに対するローカルビット線であり、配線ＬＢＬＢは、配線ＢＬＢに対するローカルビット線である。配線ＬＢＬ、ＬＢＬＢによって、ＳＭＣ１０とＮＶＭ２０とは電気的に接続されている。メモリセル１３０は、回路３０（以下、「ＬＰＣ３０」と呼ぶ。）を有する。ＬＰＣ３０は、配線ＬＢＬおよび配線ＬＢＬＢをプリチャージするためのローカルブリチャージ回路である。ＬＰＣ３０の制御信号は、周辺回路１１１で生成される。
周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行の配線ＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、配線ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、配線ＢＬおよび配線ＢＬＢをプリチャージする機能等を有する。
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータが信号ＲＤＡである。
ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、配線ＮＷＬを高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御刺される。図１では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
＜＜メモリセル１３０＞＞
図２に、メモリセル１３０の回路構成例を示す。
＜ＳＭＣ１０＞
ＳＭＣ１０は、配線ＢＬ、配線ＢＬＢ、配線ＬＢＬ、配線ＬＢＬＢ、配線ＶＨＨ、および配線ＶＬＬと電気的に接続されている。
ＳＭＣ１０は、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
トランジスタＴａｃ１により配線ＢＬと配線ＬＢＬとの間の導通状態が制御される。トランジスタＴａｃ２により配線ＢＬＢと配線ＬＢＬＢとの間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオン・オフは配線ＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路が構成される。２個のインバータには、配線ＶＨＨ、ＶＬＬによって電源電圧が供給される。
＜ＮＶＭ２０＞
図２に示すＮＶＭ２０は、ｎ個（ｎは１以上の整数）のＮＭＣを有する。ｎ個のＮＭＣは互いに異なる配線ＮＷＬに電気的に接続されている。また、ｎ個のＮＭＣは１本の配線ＶＣＳと電気的に接続されている。ｎ個のＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本の配線ＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
ＮＭＣは１ビットの相補データを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。ＮＭＣはＭＣ１およびＭＣ２を有する。ＭＣ１は配線ＬＢＬに書き込まれたデータを保持するためのメモリセルであり、ＭＣ２は配線ＬＢＬＢに書き込まれたデータを保持するためのメモリセルである。ＭＣ１、ＭＣ２は１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。ＭＣ１はトランジスタＴｒ１および容量素子Ｃ１を有する。ＭＣ２はトランジスタＴｒ２および容量素子Ｃ２を有する。容量素子Ｃ１はＭＣ１の保持容量として機能し、容量素子Ｃ２はＭＣ２の保持容量として機能する。配線ＶＣＳは、ＭＣ１およびＭＣ２の保持容量用の電源線であり、ここではＧＮＤが入力される。
トランジスタＴｒ１、Ｔｒ２のゲート（第１ゲート）は、それぞれ、配線ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソース又はドレインの一方は配線ＬＢＬと電気的に接続され、トランジスタＴｒ２のソース又はドレインの一方は配線ＬＢＬＢと電気的に接続されている。容量素子Ｃ１の第１端子はトランジスタＴｒ１のソース又はドレインの他方と電気的に接続され、容量素子Ｃ１の第２端子はＶＣＳと電気的に接続されている。容量素子Ｃ２の第１端子はトランジスタＴｒ２のソース又はドレインの他方と電気的に接続され、第２端子はＶＣＳと電気的に接続されている。
トランジスタＴｒ１、Ｔｒ２はそれぞれ第２ゲートを有する。トランジスタＴｒ１、Ｔｒ２の第２ゲートはそれぞれ配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、トランジスタＴｒ１、Ｔｒ２の第２ゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。配線ＢＧＬの電位によって、トランジスタＴｒ１、Ｔｒ２のしきい値電圧を制御することができる。その結果、トランジスタＴｒ１、Ｔｒ２がノーマリーオンになることを防ぐことができる。
トランジスタＴｒ１、Ｔｒ２のオフ電流を低減することで、ＮＭＣの保持時間を長くすることができる。オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。なお、ＯＳトランジスタおよび酸化物半導体の詳細については後述する実施の形態３で説明を行う。
トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、ＮＭＣの保持時間を長くすることができるので、ＮＭＣを不揮発性メモリ回路として用いることができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、ＮＭＣにＯＳトランジスタを適用することとで、ＮＭＣは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。
ＮＭＣは、一対のメモリセル（ＭＣ１、ＭＣ２）を備えることで相補データを保持することができ、また、トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、相補データを長時間保持することができる。ＮＭＣが相補データを保持していることで、ＮＭＣで保持している相補データを読み出すときには、ＳＭＣ１０は差動増幅回路として機能することができる。このため、ＭＣ１の容量素子Ｃ１が保持している電圧と、ＭＣ２の容量素子Ｃ２が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、ＮＭＣはＤＲＡＭのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。
なお、ＮＶＭ２０が有するトランジスタＴｒ１およびトランジスタＴｒ２は、場合によって第２ゲートを省略してもよい。トランジスタＴｒ１およびトランジスタＴｒ２が第２ゲートを有さないことで、記憶装置１００は製造工程を簡略化することができる。また、図１に示す電圧生成回路１２７も省略することができる。
＜ＬＰＣ３０＞
ＬＰＣ３０は、配線ＰＣＬおよび配線ＶＰＣと電気的に接続されている。配線ＰＣＬは、配線ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。配線ＶＰＣはプリチャージ電圧を供給するための電源線である。ＬＰＣ３０は、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートは配線ＰＣＬに電気的に接続されている。トランジスタＴｅｑ１は配線ＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１は配線ＬＢＬと配線ＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２は配線ＬＢＬＢと配線ＶＰＣと間の導通状態を制御する。
図２の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣ３０にＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣ３０をトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣ３０は、配線ＬＢＬと配線ＬＢＬＢとの電位を平滑化することで、配線ＬＢＬと配線ＬＢＬＢのプリチャージを行う。
周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（配線ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
図２のメモリセル１３０は、スタンバイ状態において、ＳＭＣ１０を流れるリーク電流の増大により、スタティック電力が増大する。スタティック電力を削減するためには配線ＶＨＨにＶＤＤよりも低い電圧を供給すればよいが、配線ＶＨＨに新たな電圧を供給する場合、その電圧を生成するための回路（電圧生成回路）を新たに設ける必要があり、面積オーバーヘッドの増大を引き起こしてしまう。なお、ここでいうスタンバイ状態とは、メモリセル１３０における全てのワード線（配線ＷＬおよび配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］）が非選択の状態にあることをいう。
上記問題を解決するために、メモリセル１３０のスタンバイ状態において、配線ＶＬＬにＧＮＤを供給し、配線ＶＨＨにプリチャージ電圧を供給することが好ましい。プリチャージ電圧はＶＤＤよりも低い。また、プリチャージ電圧はＬＰＣ３０にも用いられるため、新たな電圧生成回路を設ける必要もない。また、配線ＶＬＬにプリチャージ電圧を供給し、配線ＶＨＨにＶＤＤを供給してもよい。配線ＶＨＨまたは配線ＶＬＬの一方にプリチャージ電圧を供給することで、記憶装置１００はスタティック電力を削減することができる。
＜＜記憶装置１００の動作例＞＞
図３のタイミングチャートを用いて、記憶装置１００の動作例を説明する。この例では、ホスト装置がタスクを処理している間のアクセス対象は、ＳＭＣ１０のみとなる。タスクが終了したら、データをＳＭＣ１０からＮＶＭ２０に転送（ストア動作）し、ＮＶＭ２０の何れか１つのＮＭＣにデータを書き込む。また、別のタスクを実行する場合は、データをＮＶＭ２０の何れか１つのＮＭＣからＳＭＣ１０に転送する（ロード動作）。ここでは、データの転送先および転送元がＮＭＣ［１］であるとして、記憶装置１００の動作例を説明する。
図３に記載されている時刻ｔ１乃至ｔ８は、各動作のタイミングを表している。配線ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、配線ＶＤＤＭへのＶＤＤの供給が制御される。また、配線ＶＨＨ、ＶＬＬ等において、点線で表されている波形は、電位が不確定であることを示している。また、配線ＶＤＤＭ等の低レベル（Ｌレベル）はＧＮＤである。配線ＰＣＬ、ＷＬの高レベル（Ｈレベル）はＶＤＤであり、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。
なお、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１、Ｔｒ２のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭ２０のデータの書き込みおよび読み出しが可能であれば、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＰＳＷ１４２は設けなくてもよい（図１参照）。
＜パワーゲーティング＞
まず、記憶装置１００のパワーゲーティング動作について説明する。時刻ｔ１より前において、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。時刻ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
時刻ｔ１より前において、記憶装置１００はＰＳＷ１４１をオフにし、電源オフの状態になっている。配線ＶＤＤＭはＧＮＤとなっている。また、ＰＳＷ１４１をオフにすると周辺回路１１１へのＶＤＤの供給も遮断されるため、配線ＷＬ、ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］、ＰＣＬ、ＶＰＣもＧＮＤとなっている。
時刻ｔ１においてＰＳＷ１４１がオンとなると、配線ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。時刻ｔ１乃至ｔ２が電源復帰に要する時間である。なお、図３のタイミングチャートにおいて、ＰＳＷ１４２は、ＰＳＷ１４１のオン・オフと連動して、オン・オフすればよい。
＜初期化、ロード＞
電源がｔ２乃至ｔ４では、記憶装置１００を初期状態にする初期化動作が行われる。時刻ｔ２乃至ｔ３の動作は、ビット線対およびローカルビット線対のプリチャージが行われる。具体的には、配線ＶＰＣ、配線ＶＨＨおよび配線ＶＬＬはＶＤＤ／２とされる。ビット線対（配線ＢＬ、ＢＬＢ）およびローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣ３０によって行われる。配線ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２がオンとなり、配線ＬＢＬ、ＬＢＬＢのプリチャージと電位の平滑化が行われる。
ｔ３乃至ｔ４では、記憶装置１００はロード動作を行っている。ＳＭＣ１０に、ＮＶＭ２０のＮＭＣ［１］からデータをロードする。ここでは、ＮＭＣ［１］はデータＤＢ１を記憶していることとする。配線ＰＣＬをＬレベルにして、配線ＬＢＬ、ＬＢＬＢを浮遊状態にする。次に、配線ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。配線ＬＢＬ、ＬＢＬＢにはデータＤＢ１が書き込まれる。配線ＮＷＬ＿１をＨレベルにした後、配線ＶＨＨをＶＤＤにし、配線ＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。ＳＭＣ１０によって、配線ＬＢＬ、ＢＬＢＬに書き込まれたデータＤＢ１が増幅され、保持される。ＭＣ１［１］が”１”を保持している場合、配線ＬＢＬはＶＤＤとなり、配線ＬＢＬＢはＧＮＤとなる。配線ＮＷＬ＿を一定期間Ｈレベルにした後、Ｌレベルにすることで、ロード動作が終了する。
＜書き込み＞
時刻ｔ４乃至ｔ５では、記憶装置１００はデータ書き込み動作を行っている。ここでは、ＳＭＣ１０に書き込むデータをデータＤＢ２とする。書き込みアクセスがあると、列ドライバ１２４によって、データＤＢ２がビット線対に書き込まれる。ここで、配線ＢＬがＶＤＤであれば、配線ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２がオンとなり、ローカルビット線対にデータＤＢ２が書き込まれる。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、列ドライバ１２４は、ビット線対をＶＤＤ／２にプリチャージし、しかる後浮遊状態にする。以上で、書き込み動作は終了する。
＜読み出し＞
時刻ｔ５乃至ｔ６では、記憶装置１００はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２はオンとなり、ローカルビット線対のデータＤＢ２が、ビット線対に書き込まれる。ビット線対に書き込まれたデータＤＢ２は、列ドライバ１２４によって読み出される。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、ビット線対は、列ドライバ１２４によって、ＶＤＤ／２にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。
＜スタンバイ＞
時刻ｔ６乃至ｔ７では、記憶装置１００は、ホスト装置からアクセス要求がないスタンバイ状態にある。このときＳＭＣ１０をアクティブにしておくことで、記憶装置１００は次のアクセス要求に対して素早く対応することができる。また、このとき配線ＶＨＨをＶＤＤからＶＤＤ／２に下げることで、記憶装置１００はＳＭＣ１０のスタティック電力を下げることができる。図３において、記憶装置１００は、配線ＶＨＨをＶＤＤ／２、配線ＶＬＬをＧＮＤにすることでスタティック電力を下げているが、配線ＶＨＨをＶＤＤ、配線ＶＬＬをＶＤＤ／２にすることでスタティック電力を下げてもよい。
なお、本実施の形態ではプリチャージ電圧をＶＤＤ／２としているがこれに限定されない。プリチャージ電圧の値は、ＧＮＤより大きくＶＤＤより小さい範囲で選ぶことができる。
なお、上述のスタティック電力を下げる動作は、メモリセル１３０ごとに行ってもよい。つまり、記憶装置１００の中で、アクセス要求があるメモリセル１３０と、スタンバイ状態にあるメモリセル１３０が混在する場合、スタンバイ状態にあるメモリセル１３０に対してのみ、上述のスタティック電力を下げる動作を行ってもよい。
＜ストア＞
時刻ｔ７乃至ｔ８では、記憶装置１００はデータの転送（ストア）動作を行っている。記憶装置１００がホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置１００はストア動作を行う。まず、配線ＶＨＨをＶＤＤに戻し、配線ＮＷＬ＿１をＨレベルにする。ローカルビット線対に書き込まれているデータＤＢ２は、ＮＭＣ［１］に書き込まれる。ここで、配線ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。
配線ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにする。これでストア動作が終了する。次に、記憶装置１００は、配線ＶＨＨをＶＤＤ／２にしてホスト装置からの命令を待つ。その後、ホスト装置のアクセス要求に従って、記憶装置１００はデータの読み出し動作、またはデータ書き込み動作を行う。
＜＜メモリセルの変形例＞＞
図４に示すＮＶＭ２１は、ｎ個のＮＭＣ２を有するメモリ回路である。ＮＭＣ２は、ＭＣ３とＭＣ４を有する。ＭＣ３はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、トランジスタＴｒ３が設けられている。ＭＣ４はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、トランジスタＴｒ４が設けられている。
トランジスタＴｒ３には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。同様に、トランジスタＴｒ４には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。第２ゲートと第１ゲートを電気的に接続することで、トランジスタＴｒ３、Ｔｒ４のオン電流を向上させることができる。
＜＜メモリセルアレイのデバイス構造＞＞
記憶装置１００において、ＮＶＭ２０のトランジスタＴｒ１、Ｔｒ２はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図５に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
＜メモリセルアレイ＞
図５の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣ１０およびＬＰＣ３０がマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭ２０がマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
＜ツインセル型＞
メモリセル１３０の１つに着目すると、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＶＭ２０が形成されている。図６は、メモリセル１３０のデバイス構造例を模式的に示す回路図である。図６には、ＮＶＭ２０が８ビットの相補データを記憶する回路構成である例を示している。よって、ＮＶＭ２０はＮＭＣ［０］乃至ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＭＣ［０］乃至ＮＭＣ［７］が設けられている。なお、これまでに説明したメモリセル１３０の構成（１本の配線ＮＷＬに２つの相補的なメモリセル（ＭＣ１およびＭＣ２）が接続された構成）をツインセル型と呼ぶことにする。
なお、メモリセル１３０において、ＮＭＣの数は８の倍数であることが好ましい。すなわち、ＮＶＭ２０が保持できるデータのビット数は、８の倍数であることが好ましい。ＮＭＣを８の倍数とすることで、メモリセル１３０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。
ＯＳトランジスタ上に、ＯＳトランジスタを積層することが可能である。よって、メモリセルアレイ１１０Ｂを２層以上回路が積層されているデバイス構造とすることができる。図７には、メモリセルアレイ１１０Ｂが２層構造である場合のメモリセル１３０のデバイス構造例を示す。ここでもＮＶＭ２０はＮＭＣ［０］乃至ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上にＮＭＣ［０］乃至ＮＭＣ［３］が積層され、ＮＭＣ［０］乃至ＮＭＣ［３］が形成されている領域上にＮＭＣ［４］乃至ＮＭＣ［７］が積層されている。
メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。例えば、メモリセル１３０が図６のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は１つのＮＭＣの面積となる。つまり、ビット当たりの面積は、２個のトランジスタと２個の容量素子が設けられる領域の面積である。また、メモリセル１３０が図７のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は、図６の例の１／２となる。このように、ＳＭＣ１０上にＮＶＭ２０を積層して設けることで、ＣＭＯＳ型ＳＲＡＭのメモリセルと比較して、メモリセル１３０のビット当たりの面積は小さくなる。
ＮＶＭ２０で構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭ２０は、トランジスタＴｒ１、Ｔｒ２のオン、オフを制御することで動作する。つまり、ＮＶＭ２０はＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。
＜折り返し型＞
その他のメモリセルのレイアウト方式として、折り返し型と開放型がある。図８はメモリセル１３０に折り返し型を適用した例である。図６に示すツインセル型のメモリセル１３０において、ＮＭＣは２つのトランジスタと２つの容量素子で構成されているが、図８の折り返し型のメモリセル１３０において、ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。折り返し型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。折り返し型を適用することで、メモリセル１３０は、配線ＮＷＬの電位の変化によって、配線ＬＢＬまたは配線ＬＢＬＢに出力されるノイズを低減することができる。
＜開放型＞
図９はメモリセル１３０に開放型を適用した例である。図９に示す開放型のメモリセル１３０において、ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。図９において、１つの配線ＮＷＬに２つのＮＭＣが接続されているように見えるが、２つのＮＭＣのうち１つは隣り合うメモリセル１３０に接続されたものである。開放型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。開放型はＮＭＣを高集積化することが可能で、ツインセル型や折り返し型に比べて、記憶装置１００が記憶できるデータの容量を大きくすることができる。
ツインセル型のメモリセル１３０は、２つの容量素子に保持された相補データを１ビットとして扱ったが、上記折り返し型と開放型のメモリセル１３０は、１つの容量素子に保持されたデータを１ビットとして扱う。それ以外において、折り返しと開放型の動作は、ツインセル型の動作の説明を参酌することができる。
折り返し型と開放型においても、ツインセル型と同様、スタンバイ状態において、配線ＶＬＬにＧＮＤを供給し配線ＶＨＨにプリチャージ電圧を供給する（または、配線ＶＬＬにプリチャージ電圧を供給し配線ＶＨＨにＶＤＤを供給する）ことが好ましい。そうすることで、記憶装置１００はスタティック電力を削減することができる。
＜＜電圧保持回路、電圧生成回路＞＞
次に電圧保持回路１２８および電圧生成回路１２７について図１０および図１１を用いて説明を行う。
図１０は、ＮＶＭ２０と、ＮＶＭ２０に接続された電圧保持回路１２８と、電圧保持回路１２８に接続された電圧生成回路１２７を示している。
電圧保持回路１２８は、トランジスタＯＳ１および容量素子Ｃ０を有する。トランジスタＯＳ１の第１端子は、トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、容量素子Ｃ０の第１端子及び配線ＢＧＬに電気的に接続されている。トランジスタＯＳ１の第２端子は電圧生成回路１２７に電気的に接続され電圧ＶＢＧを与えられる。なお、以降の説明において、トランジスタＯＳ１はｎチャネル型トランジスタとして説明を行う。
電圧保持回路１２８は、トランジスタＴｒ１、Ｔｒ２の第２ゲートに電位を書き込み、さらにそれを保持する機能を有する。例えば、電圧保持回路１２８がトランジスタＴｒ１、Ｔｒ２の第２ゲートに負電位を書き込んだ場合、トランジスタＴｒ１、Ｔｒ２の第２ゲートの負電位が保持されている間、トランジスタＴｒ１、Ｔｒ２はＶｔｈを高く保つことができる。トランジスタＴｒ１、Ｔｒ２はＶｔｈを高く保つことで、ノーマリーオンを防ぐことができ、記憶装置１００の消費電力を下げることができる。
トランジスタＯＳ１において、第１ゲートおよび第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。また、トランジスタＯＳ１は上述のＯＳトランジスタを用いることが好ましい。トランジスタＯＳ１にＯＳトランジスタを用いることでＶＧＳ＝０Ｖにおけるドレイン電流（以降、カットオフ電流と呼ぶ）が十分に小さくすることができ、電圧保持回路１２８は配線ＢＧＬに与えられた負電位を長期間保持することができる。
トランジスタＯＳ１のチャネル長は、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長よりも長いことが好ましい。例えば、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長を１μｍ未満とした場合、トランジスタＯＳ１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
トランジスタＯＳ１のチャネル長を長くすることで、トランジスタＯＳ１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＯＳ１はソースとドレイン間の耐圧を高くすることができる。トランジスタＯＳ１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１２７と、トランジスタＯＳ１との接続を容易にすることができて好ましい。
トランジスタＯＳ１は、メモリセルのように高い集積度が要求される回路に用いられるため、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長は短い方が好ましい。一方で、電圧保持回路１２８はメモリセルの外に形成するため、トランジスタＯＳ１のチャネル長は長くても問題にならない。また、トランジスタのチャネル長を長くすると、トランジスタのオン電流が低下するが、トランジスタＯＳ１は、主にオフ状態で使用されることが多いため、高いオン電流は要求されない。
電圧生成回路１２７は負電位（ＶＢＧ）を生成する機能を有する。図１１に示す回路図は電圧生成回路１２７の例を示している。これらの回路は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧが出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図１１（Ａ）に示す電圧生成回路１２７ａは、トランジスタＭ２１乃至Ｍ２４、および容量素子Ｃ２１乃至Ｃ２４を有する。以降、トランジスタＭ２１乃至Ｍ２４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２１乃至Ｍ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至Ｍ２４のゲートは、それぞれ、容量素子Ｃ２１乃至Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１２７ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２７ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至Ｍ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至Ｍ２４の逆方向電流が低減できて好ましい。
図１１（Ｂ）に示す電圧生成回路１２７ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至Ｍ３４で構成されている。その他の構成要素については、電圧生成回路１２７ａの説明を援用する。
以上、本発明の一形態である記憶装置１００は、上述の構成を用いることで、消費電力を低減し、回路面積を小さくすることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶装置１００の構成例について、説明を行う。
図１２は、記憶装置１００の断面図の一例を示している。図１２に示す記憶装置１００は、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４を有する。
層Ｌ１は、トランジスタＭ１と、基板３００と、素子分離層３０１と、絶縁体３０２と、プラグ３１０などを有する。
層Ｌ２は、絶縁体３０３と、配線３２０と、絶縁体３０４と、プラグ３１１などを有する。
層Ｌ３は、絶縁体２１４と、絶縁体２１６と、トランジスタＴｒ１と、プラグ３１２と、絶縁体２８２と、配線３２１などを有する。トランジスタＴｒ１の第１ゲートは配線ＮＷＬとしての機能を有し、トランジスタＴｒ１の第２ゲートは配線ＢＧＬとしての機能を有する。
層Ｌ４は、容量素子Ｃ１と、プラグ３１３と、配線ＬＢＬなどを有する。容量素子Ｃ１は導電体３２２と、導電体３２３と、絶縁体３０５で成る。
次に図１４を用いてトランジスタＭ１の詳細について説明を行う。図１４（Ａ）はトランジスタＭ１のチャネル長方向の断面図であり、図１４（Ｂ）はトランジスタＭ１のチャネル幅方向の断面図を示している。
トランジスタＭ１は基板３００上に設けられ、素子分離層３０１によって隣接する他のトランジスタと分離されている。素子分離層３０１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
基板３００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板３００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
また、基板３００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板３００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板３００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板３００が伸縮性を有してもよい。また、基板３００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板３００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板３００を薄くすると、半導体装置を軽量化することができる。また、基板３００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板３００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板３００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板３００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板３００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板３００として好適である。
本実施の形態では、基板３００に単結晶シリコンウェハを用いた例を示している。
図１４（Ａ）、（Ｂ）に示すトランジスタＭ１は、ウェル３５１に設けられたチャネル形成領域３５２、不純物領域３５３及び不純物領域３５４と、該不純物領域に接して設けられた導電性領域３５５及び導電性領域３５６と、チャネル形成領域３５２上に設けられたゲート絶縁体３５８と、ゲート絶縁体３５８上に設けられたゲート電極３５７とを有する。なお、導電性領域３５５、３５６には、金属シリサイド等を用いてもよい。
トランジスタＭ１はチャネル形成領域３５２が凸形状を有し、その側面及び上面に沿ってゲート絶縁体３５８及びゲート電極３５７が設けられている（図１４（Ｂ）参照）。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
本実施の形態では、一例として、トランジスタＭ１としてＳｉトランジスタを適用した例を示している。トランジスタＭ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
なお、トランジスタＭ１として、プレーナー型のトランジスタを用いてもよい。その場合の例を図１４（Ｃ）、（Ｄ）に示す。図１４（Ｃ）はトランジスタＭ１のチャネル長方向の断面図であり、図１４（Ｄ）はトランジスタＭ１のチャネル幅方向の断面図を示している。
図１４（Ｃ）、（Ｄ）に示すトランジスタＭ１は、ウェル３６１に設けられたチャネル形成領域３６２、低濃度不純物領域３７１及び低濃度不純物領域３７２と、高濃度不純物領域３６３及び高濃度不純物領域３６４と、該高濃度不純物領域に接して設けられた導電性領域３６５及び導電性領域３６６と、チャネル形成領域３６２上に設けられたゲート絶縁体３６８と、ゲート絶縁体３６８上に設けられたゲート電極３６７と、ゲート電極３６７の側壁に設けられた側壁絶縁層３６９及び側壁絶縁層３７０を有する。なお、導電性領域３６５、３６６には、金属シリサイド等を用いてもよい。
再び図１２に戻る。絶縁体３０２は、層間絶縁体としての機能を有する。トランジスタＭ１にＳｉトランジスタを用いた場合、絶縁体３０２は水素を含むことが好ましい。絶縁体３０２が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。絶縁体３０２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
絶縁体３０３には、基板３００またはトランジスタＭ１などから、トランジスタＴｒ１が設けられる領域に、水素や不純物が拡散しないようなバリア膜を用いることが好ましい。例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。トランジスタＴｒ１が有する酸化物半導体に水素が拡散することで、該酸化物半導体の特性が低下する場合がある。従って、トランジスタＭ１と、トランジスタＴｒ１との間に、水素の拡散を抑制する膜を用いることが好ましい。
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜のことを言う。水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３０３の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
また、絶縁体３０４、２１４、２８２は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いてもよい。
絶縁体２１６は、例えば、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
絶縁体２８０、トランジスタＴｒ１の詳細については後述の実施の形態３で説明を行う。
絶縁体３０５には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。
また、絶縁体３０５は上記絶縁体の積層構造としてもよい。例えば、酸化窒化シリコンなどの絶縁破壊耐性が大きい材料と、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料の積層構造としてもよい。当該構成により、容量素子Ｃ１は、十分な容量を確保でき、且つ、静電破壊を抑制することができる。
図１２に示す導電体、配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
図１２の記憶装置１００は、トランジスタＴｒ１を容量素子Ｃ１の上に形成してもよい。その場合の断面図を図１３に示す。図１３に示す断面図は、層Ｌ３と層Ｌ４が図１２の断面図が異なる。
図１３において、層Ｌ３は、配線３４１、容量素子Ｃ１を有する。
図１３において、層Ｌ４は、プラグ３３１、プラグ３３２、プラグ３３３、プラグ３３４、配線３４２、配線３４３、配線ＬＢＬ、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、トランジスタＴｒ１を有する。
容量素子Ｃ１をトランジスタＴｒ１の下に設けることで、容量素子Ｃ１を形成する際に生じるプロセスダメージまたは水素の影響から、トランジスタＴｒ１を防ぐことができる。
図１２及び図１３において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
＜酸化物半導体＞
まず、ＯＳトランジスタに用いることが可能な酸化物半導体について説明を行う。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。
元素Ｍとして、例えば、ガリウム（Ｇａ）が好ましい。そのほかの元素Ｍに適用可能な元素としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）などが挙げられる。
まず、図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１５には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（γは−１以上１以下）となるラインを表す。また、図１５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるためである。
図１５（Ａ）の領域Ａで示される領域は、酸化物半導体のキャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい領域を表している。
図１５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
＜トランジスタ構造１＞
図１６（Ａ）乃至（Ｃ）は、トランジスタ２００ａの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１６（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６（Ｂ）、（Ｃ）は、絶縁体２１４及び絶縁体２１６上にトランジスタ２００ａが設けられた例を示している。
トランジスタ２００ａは、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２６０を保護する絶縁体２４１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体２８０と、を有する。
トランジスタ２００ａにおいて、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０を第１ゲート、導電体２０５を第２ゲートと呼ぶ場合がある。
また、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタ２００ａをオンさせると、主として酸化物半導体２３０ｂに電流が流れることから、酸化物半導体２３０ｂはチャネル形成領域としての機能を有する。一方、酸化物半導体２３０ａおよび酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体２３０への水素の拡散を抑制することができる。なお、図１６（Ｂ）では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００ａを構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの材料を含む絶縁体を単層または積層で用いることが好ましい。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、Ｖｔｈを制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるＶｔｈ制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物で形成される。また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体２３０ｂの伝導帯下端のエネルギー準位と、酸化物半導体２３０ａ、酸化物半導体２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体２３０ａ、酸化物半導体２３０ｃの電子親和力と、酸化物半導体２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
酸化物半導体２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、または０．５ｅＶ以上、または１．０ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
また、酸化物半導体２３０ａ、酸化物半導体２３０ｂおよび酸化物半導体２３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
酸化物半導体膜のキャリア密度を低くすることで、トランジスタのしきい値電圧のマイナスシフト、またはトランジスタのオフ電流を低くすることができるため好ましい。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、高純度真性または実質的に高純度真性である酸化物半導体を用いることが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩＤ−ＶＧ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
酸化物半導体２３０ｂのキャリア密度は、酸化物半導体２３０ａおよび酸化物半導体２３０ｃと比較して高いことが好ましい。酸化物半導体２３０ｂのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、または酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体２３０ａ、酸化物半導体２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体２３０ａ、酸化物半導体２３０ｃを設けることにより、トラップ準位を酸化物半導体２３０ｂより遠ざけることができる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防止することができる。
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂと比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ａとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面が、主にチャネル領域として機能する。例えば、酸化物半導体２３０ａ、酸化物半導体２３０ｃには、図１５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図１５（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物半導体２３０ｂに図１５（Ａ）に示す領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも結晶性が低い場合がある。また、酸化物半導体２３０ｂは、後述するＣＡＡＣ―ＯＳを有することが好ましい。酸化物半導体２３０ｃの結晶性を低くすることにより、酸化物半導体２３０ｃの酸素透過性が高くなり、酸化物半導体２３０ｃよりも上に位置する絶縁体から酸化物半導体２３０ｂへ酸素を供給しやすくなる場合がある。ここで、酸化物半導体２３０ｃは非晶質または後述するａ−ｌｉｋｅ（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。
酸化物半導体２３０ａは、ＣＡＡＣ−ＯＳを有してもよい。また、酸化物半導体２３０ａは酸化物半導体２３０ｃよりも結晶性が高いことが好ましい。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
導電体２４０ａ、２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００ａのＶｔｈを大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
導電体２６０を覆うように絶縁体２４１を設ける。絶縁体２４１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、導電体２６０が熱処理工程によって、酸化することを防ぐことができる。なお、絶縁体２４１は、導電体２６０に酸化し難い材料を用いることで、省略することができる。
トランジスタ２００ａの上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、トランジスタ２００ａ近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ２００ａの酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。
また、トランジスタ２００ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
＜トランジスタ構造２＞
図１７（Ａ）乃至（Ｃ）は、トランジスタ２００ｂの上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１７（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００ｂは、絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている点で、トランジスタ２００ａと異なる。
トランジスタ２００ｂは、導電体２４０ａおよび導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
トランジスタ２００ｂに関するその他の詳細は、トランジスタ２００ａの記載を参酌すればよい。
＜トランジスタ構造３＞
図１８（Ａ）乃至（Ｃ）は、トランジスタ２００ｃの上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１８（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１８のトランジスタ２００ｃは、酸化物半導体２３０ａ、２３０ｂの中央部分がエッチングされている点で、トランジスタ２００ａと異なる（図１８（Ｂ）参照）。
トランジスタ２００ａは、酸化物半導体２３０ｂにチャネルが形成されるのに対し、トランジスタ２００ｃは酸化物半導体２３０ｃにチャネルが形成される。酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｃはトランジスタ２００ａよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｃは、オン電流よりもオフ電流を重視するトランジスタに好適である。
トランジスタ２００ｃはトランジスタ２００ａと同時に形成することができる。例えば、図２のトランジスタＴｒ１、Ｔｒ２など、高いオン電流が要求されるトランジスタにトランジスタ２００ａを採用し、図１０のトランジスタＯＳ１など、低いオフ電流が要求されるトランジスタにトランジスタ２００ｃを採用することが好ましい。
トランジスタ２００ｂに関するその他の詳細は、トランジスタ２００ａの記載を参酌すればよい。
＜トランジスタ構造４＞
図１９（Ａ）乃至（Ｃ）は、トランジスタ２００ｄの上面図および断面図である。図１９（Ａ）は上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１９（Ｂ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００ｄは、酸化物半導体２３０ａ、２３０ｂの中央部分がエッチングされている点で、トランジスタ２００ｂと異なる（図１９（Ｂ）参照）。
トランジスタ２００ｂは、酸化物半導体２３０ｂにチャネルが形成されるのに対し、トランジスタ２００ｄは酸化物半導体２３０ｃにチャネルが形成される。酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｄはトランジスタ２００ｂよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｄは、オン電流よりもオフ電流を重視するトランジスタに好適である。
トランジスタ２００ｄはトランジスタ２００ｂと同時に形成することができる。例えば、図２のトランジスタＴｒ１、Ｔｒ２など、高いオン電流が要求されるトランジスタにトランジスタ２００ｂを採用し、図１０のトランジスタＯＳ１など、低いオフ電流が要求されるトランジスタにトランジスタ２００ｄを採用することが好ましい。
トランジスタ２００ｄに関するその他の詳細は、トランジスタ２００ｂの記載を参酌すればよい。
（実施の形態４）
本実施の形態では、上記ＯＳトランジスタに用いることができる酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
〈ＣＡＡＣ−ＯＳ〉
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回析パターンが現れる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
高分解能ＴＥＭ像の観察より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがある。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、上記ペレットは六角形状であることが確認されている。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
ＣＡＡＣ−ＯＳにおいて、明確な結晶粒界を確認することはできない。ＣＡＡＣ−ＯＳは、格子配列を歪ませることによって結晶粒界の形成を抑制している。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
〈ｎｃ−ＯＳ〉
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
〈ａ−ｌｉｋｅ ＯＳ〉
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、鬆を有する不安定な構造である。
例えば、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態５）
本実施の形態では、記憶装置を備える半導体装置について説明する。
例えば、記憶装置はプロセッサ（「プロセッシングユニット」とも呼ぶ。）に組み込まれ、プロセッサの処理に必要なデータ（命令も含む。）が記憶される。プロセッサには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
＜＜ＣＰＵ＞＞
図２０はＣＰＵの構成例を示すブロック図である。図２０に示すＣＰＵ１３００は、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３３２を有する。
ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１３１１、およびレジスタファイル１３１２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間のデータの転送は、データバス１３３３を介して行われる。
ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）１３０６を有する。
実施の形態１の記憶装置は、キャッシュメモリ１３０４に適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型で、低消費電力なＣＰＵ１３００を提供することができる。
制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュメモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２０では図示していないが、キャッシュメモリ１３０４には、キャッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する各種回路への、電源電圧の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、の何れか１のパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ１３０３によって電源電圧の供給が制御される。パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような電源管理システムを有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア１３３０が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３３０からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュメモリ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電圧の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ１３０４では、例えば、ライトバック方式で動作している場合は、ＮＶＭ２０のデータをＳＭＣ１０にロードする。次いで、制御装置１３０７における命令の実行が再開される。
＜＜ＲＦＩＣ＞＞
プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦタグ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図２１は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテリ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ態様の半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶこともできる。
実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。実施の形態１の記憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデータに応じて変調を行うための回路である。
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
（実施の形態６）
本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウエハ、ＩＣチップおよび電子部品の例について、図２２及び図２４を用いて説明する。
〔半導体ウエハ、チップ〕
図２２（Ａ）は、ダイシング処理が行なわれる前の基板６１１の上面図を示している。基板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２には、上記実施の形態に示す半導体装置などを設けることができる。
複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６１１から切り出すことができる。図２２（Ｂ）にチップ６１５の拡大図を示す。
また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域６１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ６１５を電子部品に適用する例について、図２３を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図２３（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図２３（Ｂ）に示す。図２３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２３（Ｂ）に示す電子部品６５０は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した記憶装置または半導体装置などを用いることができる。
図２３（Ｂ）に示す電子部品６５０は、例えばプリント基板６５２に設けられる。このような電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、電子機器などに用いられる。
（実施の形態７）
上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用いることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置または半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約することができる。具体例を図２４に示す。
図２４（Ａ）は腕時計型端末７００である。腕時計型端末７００は、筐体７０１、リュウズ７０２、表示部７０３、ベルト７０４、検知部７０５などを有する。筐体７０１は内部にバッテリ、記憶装置または半導体装置を有する。表示部７０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
検知部７０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号受信回路等を、検知部７０５に用いることができる。
例えば、検知部７０５の照度センサが検知した周囲の明るさを筐体７０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、表示部７０３の輝度を弱める。または、薄暗いと判断した場合、表示部７０３の輝度を強める。その結果、消費電力が低減された電子機器を提供することができる。
図２４（Ｂ）は、携帯電話機７１０である。携帯電話機７１０は、筐体７１１、表示部７１６、操作ボタン７１４、外部接続ポート７１３、スピーカ７１７、マイク７１２などを有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機７１０は、指などで表示部７１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７１６に触れることにより行うことができる。また、操作ボタン７１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２４（Ｃ）はノート型パーソナルコンピュータ７２０であり、筐体７２１、表示部７２２、キーボード７２３、ポインティングデバイス７２４等を有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。
図２４（Ｄ）はゴーグル型ディスプレイ７３０である。ゴーグル型ディスプレイ７３０は、装着部７３１、筐体７３２、ケーブル７３５、バッテリ７３６、表示部７３７を有する。バッテリ７３６は装着部７３１に収納されている。表示部７３７は筐体７３２に設けられている。筐体７３２は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内蔵する。ケーブル７３５を介してバッテリ７３６から筐体７３２内の表示部７３７および電子部品に電力が供給される。表示部７３７には無線によって送信された映像等の各種の情報が表示される。
ゴーグル型ディスプレイ７３０は筐体７３２にカメラを設けてもよい。カメラが使用者の眼球やまぶたの動きを検知し知ることで、使用者はゴーグル型ディスプレイ７３０を操作することができる。また、ゴーグル型ディスプレイ７３０は、装着部７３１に温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル型ディスプレイ７３０は、生体センサによって、使用者の生体情報を取得し、筐体７３２内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ７３０は、無線信号によって他の情報端末に取得した生体情報を送信してもよい。
図２４（Ｅ）はビデオカメラ７４０である。ビデオカメラ７４０は、第１筐体７４１、第２筐体７４２、表示部７４３、操作キー７４４、レンズ７４５、接続部７４６等を有する。操作キー７４４およびレンズ７４５は第１筐体７４１に設けられており、表示部７４３は第２筐体７４２に設けられている。また第１筐体７４１は内部にバッテリ、記憶装置または半導体装置を有する。バッテリは第１筐体７４１の外に設けてもよい。そして、第１筐体７４１と第２筐体７４２とは、接続部７４６により接続されており、第１筐体７４１と第２筐体７４２の間の角度は、接続部７４６により変更が可能である。表示部７４３における映像を、接続部７４６における第１筐体７４１と第２筐体７４２との間の角度に従って切り替える構成としても良い。
図２４（Ｆ）は自動車７５０である。自動車７５０は、車体７５１、車輪７５２、ダッシュボード７５３、ライト７５４等を有する。車体７５１は内部にバッテリ、記憶装置または半導体装置を有する。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン）、または、非導通状態（オフ）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合が、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
本実施例では、実施の形態１で示した記憶装置１００とＣＰＵコアを有するＭＣＵ（マイクロコントロールユニット）チップを試作し、試作したチップが低消費電力で動作することを確認した。
本実施例において、記憶装置１００をＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼称する。
図２５に試作したチップのブロック図を示す。チップは、８ＫＢ（バイト）のＤＯＳＲＡＭ、ＣＰＵコア、ＰＭＵ（パワーマネージメントユニット）、ＡＨＢ−Ｌｉｔｅ Ｂｕｓから成る。ＤＯＳＲＡＭと、ＣＰＵコア内のフリップフロップは、Ｓｉトランジスタと、Ｓｉトランジスタ上に形成されたＯＳトランジスタで構成されている。ＯＳトランジスタは、図１６に示すトランジスタ２００ａと同じ構造のトランジスタを形成した。ＤＯＳＲＡＭとＣＰＵコアはＰＭＵによって電力の供給が制御されている。チップ内のデータのやり取りは、３２ビットのＢｕｓを通じて行われている。
図２６に８ＫＢ ＤＯＳＲＡＭのブロック図を示す。８ＫＢ ＤＯＳＲＡＭは４つの２ＫＢサブアレイから成り、１つのサブアレイは１６個の１Ｋｂ（ビット）ローカルアレイから成る。１Ｋｂローカルアレイは、８本のワード線と２５６本のビット線からなるセルアレイが、１２８個のセンスアンプ（ＳＡ）とマルチプレクサ（ＭＵＸ）上に積層した構造となっている。この積層構造によって、メモリアクセス中にアクティブになる領域を削減することができる。
図２６の１Ｋｂローカルアレイは、図８に示す折り返し型のメモリセル１３０を用いて試作した。図２６のセンスアンプは、図８におけるＳＭＣ１０に対応する。試作したメモリセル（図８のＮＭＣ）の面積は２．９μｍ２、容量は３．５ｆＦとした。
図２７（Ａ）、（Ｂ）はＤＯＳＲＡＭの構造を表す模式図である。図２７（Ａ）はセルアレイ、センスアンプおよびマルチプレクサが同一の層に形成されている場合である。図２７（Ａ）は２５６本の長いビット線を駆動する必要がある。図２７（Ｂ）は、センスアンプおよびマルチプレクサ上に、セルアレイが積層された場合である。積層構造によってビット線は、２５６本のローカルビット線（短いビット線）と６４本のグローバルビット線（長いビット線）に分けることができる。マルチプレクサによって２５６本のローカルビット線のうち６４本がグローバルビット線と接続される。図２７（Ｂ）の構造にすることで、長いビット線の本数を減らすことができ、ビット線容量を小さくすることができる。また、保持容量を削減することができ、ＤＯＳＲＡＭを駆動する際の負荷が削減される。
図２８に、２ＫＢ ＤＯＤＲＡＭのアクティブエネルギーをシミュレーションした結果を示す。図２８において、（ａ）は、セルアレイ、センスアンプおよびマルチプレクサが同一の層に形成されている場合（図２７（Ａ）の場合）を表し、（ａ）は、センスアンプおよびマルチプレクサ上にセルアレイが積層されている場合（図２７（Ｂ）の場合）を表している。図２８の結果より、積層構造（ｂ）は、積層されていない構造（ａ）よりも、動作エネルギーを７０％以上削減することが確認された。
図２９は、試作したＤＯＳＲＡＭのレイアウトの一部を表している。図２９は、センスアンプ、マルチプレクサ、セルアレイおよびグローバルビット線をそれぞれ表している。
図３０は、ＣＰＵコアに用いられたＯＳトランジスタを有するフリップフロップ（以下、ＯＳ−ＦＦ）の回路図を示す。３つのＯＳトランジスタと１つの容量が、スキャンフリップフロップに追加されている。ＰＭＵから送られるバックアップ信号ＢＫ、リカバリ信号ＲＥによって、ＯＳ−ＦＦのバックアップとリカバリが行われる。
図３１に、試作したチップの光学顕微鏡写真を示す。論理回路部の電源電圧は１．１Ｖ、ＯＳトランジスタを用いた回路とＩ／Ｏの電源電圧は３．３Ｖとした。Ｓｉトランジスタのテクノロジーノードは６５ｎｍ、ＯＳトランジスタのテクノロジーノードは６０ｎｍである。
図３２に試作したＤＯＳＲＡＭの８５℃における保持特性を示す。１時間経過した後でも、９９．９５％のデータが保持されていることを確認した。これは、ＤＯＳＲＡＭは、データをリフレッシュしなくても、長時間データを保持できることを示す。すなわち、ＤＯＳＲＡＭは長時間のパワーゲーティングが可能であることを示している。
図３３に、試作したチップのバックアップ−リカバリ波形を示す。３０ＭＨｚのＯＳ‐ＦＦにおいて、バックアップ時間は１クロック（３３ｎｓ）、リカバリ時間は３クロック（９９ｎｓ）であった。なお、ＤＯＳＲＡＭは電源供給無しにデータを保持できるため、バックアップ−リカバリ動作は必要なく、電源のオン・オフのみでよい。
表１に、動作モードとチップの消費電力のまとめを示す。表１において、ＤＯＳＲＡＭのアクティブ電力は、ＤＯＳＲＡＭが９クロック（７回の読み出しと２回の書き込み）の動作を繰り返し行うことで、測定が行われた。表１より、ＤＯＳＲＡＭとＣＰＵコアの両方において、パワーゲーティングによるスタンバイ電力の削減が確認された。
Figure 2017158465
表２に、これまでに報告された他の低電力ＭＣＵと本実施例で試作したチップの比較を示す。表２において、Ａは非特許文献２に記載のＭＣＵ、Ｂは非特許文献３に記載のＭＣＵ、Ｃは非特許文献４に記載のＭＣＵ、Ｄは本実施で試作したチップのデータを表している。試作したチップは、テクノロジーノード、クロック周波数、アクティブ電力に関して、他のチップより優れていることが確認された。また、試作したチップは、アクティブとスタンバイの比率によらず、最も低い消費電力を実現できることが確認された。
Figure 2017158465
ＡＤＤＲ 信号、ＢＧＬ 配線、ＢＬ 配線、ＢＬＢ 配線、ＢＷ 信号、Ｃ０ 容量素子、Ｃ１ 容量素子、Ｃ２ 容量素子、Ｃ２１ 容量素子、Ｃ２３ 容量素子、Ｃ２２ 容量素子、Ｃ２４ 容量素子、ＣＥ 信号、ＣＬＫ 信号、ＤＢ１ データ、ＤＢ２ データ、ＧＷ 信号、Ｌ１ 層、Ｌ２ 層、Ｌ３ 層、Ｌ４ 層、ＬＢＬ 配線、ＬＢＬＢ 配線、Ｍ１ トランジスタ、Ｍ２１ トランジスタ、Ｍ２４ トランジスタ、Ｍ３１ トランジスタ、Ｍ３４ トランジスタ、ＮＷＬ 配線、ＮＷＬ＿０ 配線、ＮＷＬ＿１ 配線、ＯＳ１ トランジスタ、ＰＣＬ 配線、ＰＯＮ１ 信号、ＰＯＮ２ 信号、ＲＤＡ 信号、ＶＣＳ 配線、ＶＤＤＭ 配線、ＶＨＨ 配線、ＶＬＬ 配線、ＶＰＣ 配線、ＷＤＡ 信号、ＷＬ 配線、ｔ１ 時刻、ｔ２ 時刻、ｔ３ 時刻、ｔ４ 時刻、ｔ５ 時刻、ｔ６ 時刻、ｔ７ 時刻、ｔ８ 時刻、Ｔａｃ１ トランジスタ、Ｔａｃ２ トランジスタ、Ｔｄｒ１ トランジスタ、Ｔｅｑ１ トランジスタ、Ｔｌｄ１ トランジスタ、Ｔｌｄ２ トランジスタ、Ｔｐｃ１ トランジスタ、Ｔｐｃ２ トランジスタ、Ｔｒ１ トランジスタ、Ｔｒ２ トランジスタ、Ｔｒ３ トランジスタ、Ｔｒ４ トランジスタ、１０ ＳＭＣ、２０ ＮＶＭ、２１ ＮＶＭ、３０ ＬＰＣ、１００ 記憶装置、１１０ メモリセルアレイ、１１０Ａ メモリセルアレイ、１１０Ｂ メモリセルアレイ、１１１ 周辺回路、１１２ コントロール回路、１１５ 周辺回路、１２１ 行デコーダ、１２２ 列デコーダ、１２３ 行ドライバ、１２４ 列ドライバ、１２５ 入力回路、１２６ 出力回路、１２７ 電圧生成回路、１２７ａ 電圧生成回路、１２７ｂ 電圧生成回路、１２８ 電圧保持回路、１３０ メモリセル、１４１ ＰＳＷ、１４２ ＰＳＷ、２００ａ トランジスタ、２００ｂ トランジスタ、２００ｃ トランジスタ、２００ｄ トランジスタ、２０５ 導電体、２０５ａ 導電体、２０５ｂ 導電体、２１４ 絶縁体、２１６ 絶縁体、２２０ 絶縁体、２２２ 絶縁体、２２４ 絶縁体、２３０ 酸化物半導体、２３０ａ 酸化物半導体、２３０ｂ 酸化物半導体、２３０ｃ 酸化物半導体、２４０ａ 導電体、２４０ｂ 導電体、２４１ 絶縁体、２５０ 絶縁体、２６０ 導電体、２８０ 絶縁体、２８２ 絶縁体、３００ 基板、３０１ 素子分離層、３０２ 絶縁体、３０３ 絶縁体、３０４ 絶縁体、３０５ 絶縁体、３１０ プラグ、３１１ プラグ、３１２ プラグ、３１３ プラグ、３２０ 配線、３２１ 配線、３２２ 導電体、３２３ 導電体、３２４ 絶縁体、３３１ プラグ、３３２ プラグ、３３３ プラグ、３３４ プラグ、３４１ 配線、３４２ 配線、３４３ 配線、３５１ ウェル、３５２ チャネル形成領域、３５３ 不純物領域、３５４ 不純物領域、３５５ 導電性領域、３５６ 導電性領域、３５７ ゲート電極、３５８ ゲート絶縁体、３６１ ウェル、３６２ チャネル形成領域、３６３ 高濃度不純物領域、３６４ 高濃度不純物領域、３６５ 導電性領域、３６６ 導電性領域、３６７ ゲート電極、３６８ ゲート絶縁体、３６９ 側壁絶縁層、３７０ 側壁絶縁層、３７１ 低濃度不純物領域、３７２ 低濃度不純物領域、６１１ 基板、６１２ 回路領域、６１３ 分離領域、６１４ 分離線、６１５ チップ、６５０ 電子部品、６５２ プリント基板、６５３ 半導体装置、６５４ 基板、６５５ リード、７００ 腕時計型端末、７０１ 筐体、７０２ リュウズ、７０３ 表示部、７０４ ベルト、７０５ 検知部、７１０ 携帯電話機、７１１ 筐体、７１２ マイク、７１３ 外部接続ポート、７１４ 操作ボタン、７１６ 表示部、７１７ スピーカ、７２０ ノート型パーソナルコンピュータ、７２１ 筐体、７２２ 表示部、７２３ キーボード、７２４ ポインティングデバイス、７３０ ゴーグル型ディスプレイ、７３１ 装着部、７３２ 筐体、７３５ ケーブル、７３６ バッテリ、７３７ 表示部、７４０ ビデオカメラ、７４１ 筐体、７４２ 筐体、７４３ 表示部、７４４ 操作キー、７４５ レンズ、７４６ 接続部、７５０ 自動車、７５１ 車体、７５２ 車輪、７５３ ダッシュボード、７５４ ライト、１３００ ＣＰＵ、１３０２ パワーコントローラ、１３０３ パワースイッチ、１３０４ キャッシュメモリ、１３０５ バスインターフェース、１３０６ デバッグインターフェース、１３０７ 制御装置、１３０８ プログラムカウンタ、１３０９ パイプラインレジスタ、１３１０ パイプラインレジスタ、１３１１ ＡＬＵ、１３１２ レジスタファイル、１３３０ ＣＰＵコア、１３３１ ＰＭＵ、１３３２ 周辺回路、１３３３ データバス、１４００ ＲＦＩＣ、１４０４ アンテナ、１４０５ 整流回路、１４０６ 定電圧回路、１４０７ 復調回路、１４０８ 変調回路、１４０９ 論理回路、１４１０ ＲＡＭ、１４１１ ＲＯＭ、１４１２ バッテリ、１４２０ 通信器、１４２１ アンテナ、１４２２ 無線信号

Claims (8)

  1. 複数のメモリセルと、
    プリチャージ回路と、
    ラッチ回路と、
    第１ビット線と第２ビット線とでなるビット線対と、
    第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは前記第１ビット線と前記第１ローカルビット線との導通状態を制御する機能を有し、
    前記第２トランジスタは前記第２ビット線と前記第２ローカルビット線との導通状態を制御する機能を有し、
    前記複数のメモリセルは、それぞれ、第３トランジスタ、第４トランジスタ、第１容量素子および第２容量素子を有し、
    前記第３トランジスタは前記第１ローカルビット線と前記第１容量素子との導通状態を制御する機能を有し、
    前記第４トランジスタは前記第２ローカルビット線と前記第２容量素子との導通状態を制御する機能を有し、
    前記プリチャージ回路は前記ローカルビット線対にプリチャージ電圧を供給する機能を有し、
    前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタが非導通のときに、前記プリチャージ電圧と、低電源電圧または高電源電圧の一方が前記ラッチ回路に供給されることを特徴とする記憶装置。
  2. 請求項１において、
    前記第３トランジスタはチャネル形成領域に酸化物半導体を有し、
    前記第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  3. 請求項２において、
    前記複数のメモリセルは前記プリチャージ回路または前記ラッチ回路の上に設けられていることを特徴とする記憶装置。
  4. 複数のメモリセルと、
    プリチャージ回路と、
    ラッチ回路と、
    第１ビット線と第２ビット線とでなるビット線対と、
    第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは前記第１ビット線と前記第１ローカルビット線との導通状態を制御する機能を有し、
    前記第２トランジスタは前記第２ビット線と前記第２ローカルビット線との導通状態を制御する機能を有し、
    前記複数のメモリセルは、それぞれ、第１メモリセルと第２メモリセルに分類され、
    前記第１メモリセルは、第３トランジスタおよび第１容量素子を有し、
    前記第２メモリセルは、第４トランジスタおよび第２容量素子を有し、
    前記第３トランジスタは前記第１ローカルビット線と前記第１容量素子との導通状態を制御する機能を有し、
    前記第４トランジスタは前記第２ローカルビット線と前記第２容量素子との導通状態を制御する機能を有し、
    前記プリチャージ回路は前記ローカルビット線対にプリチャージ電圧を供給する機能を有し、
    前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタが非導通のときに、前記プリチャージ電圧と、低電源電圧または高電源電圧の一方が前記ラッチ回路に供給されることを特徴とする記憶装置。
  5. 請求項４において、
    前記第３トランジスタはチャネル形成領域に酸化物半導体を有し、
    前記第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  6. 請求項５において、
    前記複数のメモリセルは前記プリチャージ回路または前記ラッチ回路の上に設けられていることを特徴とする記憶装置。
  7. 請求項１乃至請求項６のいずれか一項に記載の前記記憶装置を複数有し、
    分離領域を有する半導体ウエハ。
  8. 請求項１乃至請求項６のいずれか一項に記載の前記記憶装置と
    バッテリと、を有する電子機器。
JP2018505546A 2016-03-18 2017-03-06 記憶装置 Withdrawn JPWO2017158465A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021201923A JP2022033961A (ja) 2016-03-18 2021-12-13 記憶装置及び電子機器
JP2023115615A JP2023133353A (ja) 2016-03-18 2023-07-14 記憶装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2016055513 2016-03-18
JP2016055513 2016-03-18
JP2016079484 2016-04-12
JP2016079484 2016-04-12
PCT/IB2017/051279 WO2017158465A1 (ja) 2016-03-18 2017-03-06 記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021201923A Division JP2022033961A (ja) 2016-03-18 2021-12-13 記憶装置及び電子機器

Publications (1)

Publication Number Publication Date
JPWO2017158465A1 true JPWO2017158465A1 (ja) 2019-02-14

Family

ID=59850252

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2018505546A Withdrawn JPWO2017158465A1 (ja) 2016-03-18 2017-03-06 記憶装置
JP2021201923A Withdrawn JP2022033961A (ja) 2016-03-18 2021-12-13 記憶装置及び電子機器
JP2023115615A Pending JP2023133353A (ja) 2016-03-18 2023-07-14 記憶装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021201923A Withdrawn JP2022033961A (ja) 2016-03-18 2021-12-13 記憶装置及び電子機器
JP2023115615A Pending JP2023133353A (ja) 2016-03-18 2023-07-14 記憶装置

Country Status (3)

Country Link
US (2) US10622059B2 (ja)
JP (3) JPWO2017158465A1 (ja)
WO (1) WO2017158465A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10210915B2 (en) 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
US10984840B2 (en) 2017-09-06 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112018006639T5 (de) * 2017-12-27 2020-09-10 Semiconductor Energy Laboratory Co., Ltd. Speichervorrichtung
US10290348B1 (en) * 2018-02-12 2019-05-14 Sandisk Technologies Llc Write-once read-many amorphous chalcogenide-based memory
KR20200123802A (ko) * 2018-02-23 2020-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 그 동작 방법
JP7142081B2 (ja) * 2018-03-06 2022-09-26 株式会社半導体エネルギー研究所 積層体、及び半導体装置
US12063770B2 (en) 2018-12-28 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the memory device
KR102640960B1 (ko) * 2019-06-04 2024-02-27 에스케이하이닉스 주식회사 노이즈 증폭 회로 및 이를 포함하는 메모리 장치
WO2020245697A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
JP2021039477A (ja) * 2019-09-02 2021-03-11 ソニー株式会社 演算装置及び積和演算システム
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
CN114388018A (zh) * 2020-12-14 2022-04-22 台湾积体电路制造股份有限公司 存储装置
US11380387B1 (en) * 2021-03-23 2022-07-05 Micron Technology, Inc. Multiplexor for a semiconductor device
WO2024074936A1 (ja) * 2022-10-04 2024-04-11 株式会社半導体エネルギー研究所 半導体装置
WO2024074968A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、及び演算装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112188A (ja) * 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
US20120112257A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013172066A1 (ja) * 2012-05-18 2013-11-21 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
US20150117093A1 (en) * 2013-10-31 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US20150269977A1 (en) * 2014-03-20 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US20150294693A1 (en) * 2014-04-11 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357460A (en) * 1991-05-28 1994-10-18 Sharp Kabushiki Kaisha Semiconductor memory device having two transistors and at least one ferroelectric film capacitor
US5430671A (en) * 1993-04-09 1995-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JPWO2003052829A1 (ja) 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
US8421071B2 (en) * 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
JP2014063557A (ja) 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP6174899B2 (ja) 2012-05-11 2017-08-02 株式会社半導体エネルギー研究所 半導体装置
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US20150294991A1 (en) 2014-04-10 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6306466B2 (ja) * 2014-07-31 2018-04-04 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
CN107124903A (zh) * 2014-09-15 2017-09-01 Neo半导体公司 提供使用sram及非挥发性记忆体装置的多页读写方法及设备
WO2016055903A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
JP6754579B2 (ja) 2015-02-09 2020-09-16 株式会社半導体エネルギー研究所 半導体装置、記憶装置、電子機器
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
WO2016181256A1 (ja) 2015-05-12 2016-11-17 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
US10210915B2 (en) 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112188A (ja) * 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
US20120112257A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013008937A (ja) * 2010-11-05 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013172066A1 (ja) * 2012-05-18 2013-11-21 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
US20150070974A1 (en) * 2012-05-18 2015-03-12 Japan Science And Technology Agency Memory circuit provided with bistable circuit and non-volatile element
US20150117093A1 (en) * 2013-10-31 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2015111485A (ja) * 2013-10-31 2015-06-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US20150269977A1 (en) * 2014-03-20 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP2015195075A (ja) * 2014-03-20 2015-11-05 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US20150294693A1 (en) * 2014-04-11 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2015207761A (ja) * 2014-04-11 2015-11-19 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Also Published As

Publication number Publication date
US20190057734A1 (en) 2019-02-21
WO2017158465A1 (ja) 2017-09-21
JP2022033961A (ja) 2022-03-02
US11094373B2 (en) 2021-08-17
US10622059B2 (en) 2020-04-14
JP2023133353A (ja) 2023-09-22
US20200342935A1 (en) 2020-10-29

Similar Documents

Publication Publication Date Title
WO2017158465A1 (ja) 記憶装置
JP7032510B2 (ja) 半導体装置
JP6962755B2 (ja) 半導体装置
JP6869021B2 (ja) 半導体装置
US10002648B2 (en) Memory device, semiconductor device, and electronic device
JP6714582B2 (ja) 半導体装置
JP2017139460A (ja) マイクロコントローラシステム
JP6827328B2 (ja) 半導体装置及び電子機器
JP6775643B2 (ja) 半導体装置
US11922987B2 (en) Storage device, electronic component, and electronic device
WO2016181256A1 (ja) 半導体装置、電子部品および電子機器
JP7485823B2 (ja) 半導体装置
JP2017182867A (ja) 半導体装置、ドライバｉｃ、コンピュータ及び電子機器
WO2020245688A1 (ja) 半導体装置、半導体ウエハ、及び電子機器
US20170221547A1 (en) Method for Operating the Semiconductor Device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200302

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210216

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211005

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20211214