JP6306466B2 - 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 - Google Patents

不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP6306466B2
JP6306466B2 JP2014157136A JP2014157136A JP6306466B2 JP 6306466 B2 JP6306466 B2 JP 6306466B2 JP 2014157136 A JP2014157136 A JP 2014157136A JP 2014157136 A JP2014157136 A JP 2014157136A JP 6306466 B2 JP6306466 B2 JP 6306466B2
Authority
JP
Japan
Prior art keywords
memory
sram
nonvolatile
storage node
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014157136A
Other languages
English (en)
Other versions
JP2016033842A (ja
JP2016033842A5 (ja
Inventor
谷口　泰弘
泰弘 谷口
裕 品川
裕 品川
秀男 葛西
秀男 葛西
櫻井　良多郎
良多郎 櫻井
達郎 戸谷
達郎 戸谷
泰彦 川嶋
泰彦 川嶋
奥山　幸祐
幸祐 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to JP2014157136A priority Critical patent/JP6306466B2/ja
Priority to US15/329,312 priority patent/US9842650B2/en
Priority to PCT/JP2015/070806 priority patent/WO2016017496A1/ja
Priority to TW104124289A priority patent/TWI651810B/zh
Publication of JP2016033842A publication Critical patent/JP2016033842A/ja
Publication of JP2016033842A5 publication Critical patent/JP2016033842A5/ja
Application granted granted Critical
Publication of JP6306466B2 publication Critical patent/JP6306466B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明は、不揮発性半導体記憶装置に関し、例えばＳＲＡＭ（Static Random Access Memory）に対して複数の不揮発メモリ部が並列接続された不揮発性ＳＲＡＭメモリセルに適用して好適なものである。
近年、ＳＲＡＭに対して複数の不揮発メモリ部が並列接続された不揮発性ＳＲＡＭメモリセルが知られている（例えば、特許文献１参照）。この場合、図１３に示すように、従来の不揮発性ＳＲＡＭメモリセル100は、ＳＲＡＭ2と、複数の不揮発メモリ部104a,104b,104cとにより構成されており、ＳＲＡＭ2の第1ストレージノードSNTおよび第2ストレージノードSNBに対して、各不揮発メモリ部104a,104b,104cがそれぞれ接続された構成を有する。
ＳＲＡＭ2は、Ｎ型ＭＯＳ（Metal-Oxide-Semiconductor)トランジスタからなる第1アクセストランジスタ6aおよび第2アクセストランジスタ6bと、Ｐ型ＭＯＳトランジスタからなる第1ロードトランジスタ7aおよび第2ロードトランジスタ7bと、Ｎ型ＭＯＳトランジスタからなる第1ドライブトランジスタ8aおよび第2ドライブトランジスタ8bとを備え、合計6個のＭＯＳトランジスタで構成されている。
この場合、ＳＲＡＭ2は、一方の第1ロードトランジスタ7aの一端と、第1ドライブトランジスタ8aの一端とが接続された構成を有し、直列接続された第1ロードトランジスタ7aおよび第1ドライブトランジスタ8a間に第1ストレージノードSNTを有している。また、ＳＲＡＭ2は、他方の第2ロードトランジスタ7bの一端と、第2ドライブトランジスタ8bの一端とが接続された構成を有し、直列接続された第2ロードトランジスタ7bおよび第2ドライブトランジスタ8b間に第2ストレージノードSNBを有している。そして、第1ロードトランジスタ7aおよび第2ロードトランジスタ7bの他端は電源線VSpに接続され、第1ドライブトランジスタ8aおよび第2ドライブトランジスタ8bの他端は基準電圧線VSnに接続されている。
第1アクセストランジスタ6aは、一方の第1ストレージノードSNTと、他方の第2ロードトランジスタ7bおよび第2ドライブトランジスタ8bのゲートとに一端が接続されているとともに、他端が第1ビット線BLT1に接続されている。また、第2アクセストランジスタ6bは、他方の第2ストレージノードSNBと、一方の第1ロードトランジスタ7aおよび第1ドライブトランジスタ8aのゲートとに一端が接続されているとともに、他端が第2ビット線BLB1に接続されている。第1アクセストランジスタ6aおよび第2アクセストランジスタ6bは、各ゲートが共通のワード線WLに接続されており、第1ビット線BLT1または第2ビット線BLB1と、ワード線WLとの電圧差によりオンオフ動作し得るようになされている。
このような構成でなるＳＲＡＭ2には、外部データ書き込み動作によって、外部データをHighレベルおよびLowレベルの電位として第1ストレージノードSNTおよび第2ストレージノードSNBに印加することにより、外部データを書き込むことができ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持し得る。
この場合、ＳＲＡＭ2には、対を構成した第1メモリセルM100aおよび第2メモリセルM100bでなる不揮発メモリ部104aと、同じく対を構成した第1メモリセルM200aおよび第2メモリセルM200bでなる不揮発メモリ部104bと、同じく対を構成した第1メモリセルM300aおよび第2メモリセルM300bでなる不揮発メモリ部104cとが並列接続されている。これら不揮発メモリ部104a,104b,104cは、いずれも同一構成を有しており、各不揮発メモリ部104a,104b,104毎に、対をなす第1メモリセルM100a（M200a,M300a）および第2メモリセルM100b（M200b,M300b）により2セル/1ビットの相補型セルを構成している。
ここで、不揮発メモリ部104a,104b,104cにそれぞれ設けられた第1メモリセルM100a,M200a,M300aおよび第2メモリセルM100b,M200b,M300bは、同一構成を有していることから、1行目の不揮発メモリ部104aに着目して以下説明する。この場合、一方の第1メモリセルM100aでは、第1スイッチトランジスタ107aの一端と、第1抵抗変化型メモリRT1の一端とが接続されており、これら第1スイッチトランジスタ107aおよび第1抵抗変化型メモリRT1が直列接続されている。また、他方の第2メモリセルM100bでも同様に、第2スイッチトランジスタ107bの一端と、第2抵抗変化型メモリRB1の一端とが接続されており、これら第2スイッチトランジスタ107bおよび第2抵抗変化型メモリRB1が直列接続されている。
因みに、第1抵抗変化型メモリRT1,RT2,RT3および第2抵抗変化型メモリRB1,RB2,RB3は、電圧が印加されると、抵抗値が変化する金属酸化物を利用したメモリであり、抵抗値の変化を「1」または「0」のデータとして保持する方式のメモリである。ここで、1行目の不揮発メモリ部104aでは、第1メモリセルM100aにおける第1抵抗変化型メモリRT1の他端と、第2メモリセルM100bにおける第2抵抗変化型メモリRB1の他端とが接続されているとともに、これら第1抵抗変化型メモリRT1および第2抵抗変化型メモリRB1の各他端が共通のメモリソース線MS1に接続されている。また、他の行でも同様に、第1メモリセルM200a（M300a）における第1抵抗変化型メモリRT2（RT3）の他端と、第2メモリセルM200b（M300b）における第2抵抗変化型メモリRB2（RB3）の他端とが接続されているとともに、これら第1抵抗変化型メモリRT2（RT3）および第2抵抗変化型メモリRB2（RB3）の各他端が共通のメモリソース線MS2（MS3）に接続されている。
さらに、第1メモリセルM100aおよび第2メモリセルM100bでは、第1スイッチトランジスタ107aおよび第2スイッチトランジスタ107bに共通のスイッチゲート線CG1が接続されており、1本のスイッチゲート線CG1から第1スイッチトランジスタ107aおよび第2スイッチトランジスタ107bの各ゲートに同じ電圧が印加され得る。また、他の行の第1メモリセルM200a（M300a）および第2メモリセルM200b（M300b）でも同様に、第1スイッチトランジスタ108a（109a）および第2スイッチトランジスタ108b（109b）に共通のスイッチゲート線CG2（CG3）が接続されており、行毎に、1本のスイッチゲート線CG2（CG3）から同じ行の第1スイッチトランジスタ108a（109a）および第2スイッチトランジスタ108b（109b）の各ゲートに共通の電圧が印加され得る。
このような構成を有する不揮発性ＳＲＡＭメモリセル100は、例えばＳＲＡＭ2に保持されたＳＲＡＭデータを、1行目の不揮発メモリ部104aにおける第1メモリセルM100aおよび第2メモリセルM100bに書き込む場合、例えばVddの電圧が1行目のスイッチゲート線CG1に印加されるとともに、0[V]の電圧がその他の行のスイッチゲート線CG2,CG3に印加される。これにより、1行目の不揮発メモリ部104aでは、スイッチゲート線CG1に接続された第1スイッチトランジスタ107aおよび第2スイッチトランジスタ107bが両方ともオン動作し、ＳＲＡＭ2における第1ストレージノードSNTが、一方の第1スイッチトランジスタ107aを介して第1抵抗変化型メモリRT1に対して電気的に接続され、第2ストレージノードSNBが、他方の第2スイッチトランジスタ107bを介して第2抵抗変化型メモリRB1に対して電気的に接続され、相補的なＳＲＡＭデータを第1メモリセルM100aおよび第2メモリセルM100bに書き込み得る。
特開２０１３-１９０８９３号公報
しかしながら、かかる構成でなる不揮発性ＳＲＡＭメモリセル100では、2セル/1ビットの相補型セルを構成する対の第1メモリセルM100a（M200a,M300a）および第2メモリセルM100b（M200b,M300b）に対して相補的なデータしか書き込みできないため、複数の不揮発メモリ部104a,104b,104cにそれぞれ第1メモリセルM100a（M200a,M300a）および第2メモリセルM100b（M200b,M300b）を有しているにもかかわらず、第1メモリセルM100a（M200a,M300a）および第2メモリセルM100b（M200b,M300b）にそれぞれ独立したデータを保持し得なかった。その一方で、このような従来の不揮発性ＳＲＡＭメモリセル100では、不揮発メモリ部104a,104b,104cに対して相補的なデータの書き込みを行うだけでなく、使用状況に応じて不揮発メモリ部104a,104b,104cにて第1メモリセルM100a,M200a,M300aおよび第2メモリセルM100b,M200b,M300bにそれぞれ個別的なデータをも書き込め、必要に応じてメモリ容量を増やすことができるような新たな回路構成の開発も望まれている。
そこで、本発明は以上の点を考慮してなされたもので、不揮発メモリ部に対して相補的なデータを書き込めるとともに、使用状況に応じて不揮発メモリ部に個別的なデータをも書き込め、メモリ容量を増やすことができる不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の不揮発性ＳＲＡＭメモリセルは、第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、前記ＳＲＡＭと並列接続された複数の不揮発メモリ部とを備え、各前記不揮発メモリ部は、第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、前記第1スイッチトランジスタおよび前記第2スイッチトランジスタが独立にオンオフ動作することを特徴とする。
また、本発明の不揮発性半導体記憶装置は、請求項1〜10のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセルが行列状に配置され、一方に並ぶ複数の前記不揮発性ＳＲＡＭメモリセルで前記第1ビット線および前記第2ビット線を共有していることを特徴とする。
因みに、上記ＳＲＡＭは、一端同士が接続した一方の第1ロードトランジスタおよび第1ドライブトランジスタ間に第1ストレージノードを有するとともに、一端同士が接続した他方の第2ロードトランジスタおよび第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続された構成を有していることが望ましい。
また、このＳＲＡＭでは、さらに他方の前記第2ロードトランジスタおよび前記第2ドライブトランジスタのゲートと、一方の前記第1ストレージノードとに一端が接続されているとともに、他端が第1ビット線に接続され、ゲートがワード線に接続された第1アクセストランジスタを有し、かつ、一方の前記第1ロードトランジスタおよび前記第1ドライブトランジスタのゲートと、他方の前記第2ストレージノードとに一端が接続されているとともに、他端が第2ビット線に接続され、ゲートが前記ワード線に接続された第2アクセストランジスタを有することが望ましい。
本発明によれば、第1スイッチトランジスタおよび第2スイッチトランジスタの両方を同時にオン動作させることで、第1メモリを第1ストレージノードに対して電気的に接続させるとともに、第2メモリも第2ストレージノードに対して電気的に接続させることができ、ＳＲＡＭに保持された相補的なＳＲＡＭデータを第1メモリセルおよび第2メモリセルに書き込むことができる。また、第1スイッチトランジスタおよび第2スイッチトランジスタのうち、いずれか一方だけをオン動作させることで、第1メモリだけを第1ストレージノードに対して電気的に接続させたり、または第2メモリだけを第2ストレージノードに対して電気的に接続させたりできるので、使用状況に応じて独立型セルとして機能させ、第1メモリセルまたは第2メモリセルの一方に個別的なデータをも書き込め、メモリ容量を増やすことができる。
本発明の不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 行列状に配置された不揮発性ＳＲＡＭメモリセルにおけるバックグラウンド動作の説明に供する概略図である。 不揮発メモリ部を独立型セルとして機能させたときのＳＲＡＭ書き込み動作の説明に供する概略図である。 第1メモリセルの書き込み状態および消去状態での参照電流とメモリ側電流との関係を示すグラフである。 不揮発メモリ部を相補型セルとして機能させたときのＳＲＡＭ書き込み動作の説明に供する概略図である。 不揮発メモリ部を独立型セルとして機能させたときのメモリ書き込み動作の説明に供する概略図である。 不揮発メモリ部を相補型セルとして機能させたときのメモリ書き込み動作の説明に供する概略図である。 不揮発メモリ部を独立型セルとして機能させたときの不揮発データの消去動作の説明に供する概略図である。 不揮発メモリ部を相補型セルとして機能させたときの不揮発データの消去動作の説明に供する概略図である。 不揮発性ＳＲＡＭメモリセルにおいて、2セル/1ビットの相補型セルとして用いる場合と、1セル/1ビットの独立型セルとして用いる場合と、相補型セルおよび独立型セルが混在した場合とについての説明に供する概略図である。 第1共有スイッチトランジスタおよび第2共有スイッチトランジスタを設けた不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 他の実施の形態による不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 従来の不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）不揮発性ＳＲＡＭメモリセルの回路構成
図１３との対応部分に同一符号を付して示す図１において、1は不揮発性半導体記憶装置にて行列状に配置される不揮発性ＳＲＡＭメモリセルを示す。なお、ここでは、不揮発性半導体記憶装置の全体図は省略し、行列状に配置される複数の不揮発性ＳＲＡＭメモリセル1のうち、1つの不揮発性ＳＲＡＭメモリセル1に着目して以下説明する。
本発明の不揮発性ＳＲＡＭメモリセル1は、ＳＲＡＭ2と、複数の不揮発メモリ部4a,4b,4cと、ノード制御部5とを有している。この場合、不揮発性ＳＲＡＭメモリセル1は、ＳＲＡＭ2の第1ストレージノードSNTおよび第2ストレージノードSNBに対して、複数の不揮発メモリ部4a,4b,4cが並列接続された構成を有するとともに、第1ストレージノードSNTおよび第2ストレージノードSNBと、不揮発メモリ部4a,4b,4cとにノード制御部5が接続された構成を有する。なお、ＳＲＡＭ2は、図１３にて説明したＳＲＡＭ2と同一構成を有することから、ここではその説明は省略する。
この場合、ＳＲＡＭ2の第1ロードトランジスタ7aおよび第2ロードトランジスタ7bの他端に接続された電源線VSpには、例えばＰ型ＭＯＳトランジスタでなる電源制御トランジスタ10が設けられている。実際上、電源制御トランジスタ10は、一端が電源線VSpに接続されているとともに、ゲートが電源制御ゲート線VSRに接続された構成を有し、電源制御ゲート線VSRからゲートへ印加される電圧に応じてオンオフ動作し得る。このような電源制御トランジスタ10は、他端にVddの電源電圧が印加されており、電源制御ゲート線VSRからゲートへ所定電圧が印加されると、オフ動作して電源線VSpからＳＲＡＭ2へ印加する電圧をHi-Zまたは0［V］とし、ＳＲＡＭ2への電源電圧の遮断をし、ＳＲＡＭ2のラッチ機能を停止させ得るようになされている。
ここで、不揮発メモリ部4a,4b,4cは、全て同一構成を有しており、それぞれ第1メモリセルM1a,M2a,M3aと、第2メモリセルM1b,M2b,M3bとの2セルで構成されている。1行目の不揮発メモリ部4aに着目して説明すると、不揮発メモリ部4aには、ＳＲＡＭ2の一方の第1ストレージノードSNTが、第1メモリセルM1aにおける第1スイッチトランジスタST1の一端に接続されているとともに、ＳＲＡＭ2の他方の第2ストレージノードSNBが、第2メモリセルM1bにおける第2スイッチトランジスタSB1の一端に接続されている。
この実施の形態の場合、第1メモリセルM1aは、Ｎ型ＭＯＳトランジスタでなる第1スイッチトランジスタST1と、第1メモリとしての第1抵抗変化型メモリRT1とを有しており、第1スイッチトランジスタST1の他端と、第1抵抗変化型メモリRT1の一端とが接続されている。また、第2メモリセルM1bも、第1メモリセルM1aと同様に、Ｎ型ＭＯＳトランジスタでなる第2スイッチトランジスタSB1と、第2メモリとしての第2抵抗変化型メモリRB1とを有しており、第2スイッチトランジスタSB1の他端と、第2抵抗変化型メモリRB1の一端とが接続されている。なお、この実施の形態の場合、第1スイッチトランジスタST1（ST2,ST3）に直列接続された第1抵抗変化型メモリRT1（RT2,RT3）と、第2スイッチトランジスタSB1（SB2,SB3）に直列接続された第2抵抗変化型メモリRB1（RB2,RB3）は、電圧が印加されると抵抗値が変化し得、例えば抵抗値が低い状態を「1」とし、一方、抵抗値が高い状態を「0」としてデータを保持する方式のメモリとする。
1行目の不揮発メモリ部4aでは、第1メモリセルM1aにおける第1抵抗変化型メモリRT1の他端と、第2メモリセルM1bにおける第2抵抗変化型メモリRB1の他端とが接続されているとともに、これら第1抵抗変化型メモリRT1および第2抵抗変化型メモリRB1の各他端が共通のメモリソース線MS1に接続されている。また、他の行の不揮発メモリ部4b（4c）でも同様に、第1メモリセルM2a（M3a）における第1抵抗変化型メモリRT2（RT3）の他端と、第2メモリセルM2b（M3b）における第2抵抗変化型メモリRB2（RB3）の他端とが接続されているとともに、これら第1抵抗変化型メモリRT2（RT3）および第2抵抗変化型メモリRB2（RB3）の各他端が共通のメモリソース線MS2（MS3）に接続されている。
不揮発メモリ部4aは、第1スイッチトランジスタST1のゲートに第1スイッチゲート線CGT1が接続されているとともに、第1スイッチゲート線CGT1とは異なる別の第2スイッチゲート線CGB1が、第2スイッチトランジスタSB1のゲートに接続されている。これにより、不揮発メモリ部4aは、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1により、第1スイッチトランジスタST1および第2スイッチトランジスタSB1に別々のスイッチゲート電圧を印加し得、ゲートと一端との電位差により第1スイッチトランジスタST1および第2スイッチトランジスタSB1をそれぞれ独立にオンオフ動作し得るように構成されている。
不揮発性ＳＲＡＭメモリセル1は、ＳＲＡＭ2と、不揮発メモリ部4a,4b,4cとの電気的な接続状態を、第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3により遮断できるため、第1ビット線BLT1および第2ビット線BLB1を利用して外部からＳＲＡＭ2へ外部データを書き込む外部データ書き込み動作や、第1ビット線BLT1および第2ビット線BLB1を利用したＳＲＡＭデータの読み出し動作（以下、これらをまとめてＳＲＡＭ2へのアクセス動作とも呼ぶ）のときに、第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3をオフ動作させることにより、不揮発メモリ部4a,4b,4cをＳＲＡＭ2から電気的に切り離し、一般的なＳＲＡＭ2として使用することができる。
また、不揮発メモリ部4aは、第1スイッチトランジスタST1および第2スイッチトランジスタSB1をいずれもオン動作させて、第1メモリセルM1aの第1抵抗変化型メモリRT1を第1ストレージノードSNTに電気的に接続し得るとともに、第2メモリセルM1bの第2抵抗変化型メモリRB1も第2ストレージノードSNBに電気的に接続し得る。さらに、これに加えて、この不揮発メモリ部4aは、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1によってそれぞれ異なるスイッチゲート電圧を第1スイッチトランジスタST1および第2スイッチトランジスタSB1の各ゲートに印加し得ることから、他方の第2メモリセルM1bの第2スイッチトランジスタSB1だけをオフ動作させて、第2メモリセルM1bの第2抵抗変化型メモリRB1と第2ストレージノードSNBとの電気的な接続を遮断しつつ、一方の第1メモリセルM1aの第1スイッチトランジスタST1だけをオン動作させ、第1メモリセルM1aの第1抵抗変化型メモリRT1のみを第1ストレージノードSNTに電気的に接続させることもできる。
また、不揮発メモリ部4aは、これとは逆に、一方の第1メモリセルM1aの第1スイッチトランジスタST1をオフ動作させて、第1メモリセルM1aの第1抵抗変化型メモリRT1と第1ストレージノードSNTとの電気的な接続を遮断しつつ、他方の第2メモリセルM1bの第2スイッチトランジスタSB1だけオン動作させ、第2メモリセルM1bの第2抵抗変化型メモリRB1のみを第2ストレージノードSNBに電気的に接続させることもできる。
同様に、他の行の不揮発メモリ部4b（4c）でも、第1スイッチゲート線CGT2（CGT3）および第2スイッチゲート線CGB2（CGB3）によってそれぞれ異なるスイッチゲート電圧を第1スイッチトランジスタST2（ST3）および第2スイッチトランジスタSB2（SB3）のゲートに印加し得ることから、第1メモリセルM2a（M3a）および第2メモリセルM2b（M3b）のうち、第1スイッチトランジスタST2（SB3）および第2スイッチトランジスタSB2（SB3）のいずれか一方だけをオン動作させ得る。
次に、ＳＲＡＭ2の第1ストレージノードSNTおよび第2ストレージノードSNBと、不揮発メモリ部4a,4b,4cとに接続されたノード制御部5について以下説明する。この場合、ノード制御部5は、例えばＮ型ＭＯＳトランジスタでなる第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bと、抵抗素子Rrefとで構成されている。第1ノード制御トランジスタ12aは、一端が、ＳＲＡＭ2の第1ストレージノードSNTと、不揮発メモリ部4a,4b,4cの第1スイッチトランジスタST1,ST2,ST3の一端とに接続されており、他端が抵抗素子Rrefの一端に接続されている。また、第1ノード制御トランジスタ12aは、ゲートが第1ノード制御ゲート線VrefTに接続されており、当該第1ノード制御ゲート線VrefTから印加される電圧によってオンオフ動作し得る。
一方、第2ノード制御トランジスタ12bは、一端が、ＳＲＡＭ2の第2ストレージノードSNBと、不揮発メモリ部4a,4b,4cの第2スイッチトランジスタSB1,SB2,SB3の一端とに接続されており、他端が抵抗素子Rrefの一端に接続されている。また、第2ノード制御トランジスタ12bは、ゲートが第2ノード制御ゲート線VrefBに接続されており、当該第2ノード制御ゲート線VrefBから印加される電圧によってオンオフ動作し得る。なお、第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bの他端に接続された抵抗素子Rrefには、他端にノード制御ソース線VSが接続されている。
以上の構成を有した本発明の不揮発性ＳＲＡＭメモリセル1は、ノード制御部5を用いることで、各不揮発メモリ部4a,4b,4cを、2セル/1ビットの相補型セルとして機能させたり、或いは不揮発メモリ部4a,4b,4cを、2セル/2ビットの独立型セルとして機能させたりすることもでき、使用状況に応じて選択的に相補型セルまたは独立型セルとして使用し得るように構成されている。
ここで、図２は、Ry行およびCx列で行列状に配置された本発明の不揮発性ＳＲＡＭメモリセル1を、●および○により示した不揮発性半導体記憶装置21を示す。図２中、行列状に配置した不揮発性ＳＲＡＭメモリセル1のうち、●で示す1bは、例えばＳＲＡＭ2に対する外部データの書き込みや、ＳＲＡＭ2に保持したＳＲＡＭデータの読み出しを行うため、当該ＳＲＡＭ2にアクセスしている3行目R3の不揮発性ＳＲＡＭメモリセルを示す。また、図２中、行列状に配置した不揮発性ＳＲＡＭメモリセル1のうち、○で示す1aは、ＳＲＡＭ2にアクセスしていない不揮発性ＳＲＡＭメモリセルを示す。
図２に示すように、不揮発性ＳＲＡＭメモリセル1bにおいてＳＲＡＭ2へアクセス動作しているときでも、他の不揮発性ＳＲＡＭメモリセル1aでは、当該不揮発性ＳＲＡＭメモリセル1bと同じ列に配置され、第1ビット線BLT1および第2ビット線BLB1を共有する不揮発性ＳＲＡＭメモリセル1aも含め、不揮発メモリ部4a,4b,4cで保持された不揮発データをＳＲＡＭ2に書き込むＳＲＡＭ書き込み動作や、ＳＲＡＭ2で保持されたＳＲＡＭデータをいずれかの不揮発メモリ部4a,4b,4cに書き込むメモリ書き込み動作、不揮発メモリ部4a,4b,4cに保持している不揮発データを消去する不揮発データの消去動作をバックグラウンドにて実行し得るようになされている。
以下、これら不揮発メモリ部4a,4b,4cを相補型セルまたは独立型セルとして機能させた際に、バックグラウンドにて実行可能なＳＲＡＭ書き込み動作や、メモリ書き込み動作、メモリ消去動作（以下、これらをバックグラウンド動作と呼ぶ）について順に説明する。
（２）ＳＲＡＭ書き込み動作
（２‐１）不揮発メモリ部を独立型セルとして機能させた場合
図３は、1行目の不揮発メモリ部4aを独立型セルとして機能させ、例えば不揮発メモリ部4aの第2メモリセルM1bに保持された不揮発データをＳＲＡＭ2の第2ストレージノードSNBに書き込む際の各電圧値の一例を、図１に示した不揮発性ＳＲＡＭメモリセル1の各箇所に示した回路図である。この場合、この場合、ワード線WLに0[V]が印加され、ＳＲＡＭ2の第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させ、ＳＲＡＭ2および第1ビット線BLT1の電気的な接続と、ＳＲＡＭ2および第2ビット線BLB1の電気的な接続とを遮断する。電源制御トランジスタ10は、電源制御ゲート線VSRからゲートにVddの電圧が印加されることによりオフ動作し、他端に印加されているVddでなる電源電圧の電源線VSpへの印加を遮断して、ＳＲＡＭ2のラッチ機能を停止させる。
この際、第1スイッチゲート線CGT1,CGT2,CGT3および第2スイッチゲート線CGB1,CGB2,CGB3には0［V］が印加され、第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3の各ゲートに0［V］を印加し、これら全ての第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3をオフ動作させ得る。また、この際、第1ノード制御ゲート線VrefTおよび第2ノード制御ゲート線VrefBにはVddの電圧が印加され、第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bのゲートにVddが印加され得る。
これにより第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bは、いずれもオン動作し、0［V］のノード制御ソース線VSにＳＲＡＭ2の第1ストレージノードSNTおよび第2ストレージノードSNBを接続させて、これらの第1ストレージノードSNTおよび第2ストレージノードSNBの電位を0［V］にさせる。かくして、ＳＲＡＭ2では、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0［V］となり、データが書き込まれていない初期状態となり得る。
ここで、例えば1行目の不揮発メモリ部4aのうち、第2メモリセルM1bに保持されている「1」または「0」を示す不揮発データだけをＳＲＡＭ2の第2ストレージノードSNBに書き込む場合には、不揮発メモリ部4aに配置された第2スイッチゲート線CGB1にVddの電圧が印加され、この第2スイッチゲート線CGB1に印加された電圧によって第2スイッチトランジスタSB1だけをオン動作させ得る。これにより、不揮発メモリ部4aでは、第1スイッチトランジスタST1によって第1抵抗変化型メモリRT1および第1ストレージノードSNT間の電気的な接続を遮断しつつ、第2スイッチトランジスタSB1によって第2抵抗変化型メモリRB1および第2ストレージノードSNB間だけを電気的に接続し得る。
また、この際、ノード制御部5では、第1ノード制御ゲート線VrefTにVddの電圧が印加され続けるが、第2ノード制御ゲート線VrefBに0［V］が印加され得る。これにより、第1ノード制御ゲート線VrefTからゲートにVddが印加された第1ノード制御トランジスタ12aは、オン動作し続け、一方、第2ノード制御ゲート線VrefBからゲートに0［V］が印加された第2ノード制御トランジスタ12bは、オフ動作し得る。かくして、不揮発性ＳＲＡＭメモリセル1では、不揮発データが書き込まれない第1ストレージノードSNTが第1ノード制御トランジスタ12aおよび抵抗素子Rrefを介してノード制御ソース線VSに電気的に接続され、不揮発データが書き込まれる第2ストレージノードSNBが不揮発メモリ部4aの第2スイッチトランジスタSB1を介して第2抵抗変化型メモリRB1に電気的に接続され得る。
その後、不揮発性ＳＲＡＭメモリセル1では、Vddの電圧が印加されている電源制御ゲート線VSRに0［V］が印加され、当該電源制御ゲート線VSRに接続されている電源制御トランジスタ10をオン動作させ得る。これにより電源線VSpは、電源制御トランジスタ10にて遮断されていたVddの電源電圧が印加され、ＳＲＡＭ2のラッチ機能を回復させてゆく。このとき、第2ストレージノードSNBの電位は、第2ストレージノードSNBから不揮発メモリ部4aの第2スイッチトランジスタSB1を介して第2抵抗変化型メモリRB1に流れるメモリ側電流Imemと、第1ストレージノードSNTから第1ノード制御トランジスタ12aを介して抵抗素子Rrefに流れる参照電流Irefとの大小によって、第1ストレージノードSNTの電位よりも高電位または低電位に変化してゆく。
ここでは、図４に示すように、例えば、第2抵抗変化型メモリRB1の抵抗値が高いとき、第2メモリセルM1bに「0」の不揮発データを保持している状態（以下、これを書き込み状態とも呼ぶ）であるとし、一方、第2抵抗変化型メモリRB1の抵抗値が低いとき、第2メモリセルM1bに「1」の不揮発データを保持している状態（以下、これを消去状態とも呼ぶ）であるとし、以下、第1ストレージノードSNTおよび第2ストレージノードSNBの電位の変化について説明する。ここで、第2メモリセルM1bに「1」の不揮発データを保持しており、第2抵抗変化型メモリRB1の抵抗値が抵抗素子Rrefの抵抗値よりも低くなっている場合には、図３に示したように、第2ストレージノードSNB側のメモリ側電流Imemが、抵抗値の低い第2抵抗変化型メモリRB1に流れ易くなるため、0［V］のメモリソース線MS1によって第2ストレージノードSNBの電位が下がる。
これにより、ＳＲＡＭ2では、第2ストレージノードSNBに接続された第1ロードトランジスタ7aのゲートの電位も下がるため、当該第1ロードトランジスタ7aがオン動作し、電源線VSpの電源電圧Vddが第1ロードトランジスタ7aを介して第1ストレージノードSNTに印加され、当該第1ストレージノードSNTがHighレベルの電位となり得る。一方、Highレベルの第1ストレージノードSNTにゲートが接続された第2ドライブトランジスタ8bは、オン動作し、基準電圧線VSnの0[V]を第2ストレージノードSNBに印加し、当該第2ストレージノードSNBがLowレベルの電位となり得る。かくして、ＳＲＡＭ2では、メモリ側電流Imemが参照電流Irefよりも大きいとき、第2抵抗変化型メモリRB1に接続された第2ストレージノードSNBがLowレベルの電位にラッチされ、第2メモリセルM1bに保持されていた「1」の不揮発データが、Lowレベルの電位として第2ストレージノードSNBに書き込まれ得る。最後に、Vddの電圧が印加されている第2スイッチゲート線CGB1および第1ノード制御ゲート線VrefTにそれぞれ0［V］が印加され、第2スイッチトランジスタSB1および第1ノード制御トランジスタ12aをオフ動作させることで、一方の第2メモリセルM1bの不揮発データだけをＳＲＡＭ2に書き込むＳＲＡＭ書き込み動作を終了し得る。
これに対して、第2メモリセルM1bに「0」の不揮発データを保持しており、第2抵抗変化型メモリRB1の抵抗値が抵抗素子Rrefの抵抗値よりも高くなっている場合には、第2ストレージノードSNB側のメモリ側電流Imemが抵抗値の高い第2抵抗変化型メモリRB1に流れ難くなり、その結果、第1ストレージノードSNTから第1ノード制御トランジスタ12aを介して抵抗素子Rrefに流れる参照電流Irefの方が大きくなり、第1ストレージノードSNTの電位が下がる。これにより、ＳＲＡＭ2では、第1ストレージノードSNTに接続された第2ロードトランジスタ7bのゲートの電位も下がるため、当該第2ロードトランジスタ7bがオン動作し、電源線VSpの電源電圧Vddが第2ロードトランジスタ7bを介して第2ストレージノードSNBに印加され、当該第2ストレージノードSNBがHighレベルの電位となり得る。かくして、ＳＲＡＭ2では、参照電流Irefがメモリ側電流Imemよりも大きいとき、第2抵抗変化型メモリRB1に接続された第2ストレージノードSNBがHighレベルの電位にラッチされ、第2メモリセルM1bにて保持されていた「0」の不揮発データが、Highレベルの電位として第2ストレージノードSNBに書き込まれ得る。
なお、Highレベルの第2ストレージノードSNBにゲートが接続された第1ドライブトランジスタ8aは、オン動作し、基準電圧線VSnの0[V]を第1ストレージノードSNTに印加し、当該第1ストレージノードSNTをLowレベルの電位にラッチさせ得る。最後に、Vddの電圧が印加されている第2スイッチゲート線CGB1および第1ノード制御ゲート線VrefTにそれぞれ0［V］が印加され、第2スイッチトランジスタSB1および第1ノード制御トランジスタ12aをオフ動作させることで、一方の第2メモリセルM1bの不揮発データだけをＳＲＡＭ2に書き込むＳＲＡＭ書き込み動作を終了し得る。
このように、本発明の不揮発性ＳＲＡＭメモリセル1は、ノード制御部5が設けられたことにより、ＳＲＡＭ2からの参照電流Irefを、第1ビット線BLT1および第2ビット線BLB1に供給せずに、当該ノード制御部5を介してノード制御ソース線VSに供給し得る。これにより、本発明の不揮発性ＳＲＡＭメモリセル1において上述したＳＲＡＭ書き込み動作は、ワード線WLに0［V］が印加され、当該ワード線WLに接続された第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させて、ＳＲＡＭ2と、第1ビット線BLT1および第2ビット線BLB1との電気的な接続が遮断された状態で行え、不揮発性ＳＲＡＭメモリセル1内のみで実行し得る。
かくして、不揮発性半導体記憶装置では、例えば行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bがオン動作して第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2とが電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセルがあっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、ＳＲＡＭ書き込み動作をバックグラウンド動作として実行し得る。
（２‐２）不揮発メモリ部を相補型セルとして機能させた場合
図５は、1行目の不揮発メモリ部4aを相補型セルとして機能させ、例えば不揮発メモリ部4aの第1メモリセルM1aおよび第2メモリセルM1bに保持された相補的な不揮発データをＳＲＡＭ2に書き込む際の各電圧値の一例を、図１に示した不揮発性ＳＲＡＭメモリセル1の各箇所に示した回路図である。この場合、ワード線WLに0[V]が印加され、ＳＲＡＭ2の第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させ、ＳＲＡＭ2および第1ビット線BLT1の電気的な接続と、ＳＲＡＭ2および第2ビット線BLB1の電気的な接続とを遮断する。電源制御トランジスタ10は、電源制御ゲート線VSRからゲートにVddが印加されることによりオフ動作し、他端に印加されている電源電圧Vddの電源線VSpへの印加を遮断して、ＳＲＡＭ2のラッチ機能を停止させる。
この際、第1スイッチゲート線CGT1,CGT2,CGT3および第2スイッチゲート線CGB1,CGB2,CGB3には0［V］が印加され、第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3の各ゲートに0［V］が印加され、これら第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3の全てをオフ動作させ得る。また、この際、第1ノード制御ゲート線VrefTおよび第2ノード制御ゲート線VrefBにはVddが印加され、第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bのゲートにVddが印加され得る。
これにより第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bは、いずれもオン動作し、0［V］のノード制御ソース線VSにＳＲＡＭ2の第1ストレージノードSNTおよび第2ストレージノードSNBを接続させ、これら第1ストレージノードSNTおよび第2ストレージノードSNBの電位を0［V］にさせる。かくして、ＳＲＡＭ2では、第1ストレージノードSNTおよび第2ストレージノードSNBが0［V］となり、データが書き込まれていない初期状態となり得る。次いで、Vddの電圧が印加されている第1ノード制御ゲート線VrefTおよび第2ノード制御ゲート線VrefBに0［V］を印加することにより、第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bをオフ動作させる。
ここで、例えば1行目の不揮発メモリ部4aの第1メモリセルM1aおよび第2メモリセルM1bに保持されている相補的な不揮発データを、ＳＲＡＭ2に書き込む場合には、不揮発メモリ部4aに配置された第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれVddの電圧が印加され、当該第1スイッチゲート線CGT1にゲートが接続された第1スイッチトランジスタST1と、当該第2スイッチゲート線CGB1にゲートが接続された第2スイッチトランジスタSB1とをそれぞれオン動作させ得る。これにより、不揮発メモリ部4aでは、第1スイッチトランジスタST1によって第1抵抗変化型メモリRT1が第1ストレージノードSNTと電気的に接続されるとともに、第2スイッチトランジスタSB1によって第2抵抗変化型メモリRB1が第2ストレージノードSNBと電気的に接続される。
次いで、不揮発性ＳＲＡＭメモリセル1では、Vddの電圧が印加されていた電源制御ゲート線VSRに0［V］が印加され、当該電源制御ゲート線VSRに接続された電源制御トランジスタ10をオン動作させ得る。これにより電源線VSpは、電源制御トランジスタ10にて遮断されていたVddの電源電圧が印加され、ＳＲＡＭ2のラッチ機能を回復させてゆく。このとき、第2ストレージノードSNBの電位は、第1ストレージノードSNTから不揮発メモリ部4aの第1スイッチトランジスタST1を介して第1抵抗変化型メモリRT1に流れるメモリ側電流と、第2ストレージノードSNBから不揮発メモリ部4aの第2スイッチトランジスタSB1を介して第2抵抗変化型メモリRB1に流れるメモリ側電流との大小によって、第1ストレージノードSNTの電位よりも高電位または低電位に変化してゆく。
この際、例えば第1メモリセルM1aに「0」の不揮発データが記憶され、第2メモリセルM1bに「1」の不揮発データが保持されている場合、「1」の不揮発データが保持された第2メモリセルM1bは、第2抵抗変化型メモリRB1の抵抗値が第1抵抗変化型メモリRT1の抵抗値よりも低くなっている。このため、不揮発性ＳＲＡＭメモリセル1では、一方の第1ストレージノードSNT側のメモリ側電流が、抵抗値の高い第1抵抗変化型メモリRT1に流れ難くなり、他方の第2ストレージノードSNB側のメモリ側電流が、抵抗値の低い第2抵抗変化型メモリRB1に流れ易くなるため、0［V］のメモリソース線MS1に対して電気的に接続された第2ストレージノードSNBの電位が下がる。
これにより、ＳＲＡＭ2では、第2ストレージノードSNBに接続された第1ロードトランジスタ7aのゲートの電位も下がるため、当該第1ロードトランジスタ7aがオン動作し、電源線VSpの電源電圧Vddが第1ロードトランジスタ7aを介して第1ストレージノードSNTに印加され、当該第1ストレージノードSNTがHighレベルの電位となり得る。一方、Highレベルの第1ストレージノードSNTにゲートが接続された第2ドライブトランジスタ8bは、オン動作し、基準電圧線VSnの0[V]を第2ストレージノードSNBに印加し、当該第2ストレージノードSNBをLowレベルの電圧とし得る。
かくして、ＳＲＡＭ2では、第2抵抗変化型メモリRB1を流れるメモリ側電流が、第1抵抗変化型メモリRT1を流れるメモリ側電流よりも大きくなり、第2抵抗変化型メモリRB1に接続された第2ストレージノードSNBをLowレベルの電位にラッチし、第2メモリセルM1bに保持されていた「1」の不揮発データが、Lowベルの電位として第2ストレージノードSNBに書き込まれ得る。また、これに応じて、ＳＲＡＭ2では、第1抵抗変化型メモリRT1に接続された第1ストレージノードSNTをHighレベルの電位にラッチし、第1メモリセルM1aに保持されていた「0」の不揮発データが、Highレベルの電位として第1ストレージノードSNTに書き込まれ得る。
最後に、Vddの電圧が印加されている第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれ0［V］が印加され、第1スイッチトランジスタST1および第2スイッチトランジスタSB1をオフ動作することで、不揮発メモリ部4aの相補的な不揮発データをＳＲＡＭ2へ書き込むＳＲＡＭ書き込み動作を終了し得る。
そして、このような不揮発性ＳＲＡＭメモリセル1が行列状に配置された不揮発性半導体記憶装置では、上述した「（２‐１）不揮発メモリ部を独立型セルとして機能させた場合」と同様に、各不揮発性ＳＲＡＭメモリセル1が、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させていることで、第1ビット線BLT1および第2ビット線BLB1との電気的な接続が遮断された状態のまま、ＳＲＡＭ書き込み動作を実行し得る。かくして、行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1ビット線BLT1および第2ビット線BLB1と電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセルがあっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、ＳＲＡＭ書き込み動作をバックグラウンド動作として実行し得る。
（３）メモリ書き込み動作
（３‐１）不揮発メモリ部を独立型セルとして機能させた場合
図６は、1行目の不揮発メモリ部4aを独立型セルとして機能させ、例えばＳＲＡＭ2の一方の第1ストレージノードSNTに保持されたHighレベルまたはLowレベルの電位のＳＲＡＭデータを、不揮発メモリ部4aの第1メモリセルM1aにだけ書き込む際の各電圧値の一例を、図１に示した不揮発性ＳＲＡＭメモリセル1の各箇所に示した回路図である。この場合、ワード線WLに0[V]が印加され、ＳＲＡＭ2の第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させ、ＳＲＡＭ2および第1ビット線BLT1の電気的な接続と、ＳＲＡＭ2および第2ビット線BLB1の電気的な接続とを遮断する。電源制御トランジスタ10は、電源制御ゲート線VSRからゲートに0[V]が印加されることによりオン動作しており、他端に印加されているVddの電源電圧を電源線VSpへ印加し、ＳＲＡＭ2をラッチさせている。
この際、第1ノード制御ゲート線VrefTおよび第2ノード制御ゲート線VrefBには0[V]が印加されており、第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bは、いずれもオフ動作し、ＳＲＡＭ2との電気的な接続を遮断している。また、この際、不揮発メモリ部4aに配置された第1スイッチゲート線CGT1にだけVddが印加されており、他の第1スイッチゲート線CGT2,CGT3や、第2スイッチゲート線CGB1,CGB2,CGB3には0［V］が印加され得る。これにより、Vddの電圧が印加された第1スイッチゲート線CGT1に接続された不揮発メモリ部4aの第1スイッチトランジスタST1だけをオン動作させ、それ以外の第1スイッチトランジスタST2,ST3および第2スイッチトランジスタSB1,SB2,SB3をオフ動作させ得る。
かくして、不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2の第1ストレージノードSNTと、1行目の不揮発メモリ部4aにおいて第1スイッチトランジスタST1に接続された第1抵抗変化型メモリRT1とを電気的に接続させ、当該第1ストレージノードSNTの電位によって当該第1抵抗変化型メモリRT1の抵抗値を変化させ得る。因みに、この場合、ＳＲＡＭデータが書き込まれる不揮発メモリ部4aの第1抵抗変化型メモリRT1は、予め低抵抗状態に設定されており、データの初期化が行われている。
実際上、この際、ＳＲＡＭ2の第1ストレージノードSNTがHighレベルの電位であった場合には、第1ストレージノードSNTから第1スイッチトランジスタST1を介して第1抵抗変化型メモリRT1にHighレベルの電位が伝わり、低抵抗状態であった第1抵抗変化型メモリRT1を高抵抗状態に変化させ、第1メモリセルM1aに「0」の不揮発データが書き込まれた状態とし得る。一方、ＳＲＡＭ2の第1ストレージノードSNTがLowレベルの電位であった場合には、第1ストレージノードSNTから第1スイッチトランジスタST1を介して第1抵抗変化型メモリRT1にLowレベルの電位が伝わり、低抵抗状態であった第1抵抗変化型メモリRT1をそのままの低抵抗状態とし、第1メモリセルM1aに「1」の不揮発データが書き込まれた状態とし得る。
ここで、この実施の形態の場合、第1抵抗変化型メモリRT1や第2抵抗変化型メモリRB1は、図７に示すように、Vdd未満の電圧値で高抵抗から低抵抗へと遷移し得るように構成されており、例えば低抵抗状態を消去状態（「1」の不揮発データを保持している状態）としている。これにより、上述では、第1ストレージノードSNTから第1スイッチトランジスタST1を介して第1抵抗変化型メモリRT1にHighレベルの電位が伝わると、低抵抗状態であった第1抵抗変化型メモリRT1が高抵抗状態に変化し、第1メモリセルM1aに「0」の不揮発データが書き込まれた状態となり得る。
なお、不揮発メモリ部4aでは、この際、第2スイッチトランジスタSB1がオフ動作して、ＳＲＡＭ2の第2ストレージノードSNBと、第2抵抗変化型メモリRB1との電気的な接続が遮断されていることから、第2メモリセルM1bに対して第2ストレージノードSNBのＳＲＡＭデータが書き込まれずに、一方の第1メモリセルM1aにだけ第1ストレージノードSNTのＳＲＡＭデータを書き込むことができ、独立型セルとして機能し得る。
因みに、この場合でも、不揮発性半導体記憶装置では、例えば行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bがオン動作して第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2とが電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセルがあっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、メモリ書き込み動作をバックグラウンド動作として実行し得る。
（３‐２）不揮発メモリ部を相補型セルとして機能させた場合
例えば、1行目の不揮発メモリ部4aを相補型セルとして機能させたい場合には、1行目の第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれVddの電圧を印加し、第1スイッチトランジスタST1および第2スイッチトランジスタSB1をオン動作させればよい。これにより、不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2の第1ストレージノードSNTと、1行目の不揮発メモリ部4aにおいて第1スイッチトランジスタST1に接続された第1抵抗変化型メモリRT1とを電気的に接続させ、当該第1ストレージノードSNTの電位によって当該第1抵抗変化型メモリRT1の抵抗値を変化させ得る。また、この際、不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2の第2ストレージノードSNBと、1行目の不揮発メモリ部4aにおいて第2スイッチトランジスタSB1に接続された第2抵抗変化型メモリRB1とについても電気的に接続させることができるので、当該第2ストレージノードSNBの電位によって当該第2抵抗変化型メモリRB1の抵抗値を変化させ得る。かくして、不揮発メモリ部4aには、ＳＲＡＭ2に保持された相補的なＳＲＡＭデータが第1メモリセルM1aおよび第2メモリセルM1bに書き込まれ得る。
因みに、この場合でも、不揮発性半導体記憶装置では、例えば行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bがオン動作して第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2とが電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセルがあっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、メモリ書き込み動作をバックグラウンド動作として実行し得る。
（４）不揮発メモリ部における不揮発データの消去動作
（４‐１）不揮発メモリ部を独立型セルとして機能させた場合
図８は、1行目の不揮発メモリ部4aを独立型セルとして機能させ、例えば不揮発メモリ部4aの第1メモリセルM1aに保持された不揮発データだけを消去する際の各電圧値の一例を、図１に示した不揮発性ＳＲＡＭメモリセル1の各箇所に示した回路図である。この場合、ワード線WLに0[V]が印加され、ＳＲＡＭ2の第1アクセストランジスタ6aおよび第2アクセストランジスタ6bをオフ動作させ、ＳＲＡＭ2および第1ビット線BLT1の電気的な接続と、ＳＲＡＭ2および第2ビット線BLB1の電気的な接続とを遮断する。電源制御トランジスタ10は、電源制御ゲート線VSRからゲートにVddが印加されることによりオフ動作し、他端に印加されている電源電圧Vddの電源線VSpへの印加を停止して、ＳＲＡＭ2のラッチ機能を停止させる。
この際、第1ノード制御ゲート線VrefTにはVddの電圧が印加され、第2ノード制御ゲート線VrefBには0[V]が印加され得る。これにより、不揮発データを消去する第1メモリセルM1aに接続された第1ノード制御トランジスタ12aのみをオン動作させ、不揮発データを消去しない第2メモリセルM1bに接続された第2ノード制御トランジスタ12bをオフ動作させ得る。また、この際、ノード制御ソース線VSには0[V]が印加されており、当該ノード制御ソース線VSに対して抵抗素子Rrefおよび第1ノード制御トランジスタ12aを介して第1ストレージノードSNTを接続させることにより、当該第1ストレージノードSNTの電位を0[V]とし得る。
さらに、不揮発データを消去する不揮発メモリ部4aの第1メモリセルM1aでは、第1スイッチゲート線CGT1にVdd/2の電圧が印加されており、第1スイッチゲート線CGT1に接続された第1スイッチトランジスタST1をオン動作させ得る。一方、不揮発データを消去しない不揮発メモリ部4aの第2メモリセルM1bや、他の行の不揮発メモリ部4b,4cでは、第1スイッチゲート線CGT2,CGT3や、第2スイッチゲート線CGB1,CGB2,CGB3に0［V］が印加され、第1スイッチトランジスタST2,ST3および第2スイッチトランジスタSB1,SB2,SB3をオフ動作させ得る。
また、この際、不揮発データを消去する不揮発メモリ部4aでは、メモリソース線MS1に2×Vddの電圧が印加され得る。ここで、第1抵抗変化型メモリRT1および第2抵抗変化型メモリRB1は、高抵抗状態から低抵抗状態に遷移するのに必要な電圧が、低抵抗状態から高抵抗状態に遷移するときの電圧よりも大きく選定されており、例えばVddよりも大きく2×Vdd未満で高抵抗状態から低抵抗状態への遷移が起こるように構成されている。
これにより、この実施の形態の場合、第1抵抗変化型メモリRT1は、例えば、高抵抗状態にあるとき、メモリソース線MS1から2×Vddの電圧が印加されてゆくと、Vddよりも大きく2×Vdd未満で高抵抗状態から低抵抗状態への遷移が起こり、第1メモリセルM1aを不揮発データの消去状態（すなわち、「1」の不揮発データ）へと変化させ得る。
因みに、図６では、第1抵抗変化型メモリRT1を基準として、ＳＲＡＭ2側からの電圧をプラスとし、メモリソース線MS1側からの電圧をマイナスとして示しているが、第1抵抗変化型メモリRT1が2×Vdd未満で高抵抗状態から低抵抗状態へ遷移する際、第1スイッチトランジスタST1のゲートにVdd/2の電圧が印加されていることから、第1抵抗変化型メモリRT1に流れ込む電流の上限値が一定以上にならないように抑制し得るようになされている。これにより、第1抵抗変化型メモリRT1は、高抵抗状態から低抵抗状態へ遷移する際に生じる急激な電流上昇による破損防止が図られている。
かくして、不揮発メモリ部4aでは、スイッチゲート電圧によって第1スイッチトランジスタST1だけがオン動作することで、対となる第2メモリセルM1bにて保持された不揮発データをそのまま維持しつつ、例えば高抵抗状態にある第1抵抗変化型メモリRT1のみを低抵抗状態へと遷移させ、第1メモリセルM1aの不揮発データだけを消去状態へと変化させ、独立型セルとして機能させることができる。因みに、この実施の形態の場合、第1抵抗変化型メモリRT1が低抵抗状態にあるときには、既に消去状態にあることから、低抵抗状態のままとなる。
因みに、この場合でも、不揮発性半導体記憶装置では、例えば行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bがオン動作して第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2とが電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセル1があっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、不揮発データの消去動作をバックグラウンド動作として実行し得る。
（４‐２）不揮発メモリ部を相補型セルとして機能させた場合
図９は、1行目の不揮発メモリ部4aを相補型セルとして機能させ、例えば不揮発メモリ部4aの第1メモリセルM1aおよび第2メモリセルM1bに保持された相補的な不揮発データを消去する際の各電圧値の一例を、図１に示した不揮発性ＳＲＡＭメモリセル1の各箇所に示した回路図である。この場合、不揮発性ＳＲＡＭメモリセル1では、上述した手順に従いＳＲＡＭ2のラッチ機能を停止させた状態で、第1ノード制御ゲート線VrefTおよび第2ノード制御ゲート線VrefBにVddの電圧が印加され得る。これにより、不揮発性ＳＲＡＭメモリセル1では、不揮発データを消去する第1メモリセルM1aおよび第2メモリセルM1bに接続された第1ノード制御トランジスタ12aおよび第2ノード制御トランジスタ12bをオン動作させる。
また、この際、ノード制御ソース線VSには0[V]が印加されており、当該ノード制御ソース線VSに対して抵抗素子Rrefおよび第1ノード制御トランジスタ12aを介して第1ストレージノードSNTが接続されるとともに、同じくノード制御ソース線VSに対して抵抗素子Rrefおよび第2ノード制御トランジスタ12bを介して第2ストレージノードSNBが接続され、これら第1ストレージノードSNTおよび第2ストレージノードSNBの電位をそれぞれ0［V］にする。
さらに、不揮発データを消去する不揮発メモリ部4aの第1メモリセルM1aおよび第2メモリセルM1bでは、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれVdd/2の電圧が印加され、第1スイッチゲート線CGT1に接続された第1スイッチトランジスタST1と、第2スイッチゲート線CGB1に接続された第2スイッチトランジスタSB1との両方をオン動作させる。なお、不揮発データを消去しない他の行の不揮発メモリ部4b,4cでは、第1スイッチゲート線CGT2,CGT3や、第2スイッチゲート線CGB2,CGB3に0［V］が印加され、第1スイッチトランジスタST2,ST3および第2スイッチトランジスタSB2,SB3をそれぞれオフ動作させ得る。
また、この際、不揮発データを消去する不揮発メモリ部4aでは、メモリソース線MS1に2×Vddの電圧が印加され得る。これにより、第1抵抗変化型メモリRT1および第2抵抗変化型メモリRB1は、例えば、どちらか一方が高抵抗状態にあるとき、メモリソース線MS1から2×Vddの電圧が印加されてゆくと、Vddよりも大きく2×Vdd未満で高抵抗状態から低抵抗状態への遷移が起こり、高抵抗状態にある方の不揮発データを消去状態（すなわち、「1」の不揮発データ）へと変化させ得る。
かくして、不揮発メモリ部4aでは、スイッチゲート電圧によって第1スイッチトランジスタST1および第2スイッチトランジスタSB1の両方をオン動作させることもできるので、第1メモリセルM1aおよび第2メモリセルM1bの両方の不揮発データを消去状態へと変化させることができる。
因みに、この場合でも、不揮発性半導体記憶装置1では、例えば行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1のうち、第1アクセストランジスタ6aおよび第2アクセストランジスタ6bがオン動作して第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2とが電気的に接続され、ＳＲＡＭ2にアクセスしている状態の不揮発性ＳＲＡＭメモリセルがあっても、同時期に、他の行の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断できることから、不揮発データの消去動作をバックグラウンド動作として実行し得る。
（５）動作および効果
以上の構成において、不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2に対して複数の不揮発メモリ部4a,4b,4cを並列接続させるようにした。ＳＲＡＭ2では、一端同士が接続した一方の第1ロードトランジスタ7aおよび第1ドライブトランジスタ8a間に第1ストレージノードSNTを有するとともに、一端同士が接続した他方の第2ロードトランジスタ7bおよび第2ドライブトランジスタ8b間に第2ストレージノードSNBを有し、第1ロードトランジスタ7aおよび第2ロードトランジスタ7bの他端が電源線VSpに接続され、第1ドライブトランジスタ8aおよび第2ドライブトランジスタ8bの他端が基準電圧線VSnに接続させるようにした。
また、ＳＲＡＭ2には、他方の第2ロードトランジスタ7bおよび第2ドライブトランジスタ8bのゲートと、一方の第1ストレージノードSNTとに一端が接続されているとともに、他端が第1ビット線BLT1に接続され、ゲートがワード線WLに接続された第1アクセストランジスタ6aを設けるようにした。さらに、ＳＲＡＭ2には、一方の第1ロードトランジスタ7aおよび第1ドライブトランジスタ8aのゲートと、他方の第2ストレージノードSNBとに一端が接続されているとともに、他端が第2ビット線BLB1に接続され、ゲートがワード線WLに接続された第2アクセストランジスタ6bを設けるようにした。
一方、各不揮発メモリ部4a,4b,4cは全て同一構成を有しており、例えば1行目の不揮発メモリ部4aは、第1抵抗変化型メモリRT1と直列接続された第1スイッチトランジスタST1の一端に、第1ストレージノードSNTが接続された第1メモリセルM1aと、第2抵抗変化型メモリRB1と直列接続された第2スイッチトランジスタSB1の一端に、第2ストレージノードSNBが接続された第2メモリセルM1bとを設けるようにした。
また、これに加えて、不揮発メモリ部4aでは、第1スイッチゲート線CGT1が第1スイッチトランジスタST1に接続されているとともに、第1スイッチゲート線CGT1とは異なる第2スイッチゲート線CGB1が第2スイッチトランジスタSB1に接続されており、第1スイッチトランジスタST1および第2スイッチトランジスタSB1が独立にオンオフ動作するようにした。
これにより、不揮発メモリ部4aでは、第1スイッチトランジスタST1および第2スイッチトランジスタSB1の両方を同時にオン動作させることで、第1抵抗変化型メモリRT1を第1ストレージノードSNTに対して電気的に接続させるとともに、第2抵抗変化型メモリRB1も第2ストレージノードSNBに対して電気的に接続させることができ、ＳＲＡＭ2に保持された相補的なＳＲＡＭデータを第1メモリセルM1aおよび第2メモリセルM1bに書き込むことができる。また、同様にして、不揮発メモリ部4aでは、第1メモリセルM1aおよび第2メモリセルM1bを相補型セルとして機能させ、相補的な不揮発データをＳＲＡＭ2に書き込んだり、或いは相補的な不揮発データを同時に消去することもできる。
これに加えて、この不揮発メモリ部4aでは、第1スイッチトランジスタST1および第2スイッチトランジスタSB1のうち、いずれか一方だけをオン動作させることで、第1抵抗変化型メモリRT1だけを第1ストレージノードSNTに対して電気的に接続させたり、または第2抵抗変化型メモリRB1だけを第2ストレージノードSNBに対して電気的に接続させたりできるので、使用状況に応じて独立型セルとして機能させ、第1メモリセルM1aまたは第2メモリセルM1bの一方に個別的なデータをも書き込め、メモリ容量を増やすことができる。また、同様にして、不揮発メモリ部4aでは、第1メモリセルM1aおよび第2メモリセルM1bを独立型セルとして機能させ、個別的な不揮発データの一方だけをＳＲＡＭ2に書き込んだり、或いは個別的な不揮発データの一方だけを消去することもできる。
実際上、このような不揮発性ＳＲＡＭメモリセル1では、相補型セルとして機能し得る他、独立型セルとして機能させる場合、例えば複数の不揮発メモリ部4a,4b,4cのうち、所定の不揮発メモリ部4aの第1スイッチトランジスタST1または第2スイッチトランジスタSB1のいずれか一方のみをオン動作させることで、第1メモリセルM1aの不揮発データ、または第2メモリセルM1bの不揮発データのうちいずれか一方だけを、オン動作した第1スイッチトランジスタST1または第2スイッチトランジスタSB1に接続された、第1ストレージノードSNTまたは第2ストレージノードSNBに書き込むことができる。
また、実際上、不揮発性ＳＲＡＭメモリセル1では、相補型セルとして機能させる他、独立型セルとして機能させる場合、例えば複数の不揮発メモリ部4a,4b,4cのうち、所定の不揮発メモリ部4aの第1スイッチトランジスタST1または第2スイッチトランジスタSB1のいずれか一方のみをオン動作させることで、第1ストレージノードSNTおよび第1抵抗変化型メモリRT1間、または第2ストレージノードSNBおよび第2抵抗変化型メモリRB1間のうちいずれか一方だけを電気的に接続させ、第1ストレージノードSNTまたは第2ストレージノードSNBのいずれか一方のＳＲＡＭデータだけを第1メモリセルM1aまたは第2メモリセルM1bに書き込むことができる。
さらに、不揮発性ＳＲＡＭメモリセル1では、相補型セルとして機能させる他、独立型セルとして機能させる場合、例えば不揮発メモリ部4aにおいて第1スイッチトランジスタST1または第2スイッチトランジスタSB1のいずれか一方のみをオン動作させることで、第1ストレージノードSNTまたは第2ストレージノードSNBのいずれか一方だけにメモリソース線MS1を電気的に接続させることで、接続された第1ストレージノードSNTまたは第2ストレージノードSNBの電圧と、メモリソース線MS1の電圧とにより生じる電位差により第1メモリセルM1aまたは第2メモリセルM1bの不揮発データを消去することができる。
ここで、図１０に示すように、不揮発性ＳＲＡＭメモリセル1（図示せず）が行列状に配置された不揮発性半導体記憶装置21aでは、複数の不揮発性ＳＲＡＭメモリセル1のうち、ある領域にある不揮発性ＳＲＡＭメモリセル1を独立型セルとして機能させた独立型セル群22とし、残りの領域にある不揮発性ＳＲＡＭメモリセル1を相補型セルとして機能させた相補型セル群23とすることもできる。かくして、不揮発性半導体記憶装置1では、高速動作および高信頼性を優先した相補型セル群23と、メモリ容量の増大を優先した独立型セル群22との両立を図ることができ、使用状況に応じた最適な使用形態を実現し得る。
また、不揮発性半導体記憶装置21aは、行列状に配置された複数の不揮発性ＳＲＡＭメモリセル1全てを独立型セルとして機能させた独立型セル群22でなる不揮発性半導体記憶装置21bへと使用形態を変更させたり、さらには、使用状況に応じて、不揮発性ＳＲＡＭメモリセル1全てを相補型セルとして機能させた相補型セル群23でなる不揮発性半導体記憶装置21cへと使用形態を変更させることもできる。
これに加えて、本発明の不揮発性ＳＲＡＭメモリセル1では、ＳＲＡＭ2と不揮発メモリ部4a,4b,4cとにノード制御部5が接続された構成を有しており、当該ノード制御部5による切替操作によってノード制御ソース線VSに対して第1ストレージノードSNTおよびまたは第2ストレージノードSNBを選択的に接続させるようにした。
このような不揮発性ＳＲＡＭメモリセル1では、例えば不揮発メモリ部4aにおける第1メモリセルM1aまたは第2メモリセルM1bのいずれか一方の不揮発データを、ＳＲＡＭ2に書き込む際、第1アクセストランジスタ6aをオフ動作させてＳＲＡＭ2と第1ビット線BLT1との電気的な接続が遮断されるとともに、第2アクセストランジスタ6bをオフ動作させてＳＲＡＭ2と第2ビット線BLB1との電気的な接続が遮断された状態とする。
この状態にて不揮発性ＳＲＡＭメモリセル1では、不揮発データが書き込まれる第1ストレージノードSNTまたは第2ストレージノードSNBから、この不揮発データをＳＲＡＭ2に書き込む第1抵抗変化型メモリRT1または第2抵抗変化型メモリRB1へ流れるメモリ側電流Imemと、不揮発データが書き込まれない第2ストレージノードSNBまたは第1ストレージノードSNTからノード制御部5へ流れる参照電流Irefとの大小により、不揮発データが書き込まれる第1ストレージノードSNTまたは第2ストレージノードSNBが高電位または低電位となり、その結果、ＳＲＡＭ2に不揮発データを書き込むことができる。
具体的に、ＳＲＡＭ2に不揮発データを書き込む第1抵抗変化型メモリRT1または第2抵抗変化型メモリRB1が低抵抗状態（例えば「1」の不揮発データを保持した状態）にあるとき、メモリ側電流Imemが参照電流Irefよりも大きくなり、不揮発データが書き込まれる一方の第1ストレージノードSNTまたは第2ストレージノードSNBの電位が、不揮発データが書き込まれない他方の第2ストレージノードSNBまたは第1ストレージノードSNTの電位よりも低くなる。
一方、ＳＲＡＭ2に不揮発データを書き込む第1抵抗変化型メモリRT1または第2抵抗変化型メモリRB1が高抵抗状態（例えば「0」の不揮発データを保持した状態）にあるとき、メモリ側電流Imemが参照電流Irefよりも小さくなり、不揮発データが書き込まれる一方の第1ストレージノードSNTまたは第2ストレージノードSNBの電位が、不揮発データが書き込まれない他方の第2ストレージノードSNBまたは第1ストレージノードSNTの電位よりも高くなる。
かくして、第1ビット線BLT1および第2ビット線BLB1を共有している他の不揮発性ＳＲＡＭメモリセル1にて、第1ビット線BLT1および第2ビット線BLB1を用いてＳＲＡＭ2にアクセスしている状態でも、他の不揮発性ＳＲＡＭメモリセル1では、第1ビット線BLT1および第2ビット線BLB1との電気的な接続を遮断した状態で、第1メモリセルM1aまたは第2メモリセルM1bに保持された不揮発データをＳＲＡＭ2に書き込むＳＲＡＭ書き込み動作を実行でき、かくして、当該ＳＲＡＭ書き込み動作をバックグラウンドにて実行できる。
因みに、このような不揮発性ＳＲＡＭメモリセル1が行列状に配置された不揮発性半導体記憶装置21では、不揮発性ＳＲＡＭメモリセル1の各不揮発メモリ部4a,4b,4cにて第1メモリセルM1a,M2a,M3aおよびまたは第2メモリセルM1b,M2b,M3bに、ＳＲＡＭ2におけるＳＲＡＭデータが書き込まれた状態になっているか否かを検証する検証動作を行うこともできる。この場合、不揮発性ＳＲＡＭメモリセル1では、上述した「（２）ＳＲＡＭ書き込み動作」の「（２‐１）不揮発メモリ部を独立型セルとして機能させた場合」および「（２‐２）不揮発メモリ部を相補型セルとして機能させた場合」に従って、例えば不揮発メモリ部4aの第1メモリセルM1aおよびまたは第2メモリセルM1bに保持された不揮発データをＳＲＡＭ2に書き込むＳＲＡＭ書き込み動作までをバックグラウンドにて予め実行しておく。その後、不揮発性ＳＲＡＭメモリセル1では、第1ビット線BLT1および第2ビット線BLB1からＳＲＡＭ2の第1ストレージノードSNTおよびまたは第2ストレージノードSNBの電位を読み出し、この読み出し結果を基に、所望する「1」または「0」の不揮発データが不揮発メモリ部4aに書き込まれているか否かを検証できる。
このように、例えば他の行の不揮発性ＳＲＡＭメモリセル1にて第1ビット線BLT1および第2ビット線BLB1を介したＳＲＡＭ2へのアクセス動作が行われている最中でも、検証動作を行う不揮発性ＳＲＡＭメモリセル1では、第1ビット線BLT1および第2ビット線BLB1を用いて検証結果であるＳＲＡＭ2のＳＲＡＭデータを読み出す直前のＳＲＡＭ書き込み動作までを予めバックグラウンドにて実行することができる。
よって、検証動作を行う不揮発性ＳＲＡＭメモリセル1では、他の行の不揮発性ＳＲＡＭメモリセル1にて行われている第1ビット線BLT1および第2ビット線BLB1を介したＳＲＡＭ2へのアクセス終了後、ＳＲＡＭ2の第1ストレージノードSNTおよびまたは第2ストレージノードSNBへ既に書き込まれている検証結果を読み出すだけで良いことから、検証結果を迅速に得ることができる。
（６）第1共有スイッチトランジスタおよび第2共有スイッチトランジスタを設けた場合
図１との対応部分に同一符号を付して示す図１１において、31は他の実施の形態による不揮発性ＳＲＡＭメモリセルを示し、上述した図１の不揮発性ＳＲＡＭメモリセル1とは、第1共有スイッチトランジスタ38aおよび第2共有スイッチトランジスタ38bが設けられている点と、ＳＲＡＭ2および第1共有スイッチトランジスタ38a間と、ＳＲＡＭ2および第2共有スイッチトランジスタ38b間とにノード制御部35が配置されている点と、各不揮発メモリ部4a,4b,4cにて第1スイッチトランジスタST1,ST2,ST3および第2スイッチトランジスタSB1,SB2,SB3で1つのスイッチゲート線CG1,CG2,CG3を共有している点とが相違している。
このような不揮発性ＳＲＡＭメモリセル31では、例えばスイッチゲート線CG1,CG2,CG3のうち、1行目のスイッチゲート線CG1にのみVddの電圧を印加し、他の残りのスイッチゲート線CG2,CG3に0[V]を印加することで、不揮発メモリ部4aの第1スイッチトランジスタST1および第2スイッチトランジスタSB1を同時にオン動作させることになる。
ここで、一方の第1共有スイッチトランジスタ38aのゲートに接続された第1共有スイッチゲート線CGTにVddの電圧を印加し、他方の第2共有スイッチトランジスタ38bのゲートに接続された第2共有スイッチゲート線CGBに0［V］を印加することで、一方の第1共有スイッチトランジスタ38aのみをオン動作させ、他方の第2共有スイッチトランジスタ38bをオフ動作させることができる。
これにより、不揮発性ＳＲＡＭメモリセル31では、例えば不揮発メモリ部4aの第1メモリセルM11aにある第1抵抗変化型メモリRT1のみを第1ストレージノードSNTに対し電気的に接続させ、この第1抵抗変化型メモリRT1と対をなす第2抵抗変化型メモリRB1と第2ストレージノードSNBとの電気的な接続を遮断させることができる。よって、このような不揮発性ＳＲＡＭメモリセル31でも、上述した実施の形態である不揮発性ＳＲＡＭメモリセル1と同様に、不揮発メモリ部4aを独立型セルとして機能させることができる。
また、第1共有スイッチトランジスタ38aのゲートに接続された第1共有スイッチゲート線CGTと、第2共有スイッチトランジスタ38bのゲートに接続された第2共有スイッチゲート線CGBとにいずれもVddの電圧を印加することで、第1共有スイッチトランジスタ38aおよび第2共有スイッチトランジスタ38bの両方を同時にオン動作させることもできる。
これにより、不揮発性ＳＲＡＭメモリセル31では、不揮発メモリ部4aの第1メモリセルM11aにある第1抵抗変化型メモリRT1を第1ストレージノードSNTに対して電気的に接続させることができるとともに、この第1抵抗変化型メモリRT1と対をなす第2抵抗変化型メモリRB1も第2ストレージノードSNBに対して電気的に接続させることができる。よって、このような不揮発性ＳＲＡＭメモリセル31でも、上述した実施の形態である不揮発性ＳＲＡＭメモリセル1と同様に、不揮発メモリ部4aを相補型セルとして機能させることができる。
なお、この実施の形態による不揮発性ＳＲＡＭメモリセル31にて実行されるＳＲＡＭ書き込み動作や、メモリ書き込み動作、不揮発データの消去動作については、上述した不揮発性ＳＲＡＭメモリセル1と同様の原理で行うことができるため、ここではその説明は省略する。
以上の構成において、不揮発メモリ部4aでは、第1スイッチトランジスタST1および第2スイッチトランジスタSB1の両方を同時にオン動作させることで、第1抵抗変化型メモリRT1を第1ストレージノードSNTに対して電気的に接続させるとともに、第2抵抗変化型メモリRB1も第2ストレージノードSNBに対して電気的に接続させることができ、ＳＲＡＭ2に保持された相補的なＳＲＡＭデータを不揮発メモリ部4aに書き込むことができる。また、同様にして、不揮発メモリ部4aでは、第1メモリセルM11aおよび第2メモリセルM11bを相補型セルとして機能させ、相補的な不揮発データをＳＲＡＭ2に書き込んだり、或いは相補的な不揮発データを同時に消去することもできる。
これに加えて、この不揮発メモリ部4aでも、第1スイッチトランジスタST1および第2スイッチトランジスタSB1のうち、いずれか一方だけをオン動作させることで、第1抵抗変化型メモリRT1だけを第1ストレージノードSNTに対して電気的に接続させたり、または第2抵抗変化型メモリRB1だけを第2ストレージノードSNBに対して電気的に接続させたりできるので、使用状況に応じて独立型セルとして機能させ、不揮発メモリ部4aに個別的なデータをも書き込め、メモリ容量を増やすことができる。同様にして、不揮発メモリ部4aでは、第1メモリセルM11aおよび第2メモリセルM11bを独立型セルとして機能させ、個別的な不揮発データの一方だけをＳＲＡＭ2に書き込んだり、或いは個別的な不揮発データの一方だけを消去することもできる。
因みに、このような不揮発ＳＲＡＭメモリセル31も上述した実施の形態と同様に、第1ビット線BLT1および第2ビット線BLB1を共有している一の不揮発性ＳＲＡＭメモリセル31にて、第1ビット線BLT1および第2ビット線BLB1を用いてＳＲＡＭ2にアクセスしている状態でも、他の不揮発ＳＲＡＭメモリセル31では、第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2との電気的な接続を遮断できることから、ＳＲＡＭ書き込み動作や、メモリ書き込み動作、不揮発データの消去動作をバックグラウンドにて実行できる。
（７）他の実施の形態による不揮発性ＳＲＡＭメモリセル
上述した実施の形態においては、第1メモリおよび第2メモリとして、抵抗値の変化に基づいて「1」または「0」のいずれかの不揮発データを保持し得る第1抵抗変化型メモリRT1,RT2,RT3および第2抵抗変化型メモリRB1,RB2,RB3について適用した場合について述べたが本発明はこれに限らず、「1」または「0」のいずれかの不揮発データを保持し得る構成を有すれば、例えばフローティングゲート型や、離散トラップ型メモリ等その他種々の第1メモリおよび第2メモリを適用してもよい。
例えば、図１との対応部分に同一符号を付して示す図１２において、41は他の実施の形態による不揮発性ＳＲＡＭメモリセルを示し、第1メモリとして第1フローティングゲートFT1,FT2,FT3が設けられているとともに、第2メモリとして第2フローティングゲートFB1,FB2,FB3が設けられた構成を有する。このような場合でも、不揮発メモリ部44a（44b,44c）は、第1スイッチトランジスタST1（ST2,ST3）のゲートに第1スイッチゲート線CGT1（CGT2,CGT3）が接続されているとともに、第1スイッチゲート線CGT1（CGT2,CGT3）とは異なる別の第2スイッチゲート線CGB1（CGB2,CGB3）が、第2スイッチトランジスタSB1（SB2,SB3）のゲートに接続されている。
これにより、不揮発メモリ部44a（44b,44c）は、第1スイッチゲート線CGT1（CGT2,CGT3）および第2スイッチゲート線CGB1（CGB2,CGB3）により、第1スイッチトランジスタST1（ST2,ST3）および第2スイッチトランジスタSB1（SB2,SB3）に別々のスイッチゲート電圧を印加し得、ゲートと一端との電圧差により第1スイッチトランジスタST1（ST2,ST3）および第2スイッチトランジスタSB1（SB2,SB3）をそれぞれ独立にオンオフ動作し得るように構成されている。
以上の構成においても、上述した実施の形態と同様に、例えば不揮発メモリ部44aにて、第1スイッチトランジスタST1および第2スイッチトランジスタSB1の両方を同時にオン動作させることで、第1フローティングゲートFT1を第1ストレージノードSNTに対して電気的に接続させることができるとともに、第2フローティングゲートFB1も第2ストレージノードSNBに対して電気的に接続させることができ、ＳＲＡＭ2に保持された相補的なＳＲＡＭデータを不揮発メモリ部44aに対して同時に書き込むことができる。
これに加えて、この不揮発メモリ部44aでも、第1スイッチトランジスタST1および第2スイッチトランジスタSB1のうち、いずれか一方だけをオン動作させることができるので、第1フローティングゲートFT1だけを第1ストレージノードSNTに対して電気的に接続させたり、または第2フローティングゲートFB1だけを第2ストレージノードSNBに対して電気的に接続させたりでき、使用状況に応じて独立型セルとして機能させ、不揮発メモリ部44aに個別的なデータをも書き込め、メモリ容量を増やすことができる。
因みに、このような不揮発ＳＲＡＭメモリセル41も上述し実施の形態と同様に、第1ビット線BLT1および第2ビット線BLB1を共有している一の不揮発性ＳＲＡＭメモリセル41にて、第1ビット線BLT1および第2ビット線BLB1を用いてＳＲＡＭ2にアクセスしている状態でも、他の不揮発ＳＲＡＭメモリセル41では、第1ビット線BLT1および第2ビット線BLB1とＳＲＡＭ2との電気的な接続を遮断できることから、ＳＲＡＭ書き込み動作や、メモリ書き込み動作、不揮発データの消去動作をバックグラウンドにて実行できる。
（８）他の実施の形態
なお、上述した第1抵抗変化型メモリおよび第2抵抗変化型メモリとして、バイポーラ型の第1抵抗変化型メモリRT1,RT2,RT3および第2抵抗変化型メモリRB1,RB2,RB3を適用した場合について説明したが、本発明はこれに限らず、ユニポーラ型の第1抵抗変化型メモリおよび第2抵抗変化型メモリを適用してもよい。
また、上述した「（２）ＳＲＡＭ書き込み動作」の「（２‐１）不揮発メモリ部を独立型セルとして機能させた場合」での説明では、ノード制御部5を設け、参照電流Irefをノード制御部5に供給させるようにしたが、本発明はこれに限らず、ノード制御部5を設けなくとも、第1アクセストランジスタ6aまたは第2アクセストランジスタ6bをオン動作させて第1ビット線BLT1または第2ビット線BLB1のいずれか一方に参照電流Irefを供給するようにしてもよい。この場合、第1ビット線BLT1および第2ビット線BLB1を用いるため、バックグラウンド動作としてＳＲＡＭ書き込み動作を実行し得ないものの、上述した「（２‐１）不揮発メモリ部を独立型セルとして機能させた場合」と同様に独立型セルとして機能させることができる。
また、上述した実施の形態において、抵抗素子として、所定の抵抗値を有する非変化な抵抗素子Rrefを用いるようにした場合について述べたが、本発明はこれに限らず、抵抗変化型の抵抗素子を設けたり、或いは、第1ノード制御トランジスタ12aおよび第2制御トランジスタ12bに生じる抵抗を抵抗素子として見なしてもよい。
また、上述した実施の形態においては、ＳＲＡＭとして、6個のトランジスタで構成されたＳＲＡＭ2を適用した場合について述べたが、本発明はこれに限らず、例えば4個のトランジスタと2個の抵抗素子とで構成されたＳＲＡＭ等のように、第1ストレージノードおよび第2ストレージノードを有し、ラッチする機能を有する種々のＳＲＡＭを適用してもよい。
なお、ここで4個のトランジスタと2個の抵抗素子とで構成されたＳＲＡＭは、図１に示したＳＲＡＭ2の第1ロードトランジスタ7aおよび第2ロードトランジスタ7bの替わりに、抵抗素子を設けた構成を有しており、ＳＲＡＭ2と同様に第1ストレージノードおよび第2ストレージノードを有し、ラッチ機能を有するものである。
1,31,41 不揮発性ＳＲＡＭメモリセル
21,21a,21b,21c 不揮発性半導体記憶装置
2 ＳＲＡＭ
4a,4c,4b,44a,44b,44c 不揮発メモリ部
5 ノード制御部
M1a,M2a,M3a 第1メモリセル
M1b,M2b,M3b 第2メモリセル
ST1,ST2,ST3 第1スイッチトランジスタ
SB1,SB2,SB3 第2スイッチトランジスタ
RT1,RT2,RT3 第1抵抗変化型メモリ（第1メモリ）
RB1,RB2,RB3 第2抵抗変化型メモリ（第2メモリ）
BLT1 第1ビット線
BLB1 第2ビット線
6a 第1アクセストランジスタ
6b 第2アクセストランジスタ
7a 第1ロードトランジスタ
7b 第2ロードトランジスタ
8a 第1ドライブトランジスタ
8b 第2ドライブトランジスタ
FT1,FT2,FT3 第1フローティングゲート（第1メモリ）
FB1,FB2,FB3 第2フローティングゲート（第2メモリ）

Claims (11)

  1. 第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、
    前記ＳＲＡＭと並列接続された複数の不揮発メモリ部と、
    前記ＳＲＡＭと前記不揮発メモリ部とに接続されたノード制御部とを備え、
    各前記不揮発メモリ部は、
    第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、
    前記第1スイッチトランジスタおよび前記第2スイッチトランジスタが独立にオンオフ動作し、
    前記ノード制御部は、
    切替操作によってノード制御ソース線に対して前記第1ストレージノードおよびまたは前記第2ストレージノードを選択的に接続させる
    ことを特徴とする不揮発性ＳＲＡＭメモリセル。
  2. 第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、
    前記ＳＲＡＭと並列接続された複数の不揮発メモリ部と、
    前記ＳＲＡＭと前記不揮発メモリ部とに接続されたノード制御部とを備え、
    各前記不揮発メモリ部は、
    第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、
    前記第1スイッチトランジスタおよび前記第2スイッチトランジスタが独立にオンオフ動作し、
    複数の前記不揮発メモリ部のうち、所定の前記不揮発メモリ部の前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1メモリセルの不揮発データ、または前記第2メモリセルの不揮発データのうちいずれか一方だけを、オン動作した前記第1スイッチトランジスタまたは前記第2スイッチトランジスタに接続された、前記ＳＲＡＭの前記第1ストレージノードまたは前記第2ストレージノードに書き込み、
    前記第1メモリセルまたは前記第2メモリセルのいずれか一方の不揮発データを、前記ＳＲＡＭに書き込む際には、前記ＳＲＡＭに設けた第1アクセストランジスタをオフ動作させて前記ＳＲＡＭと第1ビット線との電気的な接続が遮断されるとともに、前記ＳＲＡＭに設けた第2アクセストランジスタをオフ動作させて前記ＳＲＡＭと第2ビット線との電気的な接続が遮断された状態とし、
    前記不揮発データが書き込まれる前記第1ストレージノードまたは前記第2ストレージノードから、該不揮発データを前記ＳＲＡＭに書き込む前記第1メモリまたは前記第2メモリへ流れるメモリ側電流が、前記不揮発データが書き込まれない前記第2ストレージノードまたは前記第1ストレージノードから前記ノード制御部へ流れる参照電流よりも大きいときには、前記不揮発データが書き込まれる一方の前記第1ストレージノードまたは前記第2ストレージノードの電位が、該不揮発データが書き込まれない他方の前記第2ストレージノードまたは前記第1ストレージノードの電位よりも低くなり、
    前記メモリ側電流が前記参照電流よりも小さいときには、前記不揮発データが書き込まれる一方の前記第1ストレージノードまたは前記第2ストレージノードの電位が、該不揮発データが書き込まれない他方の前記第2ストレージノードまたは前記第1ストレージノードの電位よりも高くなる
    ことを特徴とする不揮発性ＳＲＡＭメモリセル。
  3. 第1スイッチゲート線が前記第1スイッチトランジスタに接続されているとともに、前記第1スイッチゲート線とは異なる第2スイッチゲート線が前記第2スイッチトランジスタに接続されており、
    前記第1スイッチトランジスタは、前記第1スイッチゲート線からゲートに印加される電圧に基づいてオンオフ動作し、前記第2スイッチトランジスタは、前記第2スイッチゲート線からゲートに印加される電圧に基づいてオンオフ動作する
    ことを特徴とする請求項1記載の不揮発性ＳＲＡＭメモリセル。
  4. 複数の前記不揮発メモリ部のうち、所定の前記不揮発メモリ部の前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1メモリセルの不揮発データ、または前記第2メモリセルの不揮発データのうちいずれか一方だけを、オン動作した前記第1スイッチトランジスタまたは前記第2スイッチトランジスタに接続された、前記ＳＲＡＭの前記第1ストレージノードまたは前記第2ストレージノードに書き込む
    ことを特徴とする請求項1または3記載の不揮発性ＳＲＡＭメモリセル。
  5. 複数の前記不揮発メモリ部のうち、所定の前記不揮発メモリ部の前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1ストレージノードおよび前記第1メモリ間、または前記第2ストレージノードおよび前記第2メモリ間のうちいずれか一方だけを電気的に接続させ、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方のＳＲＡＭデータだけを前記第1メモリセルまたは前記第2メモリセルに書き込む
    ことを特徴とする請求項1または3記載の不揮発性ＳＲＡＭメモリセル。
  6. 前記第1メモリは、一端に前記第1スイッチトランジスタが接続されているとともに、他端にメモリソース線が接続された構成を有し、前記第2メモリは、一端に前記第2スイッチトランジスタが接続されているとともに、他端に前記メモリソース線が接続された構成を有しており、
    前記不揮発メモリ部は、前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させることで、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方だけに前記メモリソース線を接続させて、接続された前記第1ストレージノードまたは前記第2ストレージノードの電圧と、前記メモリソース線の電圧とにより生じる電位差により前記第1メモリセルまたは前記第2メモリセルの不揮発データを消去する
    ことを特徴とする請求項1または3記載の不揮発性ＳＲＡＭメモリセル。
  7. 前記ノード制御部は、
    前記第1ストレージノードと、各前記不揮発メモリ部の前記第1スイッチトランジスタの一端とに接続された第1ノード制御トランジスタと、
    前記第2ストレージノードと、各前記不揮発メモリ部の前記第2スイッチトランジスタの一端とに接続された第2ノード制御トランジスタと、
    前記第1ノード制御トランジスタおよび前記ノード制御ソース線間と、前記第2ノード制御トランジスタおよび前記ノード制御ソース線間とに設けられ、規定値以上の電流を流す抵抗素子とを備えており、
    第1ノード制御ゲート線が前記第1ノード制御トランジスタに接続されているとともに、前記第1ノード制御ゲート線とは異なる第2ノード制御ゲート線が前記第2ノード制御トランジスタに接続されており、前記第1ノード制御トランジスタおよび前記第2ノード制御トランジスタが独立にオンオフ動作する
    ことを特徴とする請求項1,3〜6のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。
  8. 前記ＳＲＡＭに設けた第1アクセストランジスタをオフ動作させて前記ＳＲＡＭと第1ビット線との電気的な接続を遮断するとともに、前記ＳＲＡＭに設けた第2アクセストランジスタをオフ動作させて前記ＳＲＡＭと第2ビット線との電気的な接続を遮断した状態で、
    前記第1ストレージノードおよび前記第2ストレージノードへの電源電圧の印加を停止し、前記ノード制御部を介して前記ノード制御ソース線に前記第1ストレージノードおよび前記第2ストレージノードを接続させることで、前記第1ストレージノードおよび前記第2ストレージノードの電位を下げて初期状態とする
    ことを特徴とする請求項1,3〜7のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。
  9. 第1ストレージノードと、該第1ストレージノードと相補的な第2ストレージノードとを有したＳＲＡＭ（Static Random Access Memory）と、
    前記ＳＲＡＭと並列接続された複数の不揮発メモリ部とを備え、
    各前記不揮発メモリ部は、
    第1メモリに第1スイッチトランジスタを介して前記第1ストレージノードが電気的に接続可能な第1メモリセルと、第2メモリに第2スイッチトランジスタを介して前記第2ストレージノードが電気的に接続可能な第2メモリセルとを有し、
    前記第1スイッチトランジスタと前記第1ストレージノードとの間には、前記第1スイッチトランジスタと直列に接続された第1共有スイッチトランジスタを有し、
    前記第2スイッチトランジスタと前記第2ストレージノードとの間には、前記第2スイッチトランジスタと直列に接続された第2共有スイッチトランジスタを有し、
    前記第1共有スイッチトランジスタおよび前記第2共有スイッチトランジスタが独立にオンオフ動作する
    ことを特徴とする不揮発性ＳＲＡＭメモリセル。
  10. 請求項1,3〜7,9のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセルが行列状に配置され、一方に並ぶ複数の前記不揮発性ＳＲＡＭメモリセルで第1ビット線および第2ビット線を共有している
    ことを特徴とする不揮発性半導体記憶装置。
  11. 請求項2または8記載の不揮発性ＳＲＡＭメモリセルが行列状に配置され、一方に並ぶ複数の前記不揮発性ＳＲＡＭメモリセルで前記第1ビット線および前記第2ビット線を共有している
    ことを特徴とする不揮発性半導体記憶装置。
JP2014157136A 2014-07-31 2014-07-31 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 Active JP6306466B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014157136A JP6306466B2 (ja) 2014-07-31 2014-07-31 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
US15/329,312 US9842650B2 (en) 2014-07-31 2015-07-22 Non-volatile SRAM memory cell, and non-volatile semiconductor storage device
PCT/JP2015/070806 WO2016017496A1 (ja) 2014-07-31 2015-07-22 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
TW104124289A TWI651810B (zh) 2014-07-31 2015-07-27 非揮發性靜態隨機存取記憶體記憶胞、及非揮發性半導體記憶裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014157136A JP6306466B2 (ja) 2014-07-31 2014-07-31 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2016033842A JP2016033842A (ja) 2016-03-10
JP2016033842A5 JP2016033842A5 (ja) 2017-08-17
JP6306466B2 true JP6306466B2 (ja) 2018-04-04

Family

ID=55217397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014157136A Active JP6306466B2 (ja) 2014-07-31 2014-07-31 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US9842650B2 (ja)
JP (1) JP6306466B2 (ja)
TW (1) TWI651810B (ja)
WO (1) WO2016017496A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
KR102506838B1 (ko) * 2016-09-30 2023-03-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
CN108695328B (zh) * 2017-04-05 2021-08-17 联华电子股份有限公司 静态随机存取存储器元件及形成方法
US10249360B1 (en) * 2017-11-30 2019-04-02 National Tsing Hua University Method and circuit for generating a reference voltage in neuromorphic system
JP6734904B2 (ja) * 2018-11-01 2020-08-05 ウィンボンド エレクトロニクス コーポレーション 記憶回路
US11031078B2 (en) * 2019-03-08 2021-06-08 Microsemi Soc Corp. SEU stabilized memory cells
US11545218B2 (en) * 2019-12-31 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Nonvolatile SRAM

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62298998A (ja) 1986-06-18 1987-12-26 Seiko Instr & Electronics Ltd 不揮発性ｒａｍ
WO2004086512A1 (ja) * 2003-03-26 2004-10-07 Fujitsu Limited 半導体記憶装置
DE102005001667B4 (de) * 2005-01-13 2011-04-21 Qimonda Ag Nichtflüchtige Speicherzelle zum Speichern eines Datums in einer integrierten Schaltung
CN103597545B (zh) * 2011-06-09 2016-10-19 株式会社半导体能源研究所 高速缓冲存储器及其驱动方法
JP5267623B2 (ja) * 2011-07-27 2013-08-21 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP2013190893A (ja) 2012-03-13 2013-09-26 Rohm Co Ltd マルチタスク処理装置
US8964470B2 (en) * 2012-09-25 2015-02-24 Aplus Flash Technology, Inc. Method and architecture for improving defect detectability, coupling area, and flexibility of NVSRAM cells and arrays
JP5556873B2 (ja) * 2012-10-19 2014-07-23 株式会社フローディア 不揮発性半導体記憶装置
JP6053474B2 (ja) 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
JP6368526B2 (ja) * 2014-04-18 2018-08-01 株式会社フローディア 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2016033842A (ja) 2016-03-10
TWI651810B (zh) 2019-02-21
WO2016017496A1 (ja) 2016-02-04
TW201611193A (zh) 2016-03-16
US20170221563A1 (en) 2017-08-03
US9842650B2 (en) 2017-12-12

Similar Documents

Publication Publication Date Title
JP6306466B2 (ja) 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
KR101158490B1 (ko) 반도체집적회로 장치
JP4496238B2 (ja) 不揮発性メモリ装置
US8952720B2 (en) Reconfigurable integrated circuit device and writing method thereof
US8587986B2 (en) Variable-resistance memory device and its driving method
US7911824B2 (en) Nonvolatile memory apparatus
KR100855585B1 (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
JP4309877B2 (ja) 半導体記憶装置
US7535748B2 (en) Semiconductor memory device
WO2015012406A1 (ja) マルチコンテキストコンフィグレーションメモリ
JP2019160382A (ja) 不揮発性半導体メモリ
US8238138B2 (en) Semiconductor memory device and its operation method
JP2008016098A (ja) 半導体記憶装置
JP2010113742A (ja) 不揮発性半導体記憶装置及びその制御方法
JP2012203946A (ja) 抵抗変化メモリ
JP2014175020A (ja) 半導体記憶装置
CN104718613A (zh) 非易失性半导体存储装置
JP6102146B2 (ja) 半導体記憶装置
US20080106924A1 (en) Resistive memory device and method of writing data
JP2015170377A (ja) 抵抗変化型メモリ
JP2015079869A (ja) メモリ装置、アクセス方法
JP4189269B2 (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
KR20180016254A (ko) 반도체 장치
JP2006294181A (ja) 半導体装置
US11257536B2 (en) Semiconductor storage device and control method thereof

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170705

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170912

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180308

R150 Certificate of patent or registration of utility model

Ref document number: 6306466

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250