JP2006294181A - 半導体装置 - Google Patents

Abstract

【課題】読出し時に相変化素子の相状態を変化させない範囲で、書換え電流より小さい電流を流すため、読出し速度が遅くなっていた。
【解決手段】加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、リード動作時に読出した情報を再書込みする。また、ライト動作時に、読出した情報を外部からの書込み情報で置換え、置き換えた情報をメモリセルに書込む。さらに、読出しと書込みで同一の回路によりセルを電流駆動する。さらに、読出しと再書込みまたは書込みの間にパルスを印加する。さらに、印加するパルスと極性の異なる。さらに、書込み動作時にワード線電圧を電源電圧より高くする。さらに、非選択の場合に、ワード線電圧を接地電位より低くする。
【効果】読出し速度を高速化できる。
【選択図】 図１

Description

本発明は、半導体装置および半導体記憶装置に関し、特に不揮発メモリやシステムLSI（マイクロコンピュータ等）に搭載されるオンチップメモリに関する。

高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。相変化メモリについては、非特許文献1や特許文献1で述べられている。例えば非特許文献1に示されるように相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して情報を記憶する。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。リセット（RESET）動作とも呼ばれる高抵抗化（アモルファス化）は、比較的高温に保つことにより行い、セット（SET）動作とも呼ばれる低抵抗化（結晶化）は、比較的低温に十分な期間保つことにより行う。また、特許文献1では、相変化材料の読出し電流は、相変化抵抗の状態を変化させない範囲で、書換え電流より小さくすることが述べられている。
アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第202頁〜第203頁（2002年）（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.） 米国特許第6590807号公報

しかしながら、読出し時には、情報の破壊を防止するために相変化抵抗の状態を変化させない範囲で電流を流す必要があり、書換え電流より小さい電流を流すことになる。しかし、電流を小さくすると読出し速度を劣化する。すなわち、情報破壊の防止の観点から見れば、読出し電流を小さくする必要があり、読出し速度の観点から見れば、読出し電流を大きくする必要があり、トレードオフの関係にある。

本願明細書において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。

第1に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、リード動作時に読出した情報を再書込みすることにある。

第2に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、ライト動作時に、読出した情報を外部からの書込み情報で置換え、置き換えた情報をメモリセルに書込むことにある。

第3に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、読出しと書込みで同一の回路によりセルを電流駆動することにある。

第4に、第1に述べた読出しと再書込みまたは、第2に述べた読出しと書込みの間に、再書込みパルス電流あるいは書込みパルス電流に先行してそれらと逆極性のパルス電流を印加することにある。

第5に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、書込み動作時にワード線電圧を電源電圧より高くすることにある。

第6に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、ワード線電圧のローレベルを接地電位より低くすることにある。

第7に、加える温度により結晶の状態が変化することにより情報を記憶するメモリセルと読出し・書込み回路を有し、同一ワード線上の複数のメモリセルは対応する複数の読出し・書込み回路に同時に接続できることにある。

第8に、上記第1から第7の手段を任意に組み合わせることにある。

本発明によれば、半導体装置の読出し速度を高速化できる。

以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。実施例の各機能ブロックを構成する回路素子は、特に制限がないが、公知のCMOS（相補型MOSトランジスタ）等の集積回路技術によって、単結晶シリコンのような一つの半導体基板上に形成される。図面には、MOSトランジスタの基板電位の接続は特に明記しないが、MOSトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りのない場合、信号のローレベルを‘L’、ハイレベルを‘H’とする。

《実施例1》
<メモリモジュール構成>
図１のメモリモジュールを用いて詳細に説明する。メモリモジュールを構成するメモリアレイARRAYは、複数のワード線WLと複数のビット線BLから構成されており、ワード線WLとビット線BLの交点にメモリセルMCが接続されている。各メモリセルMCは、メモリセルMC00で例示されているように、Nチャネル型MOSトランジスタMN00と記憶素子R00で構成される。記憶素子R00は、相変化抵抗と呼ばれる素子であり、例えば、結晶状態では1KΩ〜10KΩ程度の低い抵抗で、アモルファス状態では100KΩ以上の高い抵抗であることを特徴とする素子である。Nチャネル型MOSトランジスタMN00のゲート電極には、ワード線WL0が接続され、Nチャネル型MOSトランジスタを選択状態ではオン状態に、非選択状態ではオフ状態となるように制御する。R00の一方の端子がビット線BL0に接続され、もう一方の端子がMN00のドレイン電極に接続される。MN00のソース電極は接地電位に接続される。本実施例では、相変化素子Rは、ビット線BLとNチャネル型MOSトランジスタMNの間に接続されているが、接地電位とNチャネル型MOSトランジスタMNの間に接続してもよい。またMOSトランジスタの代わりにバイポーラトランジスタを使うことも可能である。

ワード線WLには、X系アドレスデコーダブロックが接続されており、X系アドレス信号により1つのワード線WLが選択される。

ビット線BLには、ビット線選択回路BLSが接続されており、スイッチSWにより選択的にコモン線CLに接続される。スイッチSWは、Y系アドレスデコーダブロックからのビット線選択信号BSにより制御される。

読出し・書込み回路RWCは、センスアンプSAとライトアンプWA、書込みデータ選択回路WDC、読出し制御回路RAから構成される。センスアンプSAは、コモン線CLの信号を増幅する。読出し制御回路RAは、スイッチRSWと電流源（Iread）からなる。ライトアンプWAは、Pチャネル型MOSトランジスタ（MP0、MP1）と電流源（Iset、Ireset）、書込み電流選択回路WICよりなり、カレントミラー回路を構成している。Pチャネル型MOSトランジスタMP0のソース電極には電源電位VDDが、ゲート電極とドレイン電極はノードNGが、Pチャネル型MOSトランジスタMP1のソース電極には電源電位VDDが、ゲート電極にはノードNGが、ドレイン電極はコモン線CLがそれぞれ接続されている。ノードNGには書込み電流選択回路WICにより電流源（セット電流源Isetまたはリセット電流源Ireset）が接続される。ノードNGの電位は、接続された電流源の電流とMP0に流れる電流IW0が同一となるよう変化する。また、MP1とMP0はゲート−ソース間電圧が同じであるので、電流IW1もIW0と同じ電流となる。この結果、ビット線BLへ流れる電流がノードNGに接続された電流源の電流と同じになる。

書込みデータ選択回路WDCは書込み制御信号WEと入力データDi、出力データDoが入力され、信号（リセット電流選択信号RIS、セット電流選択信号SIS）を書込みデータ選択回路WICへ出力する。

<動作方式>
次に、図2を用いて詳細な動作について説明する。内部回路の電源電圧VDDは例えば1.5Vである。はじめは待機状態STANDBYにあり、アドレスADDが切り替わり、ライト制御信号WEが‘L’になるとリード動作READが始まる。ここでは主に、‘1’（リセット（高抵抗）状態）をメモリセルMC00から読み出す場合について説明する。図2では実線で示している。‘0’（セット（低抵抗）状態）を読み出す場合は破線で示している。

ワード線WL0を‘L’から‘H’に活性化すると同時にスイッチRSWをオンし、ビット線BL0へ駆動電流Ireadを流す。相変化素子は熱により結晶の状態が変わる素子であり、特にアモルファス（リセット）状態は、小さい電流による発熱でも徐々に結晶化（セット）していく。この変化は累積していくので、結晶化を少しでも遅らせるため、従来読出し時には、書込み電流より小さい電流を流す必要があった。Ireadと読み出し回数の関係を図3に示す。例えば100uAの電流を流すと、1度の読出しでデータが破壊するが、10uA程度の電流であれば、ほぼ無限に読出しが可能となる。しかしながら10uA程度の電流では、ビット線BLの電位が変化するまで時間がかかり、読出し速度が遅くなる。そこで、本発明ではIreadを例えば100uAと大きくし、読出し速度を高速化する。ただし、データが破壊する可能性があるので、読出したデータは再書込みする。

読出し電流Ireadをビット線BL0に流すと、メモリセルMC00には例えば100kΩの高抵抗（データ‘1’に相当）の値が書き込まれているので、ビット線BL0の電位が電源付近まで上昇し、例えば1.2Vになる。もしメモリセルMC00に例えば10kΩの低抵抗（データ‘0’に相当）の値が書き込まれていれば、ビット線BL0はあまり上昇せず1.0V程度となる。この電圧をセンスアンプ活性化信号SEを‘H’にすることにより、センスアンプ回路SAでリファレンス電圧REFと比較し、この電位差を増幅する。増幅されたデータをDoへ出力し読出しが終了する。高抵抗値が書き込まれている場合はDoに‘1’を出力し、低抵抗値が書き込まれている場合はDoに‘0’を出力する。

本実施例では、読み出し後に、読出したデータを再書込みする。これにより、読み出し時のデータ破壊は問題なくなる。

本実施例では、‘1’が読み出されており、読出されたデータが、書込みデータ選択回路WDCに送られ、リセット電流選択信号RISが‘L’から‘H’に変化する。これにより、書込み電流選択回路WICを駆動し、電流源IresetをNGへ接続する。これによりPチャネル型MOSトランジスタMP1の電流IW1もIresetとなり、ビット線BL0に向かって電流Iresetを流すことができる。

リセット電流Iresetは例えば200uAである。読出しによりデータが破壊され素子が低抵抗化している場合には、200uAの電流が流れ続け、ビット線は電源電位付近まで上昇する。また、読出しにより素子が低抵抗化していなくても、リセット電流Iresetにより素子は低抵抗化し、200uAの電流が流れ続ける。この状態を5ナノ秒から数十ナノ秒続けることにより素子は溶融状態となる。この後、素子に流れる電流を急激に下げて急冷することにより記憶素子R00はアモルファス化し高抵抗（データ‘1’に相当）となる。
また、非選択のビット線BLは、接地電位に接続されている。

もし‘0’が読出された場合は、記憶素子Rはセット状態であるので、読出し時に読出し電流Ireadを流しても抵抗値が変化することはなく、データを書き戻す必要はない。ただし、本実施例では、制御を簡略化するために‘0’を読み出した場合も書込みを行っている。この場合は、読出し後にライトアンプWAによりセット電流Isetをビット線BL0へ向かって流す。素子は低抵抗化しているので、100uAの電流が流れ続ける。この状態を100ナノ秒程度続け書込み動作を終える。

書込みが終了するとワード線WL0が‘H’から‘L’へ遷移しセット動作が終了する。
ライト動作WRITEは、データを読出した後に、書込みデータ選択回路WDCにより、外部からの入力データDiを選択し、このデータに基づいて、リセット電流選択信号RISやセット電流選択信号SISを制御してデータを書込む。

本実施例の実線で示した波形図は、‘1’を読み出した後‘0’を書き込んでおり、破線で示した波形図は、‘0’を読み出した後‘1’を書き込んでいる。‘0’を書込む場合は、SIS信号を‘L’から‘H’とし、セット電流Isetをビット線BLへ流すことにより素子をセットする。‘1’を書込む場合は、RIS信号を‘L’から‘H’にすることにより、リセット電流Iresetをビット線BLへ流し素子をリセットする。

ライト動作WRITEでの、読出しは必要ないが、制御を簡略化するためリード動作READと同一の制御を行なっている。

本実施例では、リセット時に200uAの電流Iresetを素子に流す必要がある。従って、メモリセルMCのNチャネル型MOSトランジスタMNも同等の電流を流す駆動力が必要となる。電流駆動力を大きくするためにはトランジスタのゲート幅を大きくすれば良いが、これはメモリセルのサイズを増大させてしまう。そこで、ゲート幅を大きくする代わりにワード線WLが‘H’の時の電圧を電源電圧VDDより高い値にブーストし、電流駆動力を増大させた。本実施例ではワード線の電圧を、電源電圧VDDより1.0V高い2.5Vとした。図4に、200uAの電流を流す場合に必要なメモリセルサイズとワード電圧との関係を示した。ワード電圧を上げると、流れる電流が増加するので、相対的にゲート幅を小さくでき、セルサイズを縮小できる。ワード電圧を1.5Vにし、ゲート幅を大きくした場合に比べ、ワード電圧を2.5Vにブーストした場合では、セル面積を約60％にし、セルサイズを6F2とすることができる。ブーストする電圧は信頼性を考慮して5MV/cm以上の電圧がゲート電極に印加されないようにする必要がある。

また、メモリセルMCのNチャネル型MOSトランジスタMNの電流駆動力を増大させる別の方法として、しきい値を下げる方法もある。この場合、ワード線WLが‘H’の時の電圧を電源電圧VDDとすることができるが、非選択時のリーク電流が増大するため、ワード線WLが‘L’の時に負電圧を印加する必要がある。例えばしきい値を0.5V下げた場合には、ワード線WLを2Vにブーストしたのと同じ効果となるが、非選択のワード線WLに-0.5Vを印加する必要がある。

図5は、メモリアレイの平面図を示している。ワード線WLはポリシリコン層（PS）で、ソース線SLは第1の配線層M1で、ビット線BLは第2の配線層M2でそれぞれ形成されている。また、拡散層Lと配線層M1はコンタクトCNTで接続され、配線層M1と配線層M2はビアVIAでそれぞれ接続される。

<ワード線を制御する場合>
図6のメモリモジュールを用いてワード線を制御する場合を説明する。メモリモジュールを構成するメモリアレイARRAYは、複数のワード線WLと複数のビット線BLから構成されており、ワード線WLとビット線BLの交点にメモリセルMCが接続されている。各メモリセルMCは、メモリセルMC00で例示されているように、Nチャネル型MOSトランジスタMN00と記憶素子R00で構成される。記憶素子R00は、相変化抵抗と呼ばれる素子である。ワード線WLには、ワードドライバアレイWD_ARYが接続されており、X系アドレスデコーダADECにより、X系アドレス信号XADDがデコードされ1つのワード線WLが選択される。ワードドライバアレイWD_ARYは、ワードドライバWDで構成されており、ワードドライバWD0は例えば、Nチャネル型MOSトランジスタMN10とPチャネル型MOSトランジスタMP10で構成されるインバータ回路となっており、出力はワード線WLに接続され、Pチャネル型MOSトランジスタMP10のソース電極は電源線VWLに接続される。

ビット線BLには、ビット線選択回路BLSが接続されており、スイッチSWにより選択的にコモン線CLに接続される。スイッチSWは、Y系アドレスデコーダブロックからのビット線選択信号BSにより制御される。

読出し・書込み回路RWCは、センスアンプSAとライトアンプWA、書込みデータ選択回路WDC、書き込み制御回路WICで構成される。書込みデータ選択回路WDCは書込み制御信号WEと入力データDi、出力データDoが入力され、制御信号CWを書込み書き込み制御回路WICへ出力する。書込み制御回路WICはCE信号を基に電源線VWLや信号BSを制御する。ライトアンプWAはPチャネル型MOSトランジスタMP1で構成され、ゲート電極には制御信号BCが入力される。

<動作方式>
次に、図7を用いて詳細な動作について説明する。内部回路の電源電圧VDDは例えば1.5Vである。はじめは待機状態STANDBYにあり、アドレスADDが切り替わり、ライト制御信号WEが‘L’になるとリード動作READが始まる。ここでは主に、‘1’（リセット（高抵抗）状態）をメモリセルMC00から読み出す場合について説明する。図2では実線で示している。‘0’（セット（低抵抗）状態）を読み出す場合は破線で示している。

はじめに、ビット線BL0を制御信号BCを‘L’にすることによりプリチャージする。ワード線WL0を‘L’から‘H’に活性化し、ビット線BL0からメモリセルMC00により電流を引き抜く。メモリセルMC00には例えば100kΩの高抵抗（データ‘1’に相当）の値が書き込まれているので、ビット線BL0の電位はほとんど変化せず、例えば1.5Vになる。もしメモリセルMC00に例えば10kΩの低抵抗（データ‘0’に相当）の値が書き込まれていれば、ビット線BL0低下し0.5V程度となる。この電圧をセンスアンプ活性化信号SEを‘H’にすることにより、センスアンプ回路SAでリファレンス電圧REFと比較し、この電位差を増幅する。増幅されたデータをDoへ出力し読出しが終了する。高抵抗値が書き込まれている場合はDoに‘1’を出力し、低抵抗値が書き込まれている場合はDoに‘0’を出力する。

本実施例では、読み出し後に、読出したデータを再書込みする。これにより、読み出し時のデータ破壊は問題なくなる。

本実施例では、‘1’が読み出されており、読出されたデータが、書込みデータ選択回路WDCに送られ、信号CWを出力する。この結果、書込み制御回路WICにより電源線VWLと信号BCが制御される。‘1’が読み出された場合は、ビット線は電源電圧1.5Vに、ワード電圧は電源電圧1.5Vのままとなる。

読出し前には素子は高抵抗であるが、読出しによりデータが破壊され素子が低抵抗化している場合には、リセット電流Iresetが200uA流れる。また、読出しにより素子が低抵抗化していなくても、リセット電流Iresetにより素子は低抵抗化し、200uAの電流が流れ続ける。この状態を5ナノ秒から数十ナノ秒続けることにより素子は溶融状態となる。この後、素子に流れる電流を急激に下げて急冷することにより記憶素子R00はアモルファス化し高抵抗（データ‘1’に相当）となる。

また、非選択のビット線BLは、接地電位に接続されている。

もし‘0’が読出された場合は、記憶素子Rはセット状態であるので、読出し時に読出し電流Ireadを流しても抵抗値が変化することはなく、データを書き戻す必要はない。ただし、本実施例では、制御を簡略化するために‘0’を読み出した場合もセットの書込みを行っている。この場合は、読出し後にビット線は電源電圧1.5Vに、ワード電圧は1.0Vに設定され、素子は低抵抗化しているので、100uAの電流が流れ続ける。この状態を100ナノ秒程度続け書込み動作を終える。

書込みが終了するとワード線WL0が‘H’から‘L’へ遷移しセット動作が終了する。
ライト動作WRITEは、データを読出した後に、書込みデータ選択回路WDCにより、外部からの入力データDiを選択し、このデータに基づいて、電源電圧VWLを制御してデータを書込む。

本実施例の実線で示した波形図は、‘1’を読み出した後‘0’を書き込んでおり、破線で示した波形図は、‘0’を読み出した後‘1’を書き込んでいる。
ライト動作WRITEでの、読出しは必要ないが、制御を簡略化するためリード動作READと同一の制御を行なっている。

《実施例2》
ここでは、再書き込みや書込みの前に、電流パルスを印加する方法について説明する。本方式により書換えを無限回行なうことが可能となる。また、本実施例ではセット電流源Isetと読出し用電流源Ireadを共有化し、読出し用制御回路RAを削除し面積の低減を図っている。

<メモリモジュール構成>
図8を用いて実施例1と異なる点のみ述べる。ソース線SLは接地電位に接続されず、ビット線BLと平行に形成され、ビット線選択回路BLSでコモンソース線CSLに接続される。例えばソース線SL0はソース線スイッチSSW0で、コモンソース線CSLに接続される。また、ビット線BLも、ビット線選択回路BLSでコモンビット線CBLに接続される。例えばビット線BL0はビット線スイッチBSW0でコモンビット線CBLに接続される。
ビット線スイッチBSWはビット線選択信号BSで制御され、ソース線スイッチSSWはソース線選択信号SSでそれぞれ制御される。

コモンビット線CBLとコモンソース線CSLは、クロスバースイッチCBSWに入力され、コモン線CLまたは接地電位と接続される。

<動作方式>
図9を用いて実施例1と異なる点のみ述べる。リード動作READでデータを読出すまでは実施例1と同じである。データを読み出した後、まず、電流パルスを入力する。

例えば‘1’が読み出された場合には、セット電流選択信号SISを‘L’から‘H’にすることにより、ビット線BL0にセット電流Isetを流す。‘0’が読み出された場合には、リセット電流選択信号RISを‘L’から‘H’にすることにより、ビット線BL0にリセット電流Iresetを流す。その後逆の電流向きで、読み出した値を再書込みする。‘1’が読み出された場合には、ビット線BL0を接地電位に接続し、セット電流選択信号SISを‘H’から‘L’にし、リセット電流選択信号RISを‘L’から‘H’にすることにより、ソース線SL0にリセット電流Iresetを流し、‘1’を書込む。‘0’が読み出された場合には、ビット線BL0を接地電位に接続し、リセット電流選択信号RISを‘H’から‘L’にし、セット電流選択信号SISを‘L’から‘H’にすることにより、ソース線SL0にセット電流Isetを流し、‘0’を書込む。

書込み動作は、同様に読出し後、電流パルスを入力し、その後、書込みデータ（Diの値）を逆方向の電流を流して書き込みを行なう。

以上のように書込む前に逆方向の電流パルスを印加することにより、書換えを無限回行なうことが可能となり、読出し時に書き戻す方式を行なっても、書き込み回数に限界がないため問題とならない。この原理について、記憶素子の材料として、カルコゲナイドGe2Sb2Te5を例に取り説明する。

書込み動作を一度も行っていない場合のカルコゲナイドの断面図を図10に示した。組成が均一なカルコゲナイド膜102の上に上部電極103が、下にプラグ電極154が形成されている。上部電極103はビット線BLと接続され、プラグ電極154は、トランジスタを介してソース線SLに接続される。図11(a)は1回‘1’を書込んだときの断面図である。カルコゲナイド膜102は、プラグ電極154の上部のみ半円状にアモルファス化111し、その他の領域は結晶状態110のままである。

書込みを繰り返すと、カルコゲナイドが高温の状態で電界が印加されるため、カルコゲナイドを構成する元素の電気陰性度の違いによりイオン伝導が生じ、組成の偏りが生じる。例えば、Ge2Sb2Te5の場合、Ge（ポーリングの電気陰性度 1.8）とSb（同 1.9）はTe（同 2.1）に比べて電気陰性度が低く、相対的に正の元素であるため電流方向に移動する。それに対して、Teは相対的に負の元素であるため電流と逆方向に移動する。

従来方式では、常に電流がビット線BLからソース線SLに流れて書込みを行なうため、相変化素子Rのビット線側のカルコゲナイドはTeの組成比が高くなり、トランジスタ側のカルコゲナイドは、Ge、Sbの組成比が高くなる。図12に多数回書き換えた後のカルコゲナイドの組成を示す。上部電極付近では、Teの組成比が増加したGe1.8Sb1.8Te5.4（132）となり、プラグ電極付近では、Ge、Sbの組成比が増加したGe2.2Sb2.2Te4.6(133)となる。

結晶化速度はカルコゲナイドの組成に依存する。材料組成の偏析により、結晶化速度が高速になった部分133は、リセットパルスを印加してもアモルファス化せず、結晶のまま残り（図11（b）の143）、正常な書込みを行なうことができなくなる。つまり、従来の書込み方式で、繰り返し書込みを行なうと、素子への書込みができなくなる。

本実施例では、書込みの途中で電流方向を逆にしている。このため、書込みにより組成に偏りが生じても、電流方向を逆にしたパルスの印加により組成の偏りは解消され組成は元の状態に戻る。この結果、イオン伝導に伴うカルコゲナイドの組成の偏析を防止することが可能となり、書込可能回数が増大し、無限回の書換えが可能となる。

図13は、メモリアレイの平面図を示している。ワード線WLはポリシリコン層（PS）で、ソース線SLは第1の配線層M1で、ビット線BLは第2の配線層M2でそれぞれ形成されている。ビット線BLとソース線SLは平行に形成されている。

《実施例3》
図14に本方式を使ってマルチポートメモリアレイを構成した例を示す。各ビット線は2つの選択スイッチSWに接続されており、例えば、BL0をスイッチSW00により読出し・書込み回路RWC0に接続し、SW10を介してRWC1に接続されている。このような構成とすることにより、リード動作とライト動作を並行して処理できる。また、本方式を使ってライト動作時に読出したデータでテストを行なうことができ、データの有効活用が可能である。

例えば、リード動作とライト動作を並行して処理する場合には、BL0をSW00によりRWC0に接続しリード動作を行うと同時に、BL1をスイッチSW11によりRWC1に接続しライト動作を行う。

実施例1に関するメモリモジュールの回路図である。 図1示すメモリモジュールの動作波形図である。 読出し回数と読出し電流の関係を示す図である。 ワード線ブーストの効果を示す図である。 メモリアレイの平面図である。 実施例1に関するメモリモジュールの回路図である。 図1示すメモリモジュールの動作波形図である。 実施例2に関するメモリモジュールの回路図である。 図5示すメモリモジュールの動作波形図である。 素子の断面構成を示す図である。 Ge-Sb-Teの相状態を示す図である。 従来方式で多数回書き込み後のGe-Sb-Teの組成を示す図である。 メモリアレイの平面図である。 実施例3に関するメモリモジュールの回路図である。

符号の説明

102…組成が均一なカルコゲナイド膜、103…上部電極、110、142、143…結晶状態、111、141…アモルファス状態、132…カルコゲナイド膜（組成比：Ge1.8Sb1.8Te5.4）、133…カルコゲナイド膜（組成比：Ge2.2Sb2.2Te4.6）、154…プラグ電極、ADD…アドレス、ARRAY…メモリアレイ、BL…ビット線、BLS…ビット線選択回路、BS…ビット線選択信号、BSW…ビット線スイッチ、CBL…コモンビット線、CBSW…クロスバースイッチ、CL…コモン線、CNT…コンタクト、CSL…コモンソース線、Di…入力データ、Do…出力データ、Icell…メモリセル電流、Iread…読出し電流（源）、Ireset…リセット電流（源）、Iset…セット電流（源）、IW…書込み電流、L…拡散層、M1…第2の配線層、M2…第1の配線層、MC…メモリセル、MN…Nチャネル型MOSトランジスタ、MP…Pチャネル型MOSトランジスタ、NG…ノード、PS…ポリシリコン層、R…記憶素子、RA…読出し制御回路、READ…読出し動作、REF…リファレンス電圧、RIS…リセット電流選択信号、RSW…スイッチ、RWC…読出し・書込み回路、SA…センスアンプ、SE…センスアンプ活性化信号、SIS…セット電流選択信号、SL…ソース線、SS…ソース線選択信号、SSW…ソース線スイッチ、STANDBY…待機状態、SW…スイッチ、VDD…電源電位、VIA…ビア、WA…ライトアンプ、WDC…書込みデータ選択回路、WE…書込み制御信号、WIC…書込み電流選択回路、WL…ワード線、WRITE…書込み動作、WD_ARY…ワードドライバアレイ、ADEC…X系アドレスデコーダ、VWL…電源線、WIC…書き込み制御回路。

Claims (8)

1. 複数のワード線と、
   前記複数のワード線と交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルと、
   読出し・書込み回路を具備してなり、
   前記複数のメモリセルは、相変化素子を含み、
   リード動作時に前記複数のメモリセルから読出した情報を再書込みすることを特徴とする半導体装置。
2. 請求項1において、ライト動作時に、読出した情報を外部からの書込み情報で置換え、前記置き換えた情報をメモリセルに書込むことを特徴とする半導体装置。
3. 請求項1または請求項2において、前記読出しと前記再書き込みと前記書込みで同一の回路により前記メモリセルを駆動することを特徴とする半導体装置。
4. 請求項１において、前記読出しと前記再書込みの間に、前記再書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。
5. 請求項2において、前記読出しと前記書込みの間に、前記書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。
6. 複数のワード線と、
   前記複数のワード線と交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを具備してなり、
   前記複数のメモリセルの夫々は、相変化素子でありを含み、
   前記ワード線のハイレベルを、前記ビット線を駆動する電源電圧より高く、ゲート酸化膜に対して5MV/cmまたはそれ以下となる電圧とすることを特徴とする半導体装置。
7. 複数のワード線と、
   前記複数のワード線と交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを具備してなり、
   前記複数のメモリセルの夫々は、相変化素子を含み、
   前記ワード線のローレベルの電位を、接地電位より低くすることを特徴とする半導体装置。
8. 複数のワード線と、
   前記複数のワード線と交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルと、複数の書込み・読出し回路を具備してなり、
   前記複数のメモリセルの夫々は、相変化素子を含み、
   前記複数のメモリセルは、対応する前記複数の書込み・読出し回路に同時に接続できることを特徴とする半導体装置。