JP2008165957A - メモリ用読み出し/書き込み複合回路 - Google Patents
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Abstract
【課題】小型の読み出し/書込み回路の構成を提供し、これによって面積、および従来のアレイアーキテクチャにおいて用いられている読み出しおよび書込み回路に対する複雑性を低減する。
【解決手段】各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し/書き込み複合回路をさらに含む。
【選択図】図1
【解決手段】各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し/書き込み複合回路をさらに含む。
【選択図】図1
Description
[発明の属する分野]本発明は、概して、メモリ装置に関し、さらに詳しく言うと、読み出し回路および書き込み回路の両方をそれらに組み込んだ回路、および、上記読み出し回路および書き込み回路を連合化(複合化)させる方法に関する。
[発明の背景]従来のメモリ装置、特に従来の半導体メモリ装置の場合には、機能的メモリ装置(例えばPLA、PALなど)とテーブルメモリ装置とは、区別されることがある。例えば、テーブルメモリ装置には、PROM、EROM、EEPROM、フラッシュメモリなどのようなROM装置(読み出し専用メモリ)、および、DRAMおよびSRAMのようなRAM装置(ランダムアクセスメモリまたは読み出し−書き込みメモリ)が含まれることもある。
SRAM(スタティックランダムアクセスメモリ)の場合には、個々のメモリセルは例えば、クロスカップルされたラッチとして構成されている6個のトランジスタから成る。DRAM(ダイナミックランダムアクセスメモリ)の場合には、通常、状況に応じて制御された1つの単一の容量素子(例えば、MOSFETのゲート−ソース静電容量)が用いられ、この静電容量には電荷を記憶することが可能である。
しかしながら、DRAM内の電荷は短時間しか保持されず、データ状態を維持するには、周期的にリフレッシュを行う必要がある。上記DRAMとは対照的に、上記SRAMはリフレッシュの必要がなく、上記メモリセル内に記憶されたデータは、該SRAMに適切な供給電圧が供給されている間はずっと記憶された状態で保持される。SRAMおよびDRAMは、どちらも揮発性とみなされ、データ状態は、これらに電源が供給される間のみ保持される。
揮発性メモリと対照的に、例えばEPROM、EEPROM、および、フラッシュメモリのような不揮発性メモリ装置(NVM)は別の特性を有しており、記憶されたデータは、該不揮発性メモリ装置に対応した電源電圧のスイッチをオフ状態に切り換えた場合でも保持される。この種のメモリは、様々な種類のモバイル通信装置にとって有利な点をいくつか有している。このモバイル通信装置とは、例えば、携帯電話上の電子ローロデックス内といった、上記携帯電話の電源が切られた場合でもその中のデータは保持されるような装置である。
近年開発された不揮発性メモリのある種類は、抵抗メモリ装置または抵抗スイッチメモリ装置と呼ばれている。このような抵抗メモリでは、2つの適切な電極(つまりアノードおよびカソード)間に配置されたメモリ材料は、適切なスイッチングプロセスによって、多かれ少なかれ導電状態にあり、より導電性の強い状態は論理値「1」に相当し、より導電性の弱い状態は論理値「0」に相当する(または、その逆も可能である)。
好適な抵抗メモリは、例えばW.W.Zhuamg et al.の「Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」,IEDM2002に記載されたようなペロブスカイトメモリと、例えばI.G.Baek et al.の「Multi−layer crosspoint binary oxide resistive memory(OxRAM) for post−NAND storage application」IEDM2005に記載されたようなバイナリ酸化物における抵抗スイッチング(OxRAM)と、相変化メモリ(PCRAM)と、導電性ブリッジングRAM(CBRAM)とであり得る。
相変化メモリの場合には、適切なカルコゲニド化合物(例えばGeSbTeまたはAgInSbTe化合物)は、例えば、2つの対応する電極間に配置された活物質として用いられ得る。このカルコゲニド化合物材料は、適切なスイッチングプロセスによって、アモルファス(つまり比較的弱導電性)状態、または、結晶質(つまり比較的強導電性)状態とすることが可能であり、従って、可変の抵抗素子のように作用し、上記において強調したように、互いに異なる各データ状態として活用することが可能である。
上記相変化物質をアモルファス状態から結晶状態へ変化させるために、上記電極に適切な加熱電流が印加され、該加熱電流は、該相変化物質をその結晶化温度を超えて加熱する。この動作はSET動作と呼ばれることもある。同様に、結晶状態からアモルファス状態へ状態を変化させることは、適切な加熱電流パルスを印加することによって達成される。
これによって、上記相変化材料はその融点を超えて過熱され、該相変化材料を急冷するプロセスによってアモルファス状態が得られる。この動作はRESET動作と呼ばれることもある。SET動作とRESET動作とを組み合わせることは、データが相変化メモリセルに対し書き込み可能にする1つの手段である。
[発明の概要]本発明の1つ以上の形態の基本的理解を促すために、以下に、簡略化した概要を示す。この概要は、本発明の広範囲におよぶ概要ではなく、本発明の主要な要素または重要な要素を特定することを意図しているのでも、本発明の範囲を線引きすることを意図しているのでもない。むしろ、この概要の主たる目的は、本発明の原理のいくつかを簡略化した形で示し、後述するより詳細な記載への前置きとして示すことである。
本発明は、各行と各列とにて組織化された、メモリセルのアレイ部を含むメモリ装置に向けられたものである。上記メモリ装置には、読み出し/書き込み複合回路が備えられており、上記読み出し/書き込み複合回路は、上記アレイ部における各ビット線のそれぞれにつながっており、該それぞれのビット線につながっているメモリセルから読み出し、メモリセルに書き込むように形成されている。
本発明は、メモリアドレス指定方法も開示する。上記方法は、1つのビット線毎に独自につながっている読み出し/書き込み複合回路を用いて、該ビット線につながっているメモリセルをアドレス指定する工程を含む。
以下の詳細な説明および添付の図面は、本発明の特定の形態および実施形態を詳細に説明するものである。これらは、本発明の原理が実施される様々な各方法の内におけるいくつかの方法のみを示すものである。
[図面の簡単な説明]図1は、本発明の一実施形態によるメモリアーキテクチャを示すブロック図である。図2は、本発明の他の一実施形態によるメモリアーキテクチャを概略的に示す図である。
[発明の詳細な説明]本発明の1つ以上の実施形態を、添付の各図面を参照しながら以下に説明する。同様の参照番号は、上記図面中、同様の部材を参照するために用いられている。本発明は、メモリ回路のアーキテクチャ、および、これに関連した該アーキテクチャのアドレス指定方法に関する。
図1を参照すると、メモリアレイアーキテクチャ100のブロック図が、本発明の一実施形態に従って示されている。上記アーキテクチャはメモリアレイ部を含み、該メモリアレイ部は、一実施形態において、各列に配置された複数の各ビット線102a〜102n、および、各行に配置された複数の各ワード線104a〜104mを含む。
上記複数の各ビット線のそれぞれに、対応した電流源回路106、ビット線選択回路108、および、ビット線プリチャージ回路110がそれぞれ接続されている。同様に、上記複数の各ワード線のそれぞれに、対応したワード線選択回路112と、一実施形態における相変化メモリ素子のようなメモリ素子114とがそれぞれ接続されている。
一実施形態では、上記相変化メモリ素子は、遷移金属酸化物を含有する構成部分を含む。本明細書には、相変化メモリに関連して様々な各実施形態を記載するが、本発明を他の種類のメモリ技術に用いてもよく、このような全てのメモリが本発明の範囲に含まれると想定されることを理解されたい。
また、図1を参照して、読み出し回路120は、上記メモリアレイ部につながっており、該メモリアレイ部につながっている様々な各メモリ素子114からデータを読み出すように動作する。一実施形態では、読み出し回路120は、1つの列(ビット線)を一度に読み出すように動作可能であり、上記読み出し回路につながっている各列の数(n)は、様々な実施形態によって、4列、8列、16列、または、32列のように変動しうる。代わりとなる他の複数の各形態を用いることも可能であり、これらは本発明の範囲に含まれるものと想定される。
一実施形態では、読み出し回路120は、カレントミラー回路122、電流電圧(I/V)変換器124、および、センスアンプ回路126を含む。一実施形態においては、センスアンプは、I/V変換器124からの電圧と基準電圧130との間を比較の機能の結果である出力128を生成するように形成されている。他の実施形態では、カレントミラー回路122の出力電流が、基準電流と直接比較されて、メモリセルからデータが読み出される。
本発明の一実施形態に従って、上述のアーキテクチャ100は、小型の読み出し/書き込み回路の構成を提供し、これによって面積、および、従来のアレイアーキテクチャにおいて用いられている読み出しおよび書き込み回路に対する複雑性を有効に低減することが可能である。
読み出し動作では、各ビット線選択回路108は、選択的に各ビット線102a〜102nのうちのいずれか1つを読み出し回路120に結合させるように形成されている。一実施形態では、各ビット線選択回路108はスイッチングマトリクスとして動作し、1つのビット線が動作可能なように読み出し回路120に結合されている一方、残りの各ビット線は読み出し回路120から電気的に絶縁されている。
他の実施形態では、上記ビット線選択回路は、後述のクランプ装置を含む、電流源回路106とあるビット線との直接的な電気接続によって置き換えられる。
下記によりさらに明白なように、ビット線選択回路108は、さらに、アクティブにされたビット線のビット線電圧をクランプするように形成されており、これによって該ビット線選択回路に接続されている各メモリ素子を保護できると同時に、各読み出し条件が容易に変動しないようにできる。本発明の一実施形態においては、上記ビット線選択回路は、アクティブにされたビット線のビット線電圧を、上記メモリ装置の電源電圧(VDD)とは異なり得るバイアス電圧(VBIAS)に関連した電圧にクランプするように形成されている。
さらに、図1に関連した読み出し動作に関して、電流源回路106は、必要とされる電流をアクティブにされたビット線に供給するように動作可能であり、該電流源回路から流れる電流量は、検出されているメモリ素子(ME)114のデータ状態を示す関数である。電流源回路106の電流が読み出し回路120のカレントミラー回路122で折り返され、上記データが検出される。
さらに、本発明の一実施形態では、ビット線プリチャージ回路110は、非選択の(または非アクティブな)各ビット線が所定の電位(例えば回路グランド)に、強制的にプル(設定)するように形成されており、従って、これらのビット線はディスチャージされるので、非選択ビット線がフロート(浮いた)状態になることはない。
アクティブにされたビット線につながっているビット線プリチャージ回路110は、該アクティブにされたビット線の電位を、上記所定の電位から離すように形成されているので、該アクティブにされたビット線は、ビット線選択回路108のバイアス電圧に関連するビット線電位まで上昇することが可能である。
さらに、電流源回路106は、電流源回路106に接続された各ビット線が、非選択のとき、上記非選択の各ビット線を読み出し回路120から絶縁するように形成されており、これによって正確な読み出しが容易になる。
本実施形態では、読み出し中には、各ワード線104a〜104mの制御に基づいて、上記アクティブにされたビット線につながっている1つのメモリ素子114だけが、一度に読み出(または検出)される。一実施形態では、検出されるメモリ素子につながっているワード線がアクティブにされる(例えば高い値に引き上げられる)一方、残りのワード線は非アクティブにされる(例えば低い値に引き下げられる)。
本実施形態では、これにつながっているワード線選択回路104は、各メモリ素子114のそれぞれを各ビット線の対応するそれぞれに電気的に結合させる。メモリ素子114のデータ状態に基づいた、特定な電流値の電流が、該メモリ素子につながっている電流源回路106から上記ビット線上に流れ、この電流は、該メモリ素子の電流値を検出するために、読み出し回路120に対し折り返される。
本実施形態では、上記メモリアレイは、交差点アレイとして構成され、上記ビット線およびワード線へのバイアスを用いて、上記メモリアレイ内のセルを選択する。
本発明の一実施形態では、上記アクティブにされたビット線につながっている各メモリ素子114が、各ワード線104a〜104mのアクティブ化および非アクティブ化を、選択的に小さい順番から大きい順番に順次増加させて切り換えることに基づいて、順に読み出される。
他の各ビット線に関連するデータを読み出すために、各ビット線選択回路108のそれぞれは、対応するビット線をアクティブにし、これを所望のビット線読み出し電位にクランプするように動作可能である一方、それ以外の各ビット線選択回路は対応する各ビット線のそれぞれを非アクティブにし、かつ、各ビット線プリチャージ回路110は、このような、非選択な各ビット線を所定の電圧に強制的に設定する。
書き込みが、指定されたビット線につながっている1つ以上のセルへの書き込み動作では、一実施形態によれば、電流源回路106は、それぞれの対応するビット線を読み出し回路120から絶縁するように形成されている。さらに、上記電流源回路は、選択されたメモリ素子114をプログラムするための電流源として動作することが可能である。
メモリ素子(ME)が相変化メモリ素子(PCE)を含む本発明の一実施形態では、2つの異なる各プログラミング電流が所望のデータ状態に依存して提供される。このような実施形態では、電流源回路106は、SET電流パルスを提供するように形成されているが、(以下に説明する)他の回路はRESET電流パルスを提供するように動作する。
電流源106は、SET電流(電源が制限された)をSET動作のために提供する。上記セルをより効率よくブレークダウン(溶融状態に)させるために、一実施形態では、上記印加パワーがデバイス207によって制限される前に、RESET装置215は、短いブレークダウンパルスを、より高電圧において印加するために使用される。
従って、SET書き込み動作では、本発明の一実施形態によれば、ビット線選択回路108および電流源106は、上記ビット線をバイアス電位に関連する1つの電圧にクランプするように動作する一方、ビット線プリチャージ回路110は不動作の状態である。
上記の方法によって、ビット線選択回路108は、このクランプされた電圧が上記SET電流の大きさに影響する書き込みSET回路として動作する。SETされる必要のあるビット線に沿った各メモリ素子のために、各ワード線はアクティブにされて、各相変化メモリ素子114を上記ビット線に結合させ、従って、電流源回路106によって供給されたSET電流が、その中を流れることを可能にする。
本発明の一実施形態では、上記SET電流パルスの持続時間は、各ワード線がアクティブにされる時間周期によって決定される。他の一実施形態では、各ビット線につながっているビット線プリチャージ回路110は、選択的にアクティブにされて、上記SET電流を適切な時間に分岐(シャント)させる。しかし、この追加動作は電力をより消費する。
本発明の一実施形態では、SETパルスを必要とする各相変化メモリ素子114は、小さい順番から大きい順番に順次アクティブにされ、その結果、所望のセル毎がSETされるまで、1つのセルずつ順次プログラムされる。本発明の他の一実施形態では、SETパルスを必要とする全ての各セルが、ビット線に対し並列に結合され、そのため、上記各セルは同時にSETされる。さらに、各ビット線は、それぞれ固有の書き込み回路を有している場合、アドレス指定が同時に可能である。
RESET書き込み動作では、上記RESET電流のために、電流源回路106は用いられない。従って一実施形態では、各ビット線選択回路108のそれぞれは、対応するビット線を電流源回路から絶縁するように動作する。
本発明の一実施形態によれば、ビット線プリチャージ回路110は、各上記ビット線をデバイスの電源電位VDDよりも大きな値を有するRESET電位に結合させるように形成されている。他の一実施形態では、上記RESET電位は電源電圧と同値である。さらに他の一実施形態では、上記RESET電位は上記電源電圧よりも小さい。さらに他の一実施形態では、電荷ポンプが用いられ、上記RESET電位はチップへの電源電圧よりも大きい。
結果として生じるRESET電流パルスの大きさは、この増大された上記RESET電位の関数である。結果として、ビット線プリチャージ回路110は、上記RESET電圧が上記RESET電流パルスの大きさに影響する、書き込みRESET回路として動作する。
本実施形態では、上記RESET電流パルスの持続時間は、それぞれのワード線がアクティブにされるタイミングによって決定される。他の一実施形態では、上記RESET電流パルスの持続時間は、ビット線プリチャージ回路110によって、上記RESET電位をビット線プリチャージ回路110から分離させるか、または、上記RESET電流を別の電流経路を介してグランドに分岐させるかのいずれかによって、決定され得る。
次に図2を参照すると、読み出し/書き込み回路アーキテクチャ200を概略的に示す図が、本発明の他の一実施形態に基づき示されている。上記回路アーキテクチャは、ゲート制御端子223を有するトランジスタ221を含む読み出し回路220を含む。ゲート制御端子223は、スイッチ部材209を介して他のトランジスタ207に選択的に結合される。
スイッチが閉じた場合、対応するビット線202aの電流源回路206として機能するトランジスタ207は、トランジスタ221に結合して、カレントミラー回路222を形成する。上記の方法で、読み出し中に1つのビット線を流れる電流は、ゲインファクターに応じて増幅されて、読み出し回路220に対し折り返される。上記ゲインファクターは、各トランジスタ207、222の相対的な評価値の関数である。
カレントミラー回路222において折り返された電流は、本実施形態の抵抗のような変換器回路224によって、電圧に変換される。その後、センスされた上記電圧は、センスアンプ回路226によって基準電圧230と比較され、それゆえ、センスアンプ回路226の出力状態は、検出されたメモリセル214のデータ状態を示している。
上述の説明から明らかなように、各電流源回路206のそれぞれにつながっているスイッチ209は、選択的に、対応するビット線202を読み出し回路220に結合するか、または、対応するビット線202を読み出し回路220から絶縁するように動作可能である。
本実施形態では、アーキテクチャ200は、指定された読み出し回路220に動作可能なように接続されている複数の各ビット線202a〜202nにおける各スイッチのうち、1つのスイッチ209だけが閉じるように形成されている。結果として、このビット線だけが動作可能なように上記読み出し回路に結合されているが、他の各ビット線のスイッチ209は開いており、これらのような各ビット線を読み出し回路220から電気的に絶縁している。
指定されたビット線(例えばビット線202a)につながっているメモリセル214を読み出す間、スイッチ213がトランジスタ211の制御端子をバイアス電位VBIASに結合させるときに、トランジスタ211がスイッチ213を介してアクティブにされる。上述のような方法で、トランジスタ211はビット線選択回路208として動作し、ビット線202aを電流源回路206に結合させる。
また、図2のアークテクチャ200に関連した読み出し動作に関して、ビット線プリチャージ回路210は、アクティブにされたビット線202aが、本実施形態の回路グランドのような所定の電位に強制的に設定されないことを保証するために動作する。このような場合、各トランジスタ215、217を含む回路210は、それらの各制御入力端子225、227のそれぞれへの適切な各制御信号の入力によって、OFFされる。
しかしながら、読み出しの前に、トランジスタ217はアクティブにされて、このビット線202aを所定の電位にプリチャージすることが可能である。さらに、読み出し中において、図2に示すビット線202bのような非選択なビット線のために、トランジスタ217はアクティブにされ、上記非選択ビット線は回路グランドのような所定の電位に強制的に設定される。
上記アクティブにされたビット線のビット線プリチャージ回路210を非アクティブにすると、読み出されるために所望のメモリセルにつながっているワード線選択回路212がアクティブにされ、それにより、メモリ素子214をビット線202aに結合する。
本実施形態では、ワード線選択回路212は、ワード線204aを高電位にすることによって、ON状態に切り換わるワード線選択トランジスタ229を含む。上述のような方法で、読み出されているメモリ素子214のデータ状態の関数である値を有する電流が、ビット線202aの中を流れることができる。
さらに、読み出し動作中に、ビット線選択回路208は、ビット線電圧クランプとして動作する。トランジスタ211が、VBIASに結合されているスイッチ213によってアクティブにされる場合には、ビット線202aは、VBIASに比例した電圧にクランプされ、それによって、上記ビット線電圧を、電源電圧VDDにおける変動に実質的に無関係にしている。さらに、VBIASの値は、一実施形態のVDDとは無関係に選択されることが有効であり得る。一実施形態では、増幅フィードバックループが上記クランプ装置と共に用いられて、このクランプ回路の速度と正確性を改善している。
ビット線202a上の電流は、電流源回路206のトランジスタ207から供給され、スイッチ209が閉じられた状態であることによって、読み出し回路220に対し折り返される。読み出し回路220は、その後、検出されたメモリセル214の値または状態を出力する。その後、本実施形態では、アクティブにされたビット線202aに沿った他の複数の各セルを検出することが、上述した方法を繰り返して互いに異なる各ワード線204a〜204m(図示していない)を選択的に1つずつアクティブにすることによって行われる。
次に、図2のアーキテクチャ200に関連したプログラミング動作または書き込み動作を参照して、相変化メモリのような抵抗スイッチメモリ装置に関して説明する。しかしながら、本発明は、本明細書において明示して記載したアーキテクチャに限定されるものではなく、本発明によって意図されている他のメモリ構成部材を用いることが可能なことに留意されたい。
相変化メモリの場合には、相変化素子がSET状態またはRESET状態にプログラムされることが可能である。典型的には、SET状態は、RESETパルスのために用いられるパルスよりも、低電流量、かつ、より長い持続時間のパルスによって形成される。上記SETパルスは、相変化材料をよりゆっくりと加熱して、相対的に結晶状態を達成するように機能する一方、上記RESETパルスは、上記相変化材料を急速に加熱/溶解し、その後、上記相変化材料を急冷してアモルファス状態を形成するように機能する。
SET動作では、プログラムされるためにメモリセルにつながっているビット線は、そのビット線につながっている対応する抵抗スイッチ構成部材209を開くことによって、読み出し回路220から分離、絶縁される。
さらに、対応する上記ビット線につながっているビット線選択回路208は、対応するスイッチ213がトランジスタ211の制御端子をバイアス電位VBIASに結合させることによって、アクティブにされる。本実施形態では、対応する上記ビット線のビット線プリチャージ回路210は非アクティブであり、各トランジスタ215、217はOFFされている。
SETされるメモリ素子214につながっているそれぞれのワード線のアクティブ化によって、前記アクティブにされたビット線に結合された上記メモリ素子には、上記SET電流を上記メモリ素子214を通って流れることが可能になる。上記ビット線上の電圧振幅は(および、従って上記SETパルスの電流量)は、VBIASに対してクランプとして機能しているトランジスタ211によって制限されている。
本実施形態では、上記SET電流パルスの持続時間は、それぞれの対応する上記ワード線がアクティブにされるタイミングによって決定され、上記ワード線が再びローレベルとなったときに、上記SETパルスは終了する。
他の一実施形態では、ビット線プリチャージ回路210内のトランジスタ217がアクティブにされ、上記SET電流をグランドに分岐する。しかしながら、このような解決方法は、大量の電力を消費する。
RESET動作では、それぞれの対応する上記ビット線は、対応するスイッチ209を開くことによって、読み出し回路220から、再び電気的に絶縁される。さらに、ビット線選択回路208は、それに対応するスイッチ213によりトランジスタ211の制御端子を回路グランドのような低電位に結合させることによって、非アクティブにされる。
上記RESET動作では、ビット線プリチャージ回路210はアクティブであり、トランジスタ215はONされるが、トランジスタ217はOFFされる(多くの例では、トランジスタ217は、ビット線がアクティブな状態ではない場合に、上記ビット線を接地するために既にONされていることが可能である)。
トランジスタ215をアクティブにすることによって、対応する上記ビット線は、RESET電圧値VRESETまで強制的に引き上げられる。本実施形態では、VRESETは、電源電圧VDDよりも大きな値である。他の実施形態では、RESET電圧は、上記電源電圧と同一であるか、または上記電源電圧よりも小さい。
プログラムされるメモリセルにつながっているそれぞれの対応するワード線は、アクティブにされる。本実施形態では、このようなアクティブ化は、上記ワード線をハイレベルに高める工程、および、それによってトランジスタ229をアクティブにし、メモリ素子214を上記ビット線に結合させる工程を含む。
ほぼVRESETにまで高められたビット線によって決定された電圧を有するRESET電流は、その後、メモリ素子214を通って流れる。一実施形態では、上記RESETパルスの持続時間は、トランジスタ229が上記高められたワード線に応じてONである持続時間によって決定される。
他の一実施形態においては、上記RESETパルスの持続時間は、ビット線プリチャージ回路210内のトランジスタ215がONであるタイミングによって決定される。さらに他の一実施形態では、上記RESETパルスの持続時間は、制御入力端子227が再びアクティブにされて、上記RESET電流をグランドに分岐するタイミングにより決定される。
図2に示す、本発明の回路アーキテクチャ200の一実施形態では、指定されたビット線に沿った各セルのプログラミングは、一度に1つのメモリセルにおいて実行される。さらに、ビット線毎は、それ自身のプログラム回路を有しているので、プログラミングは、同時に複数の各ビット線に沿って行われ得る。他の一実施形態では、複数の各セルが、指定されたビット線に沿って同時に、SETされ得る。上記SET動作の後、指定されたビット線に沿った複数の各セルは、同時にRESETされ得る(さらに、上記SET/RESETの順序は互いに切換えられ得る)。
本発明を1つまたは複数の実施形態に関して記載して説明してきたが、この説明した実施形態に関して、変更および/または変形が、添付の特許請求の範囲および原理から逸脱することなしになされてもよい。特に、上述の構成要素または構成(アッセンブリ、装置、回路、システムなど)によって実施される様々な機能に関して、このような構成要素を説明するために用いた用語(「手段」への言及を含む)は、他の記載がない限り、(機能的に同等である)上記構成要素の特定の機能を実行する構成要素または構成に相当するように意図されている。これは、本明細書に説明した本発明の実施形態において上記機能を実施する開示した構成と構成的に同等でない場合であっても当てはまる。
さらに、本発明の特定の特徴は、いくつかの各実施形態の内におけるいずれか1つに関して開示されていることが可能である。このような特徴は、望ましいようにおよび指定のまたは特定のアプリケーションに有利であるように、他の実施形態の1つ以上の他の特徴と組み合わされていてもよい。さらに、用語「含んでいる」「含む」「有している」「有する」「とともに」の範囲で、または、この変形を詳細な記載および特許請求の範囲のいずれかにおいて用いている。このような用語は、用語「含む」と同様の意味に含まれるように意図されている。
Claims (25)
- 各ワード線に対応する各行、および各ビット線に対応する各列にて組織化された各メモリセルのアレイ部と、
上記アレイ部におけるそれぞれのビット線毎につながっており、上記それぞれのビット線につながっているメモリセルから読み出し、または、上記それぞれのビット線につながっているメモリセルに書き込むように形成されている読み出し/書き込み複合回路とを含む、メモリ装置。 - 上記読み出し/書き込み複合回路は、上記それぞれのビット線を、上記アレイ部内の上記ビット線毎に対応するセンス用線に選択的に結合させるように形成されているビット線選択回路を有する、請求項1に記載のメモリ装置。
- 相変化メモリを含み、
上記読み出し/書き込み複合回路は、書き込みSET回路部分を有し、
上記書き込みSET回路部分は、SET動作において、上記それぞれのビット線のために選択されたワード線につながっている上記相変化メモリの相変化素子に対し供給されるSET用の電流パルスの大きさに影響するように形成されている、請求項1に記載のメモリ装置。 - 相変化メモリを含み、
上記読み出し/書き込み複合回路は書き込みRESET回路部分を有し、
上記書き込みRESET回路部分は、RESET動作において、上記それぞれのビット線のために選択されたワード線につながっている上記相変化メモリの相変化素子に対し、RESET用の大きさの電流パルスを供給するように形成されている、請求項1に記載のメモリ装置。 - 上記読み出し/書き込み複合回路は、非選択の各ビット線を所定の電位に強制的に設定するように形成されたビット線プリチャージ回路部を有する、請求項1に記載のメモリ装置。
- 複数の各ビット線を有する各抵抗メモリセルのアレイ部と、
1つのビット線に動作可能につながっている読み出し/書き込み複合回路とを含み、
上記読み出し/書き込み複合回路は、第1の状態において上記ビット線をセンス用回路から絶縁し、第2の状態において上記ビット線を読み出しバイアス電位に結合させるように形成されたビット線選択回路を有する、抵抗メモリ。 - 上記読み出し/書き込み複合回路は、さらに、上記ビット線が、上記ビット線へのアドレス指定のために選択されない場合に、上記ビット線を、第1の所定電位まで強制的に設定するように形成されたビット線プリチャージ回路を有する、請求項6に記載の抵抗メモリ。
- 上記ビット線プリチャージ回路は、さらに、上記ビット線につながっている抵抗素子がRESET状態にプログラムされるために選択される場合に、上記ビット線が第2の所定電位に強制的に設定するように構成されており、
上記第2の所定電位は、上記抵抗メモリの電源電圧の電位と同値であるか、上記電源電圧の電位より小さいか、または、上記電源電圧の電位より大きいかである、請求項7に記載の抵抗メモリ。 - 上記ビット線プリチャージ回路は、さらに、上記ビット線につながっている抵抗メモリ素子がSET状態にプログラムされるために選択される場合に、上記ビット線がフロート状態とすることを可能となるように構成されている、請求項7に記載の抵抗メモリ。
- 上記読み出し/書き込み複合回路は、さらに、上記ビット線内の電流を上記第2の状態のセンス回路に対し折り返すように形成された、選択的にアクティブにすることが可能であるカレントミラー回路を有する、請求項6に記載の抵抗メモリ。
- 上記読み出し/書き込み複合回路は、さらに、抵抗素子を上記ビット線に選択的に結合させるように形成されたワード線選択回路を有する、請求項6に記載の抵抗メモリ。
- 上記ワード線選択回路は、さらに、上記抵抗素子がプログラミング電流を受け入れる時間周期を決定するように構成されている、請求項11に記載の抵抗メモリ。
- 上記ビット線選択回路は、さらに、上記抵抗素子がSET状態用プログラミング電流を受け入れる時間周期を決定するように構成されている、請求項6に記載の抵抗メモリ。
- 上記各抵抗メモリセルは各相変化メモリセルを有する、請求項6に記載の抵抗メモリ。
- 上記各抵抗メモリセルは遷移金属酸化物を含有する構成部分を有する、請求項6に記載の抵抗メモリ。
- 各ワード線に対応する各行、および各ビット線に対応する各列にて組織化された各抵抗メモリセルのアレイ部と、
1つのビット線に沿った1つ以上のメモリセルを、読み出し動作および書き込み動作のためにアドレス指定する手段とを含み、
上記アドレス指定する手段は、上記ビット線毎に対しそれぞれつながっている、メモリ装置。 - さらに、複数の各ビット線に動作可能につながっており、上記複数の各ビット線のいずれか1つにつながっているメモリセルのデータ状態に関連する値を出力するための検出手段を含む、請求項16に記載のメモリ装置。
- 上記アドレス指定する手段は、上記それぞれのビット線を、上記アレイ部内の上記各ビット線のそれぞれにつながっているセンス用線に選択的に結合させるビット線選択手段を有する、請求項16に記載のメモリ装置。
- 抵抗メモリ部を含み、
上記アドレス指定する手段は、SET動作において、上記それぞれのビット線のために選択されたワード線につながっている抵抗素子に供給されるSET用の電流パルスの大きさに影響を及ぼすための書き込みSET回路手段を有する、請求項16に記載のメモリ装置。 - 抵抗メモリ部を含み、
上記アドレス指定する手段は、RESET動作において、上記それぞれビット線のために選択されたワード線につながっている抵抗素子に対し、RESET用の大きさの電流パルスを供給するための書き込みRESET回路手段を有する、請求項16に記載のメモリ装置。 - 上記各抵抗メモリセルは各相変化メモリセル部を有する、請求項16に記載のメモリ装置。
- 1つビット線につながっているメモリセルをアドレス指定するための上記ビット線毎につながっている読み出し/書き込み複合回路を用いる工程を含む、メモリのアドレス指定方法。
- 上記読み出し/書き込み複合回路を用いる工程は、1つのビット線を、上記メモリの複数の各ビット線につながっている1つのセンス用線に選択的に結合させるステップを備える、請求項22に記載のメモリのアドレス指定方法。
- 上記メモリは相変化メモリを有し、
上記読み出し/書き込み複合回路を用いる工程は、
SET書き込み動作中のプログラミング電流の大きさに影響を及ぼすために、上記ビット線を第1の所定電位に結合するステップと、
RESET書き込み動作中のプログラミング電流の大きさに影響を及ぼすために、上記ビット線を上記第1の所定電位より大きな第2の所定電位に結合するステップとを備える、請求項22に記載のメモリのアドレス指定方法。 - さらに、相変化素子を選択的に上記ビット線に結合させること、および、上記ビット線から切り離すことによって、上記プログラミング電流の持続時間を制御する工程を含む、請求項24に記載のメモリのアドレス指定方法。
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