KR100569550B1 - 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치 - Google Patents

상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명은 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치에 관한 것으로, 저항 기억 소자와 별도의 게이트 제어 신호가 필요없는 하이브리드 스위치를 이용하여 크로스 포인트 셀을 구현함으로써 전체적인 메모리의 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 전류값에 따라 저항 상태가 변화되는 불휘발성 저항 기억 소자의 탑 전극이 워드라인에 연결되고, 별도의 게이트 제어 신호가 불필요한 하이브리드 스위치 소자가 불휘발성 저항 기억 소자의 버텀전극과 비트라인 사이에 연결되며, 상술된 저항 기억 소자와 하이브리드 스위치 소자로 이루어진 단위 상 변화 저항 셀을 이용하여 크로스 포인트 셀 어레이를 구현함으로써 전체적인 칩 사이즈를 줄일 수 있도록 한다.

Description

상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치{Phase change resistor cell and non-volatile memory device using the same}
도 1a 내지 도 1d는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2는 본 발명에 따른 상 변화 저항 셀의 회로도.
도 3은 도 2의 하이브리드 스위치의 단면도.
도 4는 본 발명에 따른 상 변화 저항 셀의 단면도.
도 5는 도 3의 하이브리드 스위치의 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 구성도.
도 7은 도 6의 상 변화 저항 셀 어레이에 관한 레이아웃도.
도 8 및 도 9는 도 6의 상 변화 저항 셀 어레이에 관한 실시예들.
도 10은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 리드 모드시 동작 타이밍도.
도 11은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의라이트 모드시 동작 타이밍도.
도 12는 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 라이트 모드시 상 변화 저항 셀의 온도 특성을 설명하기 위한 도면.
본 발명은 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치에 관한 것으로, 저항 기억 소자와 별도의 게이트 제어 신호가 필요없는 하이브리드 스위치를 이용하여 크로스 포인트 셀을 구현함으로써 불휘발성 메모리의 전체적인 사이즈를 줄일 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 내지 도 1d는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다.
즉, 도 1c에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 1d에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
한편, 종래의 메모리 장치는 하나의 스위칭 소자와 데이타를 저장하기 위한 하나의 메모리 소자를 구비하여 이루어진다. 여기서, 종래의 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그런데, 이러한 NMOS트랜지스터를 스위칭 소자로 사용하여 셀 어레이를 구현할 경우 전체적인 칩 사이즈가 증가하게 되는 문제점이 있다. 이에 따라, 상술한 바와 같이 불휘발성 특성을 갖는 상 변화 저항 소자와 별도의 게이트 제어 신호가 필요없는 하이브리드 스위치를 이용하여 크로스 포인트 셀을 구현함으로써 전체적인 칩의 사이즈를 줄일 수 있도록 하는 본 발명의 필요성이 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자와 별도의 게이트 제어 신호가 필요없는 하이브리드 스위치를 이용하여 크로스 포인트 셀을 구현함으로써 불휘발성 메모리의 전체적인 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 상술된 상 변화 저항 소자와 하이브리드 스위치를 이용한 셀 어레이에서 리드/라이트 동작을 효율적으로 구동하여 메모리 셀의 동작 특성을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 저항 셀은, 워드라인과 한쪽 전극이 연결되고, 워드라인으로부터 인가되는 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및 상 변화 저항 소자의 다른 한쪽 전극과 비트라인 사이에 연결되어 워드라인과 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 하이브리드 스위치를 구비함을 특징으로 한다.
본 발명의 상 변화 저항 셀을 이용한 불휘발성 메모리 장치는, 로오와 컬럼 방향으로 복수개 배열된 단위 상 변화 저항 셀을 포함하는 복수개의 상 변화 저항 셀 어레이; 복수개의 상 변화 저항 셀 어레이의 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부; 및 복수개의 상 변화 저항 셀 어레이로부터 인가되는 데이타를 센싱하여 증폭하는 복수개의 센스앰프를 구비하고, 단위 상 변화 저항 셀은 워드라인으로부터 인가되는 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및 상 변화 저항 소자와 비트라인 사이에 연결되어 워드라인과 비트라인에 인가되는 전압의 크기 에 따라 선택적으로 스위칭되는 하이브리드 스위치를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 상 변화 저항 셀의 구성도이다.
단위 상 변화 저항(PCR : Phase Change Resistor) 셀은 하나의 상 변화 저항 소자 PCR와 하나의 하이브리드 스위치 HSW가 직렬 연결된다. 여기서, 하이브리드 스위치 HSW는 상 변화 저항 소자 PCR의 한쪽 전극과 비트라인 BL 사이에 연결되고, 상 변화 저항 소자 PCR의 다른 한쪽 전극은 워드라인 WL과 연결된다.
도 3은 도 2의 하이브리드 스위치 HSW의 단면 구성도이다.
하이브리드 스위치 HSW는 상 변화 저항 소자 PCR의 버텀 전극과 비트라인 BL의 한쪽 전극 사이에 PN 다이오드 스위치(10)와 PNPN 다이오드 스위치(11)가 병렬 연결된다.
여기서, PN 다이오드 스위치(10)는 N형 영역의 상부에 P형 영역이 적층된 구조를 갖는다. 그리고, PN 다이오드 스위치(10)의 P형 영역은 상 변화 저항 소자 PCR의 버텀전극과 연결되고, PN 다이오드 스위치(10)의 N형 영역은 비트라인 BL의 한쪽 전극과 연결된다.
또한, PNPN 다이오드 스위치(11)는 P형 영역의 상부에 N형 영역이 적층되고, N형 영역의 상부에 P형 영역이 적층되며, P형 영역의 상부에 N형 영역이 차례로 적층된 구조를 갖는다. 그리고, PNPN 다이오드 스위치(11)의 상부 N형 영역은 상 변화 저항 소자 PCR의 버텀전극과 연결되고, PNPN 다이오드 스위치(11)의 하부 P형 영역은 비트라인 BL의 한쪽 전극과 연결된다.
이상에서와 같은 구조를 갖는 하이브리드 스위치 HSW는 도 2에 도시된 심볼과 같이 표현하기로 한다.
도 4는 본 발명에 따른 상 변화 저항 소자 셀의 단면도이다.
단위 상 변화 저항 소자 셀의 비트라인 BL 상부에는 하이브리드 스위치 HSW가 적층된다. 그리고, 하이브리드 스위치 HSW의 상부에는 상 변화 저항 소자 PCR가 적층된다. 또한, 상 변화 저항 소자 PCR의 상부에는 워드라인 WL이 연결된다.
여기서, 상 변화 저항 소자 PCR는 탑 전극(20), 위상 변화층(PCM; Phase Change Material;21) 및 버텀 전극(22)을 구비한다. 상 변화 저항 소자 PCR의 탑 전극(20)은 워드라인 WL과 연결되고, 버텀 전극(22)은 PN 다이오드 스위치(10)의 P형 영역과 PNPN 다이오드 스위치(11)의 상부 N형 영역에 연결된다.
또한, 비트라인 BL은 PN 다이오드 스위치(10)의 N형 영역과 PNPN 다이오드 스위치(11)의 하부 P형 영역에 연결된다.
도 5는 도 4의 하이브리드 스위치 HSW의 동작을 설명하기 위한 도면이다.
비트라인 BL을 기준으로 볼때 상 변화 저항 소자 PCR의 인가 전압이 양의 방향으로 증가하면, PNPN 다이오드 스위치(11)의 동작 특성에 의해 동작전압 Vo에서는 하이브리드 스위치 HSW가 오프 상태를 유지하여 전류가 흐르지 않는다.
이후에, 상 변화 저항 소자 PCR의 인가 전압이 더욱 증가되어 임계전압 Vc가 되면, 다이오드의 순방향 동작 특성에 따라 PNPN 다이오드 스위치(11)가 턴온되어 하이브리드 스위치 HSW가 턴온됨으로써 전류가 급격히 증가하게 된다. 이때, 상 변화 저항 소자 PCR의 인가전압이 임계전압 Vc 이상이 될 경우 소모되는 전류 I의 값은 상 변화 저항 소자 PCR에 연결되어 로드로 작용하는 저항(미도시)의 값에 기인한다.
PNPN 다이오드 스위치(11)가 턴온된 이후에는 상 변화 저항 소자 PCR에 아주 작은 전압 Vs만 인가되어도 많은 전류가 흐를 수 있게 된다. 이때, PN 다이오드 스위치(10)는 역방향 동작 특성에 의해 오프 상태를 유지하게 된다.
반면에, 비트라인 BL을 기준으로 볼때 상 변화 저항 소자 PCR의 인가 전압이 음의 방향으로 증가하면, 즉, 워드라인 WL에 일정 전압이 인가될 경우, PN 다이오드 스위치(10)의 순방향 동작 특성에 의해 하이브리드 스위치 HSW가 턴온되어 임의의 동작 전압에서 전류가 흐르게 된다. 이때, PNPN 다이오드 스위치(11)는 역방향 동작 특성에 의해 오프 상태를 유지한다.
도 6은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 구성도이다.
본 발명은 복수개의 PCR 셀 어레이(30), 복수개의 워드라인 구동부(40), 복수개의 센스앰프(50), 데이타 버스(60), 메인 앰프(70), 데이타 버퍼(80) 및 입/출력 포트(90)를 구비한다.
각각의 PCR 셀 어레이(30)는 도 2에서와 같은 구조의 단위 상 변화 저항 셀들이 로오와 컬럼 방향으로 복수개 배열된다. 로오 방향으로 배열된 복수개의 워드라인 WL 들은 워드라인 구동부(40)에 연결된다. 그리고, 컬럼 방향으로 배열된 복수개의 비트라인 BL들은 센스앰프(50)에 연결된다.
여기서, 하나의 PCR 셀 어레이(30)는 하나의 워드라인 구동부(40)와 하나의 센스앰프(50)와 대응하여 연결된다.
그리고, 복수개의 센스앰프(50)는 하나의 데이타 버스(60)를 공유한다. 데이타 버스(60)는 메인 앰프(70)와 연결되며, 메인 앰프(70)는 데이타 버스(60)를 통해 각각의 센스앰프(50)로부터 인가되는 데이타를 증폭한다.
데이타 버퍼(80)는 메인앰프(70)로부터 인가되는 증폭된 데이타를 버퍼링하여 출력한다. 입/출력 포트(90)는 데이타 버퍼(80)로부터 인가되는 출력 데이타를 외부로 출력하거나, 외부로부터 인가되는 입력 데이타를 데이타 버퍼(80)에 인가한다.
도 7은 도 6의 PCR 셀 어레이(30)에 관한 레이아웃도이다.
PCR 셀 어레이(30)는 복수개의 워드라인 WL이 각각 로오 방향으로 배열되고, 복수개의 비트라인 BL이 각각 컬럼 방향으로 배열된다. 그리고, 워드라인 WL과 비트라인 BL이 교차되는 영역에만 단위 셀 C이 위치하게 되므로 추가적인 면적이 불필요한 크로스 포인트 셀(Cross point cell)을 구현할 수 있도록 한다.
여기서, 크로스 포인트 셀이란 별도의 워드라인 WL 게이트 제어 신호를 이용하는 NMOS트랜지스터 소자를 구비하지 않는다. 그리고, 두개의 연결 전극 노드를 구비한 하이브리드 스위치 HSW를 이용하여 상 변화 저항 소자 PCR를 비트라인 BL과 워드라인 WL의 교차점에 바로 위치시킬 수 있도록 하는 구조를 말한다.
도 8은 도 6의 PCR 셀 어레이(30)에 관한 상세 회로도이다.
PCR 셀 어레이(30)는 복수개의 워드라인 WL<0>~WL<n>이 각각 로오 방향으로 배열되고, 복수개의 비트라인 BL<0>~BL<m>이 각각 컬럼 방향으로 배열된다. 그리고, 워드라인 WL과 비트라인 BL이 교차되는 영역에만 단위 셀 C이 위치하게 된다. 여기서, 하나의 단위 셀 C은 상 변화 저항 소자 PCR와 하이브리드 스위치 HSW를 구비한다.
그리고, 각각의 비트라인 BL에는 복수개의 센스앰프(50)가 일대일 대응하여 연결된다. 각각의 센스앰프(50)는 센스앰프 인에이블 신호 SEN의 활성화시 기설정된 기준전압 REF과 비트라인 BL으로부터 인가되는 전압을 비교하여 그 결과를 증폭하게 된다.
또한, 비트라인 BL<0>에는 비트라인 풀다운 소자 N1가 연결되고, 비트라인 BL<m>에는 비트라인 풀다운 소자 N2가 연결된다. 이에 따라, 비트라인 풀다운 신호 BLPD의 활성화시 접지전압을 비트라인 BL에 인가하여 비트라인 BL을 그라운드 레벨로 풀다운시킨다.
이러한 구조의 PCR 셀 어레이(30)는 각각의 상 변화 저항 소자 PCR들이 한개의 데이타를 저장할 수 있도록 한다.
도 9는 도 6의 PCR 셀 어레이(30)에 관한 다른 실시예이다.
PCR 셀 어레이(30)는 복수개의 워드라인 WL<0>~WL<n>이 각각 로오 방향으로 배열되고, 복수개의 비트라인쌍 BL,/BL이 컬럼 방향으로 각각 배열된다. 그리고, 워드라인 WL과 비트라인쌍 BL, /BL이 교차되는 영역에만 단위 셀 C이 위치하게 된다. 하나의 단위 셀 C은 상 변화 저항 소자 PCR와 하이브리드 스위치 HSW를 구비한다.
그리고, 한쌍의 비트라인 BL,/BL에는 하나의 센스앰프(50)가 일대일 대응하여 연결된다. 각각의 센스앰프(50)는 센스앰프 인에이블 신호 SEN의 활성화시 동작하여 비트라인쌍 BL,/BL으로부터 인가되는 데이타를 증폭하게 된다.
또한, 비트라인 /BL<0>에는 비트라인 풀다운 소자 N3가 연결되고, 비트라인 BL<0>에는 비트라인 풀다운 소자 N4가 연결된다. 이에 따라, 비트라인 풀다운 신호 BLPD의 활성화시 접지전압을 비트라인쌍 BL,/BL에 각각 인가하여 비트라인쌍 BL,/BL을 그라운드 전압 레벨로 풀다운시킨다.
이러한 구조의 PCR 셀 어레이(30)는 비트라인쌍 BL,/BL에 연결된 2개의 상 변화 저항 소자 PCR들이 한개의 데이타를 저장할 수 있도록 한다.
도 10은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, t0 구간에서는 비트라인 풀다운 신호 BLPD가 활성화되어 NMOS트랜지스터 N1,N2를 턴온시킴으로써 비트라인 BL이 그라운드 레벨로 프리차지된다.
이어서, t1구간의 진입시 워드라인 WL이 하이로 천이하여 워드라인 WL에 일정 전압이 인가되면, 하이브리드 스위치 HSW의 PN다이오드(10)가 턴온된다. 이에 따라, PCR 셀의 데이타가 비트라인 BL에 전달된다. 이때, 비트라인 풀다운 신호 BLPD는 로우로 천이한다.
다음에, t2구간에서 센스앰프 인에이블 신호 SEN가 하이로 천이하면 센스앰프(50)가 동작하여 비트라인 BL에 실린 데이타를 증폭한다. 그리고, 컬럼 선택신호 CS가 하이로 천이하면 컬럼 선택 스위칭부(미도시)가 턴온되어 비트라인 BL에 실린 데이타 D,/D가 데이타 버스(60)에 출력되어 PCR 셀 C에 저장된 데이타를 리드할 수 있게 된다.
이후에, t3구간의 진입시 워드라인 WL이 로우로 천이하면 비트라인 BL과의 연결이 차단되어 리드 동작을 완료하게 된다. 이때, 하이브리드 스위치 HSW의 PN 다이오드 스위치(10)와 PNPN 다이오드 스위치(11)가 모두 턴오프 상태를 유지한다.
도 11은 본 발명에 따른 상 변화 저항 셀을 이용한 불휘발성 메모리 장치의 라이트 모드시 동작 타이밍도이다.
본 발명의 라이트 모드시에는 센스앰프 인에이블 신호 SEN가 로우 상태를 유지한다.
먼저, t0 구간에서는 비트라인 풀다운 신호 BLPD가 활성화되어 NMOS트랜지스터 N1,N2를 턴온시킴으로써 비트라인 BL이 그라운드 레벨로 프리차지된다.
이후에, t1 구간의 진입시 비트라인 풀다운 신호 BLPD는 로우로 천이한다. 그리고, 컬럼 선택신호 CS가 하이로 천이하면 컬럼 선택 스위칭부(미도시)가 턴온되어 데이타 버스(60)를 통해 라이트할 새로운 데이타 D,/D가 비트라인 BL에 입력된다. 여기서, 라이트 모드시에 비트라인 BL에 인가된 데이타가 "하이" 또는 "로우"라고 가정한다.
이 상태에서 워드라인 WL의 전압이 임계전압 Vc 이하의 값인 네가티브(Negative) 전압으로 천이한다. 즉, 비트라인 BL의 로우 전압 레벨과 워드라인 WL의 네가티브 전압 레벨의 차이는 하이브리드 스위치 HSW의 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc의 상태에 도달하지 못한다.
하지만, 비트라인 BL의 하이 증폭 전압과 워드라인 WL의 네가티브 전압 차이에 따라 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc 이상의 전압이 가해지게 된다. 이에 따라, PNPN 다이오드 스위치(11)가 턴온 상태가 되어 상 변화 저항 소자 PCR에 데이타를 라이트할 수 있게 된다.
이때, PNPN 다이오드 스위치(11)가 턴온된 이후에는 도 5의 동작 특성에서 보는 바와 같이 상 변화 저항 소자 PCR에 작은 전압 Vs를 인가하여도 많은 전류 I가 흐를 수 있게 된다. 따라서, t1구간 이후에 워드라인 WL의 전압이 네가티브 전압에서 다시 로우 상태로 상승하여도 전류는 충분히 흐를 수 있게 된다.
이후에, t2~tn 구간 동안에는 비트라인 BL에 인가된 데이타의 패턴에 따라 전압 강하 레벨이 상이하게 나타난다.
즉, 비트라인 BL에 데이타 하이의 값을 전압 레벨이 인가될 경우에는 t2~tn 구간 동안에 비트라인 BL의 전압 레벨을 단계적으로 떨어지도록 제어한다. 반면에, 비트라인 BL에 데이타 로우의 값을 갖는 전압 레벨이 인가될 경우에는 t2~tn 구간 동안에 비트라인 BL의 전압 레벨을 계속해서 하이 상태로 제어한다.
즉, 도 12에 도시된 바와 같이, 비트라인 BL에 실린 데이타가 "하이"일 경우 결정화 상태를 유지하는 상 변화 저항 소자 PCR의 멜팅(Melting) 온도를 낮은 온도로 일정하게 유지하기 위하여 비트라인 BL에 인가되는 전압의 레벨을 단계적으로 전압강하시킨다. 이에 따라, t1구간에서는 데이타 "하이"의 온도 특성이 피크치를 나타낸 후 서서히 감소하는 형태이며 저저항 특성을 나타낸다.
여기서, 비트라인 BL에 인가되는 전압의 레벨을 전압강하시키지 않고 일정하 게 유지할 경우 상 변화 저항 소자 PCR의 온도가 상승되어 결정화 상태에 있는 상 변화 저항 소자 PCR가 비결정화 상태로 변화된다. 이에 따라, 본 발명에서는 결정화 온도를 유지하기 위하여 비트라인 BL에 인가되는 전압의 레벨을 단계적으로 전압 강하시킨다.
반면에, 비트라인 BL에 실린 데이타가 "로우"일 경우 비결정화 상태를 유지하는 상 변화 저항 소자 PCR의 멜팅 온도를 상승시키기 위하여 비트라인 BL에 인가되는 전압의 레벨을 일정하게 유지시킨다. 즉, 멜팅 온도가 높을수록 고저항 특성을 나타내며 비결정화 상태에 있는 상 변화 저항 소자 PCR의 특성이 향상된다. 이에 따라, 비트라인 BL에 일정 전압을 인가시킬 경우 온도가 상승되어 계속해서 비결정화 상태를 유지할 수 있게 된다.
여기서, 본 발명은 불휘발성 특성을 갖는 상 변화 저항 소자 PCR에 데이타가 저장되므로 재저장을 위한 동작 과정이 필요 없게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자와 별도의 게이트 제어 신호가 필요없는 하이브리드 스위치를 이용하여 크로스 포인트 셀을 구현함으로써 불휘발성 메모리의 전체적인 사이즈를 줄일 수 있도록 한다.
둘째, 상술된 상 변화 저항 소자와 하이브리드 스위치를 이용한 셀 어레이에서 리드/라이트 동작을 효율적으로 구동하여 메모리 셀의 동작 특성을 개선할 수 있도록 한다.

Claims (18)

  1. 워드라인과 한쪽 전극이 연결되고, 상기 워드라인으로부터 인가되는 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자의 다른 한쪽 전극과 비트라인 사이에 연결되어 상기 워드라인과 상기 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 하이브리드 스위치를 구비함을 특징으로 하는 상 변화 저항 셀.
  2. 제 1항에 있어서, 상기 하이브리드 스위치는 상기 워드라인에 인가되는 전압이 제 1전압일 경우 상기 상 변화 저항 소자에 저장된 데이타를 리드하도록 스위칭되고, 상기 비트라인에 인가되는 전압이 상기 제 1전압보다 큰 제 2전압일 경우 상기 상 변화 저항 소자에 데이타를 라이트하도록 스위칭 동작을 수행하는 것을 특징으로 하는 상 변화 저항 셀.
  3. 제 1항 또는 제 2항에 있어서, 상기 하이브리드 스위치는
    상기 상 변화 저항 소자의 버텀 전극과 상기 비트라인 사이에 병렬 연결된 PN 다이오드 스위치와 PNPN 다이오드 스위치를 구비함을 특징으로 하는 상 변화 저항 셀.
  4. 제 3항에 있어서, 상기 PN 다이오드 스위치의 P형 영역은 상기 버텀 전극과 연결되고, N형 영역은 상기 비트라인과 연결됨을 특징으로 하는 상 변화 저항 셀.
  5. 제 3항에 있어서, 상기 PNPN 다이오드 스위치의 상부 N형 영역은 상기 버텀 전극과 연결되고, 하부 P형 영역은 상기 비트라인과 연결됨을 특징으로 하는 상 변화 저항 셀.
  6. 제 3항에 있어서, 상기 하이브리드 스위치는
    상기 워드라인의 전압 레벨이 하이일 경우 상기 PN 다이오드 스위치가 턴온되어 상기 상 변화 저항 소자의 셀 데이타를 상기 비트라인에 출력하며,
    상기 워드라인의 전압 레벨이 네가티브 트리거 전압일 경우 상기 PNPN 다이오드 스위치가 턴온되어 상기 비트라인의 데이타를 상기 상 변화 저항 소자에 출력하도록 동작하는 것을 특징으로 하는 상 변화 저항 셀.
  7. 제 6항에 있어서, 상기 네가티브 트리거 전압이 인가된 이후에는 상기 비트라인의 데이타가 하이일 경우 상기 비트라인의 전압 레벨이 단계적으로 전압 강하되고, 상기 비트라인의 데이타가 로우일 경우 상기 비트라인의 전압 레벨이 일정하게 유지됨을 특징으로 하는 상 변화 저항 셀.
  8. 로오와 컬럼 방향으로 복수개 배열된 단위 상 변화 저항 셀을 포함하는 복수개의 상 변화 저항 셀 어레이;
    상기 복수개의 상 변화 저항 셀 어레이의 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부; 및
    상기 복수개의 상 변화 저항 셀 어레이로부터 인가되는 데이타를 센싱하여 증폭하는 복수개의 센스앰프를 구비하고,
    상기 단위 상 변화 저항 셀은
    상기 워드라인으로부터 인가되는 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 비트라인 사이에 연결되어 상기 워드라인과 상기 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 하이브리드 스위치를 구비함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 복수개의 센스앰프에 의해 공유되는 데이타 버스;
    상기 데이타 버스로부터 인가되는 데이타를 증폭하는 메인 앰프;
    상기 메인 앰프로부터 인가되는 증폭 데이타를 버퍼링하는 데이타 버퍼; 및
    상기 데이타 버퍼로부터 인가되는 출력 데이타를 외부로 출력하거나, 외부로부터 인가되는 입력 데이타를 상기 데이타 버퍼에 인가하는 입/출력 포트를 더 구비함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  10. 제 8항에 있어서, 상기 하이브리드 스위치는 상기 워드라인에 인가되는 전압 이 제 1전압일 경우 상기 상 변화 저항 소자에 저장된 데이타를 리드하도록 스위칭되고, 상기 비트라인에 인가되는 전압이 상기 제 1전압보다 큰 제 2전압일 경우 상기 상 변화 저항 소자에 데이타를 라이트하도록 스위칭 동작을 수행하는 것을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  11. 제 8항 또는 제 9항에 있어서, 상기 복수개의 상 변화 저항 셀 어레이 각각은,
    로오 및 컬럼 방향으로 각각 배열된 복수개의 워드라인과 복수개의 비트라인 사이의 교차 영역에 위치하는 복수개의 단위 상 변화 저항 셀; 및
    상기 복수개의 비트라인에 각각 일대일 대응하여 연결된 복수개의 비트라인 풀다운 소자를 구비함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  12. 제 8항 또는 제 9항에 있어서, 상기 복수개의 센스앰프는 복수개의 비트라인에 각각 일대일 대응하여 연결되며, 센스앰프 인에이블 신호의 활성화시 기준전압과 상기 비트라인의 전압을 비교 및 증폭함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  13. 제 8항 또는 제 9항에 있어서, 상기 복수개의 상 변화 저항 셀 어레이 각각은,
    로오 및 컬럼 방향으로 각각 배열된 복수개의 워드라인과, 비트라인, 비트라인바로 이루어진 복수개의 비트라인쌍 사이의 교차 영역에 위치하는 복수개의 단위 상 변화 저항 셀; 및
    상기 비트라인, 비트라인바에 각각 일대일 대응하여 연결된 복수개의 비트라인 풀다운 소자를 구비함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  14. 제 8항 또는 제 8항에 있어서, 상기 복수개의 센스앰프 각각은 한쌍의 비트라인과 대응하여 연결되며, 센스앰프 인에이블 신호의 활성화시 상기 한쌍의 비트라인으로부터 인가되는 전압을 증폭함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  15. 제 8항 또는 제 9항에 있어서, 상기 하이브리드 스위치는
    상기 상 변화 저항 소자의 버텀 전극과 상기 비트라인 사이에 병렬 연결된 PN 다이오드 스위치와 PNPN 다이오드 스위치를 구비함을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  16. 제 15항에 있어서, 상기 PN 다이오드 스위치의 P형 영역은 상기 버텀 전극과 연결되고, N형 영역은 상기 비트라인과 연결됨을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  17. 제 15항에 있어서, 상기 PNPN 다이오드 스위치의 상부 N형 영역은 상기 버텀 전극과 연결되고, 하부 P형 영역은 상기 비트라인과 연결됨을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
  18. 제 15항에 있어서, 상기 하이브리드 스위치는
    상기 워드라인의 전압 레벨이 하이이고 상기 비트라인의 전압 레벨이 로우일 경우 상기 PN 다이오드 스위치가 턴온되어 상기 상 변화 저항 소자에 제 1데이타를 출력하며,
    상기 워드라인의 전압 레벨이 네가티브 전압이고 상기 비트라인의 전압 레벨이 하이일 경우 상기 PNPN 다이오드 스위치가 턴온되어 상기 상 변화 저항 소자에 제 2데이타를 출력하도록 동작하는 것을 특징으로 하는 상 변화 저항 셀을 이용한 불휘발성 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101196052B1 (ko) * 2008-05-22 2012-11-01 마이크론 테크놀로지, 인크. 메모리 디바이스, 메모리 디바이스 구조물, 구조물, 메모리 디바이스 형성법, 전류 전도 장치 및 메모리 셀 프로그램 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7376008B2 (en) * 2003-08-07 2008-05-20 Contour Seminconductor, Inc. SCR matrix storage device
US7289350B2 (en) * 2005-04-05 2007-10-30 Infineon Technologies Ag Electronic device with a memory cell
US8008644B2 (en) * 2005-05-19 2011-08-30 Nxp B.V. Phase-change memory cell having two insulated regions
US8987702B2 (en) 2007-05-01 2015-03-24 Micron Technology, Inc. Selectively conducting devices, diode constructions, constructions, and diode forming methods
US8487450B2 (en) 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
US7684227B2 (en) 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
KR100876825B1 (ko) * 2007-09-06 2009-01-07 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 형성 방법
US8134194B2 (en) 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
US8748934B2 (en) * 2011-09-29 2014-06-10 Tsinghua University Vertical selection transistor, memory cell, and three-dimensional memory array structure and method for fabricating the same
US20160043142A1 (en) * 2013-03-21 2016-02-11 Industry-University Cooperation Foundation Hanyang University Two-terminal switching element having bidirectional switching characteristic, resistive memory cross-point array including same, and method for manufacturing two-terminal switching element and cross-point resistive memory array
US9484068B2 (en) * 2015-02-17 2016-11-01 Kilopass Technology, Inc. MTP-thyristor memory cell circuits and methods of operation

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3569945A (en) * 1969-01-06 1971-03-09 Ibm Low power semiconductor diode signal storage device
KR100527559B1 (ko) * 2004-02-05 2005-11-09 주식회사 하이닉스반도체 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101196052B1 (ko) * 2008-05-22 2012-11-01 마이크론 테크놀로지, 인크. 메모리 디바이스, 메모리 디바이스 구조물, 구조물, 메모리 디바이스 형성법, 전류 전도 장치 및 메모리 셀 프로그램 방법

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