JP4344327B2

JP4344327B2 - 直列ダイオードセルを利用した不揮発性メモリ装置

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Publication number: JP4344327B2
Application number: JP2005028920A
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Description

本発明は、直列ダイオードセルを利用した不揮発性メモリ装置に関し、メインビットラインとサブビットラインを備える階層的ビットライン構造において複数個のサブセルアレイをクロスポイントセルに具現することにより、全体的なメモリのサイズを縮小することができる技術である。

一般に、不揮発性強誘電体メモリ、すなわち、ＦｅＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが格納される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ＤＲＡＭとほぼ類似の構造を有する記憶素子としてキャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界をとり除いてもデータが消えない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一発明者により出願された特許文献１に開示されたことがある。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳細な説明は省略する。

このような従来の不揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態によりスイッチング動作してサブビットラインと不揮発性強誘電体キャパシタを連結させる１つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された１つの不揮発性強誘電体キャパシタを備えて成る。

ここで、従来の不揮発性強誘電体メモリ装置のスイッチング素子は、ゲート制御信号によりスイッチング動作が制御されるＮＭＯＳトランジスタを主に用いる。ところが、このようなＮＭＯＳトランジスタをスイッチング素子として用いてセルアレイを具現する場合、全体的なチップサイズが拡大することになるという問題点がある。

これにより、メインビットラインとサブビットラインを備える階層的ビットライン構造において、前述のように不揮発性特性を有する不揮発性強誘電体メモリ素子と別途のゲート制御信号が不要な直列ダイオードスィッチを利用してサブセルアレイをクロスポイントセルとして具現することにより、全体的なチップのサイズを縮小することができるようにする本発明の必要性が持ち上がった。
大韓民国特許出願公開第１０−２００３−２４２２３号米国特許第６２２９１６１号明細書米国特許第４８８２７０６号明細書米国特許第４６７７４５５号明細書米国特許第４０６６９１５号明細書

本発明は、前記のような問題点を解決するために案出されたもので次のような目的を有する。
第一、メインビットラインとサブビットラインを備える階層的ビットライン構造において、不揮発性強誘電体キャパシタ素子と別途のゲート制御信号が不要な直列ダイオードスィッチを利用してサブセルアレイを具現することにより、メモリの全体的なサイズを縮小することができるようにすることにその目的がある。
第二、前述の直列ダイオードスィッチを利用したサブセルアレイで読出し／書込み動作を効率的に駆動してメモリセルの動作特性を改善できるようにすることにその目的がある。

本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置は、メインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインとサブビットラインとの間にローとカラム方向に複数個の単位直列ダイオードセルが配列されたサブセルアレイを含む複数個の直列ダイオードセルアレイと、複数個の直列ダイオードセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、複数個の直列ダイオードセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプとを備え、単位直列ダイオードセルは、一端子がワードラインと連結された不揮発性強誘電体キャパシタと、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に並列に連結された少なくとも２つ以上のダイオード素子を備え、ワードラインとサブビットラインに印加される電圧の大きさにより少なくとも２つ以上のダイオード素子中１つに電流が流れるようにしてスイッチング動作を行なう直列ダイオードスィッチを備え、直列ダイオードスィッチは、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に順方向に連結されたPNダイオードスィッチと、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に逆方向に連結されたPNPNダイオードスィッチとを備えることを特徴とする。

さらに、本発明はメインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインとサブビットラインとの間にローとカラム方向に複数個の単位
直列ダイオードセルが配列されたサブセルアレイを含む複数個の直列ダイオードセルアレイを備え、サブセルアレイは、一端子がワードラインと連結された不揮発性強誘電体キャパシタと、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に並列に連結された少なくとも２つ以上のダイオード素子を備えてワードラインとサブビットラインに印加される電圧の大きさにより少なくとも２つ以上のダイオード素子中１つに電流が流れるようにしてスイッチング動作を行なう直列ダイオードスィッチを備える単位直列ダイオードセルと、サブビットラインをプルアップ／プルダウン駆動するためのプルアップ／プルダウン駆動スィッチと、メインビットラインとサブビットラインの連結を制御するための第１の駆動スィッチ部と、メインビットラインをプルダウン駆動するための第２の駆動スィッチ部とを備え、直列ダイオードスィッチは、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に順方向に連結されたPNダイオードスィッチと、不揮発性強誘電体キャパシタの他端子とサブビットラインとの間に逆方向に連結されたPNPNダイオードスィッチとを備えることを特徴とする。

本発明は次のような効果を提供する。
第一、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチを利用してサブセルアレイを具現することによりメモリの全体的なサイズを縮小することができるようにする。
第二、前述の直列ダイオードスィッチを利用したサブセルアレイで読出し／書込み動作を効率的に駆動してメモリセルの動作特性を改善することができるようにする。

以下、図面を参照して本発明の実施の形態に対し詳しく説明する。
図１は、本発明に係る直列ダイオードセルの構成を示す図である。

単位直列ダイオードセルは、１つの不揮発性強誘電体キャパシタFCと１つの直列ダイオードスィッチ１０を備える。ここで、直列ダイオードスィッチ１０はPNPNダイオードスィッチ１１とPNダイオードスィッチ１２を含む。PNPNダイオードスィッチ１１とPNダイオードスィッチ１２は不揮発性強誘電体キャパシタFCのボトム電極とビットラインBLとの間に並列に連結される。

PNPNダイオードスィッチ１１は、不揮発性強誘電体キャパシタFCの一側の電極とビットラインBLとの間に逆方向に連続され、PNダイオードスィッチ１２は不揮発性強誘電体キャパシタFCの一側の電極とビットラインBLとの間に順方向に連結される。不揮発性強誘電体キャパシタFCの他側の電極はワードラインWLと連結される。

特に、本発明のようなメインビットラインMBLとサブビットラインSBLを備える階層的ビットライン構造において、前述のビットラインBLは後述するサブビットラインSBLと同一であると仮定する。

図２は、図１の直列ダイオードセルの断面構成を示す図である。
直列ダイオードスィッチ１０はシリコン基板３０の上部に形成された絶縁層３１と、絶縁層３１の上部にシリコン層３２を備えてSOI(Silicon On Insulator)構造をなす。ここで、シリコン基板３０の上部にSiO_２からなる絶縁層３１が積層され、絶縁層３１の上部にはシリコン層３２が形成される。シリコン層３２は成長シリコン、またはポリシリコンからなるPNPNダイオードスィッチ１１とPNダイオードスィッチ１２が積層され直列に連結されたダイオードチェーンを形成する。

PNPNダイオードスィッチ１１はP型領域とN型領域が交互に直列連結され、PNダイオードスィッチ１２はPNPNダイオードスィッチ１１と隣接したN型領域にP型領域とN型領域が直列連結された構造を有する。

なお、PNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域の上部にはビットラインコンタクトノードBLCNを介しビットラインBLが形成される。さらに、PNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、共通コンタクトノードCNを介し不揮発性強誘電体キャパシタFCのボトム電極２２と連結される。

ここで、不揮発性強誘電体キャパシタFCはトップ（top）電極２０、強誘電体膜(Ferroelectric Layer)２１及びボトム（bottom）電極２２を備える。そして、不揮発性強誘電体キャパシタFCのトップ電極２０はワードラインWLと連結される。

図３は、図２の直列ダイオードスィッチ１０に関する平面図である。
直列ダイオードスィッチ１０は、シリコン層３２からなるPNPNダイオードスィッチ１１とPNダイオードスィッチ１２が直列チェーン形態で連続的に連結される。すなわち、１つの直列ダイオードセルは直列に連結されたPNダイオードスィッチ１２とPNPNダイオードスィッチ１１を備える。そして、１つの直列ダイオードセルと同一の方向に隣接した直列ダイオードセルはPNダイオードスィッチ１２、PNPNダイオードスィッチ１１が互いに直列連結される。

そして、直列ダイオードスィッチ１０は複数個の層に配列されるが、上部直列ダイオードスィッチ１０と下部直列ダイオードスィッチ１０のそれぞれは絶縁層３１を介し分離されている。

これにより、直列に連結されたダイオード素子の中で１つのPNダイオードスィッチ１２と１つのPNPNダイオードスィッチ１１を連続的に選択して１つの直列ダイオードセル領域を形成することができるようにする。

図４は、図１の直列ダイオードセルの平面図である。
成長シリコンやポリシリコンからなるシリコン層３２は、直列連結されたPNPNダイオードスィッチ１１とPNダイオードスィッチ１２を形成する。そして、それぞれのシリコン層３２は絶縁分離層３１を介し上部及び下部が絶縁される。直列ダイオードスィッチ１０でPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は不揮発性強誘電体キャパシタFCのコンタクトノードCNと共通に連結され得るよう隣接して形成される。

さらに、PNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域は、ビットラインコンタクトノードBLCNを介しビットラインBLに連結される。ビットラインコンタクトノードBLCNは隣接する直列ダイオードセルのビットラインコンタクトノードBLCNと共通に連結される。すなわち、同一のビットラインコンタクトノードBLCNはPNPNダイオードスィッチ１１のP型領域と隣接するセルのPNダイオードスィッチ１２のN型領域と共通連結される。

さらに、不揮発性強誘電体キャパシタFCの上部にはワードラインWLが形成される。

図５は、図１の直列ダイオードスィッチ１０の動作を説明するための図である。
不揮発性強誘電体キャパシタFCを基準に見るとき、ビットラインBLの印加電圧が陽の方向に増加すれば、PNPNダイオードスィッチ１１の動作特性により動作電圧Voでは直列ダイオードスィッチ１０がオフ状態を維持して電流が流れない。

以後、ビットラインBLの印加電圧がさらに増加し、臨界電圧Vcとなれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１１がターンオンされ、直列ダイオードスィッチ１０がターンオンされることにより電流が急激に増加することになる。このよき、ビットラインBLの印加電圧が臨界値電圧Vc以上になる場合、消耗する電流Iの値はビットラインBLに連結され、ロードに作用する抵抗(図示省略)の値に起因する。

PNPNダイオードスィッチ１１がターンオンされた以後には、ビットラインBLに極めて小さい電圧Vsのみが印加されても、多量の電流が流れることができるようになる。このとき、PNダイオードスィッチ１０は逆方向動作特性によりオフ状態を維持することになる。

一方、不揮発性強誘電体キャパシタFCを基準に見るとき、ビットラインBLの印加電圧が陰の方向に増加すれば、すなわち、ワードラインWLに一定の電圧が印加される場合、PNダイオードスィッチ１２の順方向動作特性により直列ダイオードスィッチ１０がターンオンされ、任意の動作電圧で電流が流れることになる。このとき、PNPNダイオードスィッチ１１は逆方向動作特性によりオフ状態を維持する。

図６Ａ〜図６Ｃは、本発明に係る直列ダイオードセルのワードラインWL及びビットラインBL電圧依存性を説明するための図である。

図６Ａに示されているように、ワードラインWLとノードSNとの間に連結された不揮発性強誘電体キャパシタFCに流れる電圧をVfcとし、ノードSNとビットラインBLとの間に連結された直列ダイオードスィッチ１０に流れる電圧をVswと称する。

図６Ｂは、本発明に係る直列ダイオードセルのワードラインWL電圧依存性を説明するための図である。

先ず、ビットラインBLの電圧をグラウンド電圧レベルに固定させた状態でワードラインWLの電圧を増加させる場合、ワードラインWLの電圧は不揮発性強誘電体キャパシタFCと直列ダイオードスィッチ１０で電圧分配される。

すなわち、ビットラインBLの電圧がグラウンドレベルの状態でワードラインWLの電圧が増加される場合、直列ダイオードスィッチ１０のPNダイオードスィッチ１２が小さい電圧でターンオンされ電流が流れることになる。

このとき、直列ダイオードスィッチ１０にはPNダイオードスィッチ１２の順方向動作により小さい電圧Vswが分配される。一方、殆どのワードラインWL電圧は不揮発性強誘電体キャパシタFCに大きい電圧Vfcに分配されるため、動作特性を向上させることができるようになる。

図６Ｃは、本発明に係る直列ダイオードセルのビットラインBL電圧依存性を説明するための図である。

先ず、ワードラインWLの電圧をグラウンド電圧レベルに固定させた状態でビットラインBLの電圧を増加させる場合、ビットライン BLの電圧は不揮発性強誘電体キャパシタFCと直列ダイオードスィッチ１０で電圧分配される。

すなわち、ワードラインWLの電圧がグラウンドレベルの状態でビットラインBLの電圧が増加される場合、ビットラインBLの電圧が臨界電圧Vcの値になる以前まで直列ダイオードスィッチ１０のPNPNダイオードスィッチ１１がターンオフ状態を維持する。そして、直列ダイオードスィッチ１０のPNダイオードスィッチ１２は逆方向動作特性によりターンオフ状態を維持する。これにより、殆どのビットラインBL電圧が直列ダイオードスィッチ１０で大きい電圧Vswに分配される。

一方、直列ダイオードスィッチ１０がターンオフ状態の場合、ビットラインBLの電圧は不揮発性強誘電体キャパシタFCに小さい電圧Vfcに分配される。これにより、不揮発性強誘電体キャパシタFCに格納されたデータの変動に影響を与えなくなり、動作が停止した状態を維持する。

以後、ビットラインBLの電圧が上昇して、ビットラインBLの電圧レベルが臨界電圧Vc以上になる場合、直列ダイオードスィッチ１０のPNPNダイオードスィッチ１１がターンオンされる。これにより、ビットラインBL電圧の殆どが不揮発性強誘電体キャパシタFCに分配されVfc電圧が増加することになる。従って、不揮発性強誘電体キャパシタFCに新しいデータを書き込むことができる状態となる。

図７は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の構成を示す図である。

本発明は複数個の直列ダイオードセルアレイ４０、複数個のセンスアンプ５０、複数個のワードライン駆動部６０、複数個のローカルデータバス７０、複数個のデータバススィッチ７１、グローバルデータバス７５、メインアンプ８０、データバッファ９０及び入／出力ポート１００を備える。

それぞれの直列ダイオードセルアレイ４０は図１と同じ構造の単位直列ダイオードセル等がローとカラム方向に複数個配列される。ロー方向に配列された複数個のワードラインWLはワードライン駆動部６０に連結される。そして、複数個のビットラインBLはセンスアンプ５０に連結される。

ここで、１つの直列ダイオードセルアレイ４０は１つのワードライン駆動部６０と１つのセンスアンプ５０と対応して連結される。

そして、１つのセンスアンプ５０は１つのローカルデータバス７０と対応して連結され、直列ダイオードセルアレイ４０から印加されたデータを増幅してローカルデータバス７０に出力する。複数個のデータバススィッチ７１は複数個のローカルデータバス７０にそれぞれ連結され、複数個のローカルデータバス７０のうちいずれか１つを選択してグローバルデータバス７５に連結する。

複数個のローカルデータバス７０は１つのグローバルデータバス７５を共有する。グローバルデータバス７５はメインアンプ８０と連結され、メインアンプ８０はグローバルデータバス７５を介しそれぞれのセンスアンプ５０から印加されるデータを増幅する。

データバッファ９０はメインアンプ８０から印加される増幅されたデータをバッファリングして出力する。入／出力ポート１００はデータバッファ９０から印加される出力データを外部に出力するか、外部から印加される入力データをデータバッファ９０に印加する。

図８は、図７の直列ダイオードセルアレイ４０に関する詳細な構成を示す図である。
直列ダイオードセルアレイ４０は、図８に示されたように複数個のサブセルアレイ４１を備える。

図９は、図８のサブセルアレイ４１に関する詳細な回路図である。
サブセルアレイ４１はメインビットラインMBLと下位ビットラインのサブビットラインSBLを備えて階層的(Hierarchy)ビットライン構造をなす。サブセルアレイ４１のそれぞれのメインビットラインMBLは、複数個のサブビットラインSBLのうち１つのサブビットラインSBLと選択的に連結される。すなわち、複数個のサブビットライン選択信号SBSW１のうちいずれか１つの活性化時に該当するNMOSトランジスタN５がターンオンされ、１つのサブビットラインSBLを活性化させる。さらに、１つのサブビットラインSBLには複数個の単位直列ダイオードセルCが連結される。

サブビットラインSBLは、サブビットラインプルダウン信号SBPDの活性化時にNMOSトランジスタN３のターンオンによりグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号SBPUはサブビットラインSBLに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧VCCより高い電圧を生成してサブビットラインSBLに供給する。

そして、サブビットライン選択信号SBSW２はNMOSトランジスタN４のスイッチングによりサブビットラインプルアップ信号SBPU印加端とサブビットライン SBLとの間の連結を制御する。

さらに、NMOSトランジスタN２はNMOSトランジスタN１とメインビットラインMBLとの間に連結され、ゲート端子がサブビットラインSBLと連結される。NMOSトランジスタN１は接地電圧端とNMOSトランジスタN２との間に連結され、ゲートを介しメインビットラインプルダウン信号MBPDが印加されメインビットラインMBLのセンシング電圧を調整する。

ここで、直列ダイオードセルアレイ４０は複数個のワードラインWLがそれぞれロー方向に配列され、複数個のサブビットラインSBLがそれぞれカラム方向に配列されて別途のプレートラインを備えない。そして、ワードラインWLとサブビットラインSBLが交差する領域にのみ単位直列ダイオードセルCが位置することになるので、追加的な面積が不要なクロスポイントセルを具現することができるようにする。

ここで、クロスポイントセルと別途のワードラインWLゲート制御信号を利用するNMOSトランジスタ素子を備えない。そして、２つの連結電極ノードを備えた直列ダイオードスィッチ１０を利用して不揮発性強誘電体キャパシタFCをサブビットラインSBLとワードラインWLの交差点に直ちに位置させることができるようにする構造を言う。

図１０は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の書込みモード時の動作タイミング図である。

先ず、t１区間の進入時にアドレスが入力されて書込みイネーブル信号／WEがローにディスエーブル（disable）されると、書込みモードアクティブ（active）状態となる。そして、t０、t１区間ではサブビットラインプルダウン信号SBPDが活性化し、接地電圧をサブビットラインSBLに印加することによってワードラインWLが活性化する以前にサブビットラインSBLがグラウンドレベルにプリチャージ（precharge）される。

次に、t２区間の進入時にワードラインWLがハイに遷移すれば、直列ダイオードセルCのデータがサブビットラインSBL及びメインビットラインMBLに伝えられる。このとき、サブビットラインプルダウン信号SBPDはローに遷移し、メインビットラインプルダウン信号MBPDがハイに遷移する。これにより、サブビットラインSBL及びメインビットラインMBLの電圧レベルが上昇する。

次に、t４区間の進入時にワードラインWLがグラウンドレベルに遷移してサブビットラインプルダウン信号SBPDがイネーブルされると、サブビットラインSBLがグラウンドレベルにプリチャージされる。このとき、サブビットライン選択信号SBSW２がイネーブルにされると、NMOSトランジスタN４がターンオンされサブビットラインSBLがグラウンドレベルにプルダウン（pull-down）される。そして、メインビットラインプルダウン信号MBPDがローに遷移すれば、メインビットラインMBLは電圧レベルをそのまま維持することができるようになる。

以後、t５区間にはワードラインWLの電圧が負電圧に遷移する。すなわち、サブビットラインSBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、直列ダイオードスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に至ることができない。

しかし、サブビットラインプルアップ信号SBPU、サブビットライン選択信号SBSW２がハイに遷移すれば、サブビットラインSBLの電圧がハイに増幅される。そして、サブビットラインSBLのハイ増幅電圧とワードラインWLの負電圧との差により、PNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が直列ダイオードCに加えられることになる。これに従い、PNPNダイオードスィッチ１１がターンオン状態となり、直列ダイオードセルCの不揮発性強誘電体キャパシタFCにハイデータを書き込む。

ここで、駆動ワードラインWLに連結された全ての直列ダイオードセルCに外部データに係りなく全てハイデータが書き込まれるので、t５区間をヒドン（hidden）データ「１」書込み区間と定義する。

次に、t６区間の進入時に書込みイネーブル信号／WEがハイに遷移すれば、読出しモードアクティブ状態となる。このとき、ワードラインWLの電圧レベルがポンピング電圧VPPレベルに上昇し、サブビットライン選択信号SBSW１がハイに遷移すればサブビットラインSBLとメインビットラインMBLが連結される。

この状態でサブビットラインSBLの電圧がローレベルに遷移すれば、直列ダイオードセルCにはデータ「０」が書き込まれる。一方、サブビットラインSBLの電圧がハイレベルに遷移すれば、t５区間で書き込まれたハイデータをそのまま維持して直列ダイオードセルCにデータ「１」が書き込まれる。ここで、サブビットライン選択信号SBSW２はローに遷移して外部のデータをセルに書き込むことができるようになる。

図１１は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の読出しモード時の動作タイミング図である。

先ず、読出しモード時には書込みイネーブル信号／WEが電源電圧VCCレベルを維持する。そして、t２区間の進入時にワードラインWLがポンピング電圧VPPレベルに遷移すれば、直列ダイオードスィッチ１０のPNダイオード１２がターンオンされる。これにより、直列ダイオードセルCのデータがサブビットラインSBL及びメインビットラインMBLに伝えられる。

このとき、サブビットラインプルダウン信号SBPDはローに遷移し、メインビットラインプルダウン信号MBPDがハイに遷移する。これにより、サブビットラインSBL及びメインビットラインMBLの電圧レベルが上昇し、直列ダイオードセルCに格納されたデータを読み出すことができるようになる。

本発明に係る直列ダイオードセルの構成を示す図である。図１の直列ダイオードセルの断面図である。図１の直列ダイオードスィッチに関する平面図である。図１の直列ダイオードセルの平面図である。図１の直列ダイオードスィッチの動作を説明するための図である。本発明に係る直列ダイオードセルのワードライン及びビットライン電圧の依存性を説明するための図である。本発明に係る直列ダイオードセルのワードライン及びビットライン電圧の依存性を説明するための図である。本発明に係る直列ダイオードセルのワードライン及びビットライン電圧の依存性を説明するための図である。本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の構成を示す図である。図７の直列ダイオードセルアレイに関する詳細な構成を示す図である。図８のサブセルアレイに関する詳細な回路図である。本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の書込みモード時の動作タイミング図である。本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の読出しモード時の動作タイミング図である。

符号の説明

１０直列ダイオードスィッチ
１１ PNPNダイオードスィッチ
１２ PNダイオードスィッチ
２０トップ電極
２１強誘電体膜
２２ボトム電極
３０シリコン基板
３１絶縁層
３２シリコン層
４０直列ダイオードセルアレイ
４１サブセルアレイ
５０センスアンプ
６０ワードライン駆動部
７０ローカルデータバス
７１データバススィッチ
７５グローバルデータバス
８０メインアンプ
９０データバッファ
１００入／出力ポート

Claims

メインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインと前記サブビットラインとの間にローとカラム方向に複数個の単位直列ダイオードセルが配列されたサブセルアレイを含む複数個の直列ダイオードセルアレイと、
前記複数個の直列ダイオードセルアレイの前記ワードラインを選択的に駆動する複数個のワードライン駆動部と、
前記複数個の直列ダイオードセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプとを備え、
前記単位直列ダイオードセルは、
一端子が前記ワードラインと連結された不揮発性強誘電体キャパシタと、前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に並列に連結された少なくとも２つ以上のダイオード素子を備え、前記ワードラインと前記サブビットラインに印加される電圧の大きさにより前記少なくとも２つ以上のダイオード素子中１つに電流が流れるようにしてスイッチング動作を行なう直列ダイオードスィッチを備え、
前記直列ダイオードスィッチは、
前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に順方向に連結されたPNダイオードスィッチと、
前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に逆方向に連結されたPNPNダイオードスィッチとを備えることを特徴とする直列ダイオードセルを利用した不揮発性メモリ装置。
前記複数個のセンスアンプに対応して連結される複数個のローカルデータバスと、
前記複数個のローカルデータバスにより共有されるグローバルデータバスと、
前記複数個のローカルデータバスのうちいずれか１つを選択して前記グローバルデータバスに連結する複数個のデータバススィッチと、
前記グローバルデータバスから印加されるデータを増幅するメインアンプと、
前記メインアンプから印加される増幅データをバッファリングするデータバッファと、
前記データバッファから印加される出力データを外部に出力するか、外部から印加される入力データを前記データバッファに印加する入／出力ポートとをさらに備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記複数個の直列ダイオードセルアレイのそれぞれは、複数個のサブセルアレイを備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記複数個のサブセルアレイのそれぞれは、
ロー及びカラム方向に配列された複数個のワードラインと複数個のサブビットラインと
の間の交差領域に位置する複数個の単位直列ダイオードセルと、
前記複数個のサブビットラインをプルアップ／プルダウン駆動するためのプルアップ／プルダウン駆動スィッチと、
前記メインビットラインと前記サブビットラインの連結を制御するための第１の駆動スィッチ部と、
前記メインビットラインをプルダウン駆動するための第２の駆動スィッチ部とを備えることを特徴とする請求項３に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記PNダイオードスィッチのP型領域は前記他端子と連結され、N型領域は前記サブビットラインと連結されることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記PNPNダイオードスィッチの上部N型領域は前記他端子と連結され、下部P型領域は前記サブビットラインと連結されることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記直列ダイオードスィッチは、
前記ワードラインの電圧レベルがハイの場合、前記PNダイオードスィッチがターンオンされ前記不揮発性強誘電体キャパシタに格納されたデータを読み出すようスイッチングされ、
前記ワードラインの電圧レベルが負電圧で前記サブビットラインの電圧レベルがハイの場合、前記PNPNダイオードスィッチがターンオンされ前記不揮発性強誘電体キャパシタにヒドンデータを書き込むよう、スイッチング動作を行うことを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
メインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインと前記サブビットラインとの間にローとカラム方向に複数個の単位直列ダイオードセルが配列されたサブセルアレイを含む複数個の直列ダイオードセルアレイを備え、
前記サブセルアレイは、
一端子が前記ワードラインと連結された不揮発性強誘電体キャパシタと、前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に並列に連結された少なくとも２つ以上のダイオード素子を備え、前記ワードラインと前記サブビットラインに印加される電圧の大きさにより、前記少なくとも２つ以上のダイオード素子中１つに電流が流れるようにしてスイッチング動作を行なう直列ダイオードスィッチを備える単位直列ダイオードセルと、
前記サブビットラインをプルアップ／プルダウン駆動するためのプルアップ／プルダウン駆動スィッチと、
前記メインビットラインと前記サブビットラインの連結を制御するための第１の駆動スィッチ部と、
前記メインビットラインをプルダウン駆動するための第２の駆動スィッチ部とを備え、
前記直列ダイオードスィッチは、
前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に順方向に連結されたPNダイオードスィッチと、
前記不揮発性強誘電体キャパシタの他端子と前記サブビットラインとの間に逆方向に連結されたPNPNダイオードスィッチとを備えることを特徴とする直列ダイオードセルを利用した不揮発性メモリ装置。
前記PNダイオードスィッチのP型領域は前記他端子と連結され、N型領域は前記サブビットラインと連結されることを特徴とする請求項８に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記PNPNダイオードスィッチの上部N型領域は前記他端子と連結され、下部P型領域は前記サブビットラインと連結されることを特徴とする請求項８に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
前記直列ダイオードスィッチは、
前記ワードラインの電圧レベルがハイの場合前記PNダイオードスィッチがターンオンされ、前記不揮発性強誘電体キャパシタに格納されたデータを読み出すようスイッチングされ、
前記ワードラインの電圧レベルが負電圧で前記サブビットラインの電圧レベルがハイの場合、前記PNPNダイオードスィッチがターンオンされて前記不揮発性強誘電体キャパシタにヒドンデータを書き込むようスイッチング動作を行うことを特徴とする請求項８に記載の直列ダイオードセルを利用した不揮発性メモリ装置。