JPS582435B2 - キオクカイロ - Google Patents
キオクカイロInfo
- Publication number
- JPS582435B2 JPS582435B2 JP50096999A JP9699975A JPS582435B2 JP S582435 B2 JPS582435 B2 JP S582435B2 JP 50096999 A JP50096999 A JP 50096999A JP 9699975 A JP9699975 A JP 9699975A JP S582435 B2 JPS582435 B2 JP S582435B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- memory cell
- input
- selection input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/35—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar semiconductor devices with more than two PN junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
- H03K3/352—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar semiconductor devices with more than two PN junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region the devices being thyristors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は記憶回路に係り、詳しくはＰＮＰＮ構造を含む
消費電力の小さな半導体記憶回路に関する。
消費電力の小さな半導体記憶回路に関する。
周知のように、半導体記憶回路としては、フリツプフロ
ツプ回路のように“オン”および６オフ”状態（つまり
゛１”および゛Ｏ”状態）ともに電力を消費する対称的
な回路と、ＰＮＰＮ構造の持つ自己保持性を利用した”
オフ”状態では電力を消費しない非対称な回路がある。
ツプ回路のように“オン”および６オフ”状態（つまり
゛１”および゛Ｏ”状態）ともに電力を消費する対称的
な回路と、ＰＮＰＮ構造の持つ自己保持性を利用した”
オフ”状態では電力を消費しない非対称な回路がある。
このうち、前者の回路は動作の安定性、高速性などの点
ですぐれた特性を示し、使われる場合が多いが、後者の
回路も低消費電力であることが強く要求されるような用
途に用いると、その利点が生かされ、すぐれた記憶装置
が実現できる。
ですぐれた特性を示し、使われる場合が多いが、後者の
回路も低消費電力であることが強く要求されるような用
途に用いると、その利点が生かされ、すぐれた記憶装置
が実現できる。
例えば電話交換機通話路スイッチの保持回路として用い
られる場合の記憶回路は゛オフ”保持状態が最も多く、
低消費電力であることが強く要求される。
られる場合の記憶回路は゛オフ”保持状態が最も多く、
低消費電力であることが強く要求される。
従来、ＰＮＰＮ構造を持つ非対称な回路の記憶回路とし
て第１図に示すものが知られている（昭和４９年度電子
通信学会全国大会講演論文集應５２１）。
て第１図に示すものが知られている（昭和４９年度電子
通信学会全国大会講演論文集應５２１）。
第１図において、１は記憶セル、２は選択入力部、３は
読出し選択部であり、第２図に示した真理値表に従い動
作する。
読出し選択部であり、第２図に示した真理値表に従い動
作する。
即ち、第１図の回路は、“オフ”保持状態においてトラ
ンジスタＱ１，Ｑ２で構成されるＰＮＰＮ構造の記憶セ
ル１とトランジスタＱ３で構成される選択入力部２の両
方ともに消費電力が零というすぐれた特徴を持っている
。
ンジスタＱ１，Ｑ２で構成されるＰＮＰＮ構造の記憶セ
ル１とトランジスタＱ３で構成される選択入力部２の両
方ともに消費電力が零というすぐれた特徴を持っている
。
しかしながら、この回路構成においては、Ｘ，ｙの入力
によって記憶セル１を選択することが即記憶セル１に書
込み動作をすることになる。
によって記憶セル１を選択することが即記憶セル１に書
込み動作をすることになる。
従って、この記憶セル１の保持状態における”オン”か
“オフ”かの読み出しは、選択回路２とは別の選択回路
３を用いて行う必要がある。
“オフ”かの読み出しは、選択回路２とは別の選択回路
３を用いて行う必要がある。
ところで、書込み用と読出し用に別々の入力端子を持っ
た選択回路を設けることは、集積化する場合の端子数の
増大や、選択回路の前段の制御ゲートの増大と制御の複
雑化等を招き、不経済であり、更に前段の制御ゲートで
の消費電力を考慮すると、ゲート数の増大は低消費電力
化の上でも好ましくない。
た選択回路を設けることは、集積化する場合の端子数の
増大や、選択回路の前段の制御ゲートの増大と制御の複
雑化等を招き、不経済であり、更に前段の制御ゲートで
の消費電力を考慮すると、ゲート数の増大は低消費電力
化の上でも好ましくない。
本発明の目的は、”オフ”保持状態で低消費電力である
特徴を損うことな＜、ＰＮＰＮ構造の記憶セルの書込み
読出し動作を同一の選択入力によって制御できる回路構
成の記憶回路を提供することにある。
特徴を損うことな＜、ＰＮＰＮ構造の記憶セルの書込み
読出し動作を同一の選択入力によって制御できる回路構
成の記憶回路を提供することにある。
つまり、本発明は、記憶セルの選択入力回路を各々エミ
ツタとベースを共通接続したＮＰＮとＰＮＰ｝ランジス
タで構成し、一方のコレクタを記憶セルの書込み用端子
に接続し、他方のコレクタを記憶セルの内容の読出し用
の端子に接続したことを特徴とするもので、これにより
、同一の選択入力端子から書込みと読出しの動作が制御
でき、かつ保持モードにおける選択入力回路の消費電力
が実質的に零であるＰＮＰＮ構造の記憶セルを含む記憶
回路を提供することが可能になる。
ツタとベースを共通接続したＮＰＮとＰＮＰ｝ランジス
タで構成し、一方のコレクタを記憶セルの書込み用端子
に接続し、他方のコレクタを記憶セルの内容の読出し用
の端子に接続したことを特徴とするもので、これにより
、同一の選択入力端子から書込みと読出しの動作が制御
でき、かつ保持モードにおける選択入力回路の消費電力
が実質的に零であるＰＮＰＮ構造の記憶セルを含む記憶
回路を提供することが可能になる。
以下、実施例により本発明の内容を詳述することにする
。
。
第３図は本発明の一実施例を示す回路図であって、１は
ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２で示
したＰＮＰＮ構造の記憶セル、２は書込み用ＮＰＮトラ
ンジスタＱ３と読出し用ＰＮＰトランジスタＱ４で構成
した選択入力回路、３はＰＮＰトランジスタＱ５とＮＰ
ＮトランジスタＱ６で構成した読出し回路である。
ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２で示
したＰＮＰＮ構造の記憶セル、２は書込み用ＮＰＮトラ
ンジスタＱ３と読出し用ＰＮＰトランジスタＱ４で構成
した選択入力回路、３はＰＮＰトランジスタＱ５とＮＰ
ＮトランジスタＱ６で構成した読出し回路である。
選択入力回路２０２つのトランジスタＱ３，Ｑ４のベー
スを共通接続して取り出した端子をｙ入力、エミツタを
共通接続して取り出した端子をＸ入力とし、記憶セル１
のＮＰＮトランジスタＱ２のコレクタから取り出した端
子を記憶セルの状態を示す出力Ｑとすると、この回路は
第４図に示す真理値表に従って動作する。
スを共通接続して取り出した端子をｙ入力、エミツタを
共通接続して取り出した端子をＸ入力とし、記憶セル１
のＮＰＮトランジスタＱ２のコレクタから取り出した端
子を記憶セルの状態を示す出力Ｑとすると、この回路は
第４図に示す真理値表に従って動作する。
すなわち、ｙ入力に“１”レベルが加えられた時、Ｘ入
力に″１”レベルが加えられれば、トランジスタＱ３を
通してトランジスタＱ２にベース電流が供給され、記憶
セル１は゛オン”書込みされ、Ｘ入力に″０”レベルが
加えられれば、トランジスタＱ３を通してトランジスタ
Ｑ２のベース電流が引出され、記憶セル１は゛オフ”書
込みが行われる。
力に″１”レベルが加えられれば、トランジスタＱ３を
通してトランジスタＱ２にベース電流が供給され、記憶
セル１は゛オン”書込みされ、Ｘ入力に″０”レベルが
加えられれば、トランジスタＱ３を通してトランジスタ
Ｑ２のベース電流が引出され、記憶セル１は゛オフ”書
込みが行われる。
この間、ＰＮＰトランジスタＱ４はｙ入力が“１”レベ
ルにあるということで”オフ”状態にあり、従って読出
し用のトランジスタＱ，も“オフ”で読出し動作は行わ
れず、読出し回路３の消費電力は零である。
ルにあるということで”オフ”状態にあり、従って読出
し用のトランジスタＱ，も“オフ”で読出し動作は行わ
れず、読出し回路３の消費電力は零である。
次にｙ入力に″０”レベルが加えられた状態では、トラ
ンジスタＱ３は゛オフ”となり、従って記憶セル１に対
して書込み勤作は行われず、記憶セル１は前の状態を保
持する。
ンジスタＱ３は゛オフ”となり、従って記憶セル１に対
して書込み勤作は行われず、記憶セル１は前の状態を保
持する。
この状態でＸ入力に“１”レベルが加えられれば、ＰＮ
ＰトランジスタＱ４が”オン”してコレクタ電流が流れ
得る状態となり、読出し動作が可能となる。
ＰトランジスタＱ４が”オン”してコレクタ電流が流れ
得る状態となり、読出し動作が可能となる。
すなわち、記憶セル１が“オン”状態であればＰＮＰト
ランジスタＱ，のベース電流が記憶セル１に流れ込み、
読出し用出力トランジスタＱ６が“オン”し、もし記憶
セル１が“オフ”状態であれば、トランジスタＱ５のベ
ース電流が流れないため、読出し用出力トランジスタＱ
ａも“オフ”となる。
ランジスタＱ，のベース電流が記憶セル１に流れ込み、
読出し用出力トランジスタＱ６が“オン”し、もし記憶
セル１が“オフ”状態であれば、トランジスタＱ５のベ
ース電流が流れないため、読出し用出力トランジスタＱ
ａも“オフ”となる。
言い換えれば、ｙ入力が“０”、Ｘ人カが“１″の入力
状態においては、その記憶セルの内容に応じて読出し用
出力トランジスタｑが“オン″、“オフ”して読出し機
能を果たす。
状態においては、その記憶セルの内容に応じて読出し用
出力トランジスタｑが“オン″、“オフ”して読出し機
能を果たす。
Ｓは読出し用出力端子である。
また、ｙ入力が″０”、Ｘ人カカじ０”の状態において
は、たとえ記憶セル１力じオン”していても読出し用出
力トランジスタＱ，はベース電流が供給されず、”オフ
”状態となるので、読出し機能は果さず、この状態は単
なる保持状態となる。
は、たとえ記憶セル１力じオン”していても読出し用出
力トランジスタＱ，はベース電流が供給されず、”オフ
”状態となるので、読出し機能は果さず、この状態は単
なる保持状態となる。
第３図の回路構成においては、無駄な消費電力が節約で
きる。
きる。
すなわち、記憶セル１はＰＮＰＮ構造であるので、“オ
フ”状態の消費電力は実質的に零である。
フ”状態の消費電力は実質的に零である。
書込み状態においては、読出し回路の消費電力は実質的
に零であり、読出し状態においては、書込み回路の消費
電力は実質的に零である。
に零であり、読出し状態においては、書込み回路の消費
電力は実質的に零である。
また、ｙ入力″０”入力“０”の保持状態においては、
書込み回路、読出し回路ともに消費電力は実質的に零と
なる。
書込み回路、読出し回路ともに消費電力は実質的に零と
なる。
本発明は第３図の回路に限定されることなく種種の構成
がとれる。
がとれる。
第５図は記憶セル１の読出し方法を変えた別の実施例を
示すもので、記憶セル１のＰＮＰトランジスタＱ１とペ
ースコレクタを共通にしたトランジスタＱ７を設け、そ
のエミツタを読出し用ＰＮＰトランジスタＱ，のベース
に接続したものである。
示すもので、記憶セル１のＰＮＰトランジスタＱ１とペ
ースコレクタを共通にしたトランジスタＱ７を設け、そ
のエミツタを読出し用ＰＮＰトランジスタＱ，のベース
に接続したものである。
この回路の動作も第４図の真理値表に従うことは容易に
理解されよう。
理解されよう。
記憶セル１の内容の読出しは、ｙ入力゛０”、Ｘ入カ″
１”の読出し状態において、記憶セル１が”オ７”状態
であればＰＮＰトランジスタＱ７のエミツタから電流が
流れ込み、記憶セル１が“オフ”状態であればＱ７のエ
ミツタ電流が流れないので、第３図と同様、これをトラ
ンジスタＱ５とＱ６によって検出して行う。
１”の読出し状態において、記憶セル１が”オ７”状態
であればＰＮＰトランジスタＱ７のエミツタから電流が
流れ込み、記憶セル１が“オフ”状態であればＱ７のエ
ミツタ電流が流れないので、第３図と同様、これをトラ
ンジスタＱ５とＱ６によって検出して行う。
記憶セル１のＰＮＰトランジスタＱ，とＱ７は、半導体
集積回路でよく用いられるマルチェミツタ構造を適用す
ることができる。
集積回路でよく用いられるマルチェミツタ構造を適用す
ることができる。
本発明で対象とするＰＮＰＮ構造の記憶セルは種々の変
形回路があり、例えば第６図の如くトランジスタＱ７と
ダイオードＤを加えて飽和制御を行ったＰＮＰＮ構造の
記憶セル１にも本発明は適用できる。
形回路があり、例えば第６図の如くトランジスタＱ７と
ダイオードＤを加えて飽和制御を行ったＰＮＰＮ構造の
記憶セル１にも本発明は適用できる。
すなわち、第６図の如く記憶セル１に第３図と同様の選
択回路２と読出し回路３を接続すれば、第４図の真理値
表に従った記憶回路となる。
択回路２と読出し回路３を接続すれば、第４図の真理値
表に従った記憶回路となる。
また、選択入力回路と読出し回路のトランジスタはＮＰ
ＮとＰＮＰを逆転させてもよい。
ＮとＰＮＰを逆転させてもよい。
例えば第７図の如く、記憶セル１をレベルシフトダイオ
ードＬＤによりレベルシフトし、選択入力回路２の書込
み用トランジスタをＰＮＰトランジスタＱ３とし、読出
し用トランジスタをＮＰＮトランジスタＱ４とし、記憶
セル１のＰＮＰトランジスタＱ１とエミツタとベースを
共通にしたＰＮＰトランジスタＱ７のコレクタを読出し
用ＮＰＮトランジスタへのベースに接続した構成とすれ
ば、この回路の動作は第８図の真理値表に従う。
ードＬＤによりレベルシフトし、選択入力回路２の書込
み用トランジスタをＰＮＰトランジスタＱ３とし、読出
し用トランジスタをＮＰＮトランジスタＱ４とし、記憶
セル１のＰＮＰトランジスタＱ１とエミツタとベースを
共通にしたＰＮＰトランジスタＱ７のコレクタを読出し
用ＮＰＮトランジスタへのベースに接続した構成とすれ
ば、この回路の動作は第８図の真理値表に従う。
すなわち、第３図とは逆に、ｙ入力″０”の時に選択入
力回路２のうちの書込み用トランジスタＱ３が“オン″
して、記憶セル１にＸ入力に対応した゛オン”、゛オフ
″の書込み動作を行う。
力回路２のうちの書込み用トランジスタＱ３が“オン″
して、記憶セル１にＸ入力に対応した゛オン”、゛オフ
″の書込み動作を行う。
またｙ入力″１”でＸ入力″０”の時に、選択入力回路
２のうちの読出し用トランジスタＱ４が“オン”Ｌ’、
記憶セル１が“オン”であればトランジスタＱ７，Ｑ５
を通して読出し用出力トランジスタＱ６が“オン”し、
記憶セル１が”オフ”であれば読出し用出力トランジス
タＱ６が“オフ”となるので、読出し用出力端子Ｓから
記憶セル１の状態を読み取ることができる。
２のうちの読出し用トランジスタＱ４が“オン”Ｌ’、
記憶セル１が“オン”であればトランジスタＱ７，Ｑ５
を通して読出し用出力トランジスタＱ６が“オン”し、
記憶セル１が”オフ”であれば読出し用出力トランジス
タＱ６が“オフ”となるので、読出し用出力端子Ｓから
記憶セル１の状態を読み取ることができる。
同様に、第８図の真理値表に従う回路構成として、第９
図図示の構成がとれる。
図図示の構成がとれる。
これは、記憶セル１を構成するＮＰＮトランジスタＱ２
とペースコレクタを共通としたトランジスタＱ７を用い
て、そのエミツタを読出し用トランジスタＱ，のベース
に接続して記憶セル１の内容を読出すようにしたもので
ある。
とペースコレクタを共通としたトランジスタＱ７を用い
て、そのエミツタを読出し用トランジスタＱ，のベース
に接続して記憶セル１の内容を読出すようにしたもので
ある。
第７図のトランジスタＱ１，Ｑ７、第９図のトランジス
タＱ２，Ｑ７は各々半導体集積回路ではマルチコレクタ
、マルチェミツタ構造とすることが可能である。
タＱ２，Ｑ７は各々半導体集積回路ではマルチコレクタ
、マルチェミツタ構造とすることが可能である。
また、レベルシフトダイオードＬＤは回路の相対的なレ
ベルを合わせるためのもので、ダイオードに限定される
ことなくトランジスタや抵抗、あるいは電源等で論理動
作を行うようにレベル調整を行ってもよい。
ベルを合わせるためのもので、ダイオードに限定される
ことなくトランジスタや抵抗、あるいは電源等で論理動
作を行うようにレベル調整を行ってもよい。
以上の実施例では、いすれも基本的な動作を行うトラン
ジスタのみで構成した例を示したが、もちろんこの論理
動作を損わない範囲で他の素子を付加することが可能で
ある。
ジスタのみで構成した例を示したが、もちろんこの論理
動作を損わない範囲で他の素子を付加することが可能で
ある。
例えば選択入力回路のＮＰＮとＰＮＰトランジスタは各
々のエミツタ・ベースを直結した構成でなく、適当な電
流制限用の抵抗やレベルシフトダイオード等を介して共
通接続してもよい。
々のエミツタ・ベースを直結した構成でなく、適当な電
流制限用の抵抗やレベルシフトダイオード等を介して共
通接続してもよい。
同様に、選択入力回路と記憶セル、選択入力回路と読出
し回路、あるいは記憶セルと読出し回路の接続も、各ト
ランジスタ直結方式でなく、抵抗やダイオード等を介し
て接続してもよい。
し回路、あるいは記憶セルと読出し回路の接続も、各ト
ランジスタ直結方式でなく、抵抗やダイオード等を介し
て接続してもよい。
もちろん、選択入力回路、読出し回路の回路構成も実施
例に限定されず、論理回路として雑音余裕を持った動作
を行わせるための適当なレベルシフト回路や、あるいは
電流制限用の抵抗を接続してもよい。
例に限定されず、論理回路として雑音余裕を持った動作
を行わせるための適当なレベルシフト回路や、あるいは
電流制限用の抵抗を接続してもよい。
またＰＮＰＮ構造の記憶セルの構成は、第６図に一例を
示した如く種々の付加素子を加えた変形回路が適用でき
る。
示した如く種々の付加素子を加えた変形回路が適用でき
る。
例えば記憶セルのトランジスタＱ，，Ｑ２の飽和を浅く
してターンオフ時間を速くするため、トランジスタｑの
コレクタに抵抗を接続してもよいし、トランジスタＱ２
のペースコレクタ間にショットキバリャダイオードを接
続してもよい。
してターンオフ時間を速くするため、トランジスタｑの
コレクタに抵抗を接続してもよいし、トランジスタＱ２
のペースコレクタ間にショットキバリャダイオードを接
続してもよい。
また、よく知られたＰＮＰＮ構造のｄｖ／ｄｔ効果を保
護するため、インピーダンス素子やトランジスタをトラ
ンジスタＱ１あるいはＱ２のベースエミツタ内に接続し
てもよい。
護するため、インピーダンス素子やトランジスタをトラ
ンジスタＱ１あるいはＱ２のベースエミツタ内に接続し
てもよい。
更に、各実施例は一つの記憶セルについて示したが、こ
れらをマトリックス状に配置して記憶容量の大きな記憶
装置を構成することができる。
れらをマトリックス状に配置して記憶容量の大きな記憶
装置を構成することができる。
以上説明した如く、本発明によれば、簡単な回路構成で
ＰＮＰＮ構造の記憶セルを同一の選択入力端子から制御
して書込み読出しの動作を行わせることができ、かつ書
込み時は読出し回路がオフ、読出し時は書込み回路がオ
フし、保持状態では書込み、読出し回路の消費電力は実
質的に零となり、“オフ″保持電力零〇ＰＮＰＮ構造の
記憶セルと併せて無駄な消費電力を節約した低消費電力
の記憶回路が実現できる。
ＰＮＰＮ構造の記憶セルを同一の選択入力端子から制御
して書込み読出しの動作を行わせることができ、かつ書
込み時は読出し回路がオフ、読出し時は書込み回路がオ
フし、保持状態では書込み、読出し回路の消費電力は実
質的に零となり、“オフ″保持電力零〇ＰＮＰＮ構造の
記憶セルと併せて無駄な消費電力を節約した低消費電力
の記憶回路が実現できる。
第１図は従来の記憶回路を示す図、第２図は第１図の動
作を説明するための真理値表、第３図は本発明にかかる
記憶回路の一実施例を示す図、第４図は第３図の動作を
説明するための真理値表、第５図、第６図、第７図は本
発明にかかる別の実施例を示す図、第８図は第７図の動
作を説明するための真理値表、第９図は本発明にかかる
さらに別の実施例を示す図である。 １・・・・・・記憶セル、２・・・・・・選択入力部、
３・・・・・・読出し部箋Ｑｌ−Ｑ２，Ｑ３，Ｑ４，Ｑ
５，Ｑａ，Ｑ７・・・・・・トランジスタ、Ｄ・・・・
・・ダイオード、ＬＤ・・・・・・レベルシフトダイオ
ード。
作を説明するための真理値表、第３図は本発明にかかる
記憶回路の一実施例を示す図、第４図は第３図の動作を
説明するための真理値表、第５図、第６図、第７図は本
発明にかかる別の実施例を示す図、第８図は第７図の動
作を説明するための真理値表、第９図は本発明にかかる
さらに別の実施例を示す図である。 １・・・・・・記憶セル、２・・・・・・選択入力部、
３・・・・・・読出し部箋Ｑｌ−Ｑ２，Ｑ３，Ｑ４，Ｑ
５，Ｑａ，Ｑ７・・・・・・トランジスタ、Ｄ・・・・
・・ダイオード、ＬＤ・・・・・・レベルシフトダイオ
ード。
Claims (1)
- １ ＰＮＰＮ構造の記憶セルと、ＮＰＮトランジスタと
ＰＮＰトランジスタの対構成よりなる選択入力部と、前
記記憶セルの内容を読み出す読出し部とを有し、前記選
択入力部を構成する両トランジスタの各々のエミツタを
一方の選択入力端子に接続し、各々のベースを他方の選
択入力端子に接続し、且つ、一方のトランジスタのコレ
クタは前記記憶セルの書込み用入力端子に、他方のトラ
ンジスタのコレクタは前記読出し部のトランジスタに接
続したことを特徴とする記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096999A JPS582435B2 (ja) | 1975-08-09 | 1975-08-09 | キオクカイロ |
| US05/712,261 US4066915A (en) | 1975-08-09 | 1976-08-06 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096999A JPS582435B2 (ja) | 1975-08-09 | 1975-08-09 | キオクカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5220732A JPS5220732A (en) | 1977-02-16 |
| JPS582435B2 true JPS582435B2 (ja) | 1983-01-17 |
Family
ID=14179886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50096999A Expired JPS582435B2 (ja) | 1975-08-09 | 1975-08-09 | キオクカイロ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4066915A (ja) |
| JP (1) | JPS582435B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021478Y2 (ja) * | 1978-10-31 | 1985-06-26 | 愛三工業株式会社 | 車両の空気調節装置の制御装置 |
| US4409673A (en) * | 1980-12-31 | 1983-10-11 | Ibm Corporation | Single isolation cell for DC stable memory |
| US4608667A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Dual mode logic circuit for a memory array |
| DE4121941C1 (en) * | 1991-07-03 | 1993-02-25 | Telefunken Electronic Gmbh, 7100 Heilbronn, De | Circuitry storing switching states in dependence on threshold values - has differential amplifier stage with two emitter-coupled transistors and current mirror as active load forming comparison stage |
| US6034561A (en) * | 1997-06-09 | 2000-03-07 | Delco Electronics Corporation | Integrated inductive load snubbing device |
| JPH1140686A (ja) * | 1997-07-23 | 1999-02-12 | Rohm Co Ltd | 半導体集積回路装置 |
| KR100527559B1 (ko) * | 2004-02-05 | 2005-11-09 | 주식회사 하이닉스반도체 | 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치 |
| KR100709463B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 나노 튜브 셀을 이용한 메모리 장치 |
| KR100709462B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 다층 나노 튜브 셀을 이용한 메모리 장치 |
| KR100694426B1 (ko) * | 2004-02-16 | 2007-03-12 | 주식회사 하이닉스반도체 | 나노 튜브 셀 및 이를 이용한 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2288372A1 (fr) * | 1974-10-18 | 1976-05-14 | Thomson Csf | Element de memoires a semi-conducteurs et memoires formees de matrices de tels elements |
| US3918033A (en) * | 1974-11-11 | 1975-11-04 | Ibm | SCR memory cell |
-
1975
- 1975-08-09 JP JP50096999A patent/JPS582435B2/ja not_active Expired
-
1976
- 1976-08-06 US US05/712,261 patent/US4066915A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5220732A (en) | 1977-02-16 |
| US4066915A (en) | 1978-01-03 |
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