SU381098A1 - Симметричный тиристорный элемент намяти - Google Patents

Description

1

Изобретение относитс  к области интегральных запоминающих устройств (ЗУ).

Известны симметричные элементы пам ти на бипол рных транзисторах. Основой схем такого рода  вл ютс  симметричные бипол рные триггеры с непосредственными св з ми. Однако эти схемы содержат большое число компонентов и рассеивают достаточно большую мош,ность.

Известна также  чейка пам ти на тиристорном триггере, содержаща  два тиристора, транзистор и резистор.

Предлагаемый симметричный тиристорный элемент пам ти имеет три компонента и потребл ет мощность в два раза меньшую (при прочих равных услови х), чем симметричный триггер на бипол рных транзисторах. Это достигаетс  тем, что в нем использованы два перекрестно-св занных двухэмиттерных тирисгора , коллекторы которых непосредственно подключены к адресной шине, вторые (по топологии - внутренние) эмиттеры соединены между собой и через резистор подключены к общей точке, а первые (по топологии - внешние ) эмиттеры использованы как информационные входы.

На чертеже показана схема симметричного тиристорного элемента пам ти.

Предлагаемый элемент состоит из двух перекрестно гн занных двухэмиттерных четырехслойных р-п-р-п структур-тиристоров У и 2, вторые эмиттеры которых соединены между собой и через резистор 3 подключены к общей точке 4. Коллекторные области тиристоров ртипа присоединены к адресной шине 5, первые эмиттерные области п-типа - к информационным входам записи и считывани  6 и 7.

В режиме хранени  на входах 5 и 7 находитс  высокий потенциал, и ток хранени  протекает через резистор 3. При записи на вход 6 или на вход 7 (в зависимости от вида записываемой информации («О или «1) подаетс  низкий уровень. Считываемый сигнал снимаетс  с одного из информационных входов при

подаче положительного импульса опроса по адресной шине 5.

Таким образом, предлагаемый элемеет при записи и считывании информации работает аналогично обычному симметричному транзисторному триггеру. Отличие состоит в том, что коллекторы и вторые эмиттеры тиристоров непосредственно соединены собой. При таком включении тиристор может оставатьс  во включенном состо нии и при нулевом управл ющем токе, что обеспечивает устойчивую работу тирпсторного триггера. Несмотр  на то, что ток через закрытый тиристор не течет , так как напр жение на открытом тиристоре составл ет 0,8 в, п-р-п транзистор включенного тиристора находитс  в режиме н асыщени  за счет тока дырок р-п-р составл ющего транзистора (четырехслойна  р-п-р-п структура может быть представлена соединением двух составл ющих транзисторов п-р-п и р-п-р типа ).

Вследствие того, что одно плечо тиристорного триггера ток не потребл ет, мощность, рассеиваема  элементом, примерно в два раза меньще мощности, рассеиваемой триггером на бипол рных транзисторах, где через закрытое плечо всегда протекает ток, обеспечивающий режим насыщени  открытого транзистора.

Непосредственное соединение коллектора и эмиттера тиристоров позвол ет также использовать один резистор вместо двух, как в транзисторном триггере.

Включение резистора в эмиттерную цепь в предложенном элементе обеспечивает форсирование записи. При понижении напр жени  на одном из информационных входов в базу р-типа отпирающегос  тиристора втекает ток, превыщающий ток хранени , что приводит к его форсированному включению и при прочих равных услови х к повыщению быстродействи  элемента пам ти.

Предмет изобретени 

Симметричный тиристорный элемент пам ти, содержащий резистор и два перекрестно св занлых двухэмиттерных тиристора, первые эмиттеры которых соединены с информационныыи входами, отличающийс  тем, что, с целью уменьщени  рассеиваемой мощности и числа компонентов, а также повыщени  быстродействи , коллекторы тиристоров подключены к адресной шине, а вторые эмиттеры соедингны и через резистор подключены к щине нулевого потенциала.