JPS61121529A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS61121529A JPS61121529A JP24081584A JP24081584A JPS61121529A JP S61121529 A JPS61121529 A JP S61121529A JP 24081584 A JP24081584 A JP 24081584A JP 24081584 A JP24081584 A JP 24081584A JP S61121529 A JPS61121529 A JP S61121529A
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- circuit
- gate
- thyristor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/098—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using thyristors
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、論理ゲート回路に関し、特にサイリスタ等の
自己保持可能な素子を用いることによって消費電力を軽
減した論理ゲート回路に関する。
自己保持可能な素子を用いることによって消費電力を軽
減した論理ゲート回路に関する。
（従来の技術）
第６図は、従来形の論理ゲート回路の１例としてのＮＯ
Ｒゲート回路を示す。同図のゲート回路は、エミッタが
共通接続されたトランジスタＱｌ。
Ｒゲート回路を示す。同図のゲート回路は、エミッタが
共通接続されたトランジスタＱｌ。
Ｑ２１Ｑ３、これらのトランジスタの共通接続されたエ
ミッタと電源ｖ２ 間に接続された定電流回路ＩＳＩ、
各トランジスタＱ２およびＱ３と電源ｖｌ 間にそれぞ
れ接続された負荷抵抗Ｒ１およびＲ２を具備する。
ミッタと電源ｖ２ 間に接続された定電流回路ＩＳＩ、
各トランジスタＱ２およびＱ３と電源ｖｌ 間にそれぞ
れ接続された負荷抵抗Ｒ１およびＲ２を具備する。
第６図のゲート回路においては、入力信号ＩＮ。
またはＩＮ２の内少なくとも一方が高レベルであればト
ランジスタＱ１またはＱ２がオンとなシ、トランジスタ
Ｑ３ がオフとなるから、出力ＯＵＴが低レベルとなる
。これに対して、入力信号ＩＮＩおよびＩＮ２が共に低
レベルであれば出力信号ＯＵＴが高レベルとなる。した
がって、第６図の回路はＮＯＲゲートとして動作する。
ランジスタＱ１またはＱ２がオンとなシ、トランジスタ
Ｑ３ がオフとなるから、出力ＯＵＴが低レベルとなる
。これに対して、入力信号ＩＮＩおよびＩＮ２が共に低
レベルであれば出力信号ＯＵＴが高レベルとなる。した
がって、第６図の回路はＮＯＲゲートとして動作する。
なお、通常ＥＣＬゲートと呼ばれる差動ゲートは人出力
レベルを合せるために、出力端（ＯＵＴ）にエミッタホ
ロワ回路を付は加えるが、人出力レベル差を無視すると
、第６図の回路で、ゲート動作を完了するとみなせる。
レベルを合せるために、出力端（ＯＵＴ）にエミッタホ
ロワ回路を付は加えるが、人出力レベル差を無視すると
、第６図の回路で、ゲート動作を完了するとみなせる。
ところが、上述の従来形の論理ゲート回路においては、
出力信号ＯＵＴが低レベルの場合は電源ｖ１ から抵
抗Ｒ１、トランジスタＱ１またはＱ２および定電流回路
Ｉｓ、、を介して他の電源ｖ２ に電流が流れ、また出
力ＯＵＴが高レベルの場合は電源ｖ１から抵抗Ｒ２、ト
ランジスタＱｓ 、および定電流回路ＩＳ１を介して他
の電源ｖ２ に電流が流れる。
出力信号ＯＵＴが低レベルの場合は電源ｖ１ から抵
抗Ｒ１、トランジスタＱ１またはＱ２および定電流回路
Ｉｓ、、を介して他の電源ｖ２ に電流が流れ、また出
力ＯＵＴが高レベルの場合は電源ｖ１から抵抗Ｒ２、ト
ランジスタＱｓ 、および定電流回路ＩＳ１を介して他
の電源ｖ２ に電流が流れる。
すなわち、第６図の回路は出力信号ＯＵＴがいずれの状
態にあっても常に電流が流れるため、回路の消費電力が
大きくなるという不都合がありた。
態にあっても常に電流が流れるため、回路の消費電力が
大きくなるという不都合がありた。
特に、論理ゲート回路を多数用いる集積回路装置におい
ては、集積度が高くなるに応じて消費電力かますます大
きくなシ特別の放熱対策等が必要となるという不都合が
あった。
ては、集積度が高くなるに応じて消費電力かますます大
きくなシ特別の放熱対策等が必要となるという不都合が
あった。
（発明が解決しようとする問題点）
本発明は、半導体集積回路装置等に用いられる論理ゲー
ト回路において、回路出力が所定の論理状態になりてい
る場合のみ電流が流れるようにし、論理ゲート回路の平
均消費電力を軽減することを目的とする。
ト回路において、回路出力が所定の論理状態になりてい
る場合のみ電流が流れるようにし、論理ゲート回路の平
均消費電力を軽減することを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため、本発明によれば、制御端
子に印加される制御信号に応じて信号端子間の電流通路
がオンオフされ該電流通路のオン状態の自己保持が可能
な回路素子、および該回路素子の信号端子と電源間に接
続された負荷素子を具備し、入力信号を制御端子に印加
することによシ該回路素子のオンオフ状態に応じた出力
信号を得ることを特徴とする論理ゲート回路が提供され
る。
子に印加される制御信号に応じて信号端子間の電流通路
がオンオフされ該電流通路のオン状態の自己保持が可能
な回路素子、および該回路素子の信号端子と電源間に接
続された負荷素子を具備し、入力信号を制御端子に印加
することによシ該回路素子のオンオフ状態に応じた出力
信号を得ることを特徴とする論理ゲート回路が提供され
る。
（作用）
本発明によれば、上述のような手段を用いることＫよシ
、サイリスタ等の自己保持が可能な回路素子が例えばオ
ン状態の時にのみ回路電流が流れ、オフ状態の時には該
回路素子にもまた該回路素子をオン状態に保持するため
の入力回路部分にも電流が流れない。したがって、出力
信号の論理状態の如何に係わらず電流が流れる従来形の
回路に比べて、論理ゲート回路の平均消費電力が大幅に
軽減される。
、サイリスタ等の自己保持が可能な回路素子が例えばオ
ン状態の時にのみ回路電流が流れ、オフ状態の時には該
回路素子にもまた該回路素子をオン状態に保持するため
の入力回路部分にも電流が流れない。したがって、出力
信号の論理状態の如何に係わらず電流が流れる従来形の
回路に比べて、論理ゲート回路の平均消費電力が大幅に
軽減される。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる論理ゲート回路を
示す。同図の回路は、サイリスタＴ、該サイリスタＴの
Ｐゲー）ＰＧに接続されたダイオードＤ１およびＤ２、
アノードＡと電源ｖ１ との間に接続された負荷抵抗
Ｒ３を具備する。サイリスタＴのカソードには他の電源
ｖ２ に接続され、アノードＡから出力ＯＵＴが取シ出
される。
示す。同図の回路は、サイリスタＴ、該サイリスタＴの
Ｐゲー）ＰＧに接続されたダイオードＤ１およびＤ２、
アノードＡと電源ｖ１ との間に接続された負荷抵抗
Ｒ３を具備する。サイリスタＴのカソードには他の電源
ｖ２ に接続され、アノードＡから出力ＯＵＴが取シ出
される。
第１図の回路において、入力信号ＩＮ１＞よびＩＮ２が
共に高レベルの場合には、サイリスタＴのＰゲートＰＧ
が高レベルとなり、サイリスタＴがオンとなって出力Ｏ
ＵＴが低レベルとなる。サイリスタＴは、ＰＮＰＮ接合
を有し、第１図に示すように２つのトランジスタＱ４お
よびＱ５が接続された回路と等価である。したがって、
ＰゲートＰＧがカソードにの電位ｖ２ よシ高レベル
となると、まずトランジスタＱ６ がオンとなりトラン
ジスタＱ４のベース電位を下げる。これにより、トラン
ジスタＱ４もオンとなって結局カソードにとアノード人
との間が導通状態となる。
共に高レベルの場合には、サイリスタＴのＰゲートＰＧ
が高レベルとなり、サイリスタＴがオンとなって出力Ｏ
ＵＴが低レベルとなる。サイリスタＴは、ＰＮＰＮ接合
を有し、第１図に示すように２つのトランジスタＱ４お
よびＱ５が接続された回路と等価である。したがって、
ＰゲートＰＧがカソードにの電位ｖ２ よシ高レベル
となると、まずトランジスタＱ６ がオンとなりトラン
ジスタＱ４のベース電位を下げる。これにより、トラン
ジスタＱ４もオンとなって結局カソードにとアノード人
との間が導通状態となる。
入力信号ＩＮｌ’＊たはＩＮ２のうち少なくとも一方が
低レベルの場合には、Ｐゲー）ＰＧは低レベルに引下げ
られサイリスタでかカットオフして出力ＯＵＴが高レベ
ルとなる。すなわち、ＰゲートＰＧの電位が引下げられ
るとトランジスタＱ５がカットオフしトランジスタＱ４
のペース電位を引上げるから該トランジスタＱ４ もカ
ットオフし、結局アノード人とカソードにとの間がカッ
トオフ状態となる。すなわち、第１図の回路はＮＯＲゲ
ートとして動作する。
低レベルの場合には、Ｐゲー）ＰＧは低レベルに引下げ
られサイリスタでかカットオフして出力ＯＵＴが高レベ
ルとなる。すなわち、ＰゲートＰＧの電位が引下げられ
るとトランジスタＱ５がカットオフしトランジスタＱ４
のペース電位を引上げるから該トランジスタＱ４ もカ
ットオフし、結局アノード人とカソードにとの間がカッ
トオフ状態となる。すなわち、第１図の回路はＮＯＲゲ
ートとして動作する。
第１図の論理ゲート回路においては、出力ＯＵＴが低レ
ベルの場合には抵抗Ｒ３を介して電流Ｉが流れるが、出
力ＯＵＴが高レベルの場合にはこの電流■は流れない。
ベルの場合には抵抗Ｒ３を介して電流Ｉが流れるが、出
力ＯＵＴが高レベルの場合にはこの電流■は流れない。
また、サイリスタＴのＰゲー）ＰＧｉｉ：Ｉｆｔ圧だけ
で動作し、ＰゲートＰＧの電位が低レベルの場合にも入
力回路側に電流が流れることはない。したがって、第１
図の回路においては、常時電流が流れることがないから
平均消費電力を小さくすることが可能になる。
で動作し、ＰゲートＰＧの電位が低レベルの場合にも入
力回路側に電流が流れることはない。したがって、第１
図の回路においては、常時電流が流れることがないから
平均消費電力を小さくすることが可能になる。
第２図は、本発明の他の実施例に係わる論理ゲート回路
を示す。同図の回路においては、入力ダイオードＤ１お
よびＤ２がサイリスタＴのＮゲートＮＧに接続されてい
る。その他の部分は第１図の回路と同じである。
を示す。同図の回路においては、入力ダイオードＤ１お
よびＤ２がサイリスタＴのＮゲートＮＧに接続されてい
る。その他の部分は第１図の回路と同じである。
第２図の回路においては、入力信号ＩＮＩおよびＩＮ２
が共に低レベルの場合にＮゲー）ＮＧの電位が（Ｉｔレ
ベルとなりでサイリスタＴがオンとなり出力ＯＵＴが低
レベルとなる。また、入力ＩＮＩまたはｒＮ２のうち少
なくとも一方が高レベルであれば、サイリスタＴがカッ
トオフし出力ＯＵＴが高レベルとなる。すなわち、第２
図の回路は非反転をのＯＲゲートとして動作する。
が共に低レベルの場合にＮゲー）ＮＧの電位が（Ｉｔレ
ベルとなりでサイリスタＴがオンとなり出力ＯＵＴが低
レベルとなる。また、入力ＩＮＩまたはｒＮ２のうち少
なくとも一方が高レベルであれば、サイリスタＴがカッ
トオフし出力ＯＵＴが高レベルとなる。すなわち、第２
図の回路は非反転をのＯＲゲートとして動作する。
第３図は、本発明のさらに他の実施例に係わる論理ゲー
ト回路を示す。同図の回路は、第１図の論理ゲート回路
におけるサイリスタＴのアノードＡとＮゲートＮＧとの
間に抵抗Ｒ４を接続すると共に出力ＯＵＴをＮゲー）Ｎ
Ｇから取り出したものである。なお、出力ＯＵＴはアノ
ードから取り出すことも可能である。
ト回路を示す。同図の回路は、第１図の論理ゲート回路
におけるサイリスタＴのアノードＡとＮゲートＮＧとの
間に抵抗Ｒ４を接続すると共に出力ＯＵＴをＮゲー）Ｎ
Ｇから取り出したものである。なお、出力ＯＵＴはアノ
ードから取り出すことも可能である。
第３図の回路は、ＮＯＲゲートを構成し、その動作は第
１図の回路とほぼ同じである。但し、第３図の回路にお
いては、サイリスタＴのアノードＡとＮゲートＮＧとの
間に抵抗Ｒ４が接続されているためトランジスタＱ４の
増幅率が低くなり、したがってトランジスタＱ４を含む
サイリスタＴのター／オフ速度が早くなるという利点が
得られる。
１図の回路とほぼ同じである。但し、第３図の回路にお
いては、サイリスタＴのアノードＡとＮゲートＮＧとの
間に抵抗Ｒ４が接続されているためトランジスタＱ４の
増幅率が低くなり、したがってトランジスタＱ４を含む
サイリスタＴのター／オフ速度が早くなるという利点が
得られる。
なお、上述の各実施例において、サイリスタでの各トラ
ンジスタのベースコレクタ間にショットキバリアダイオ
ードをクランプ用として挿入することにより回路のスイ
ッチング速度をより早めることが可能になる。また、各
人力ダイオードＤｉ。
ンジスタのベースコレクタ間にショットキバリアダイオ
ードをクランプ用として挿入することにより回路のスイ
ッチング速度をより早めることが可能になる。また、各
人力ダイオードＤｉ。
Ｄ２等をトランジスタに置き代えることも可能である。
第４図は、本発明に係わる論理ゲート回路をデコーダ回
路に使用した半導体記憶装置を示す。同図の記憶装置は
、アドレスバッファＢＵＦＩ 、 ＢＵＦ２、アドレス
線Ｌ１１ Ｌ２、ＸデコーダＸＤ、メモリセルアレイＭ
ＣＡ、ＹデコーダＹＤ、−ＦしてセンスアンプＳＡ、書
込みアンプＷＡ、プリセンスアンプＰＳＡ、読み書き制
御回路ＲＷＣを有する入出力回路等によって構成される
。ＸデコーダＸＤは、それぞれアドレス線Ｌｌ内の１本
の信号線およびアドレス線Ｌ２内の１本の信号線にそれ
ぞれベースが接続されたトランジスタＱ６およびＱ７、
これらのトランジスタＱ６およびＱ７の共通接続された
エミッタにＮゲートＮＧが接続されたサイリスタＴ、サ
イリスタＴのカンードにと電源ｖ３との間に接続された
負荷抵抗Ｒ５、サイリスタＴのカンードＫにベースが接
続されたトランジスタＱ８およびＱ９、トランジスタＱ
８のコレクタに接続された負荷抵抗Ｒ６，およびトラン
ジスタＱ８のコレクタにベースが接続されエミッタが高
電圧側ワード線Ｗ（＋）に接続されたドライバトランジ
スタＱＩＯを具備する。また、トランジスタＱ９のコレ
クタは低電圧側ワード線Ｗ（−）に接続されている。
路に使用した半導体記憶装置を示す。同図の記憶装置は
、アドレスバッファＢＵＦＩ 、 ＢＵＦ２、アドレス
線Ｌ１１ Ｌ２、ＸデコーダＸＤ、メモリセルアレイＭ
ＣＡ、ＹデコーダＹＤ、−ＦしてセンスアンプＳＡ、書
込みアンプＷＡ、プリセンスアンプＰＳＡ、読み書き制
御回路ＲＷＣを有する入出力回路等によって構成される
。ＸデコーダＸＤは、それぞれアドレス線Ｌｌ内の１本
の信号線およびアドレス線Ｌ２内の１本の信号線にそれ
ぞれベースが接続されたトランジスタＱ６およびＱ７、
これらのトランジスタＱ６およびＱ７の共通接続された
エミッタにＮゲートＮＧが接続されたサイリスタＴ、サ
イリスタＴのカンードにと電源ｖ３との間に接続された
負荷抵抗Ｒ５、サイリスタＴのカンードＫにベースが接
続されたトランジスタＱ８およびＱ９、トランジスタＱ
８のコレクタに接続された負荷抵抗Ｒ６，およびトラン
ジスタＱ８のコレクタにベースが接続されエミッタが高
電圧側ワード線Ｗ（＋）に接続されたドライバトランジ
スタＱＩＯを具備する。また、トランジスタＱ９のコレ
クタは低電圧側ワード線Ｗ（−）に接続されている。
なお、第５図はメモリセルＭＣの回路例を示す。
第４図の記憶装置においては、Ｘアドレスすなわちワー
ドアドレスの値に応じて各アドレス線Ｌ１およびＬ２内
の信号線のうちトランジスタＱ６およびＱ７０ベースに
接続された信号線が共に低レベルとなりている場合には
、サイリスタＴのＮゲー）ＮＧが低レベルとなシサイリ
スタＴがオンとなる。これにより、カンードＫが高レベ
ルとなって選択状態となシ、トランジスタＱ８がオンと
なってドライバトランジスタＱ１ｏのエミッタから高電
圧側ワード線Ｗ（＋）に低レベルの選択信号が印加され
る。この時、例えば読み出しモードであればＹデコーダ
回路によってプリセンスアンプＰＳＡが選択され、メモ
リセルＭＣからの読み出しデータがビット線Ｂ Ｌ （
Ｌ）およびＢＬ（Ｒ）を介してブリセンスアンプＰＳＡ
に人力され、該ブリセンスアンプＰＳＡで増幅された後
さらにセンスアンプＳＡで増幅されて読み出しデータＤ
ｏｕｔとして出力される。一方、各アドレス線Ｌ１およ
びＬ２の信号線のうちトランジスタＱ６およびＱ７のベ
ースに接続される信号線のいずれかが高レベルの場合に
はサイリスタＴのＮゲートＮＧが高レベルとなシ該サイ
リスタＴがオフとなる。したがって、カソードＫが低レ
ベルとなって高電圧側ワード線Ｗ（＋）に高レベルの非
選択信号が印加される。
ドアドレスの値に応じて各アドレス線Ｌ１およびＬ２内
の信号線のうちトランジスタＱ６およびＱ７０ベースに
接続された信号線が共に低レベルとなりている場合には
、サイリスタＴのＮゲー）ＮＧが低レベルとなシサイリ
スタＴがオンとなる。これにより、カンードＫが高レベ
ルとなって選択状態となシ、トランジスタＱ８がオンと
なってドライバトランジスタＱ１ｏのエミッタから高電
圧側ワード線Ｗ（＋）に低レベルの選択信号が印加され
る。この時、例えば読み出しモードであればＹデコーダ
回路によってプリセンスアンプＰＳＡが選択され、メモ
リセルＭＣからの読み出しデータがビット線Ｂ Ｌ （
Ｌ）およびＢＬ（Ｒ）を介してブリセンスアンプＰＳＡ
に人力され、該ブリセンスアンプＰＳＡで増幅された後
さらにセンスアンプＳＡで増幅されて読み出しデータＤ
ｏｕｔとして出力される。一方、各アドレス線Ｌ１およ
びＬ２の信号線のうちトランジスタＱ６およびＱ７のベ
ースに接続される信号線のいずれかが高レベルの場合に
はサイリスタＴのＮゲートＮＧが高レベルとなシ該サイ
リスタＴがオフとなる。したがって、カソードＫが低レ
ベルとなって高電圧側ワード線Ｗ（＋）に高レベルの非
選択信号が印加される。
このような非選択状態においては、メモリセルＭＣのデ
ータはビット線Ｂ Ｌ （Ｌ） 、 Ｂ Ｌ （Ｒ）に
出力されない。
ータはビット線Ｂ Ｌ （Ｌ） 、 Ｂ Ｌ （Ｒ）に
出力されない。
上述のような半導体記憶装置において、ＸデコーダＸＤ
にサイリスタＴを含む論理ゲート回路を用いることによ
シ回路の消費電力を大幅に軽減することが可能になる。
にサイリスタＴを含む論理ゲート回路を用いることによ
シ回路の消費電力を大幅に軽減することが可能になる。
すなわち、第４図の回路においては、サイリスタＴがオ
ンとなる選択状態においては基準電圧ＶＲＩＦからサイ
リスタＴおよび抵抗Ｒを介して電源ｖ３に電流が流れる
が、非選択状態においてはサイリスタＴがオフとなって
このような電流が流れない。また、サイリスタＴのＮゲ
ー）ＮＧに接続された入力トランジスタＱ６−およびＱ
７には選択非選択に係わシなく電流が流れない。したが
って、非選択状態である大部分のＸデコーダＸＤにおい
て無用の電流が流れないから回路の消費電力が大幅に軽
減される。
ンとなる選択状態においては基準電圧ＶＲＩＦからサイ
リスタＴおよび抵抗Ｒを介して電源ｖ３に電流が流れる
が、非選択状態においてはサイリスタＴがオフとなって
このような電流が流れない。また、サイリスタＴのＮゲ
ー）ＮＧに接続された入力トランジスタＱ６−およびＱ
７には選択非選択に係わシなく電流が流れない。したが
って、非選択状態である大部分のＸデコーダＸＤにおい
て無用の電流が流れないから回路の消費電力が大幅に軽
減される。
（発明の効果）
以上のように、本発明によれば、論理ゲート回路の出力
が一方の論理状態においてのみ電流が流れるから、平均
消費電力を大幅に軽減することが可能になる。また、本
発明に係わる論理ゲート回路を半導体記憶装置のデコー
ダ回路等に適用することにより消費電力を大幅に軽減す
ることが可能となシ、特に大容量の記憶装置等において
効果が大きい。また、本発明によれば、論理ゲート回路
を多数用いる集積回路装置において発熱がよ）少なくな
り集積度の一層の向上を図ることが可能になる。
が一方の論理状態においてのみ電流が流れるから、平均
消費電力を大幅に軽減することが可能になる。また、本
発明に係わる論理ゲート回路を半導体記憶装置のデコー
ダ回路等に適用することにより消費電力を大幅に軽減す
ることが可能となシ、特に大容量の記憶装置等において
効果が大きい。また、本発明によれば、論理ゲート回路
を多数用いる集積回路装置において発熱がよ）少なくな
り集積度の一層の向上を図ることが可能になる。
第１図から第３図まではそれぞれ本発明の１実施例に係
わる論理ゲート回路を示す電気回路図、第４図は本発明
の１実施例に係わる論理ゲート回路を使用した半導体記
憶装置の概略を示すブロック回路図、第５図は第４図の
半導体記憶装置に用いられているメモリセルの１例を示
す電気回路図、そして第６図は従来形の論理ゲート回路
を示す電気回路図である。 Ｑｌ＋Ｑ２＋・・・、Ｑ９：）ランジスタ、Ｒ１＋Ｒ２
＋・・・、Ｒ６：抵抗、 Ｔ：サイリスタ、 ＤＩ＋Ｄ２：ダイオード、ＢＵＦ
１１ ＢＵＦ ２ ニアドレスバッファ、Ｌ Ｉ
ＨＬ ２ ：アドＬ／２線、 ＸＤ：Ｘテコ−ダ、
ＹＤ：Ｙデコーダ、ＭＣＡ ：メモリセルアレイ、ＭＣ
：メモリセル、 ＳＡ：センスアンプ、ＰＳＡ：プ
リセンスアンプ、 ＷＡ：薔き込みアンプ、 ＲＷＣ：読み乎き制御回路。 第１図 第２図 第５図 第６図
わる論理ゲート回路を示す電気回路図、第４図は本発明
の１実施例に係わる論理ゲート回路を使用した半導体記
憶装置の概略を示すブロック回路図、第５図は第４図の
半導体記憶装置に用いられているメモリセルの１例を示
す電気回路図、そして第６図は従来形の論理ゲート回路
を示す電気回路図である。 Ｑｌ＋Ｑ２＋・・・、Ｑ９：）ランジスタ、Ｒ１＋Ｒ２
＋・・・、Ｒ６：抵抗、 Ｔ：サイリスタ、 ＤＩ＋Ｄ２：ダイオード、ＢＵＦ
１１ ＢＵＦ ２ ニアドレスバッファ、Ｌ Ｉ
ＨＬ ２ ：アドＬ／２線、 ＸＤ：Ｘテコ−ダ、
ＹＤ：Ｙデコーダ、ＭＣＡ ：メモリセルアレイ、ＭＣ
：メモリセル、 ＳＡ：センスアンプ、ＰＳＡ：プ
リセンスアンプ、 ＷＡ：薔き込みアンプ、 ＲＷＣ：読み乎き制御回路。 第１図 第２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、制御端子に印加される制御信号に応じて信号端子間
の電流通路がオンオフされ該電流通路のオン状態の自己
保持が可能な回路素子、および該回路素子の信号端子と
電源間に接続された負荷素子を具備し、入力信号を制御
端子に印加することにより該回路素子のオンオフ状態に
応じた出力信号を得ることを特徴とする論理ゲート回路
。 ２、該回路素子はサイリスタであり、少くともアノード
またはカソードを負荷素子を介して電源に接続するとと
もにゲートに入力信号を印加する特許請求の範囲第１項
記載の論理ゲート回路。 ３、入力信号の印加されるゲートはＰゲートであり、Ｎ
ゲートまたはアノードから出力を得る特許請求の範囲第
２項に記載の論理ゲート回路。 ４、入力信号の印加されるゲートはＮゲートであり、ア
ノードから出力を得る特許請求の範囲第２項記載の論理
ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081584A JPS61121529A (ja) | 1984-11-16 | 1984-11-16 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081584A JPS61121529A (ja) | 1984-11-16 | 1984-11-16 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121529A true JPS61121529A (ja) | 1986-06-09 |
Family
ID=17065099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24081584A Pending JPS61121529A (ja) | 1984-11-16 | 1984-11-16 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328375U (ja) * | 1986-08-10 | 1988-02-24 | ||
| JPS63122088U (ja) * | 1987-01-31 | 1988-08-08 |
-
1984
- 1984-11-16 JP JP24081584A patent/JPS61121529A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328375U (ja) * | 1986-08-10 | 1988-02-24 | ||
| JPH0340149Y2 (ja) * | 1986-08-10 | 1991-08-23 | ||
| JPS63122088U (ja) * | 1987-01-31 | 1988-08-08 | ||
| JPH044537Y2 (ja) * | 1987-01-31 | 1992-02-10 |
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