JP2548737B2 - ドライバ回路 - Google Patents
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- JP2548737B2 JP2548737B2 JP62210603A JP21060387A JP2548737B2 JP 2548737 B2 JP2548737 B2 JP 2548737B2 JP 62210603 A JP62210603 A JP 62210603A JP 21060387 A JP21060387 A JP 21060387A JP 2548737 B2 JP2548737 B2 JP 2548737B2
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は第１の論理レベルまたは第２の論理レベル
の入力信号を電流増幅して負荷に供給するためのドライ
バ回路に関する。
の入力信号を電流増幅して負荷に供給するためのドライ
バ回路に関する。
［従来の技術］ 与えられた信号を電流増幅して負荷に供給するドライ
バ回路が種々の回路装置に用いられている。ここでは一
例として、IEEE JOURNAL OF SOLID STATE CIRCUIT
S,VOL.SC−21,NO.5 Oct.1986 p.681〜684に記載され
ているBi−CMOS・RAMに用いられているドライバ回路に
ついて説明する。
バ回路が種々の回路装置に用いられている。ここでは一
例として、IEEE JOURNAL OF SOLID STATE CIRCUIT
S,VOL.SC−21,NO.5 Oct.1986 p.681〜684に記載され
ているBi−CMOS・RAMに用いられているドライバ回路に
ついて説明する。
まず、Bi−CMOS・RAMの概略構成について説明する。
Bi−CMOS・RAMは、高速動作が可能でかつ消費電力が
少ない大容量のメモリを得るために開発されたもので、
バイポーラとCMOSの複合により構成される。第３図に一
般的なRAM（Random Access Memory）の構成を示す。
少ない大容量のメモリを得るために開発されたもので、
バイポーラとCMOSの複合により構成される。第３図に一
般的なRAM（Random Access Memory）の構成を示す。
第３図において、メモリセルアレイ50には、複数のワ
ード線およびビット線が互いに交差するように配置され
ており、それらのワード線とビット線との各交点にメモ
リセルが設けられている。Ｘアドレスバッファ・デコー
ダ52によりメモリセルアレイ50の１つのワード線が選択
され、Ｙアドレスバッファ・デコーダ54によりメモリセ
ルアレイ50の１つのビット線が選択され、これらのワー
ド線とビット線との交点に設けられたメモリセルが選択
される。選択されたメモリセルにデータが書込まれ、あ
るいは、そのメモリセルに蓄えられているデータが読出
される。データの書込か読出かはR/W制御回路56に与え
られる読出／書込制御信号R/Wによって選択される。デ
ータの書込時には、入力データDinがR/W制御回路56を介
して、選択されたメモリセルに入力される。また、デー
タの読出時には、選択されたメモリセルに蓄えられてい
るデータがセンスアンプ58により検出、増幅され、デー
タ出力バッファ60を介して出力データDoutとして外部に
取出される。
ード線およびビット線が互いに交差するように配置され
ており、それらのワード線とビット線との各交点にメモ
リセルが設けられている。Ｘアドレスバッファ・デコー
ダ52によりメモリセルアレイ50の１つのワード線が選択
され、Ｙアドレスバッファ・デコーダ54によりメモリセ
ルアレイ50の１つのビット線が選択され、これらのワー
ド線とビット線との交点に設けられたメモリセルが選択
される。選択されたメモリセルにデータが書込まれ、あ
るいは、そのメモリセルに蓄えられているデータが読出
される。データの書込か読出かはR/W制御回路56に与え
られる読出／書込制御信号R/Wによって選択される。デ
ータの書込時には、入力データDinがR/W制御回路56を介
して、選択されたメモリセルに入力される。また、デー
タの読出時には、選択されたメモリセルに蓄えられてい
るデータがセンスアンプ58により検出、増幅され、デー
タ出力バッファ60を介して出力データDoutとして外部に
取出される。
Bi−CMOS・RAMにおいては、メモリセルアレイがMOSト
ランジスタにより構成され、アドレスバッファ・デコー
ダ等の周辺回路がバイポーラトランジスタまたはバイポ
ーラトランジスタとMOSトランジスタとの複合により構
成されている。
ランジスタにより構成され、アドレスバッファ・デコー
ダ等の周辺回路がバイポーラトランジスタまたはバイポ
ーラトランジスタとMOSトランジスタとの複合により構
成されている。
第４図は、Bi−CMOS・RAMのアドレスバッファ・デコ
ーダの構成を示すブロック図である。
ーダの構成を示すブロック図である。
図において、複数のアドレス端子70は、それぞれアド
レスバッファ回路72、レベル変換回路74、およびドライ
バ回路76を介してデコーダ回路78の入力端子に接続され
ている。
レスバッファ回路72、レベル変換回路74、およびドライ
バ回路76を介してデコーダ回路78の入力端子に接続され
ている。
アドレスバッファ回路72は、バイポーラECL回路によ
り構成されており、各アドレス端子70にはECLレベル
（「Ｈ」レベル＝−0.9V,「Ｌ」レベル＝−1.7V）のア
ドレス信号が入力される。レベル変換回路74はCMOSによ
り構成されており、アドレスバッファ回路72から出力さ
れるECLレベルのアドレス信号をMOSレベル（「Ｈ」レベ
ル＝0V,「Ｌ」レベル＝−4.5V）に変換する。ドライバ
回路76はCMOSドライブ能力の高いバイポーラトランジス
タにより構成されている。デコーダ回路78は、複数のア
ドレス信号からなる２値信号をデコードし、複数の選択
線80のうちの１つに選択信号を与える。これにより、そ
の選択線上のメモリセルが選択されることになる。
り構成されており、各アドレス端子70にはECLレベル
（「Ｈ」レベル＝−0.9V,「Ｌ」レベル＝−1.7V）のア
ドレス信号が入力される。レベル変換回路74はCMOSによ
り構成されており、アドレスバッファ回路72から出力さ
れるECLレベルのアドレス信号をMOSレベル（「Ｈ」レベ
ル＝0V,「Ｌ」レベル＝−4.5V）に変換する。ドライバ
回路76はCMOSドライブ能力の高いバイポーラトランジス
タにより構成されている。デコーダ回路78は、複数のア
ドレス信号からなる２値信号をデコードし、複数の選択
線80のうちの１つに選択信号を与える。これにより、そ
の選択線上のメモリセルが選択されることになる。
第５図はドライバ回路の回路構成を示す図である。
第５図において、PMOSFET91およびNMOSFET92からある
CMOSインバータ93の入力端子は入力端子90に接続されて
いる。CMOSインバータ93の出力端子はバイポーラトラン
ジスタ94のベースに接続されている。バイポーラトラン
ジスタ94のコレクタには電源電位VCC（0V）が与えら
れ、そのエミッタは出力端子98に接続されている。一
方、NMOSFET95のゲートは入力端子に接続され、そのド
レインは出力端子98に接続され、そのソースはNMOSFET9
6のドレインおよびバイポーラトランジスタ97のベース
に接続されている。NMOSFET96のゲートは出力端子98に
接続され、そのソースには電源電位VEE（−4.5V）が与
えられる。バイポーラトランジスタ97のコレクタは出力
端子98に接続され、エミッタには電源電位VEEが与えら
れる。
CMOSインバータ93の入力端子は入力端子90に接続されて
いる。CMOSインバータ93の出力端子はバイポーラトラン
ジスタ94のベースに接続されている。バイポーラトラン
ジスタ94のコレクタには電源電位VCC（0V）が与えら
れ、そのエミッタは出力端子98に接続されている。一
方、NMOSFET95のゲートは入力端子に接続され、そのド
レインは出力端子98に接続され、そのソースはNMOSFET9
6のドレインおよびバイポーラトランジスタ97のベース
に接続されている。NMOSFET96のゲートは出力端子98に
接続され、そのソースには電源電位VEE（−4.5V）が与
えられる。バイポーラトランジスタ97のコレクタは出力
端子98に接続され、エミッタには電源電位VEEが与えら
れる。
次に第５図のドライバ回路の動作について説明する。
まず、入力端子90に与えられる信号が「Ｈ」レベルか
ら「Ｌ」レベルに変化した場合、PMOSFET91がオンし、N
MOSFET92および95はオフする。これにより、バイポーラ
トランジスタ94のベース電位は「Ｈ」レベル（VCC）と
なるのでこのトランジスタ94はオンする。このとき、NM
OSFET96がオンするので、バイポーラトランジスタ97の
ベース電位が「Ｌ」レベル（VEE）となり、このトラン
ジスタ97はオフする。したがって、出力端子98から導出
される出力信号は「Ｌ」レベルから「Ｈ」レベルに変化
する。
ら「Ｌ」レベルに変化した場合、PMOSFET91がオンし、N
MOSFET92および95はオフする。これにより、バイポーラ
トランジスタ94のベース電位は「Ｈ」レベル（VCC）と
なるのでこのトランジスタ94はオンする。このとき、NM
OSFET96がオンするので、バイポーラトランジスタ97の
ベース電位が「Ｌ」レベル（VEE）となり、このトラン
ジスタ97はオフする。したがって、出力端子98から導出
される出力信号は「Ｌ」レベルから「Ｈ」レベルに変化
する。
一方、入力端子90に与えられる信号が「Ｌ」レベルか
ら「Ｈ」レベルに変化した場合には、逆にNMOSFET92お
よび95がオンし、PMOSFET91およびNMOSFET96がオフす
る。このため、バイポーラトランジスタ94がオフし、バ
イポーラトランジスタ97がオンする。したがって、出力
端子98から導出される出力信号は「Ｈ」レベルから
「Ｌ」レベルに変化する。
ら「Ｈ」レベルに変化した場合には、逆にNMOSFET92お
よび95がオンし、PMOSFET91およびNMOSFET96がオフす
る。このため、バイポーラトランジスタ94がオフし、バ
イポーラトランジスタ97がオンする。したがって、出力
端子98から導出される出力信号は「Ｈ」レベルから
「Ｌ」レベルに変化する。
［発明が解決しようとする問題点］ ドライバ回路の出力端子には通常大きい負荷容量が接
続されるため、従来のドライバ回路においては出力段に
上記のように負荷駆動能力の高いバイポーラトランジス
タが用いられている。そのため、出力端子98に導出され
る出力信号のレベルが、第６図に点線で示すように、
「Ｈ」レベル、「Ｌ」レベル共バイポーラトランジスタ
94,97のベース・エミッタ間電圧VBE分だけ小さくなると
いう問題点があった。
続されるため、従来のドライバ回路においては出力段に
上記のように負荷駆動能力の高いバイポーラトランジス
タが用いられている。そのため、出力端子98に導出され
る出力信号のレベルが、第６図に点線で示すように、
「Ｈ」レベル、「Ｌ」レベル共バイポーラトランジスタ
94,97のベース・エミッタ間電圧VBE分だけ小さくなると
いう問題点があった。
この発明の主たる目的は、高速性を損うことなく出力
レベルを第１の電源電位から第２の電源電位まで変化さ
せることができるドライバ回路を提供することである。
レベルを第１の電源電位から第２の電源電位まで変化さ
せることができるドライバ回路を提供することである。
［問題点を解決するための手段］ この発明に係るドライバ回路は、第１の論理レベルま
たは第２の論理レベルの入力信号を電流増幅して負荷に
供給するためのものであって、入力信号を受ける入力端
子、出力端子、第１の論理レベルに対応する電位を与え
る第１の電位源、第２の論理レベルに対応する電位を与
える第２の電位源、第１のCMOS反転回路、第２のCMOS反
転回路、バイポーラトランジスタ、および一方向導通素
子を備える。
たは第２の論理レベルの入力信号を電流増幅して負荷に
供給するためのものであって、入力信号を受ける入力端
子、出力端子、第１の論理レベルに対応する電位を与え
る第１の電位源、第２の論理レベルに対応する電位を与
える第２の電位源、第１のCMOS反転回路、第２のCMOS反
転回路、バイポーラトランジスタ、および一方向導通素
子を備える。
第１のCMOS反転回路は、入力端子に与えられる信号に
応答して第１の電位源の電位または第２の電位源の電位
を出力ノードに導出する。第２のCMOS反転回路は、第１
のCMOS反転回路の出力ノードの電位に応答して第２の電
位源の電位または第１の電位源の電位を出力端子に導出
する。バイポーラトランジスタは、入力端子に接続され
るベース電極を有し、入力端子に与えられる信号が第２
の論理レベルから第１の論理レベルに変化するときに第
１の電位源から出力端子に電流を流す。一方向導通素子
は、入力端子に与えられる信号の論理レベルが第１の論
理レベルから第２の論理レベルに変化するときに出力端
子から第２の電位源に電流を流す。
応答して第１の電位源の電位または第２の電位源の電位
を出力ノードに導出する。第２のCMOS反転回路は、第１
のCMOS反転回路の出力ノードの電位に応答して第２の電
位源の電位または第１の電位源の電位を出力端子に導出
する。バイポーラトランジスタは、入力端子に接続され
るベース電極を有し、入力端子に与えられる信号が第２
の論理レベルから第１の論理レベルに変化するときに第
１の電位源から出力端子に電流を流す。一方向導通素子
は、入力端子に与えられる信号の論理レベルが第１の論
理レベルから第２の論理レベルに変化するときに出力端
子から第２の電位源に電流を流す。
［作用］ この発明に係るドライバ回路によると、入力端子に与
えられる信号の論理レベルが第２の論理レベルから第１
の論理レベルに変化すると、バイポーラトランジスタに
より第１の電位源から出力端子に向かって電流が流され
る。これにより、出力端子の電位は第２の論理レベルか
ら第１の論理レベルに高速に変化する。
えられる信号の論理レベルが第２の論理レベルから第１
の論理レベルに変化すると、バイポーラトランジスタに
より第１の電位源から出力端子に向かって電流が流され
る。これにより、出力端子の電位は第２の論理レベルか
ら第１の論理レベルに高速に変化する。
また、入力端子に与えられる信号の論理レベルが第１
の論理レベルから第２の論理レベルに変化すると、一方
向導通素子により出力端子から第２の電位源に向かって
電流が流される。これにより、出力端子の電位は第１の
論理レベルから第２の論理レベルに高速に変化する。
の論理レベルから第２の論理レベルに変化すると、一方
向導通素子により出力端子から第２の電位源に向かって
電流が流される。これにより、出力端子の電位は第１の
論理レベルから第２の論理レベルに高速に変化する。
第１のCMOS反転回路が入力端子に与えられる信号に応
答しているので、第１および第２のCMOS反転回路が高速
に動作する。
答しているので、第１および第２のCMOS反転回路が高速
に動作する。
出力端子には第２のCMOS反転回路の出力信号が導出さ
れるので、その出力信号は第１の電位源の電位から第２
の電位源の電位にわたって大きく変化する。
れるので、その出力信号は第１の電位源の電位から第２
の電位源の電位にわたって大きく変化する。
［実施例］ 以下、この発明の一実施例を図面を用いて説明する。
この実施例においては、この発明によるドライバ回路
をBi−CMOS・RAMのアドレスバッファ・デコーダに適用
した場合について説明する。
をBi−CMOS・RAMのアドレスバッファ・デコーダに適用
した場合について説明する。
まず、Bi−CMOS・RAMのアドレスバッファ・デコーダ
の構成を第２図に示す。
の構成を第２図に示す。
このアドレスバッファ・デコーダは、ｎ個のアドレス
バッファ回路１、デコーダ回路２、2n個のレベル変換回
路３、および2n個のドライバ回路４からなる。第２図に
は、ｎ＝３の場合が示されている。
バッファ回路１、デコーダ回路２、2n個のレベル変換回
路３、および2n個のドライバ回路４からなる。第２図に
は、ｎ＝３の場合が示されている。
各アドレスバッファ回路１は、入力端子i0,i1,i2、４
つの出力端子a0,a1,a2および４つの反転出力端子▲
▼，▲▼，▲▼を有している。入力端子i0,i1,
i2にはECLレベルのアドレス信号A0,A1,A2がそれぞれ与
えられ、出力端子a0,a1,a2からはそのアドレス信号と同
じ論理レベルの信号A0,A1,A2が出力され、反転出力端子
▲▼，▲▼，▲▼からはアドレス信号と逆
の論理レベルの信号▲▼，▲▼，▲▼が出
力される。各アドレスバッファ回路１の各出力端子a0,a
1,a2および各反転出力端子▲▼，▲▼，▲
▼は、８本の配線L0〜L7のいずれかに接続されている。
たとえば配線L0には反転出力端子▲▼，▲▼，
▲▼が接続され、配線L1には出力端子a0および反転
出力端子▲▼，▲▼が出力され、配線L2には出
力端子a1および反転出力端子▲▼，▲▼が接続
される。これらの接続はワイヤードORであり、各配線L0
〜L7に接続される出力端子または反転出力端子の電位が
すべて「Ｌ」レベルになったときのみ、その配線の電位
が「Ｌ」レベルとなる。このようにして接続することに
よりデコーダ回路２が構成され、３つのアドレスバッフ
ァ回路１に入力されるアドレス信号A0,A1,A2の組合わせ
に応じて配線L0〜L7のうち１本のみの電位が「Ｌ」レベ
ルとなり、その配線が選択されることになる。
つの出力端子a0,a1,a2および４つの反転出力端子▲
▼，▲▼，▲▼を有している。入力端子i0,i1,
i2にはECLレベルのアドレス信号A0,A1,A2がそれぞれ与
えられ、出力端子a0,a1,a2からはそのアドレス信号と同
じ論理レベルの信号A0,A1,A2が出力され、反転出力端子
▲▼，▲▼，▲▼からはアドレス信号と逆
の論理レベルの信号▲▼，▲▼，▲▼が出
力される。各アドレスバッファ回路１の各出力端子a0,a
1,a2および各反転出力端子▲▼，▲▼，▲
▼は、８本の配線L0〜L7のいずれかに接続されている。
たとえば配線L0には反転出力端子▲▼，▲▼，
▲▼が接続され、配線L1には出力端子a0および反転
出力端子▲▼，▲▼が出力され、配線L2には出
力端子a1および反転出力端子▲▼，▲▼が接続
される。これらの接続はワイヤードORであり、各配線L0
〜L7に接続される出力端子または反転出力端子の電位が
すべて「Ｌ」レベルになったときのみ、その配線の電位
が「Ｌ」レベルとなる。このようにして接続することに
よりデコーダ回路２が構成され、３つのアドレスバッフ
ァ回路１に入力されるアドレス信号A0,A1,A2の組合わせ
に応じて配線L0〜L7のうち１本のみの電位が「Ｌ」レベ
ルとなり、その配線が選択されることになる。
各配線L0〜L7にはレベル変換回路３およびドライバ回
路４が順に接続される。各ドライバ回路４の出力端子に
は選択線が接続され、各選択線には複数のメモリセルが
接続される。
路４が順に接続される。各ドライバ回路４の出力端子に
は選択線が接続され、各選択線には複数のメモリセルが
接続される。
第１図はアドレスバッファ・デコーダの具体的な回路
構成を示す図である。
構成を示す図である。
第１図にはアドレスバッファ回路１、レベル変換回路
３、およびドライバ回路４が１つずつ示されている。
３、およびドライバ回路４が１つずつ示されている。
アドレスバッファ回路１において、バイポーラトラン
ジスタ11のベースにはアドレス信号A0が与えられ、その
コレクタは電源電位VCC（0V）に接続され、そのエミッ
タは定電流源12を介して電源電位VEE（−4.5V）に接続
されている。バイポーラトランジスタ13のベースはバイ
ポーラトランジスタ11のエミッタに接続され、バイポー
ラトランジスタ13のコレクタは抵抗18を介して電源電位
VCCに接続されている。バイポーラトランジスタ14のベ
ースには基準電位VBBが与えられ、そのコレクタは抵抗1
9を介して電源電位VCCに接続されている。トランジスタ
13および14のエミッタは定電流源15を介して電源電位V
EEに接続されている。
ジスタ11のベースにはアドレス信号A0が与えられ、その
コレクタは電源電位VCC（0V）に接続され、そのエミッ
タは定電流源12を介して電源電位VEE（−4.5V）に接続
されている。バイポーラトランジスタ13のベースはバイ
ポーラトランジスタ11のエミッタに接続され、バイポー
ラトランジスタ13のコレクタは抵抗18を介して電源電位
VCCに接続されている。バイポーラトランジスタ14のベ
ースには基準電位VBBが与えられ、そのコレクタは抵抗1
9を介して電源電位VCCに接続されている。トランジスタ
13および14のエミッタは定電流源15を介して電源電位V
EEに接続されている。
第１のマルチエミッタトランジスタ16のベースはバイ
ポーラトランジスタ13のコレクタに接続され、第２のマ
ルチエミッタトランジスタ17のベースはバイポーラトラ
ンジスタ14のコレクタに接続され、これらのマルチエミ
ッタトランジスタ16,17のコレクタは電源電位VCCに接続
されている。マルチエミッタトランジスタ16,17のエミ
ッタはアドレスバッファ回路１の出力ノード▲▼,a
0となり、それぞれ配線L0〜L7のいずれかに接続されて
いる。出力ノードa0にはアドレス信号A0と同じ論理レベ
ルの出力信号A0が導出され、出力ノード▲▼にはア
ドレス信号A0と逆の論理レベルの出力信号▲▼が導
出される。第１図においては、配線L0およびそれに接続
されるレベル変換回路３およびドライバ回路４のみが示
されている。
ポーラトランジスタ13のコレクタに接続され、第２のマ
ルチエミッタトランジスタ17のベースはバイポーラトラ
ンジスタ14のコレクタに接続され、これらのマルチエミ
ッタトランジスタ16,17のコレクタは電源電位VCCに接続
されている。マルチエミッタトランジスタ16,17のエミ
ッタはアドレスバッファ回路１の出力ノード▲▼,a
0となり、それぞれ配線L0〜L7のいずれかに接続されて
いる。出力ノードa0にはアドレス信号A0と同じ論理レベ
ルの出力信号A0が導出され、出力ノード▲▼にはア
ドレス信号A0と逆の論理レベルの出力信号▲▼が導
出される。第１図においては、配線L0およびそれに接続
されるレベル変換回路３およびドライバ回路４のみが示
されている。
レベル変換回路３において、配線L0はPMOSFET32のゲ
ートに接続されかつ定電流源31を介して電源電位VEEに
接続されている。PMOSFET32のソースは電源電位VCCに接
続され、PMOSFET32のドレインはNMOSFET33のドレインに
接続され、NMOSFET33のソースは電源電位VEEに接続され
ている。PMOSFET32のドレインとNMOSFET33のドレインと
の接続点が出力ノードｂとなる。また、PMOSFET32のゲ
ートはレベルシフト用ダイオード37,38を介してNMOSFET
33のゲートに接続され、NMOSFET33のゲートはNMOSFET36
のドレインおよびソースを介して電源電位VEEに接続さ
れている。PMOSFET34のゲートは配線L0に接続され、そ
のソースは電源電位VCCに接続されている。PMOSFET34の
ドレインはNMOSFET35のドレインおよびNMOSFET36のゲー
トに接続されている。NMOSFET35のゲートは電源電位VCC
に接続され、そのソースは電源電位VEEに接続されてい
る。
ートに接続されかつ定電流源31を介して電源電位VEEに
接続されている。PMOSFET32のソースは電源電位VCCに接
続され、PMOSFET32のドレインはNMOSFET33のドレインに
接続され、NMOSFET33のソースは電源電位VEEに接続され
ている。PMOSFET32のドレインとNMOSFET33のドレインと
の接続点が出力ノードｂとなる。また、PMOSFET32のゲ
ートはレベルシフト用ダイオード37,38を介してNMOSFET
33のゲートに接続され、NMOSFET33のゲートはNMOSFET36
のドレインおよびソースを介して電源電位VEEに接続さ
れている。PMOSFET34のゲートは配線L0に接続され、そ
のソースは電源電位VCCに接続されている。PMOSFET34の
ドレインはNMOSFET35のドレインおよびNMOSFET36のゲー
トに接続されている。NMOSFET35のゲートは電源電位VCC
に接続され、そのソースは電源電位VEEに接続されてい
る。
ドライバ回路４において、レベル変換回路３の出力ノ
ードｂはバイポーラトランジスタ41のベースに接続され
ている。またこの出力ノードｂは、PMOSFET42およびNMO
SFET43からなるCMOSインバータ44の入力端子に接続され
ている。CMOSインバータ44の出力端子は、PMOSFET45お
よびNMOSFET46からなるCMOSインバータ47の入力端子に
接続されている。バイポーラトランジスタ41のコレクタ
は電源電位VCCに接続され、そのエミッタはCMOSインバ
ータ47の出力端子に接続されている。また、バイポーラ
トランジスタ41のエミッタはダイオード48のアノード、
カソードを介してレベル変換回路３の出力ノードｂに接
続されている。CMOSインバータ47の出力端子がドライバ
回路４の出力ノードｃとなり、この出力ノードｃに選択
線が接続される。
ードｂはバイポーラトランジスタ41のベースに接続され
ている。またこの出力ノードｂは、PMOSFET42およびNMO
SFET43からなるCMOSインバータ44の入力端子に接続され
ている。CMOSインバータ44の出力端子は、PMOSFET45お
よびNMOSFET46からなるCMOSインバータ47の入力端子に
接続されている。バイポーラトランジスタ41のコレクタ
は電源電位VCCに接続され、そのエミッタはCMOSインバ
ータ47の出力端子に接続されている。また、バイポーラ
トランジスタ41のエミッタはダイオード48のアノード、
カソードを介してレベル変換回路３の出力ノードｂに接
続されている。CMOSインバータ47の出力端子がドライバ
回路４の出力ノードｃとなり、この出力ノードｃに選択
線が接続される。
次に、第１図の回路の動作について説明する。
まず、アドレス信号A0が「Ｈ」レベル（＝−0.9V）か
ら「Ｌ」レベル（＝−1.7V）に変化する場合について説
明する。バイポーラトランジスタ11のベースに与えられ
るアドレス信号A0が「Ｈ」レベルから「Ｌ」レベルに変
化すると、バイポーラトランジスタ13のコレクタ電位は
「Ｌ」レベルから「Ｈ」レベルに変化し、バイポーラト
ランジスタ14のコネクタ電位は逆に「Ｈ」レベルから
「Ｌ」レベルに変化する。これにより、第１のマルチエ
ミッタトランジスタ16のエミッタ電位は「Ｌ」レベルか
ら「Ｈ」レベルに変化し、第２のマルチエミッタトラン
ジスタ17のエミッタ電位は逆に「Ｈ」レベルから「Ｌ」
レベルに変化する。したがって、出力ノード▲▼の
電位は「Ｈ」レベルになる。
ら「Ｌ」レベル（＝−1.7V）に変化する場合について説
明する。バイポーラトランジスタ11のベースに与えられ
るアドレス信号A0が「Ｈ」レベルから「Ｌ」レベルに変
化すると、バイポーラトランジスタ13のコレクタ電位は
「Ｌ」レベルから「Ｈ」レベルに変化し、バイポーラト
ランジスタ14のコネクタ電位は逆に「Ｈ」レベルから
「Ｌ」レベルに変化する。これにより、第１のマルチエ
ミッタトランジスタ16のエミッタ電位は「Ｌ」レベルか
ら「Ｈ」レベルに変化し、第２のマルチエミッタトラン
ジスタ17のエミッタ電位は逆に「Ｈ」レベルから「Ｌ」
レベルに変化する。したがって、出力ノード▲▼の
電位は「Ｈ」レベルになる。
出力ノード▲▼の電位については、「Ｈ」レベル
＝VCC−VBEであり、「Ｌ」レベル＝VCC−VBE−抵抗18×
定電流源31に流れる電流である。この「Ｌ」レベルはレ
ベル変換回路３のPMOSFET32をオンさせるレベルに予め
調整される。ここで、VBEはマルチエミッタトランジス
タ16のベース・エミッタ間電圧（≒0.8V）である。
＝VCC−VBEであり、「Ｌ」レベル＝VCC−VBE−抵抗18×
定電流源31に流れる電流である。この「Ｌ」レベルはレ
ベル変換回路３のPMOSFET32をオンさせるレベルに予め
調整される。ここで、VBEはマルチエミッタトランジス
タ16のベース・エミッタ間電圧（≒0.8V）である。
アドレスバッファ回路１の出力ノード▲▼の電位
が「Ｌ」レベルから「Ｈ」レベルに変化すると、PMOSFE
T32およびPMOSFET34がオフする。NMOSFET35は常時オン
しているため、NMOSFET36のゲート電位はVEEとなり、し
たがってNMOSFET36はオフする。また、NMOSFET33のゲー
ト電位は、出力ノード▲▼の電位（「Ｈ」レベル＝
−0.8V）とほぼ等しい電位となる。これにより、NMOSFE
T33はオンし、レベル変換回路３の出力ノードｂの電位
は「Ｈ」レベル（VCC）から「Ｌ」レベル（VEE）に変化
する。すなわち、ECLレベルからMOSレベルへの変換が行
なわれる。
が「Ｌ」レベルから「Ｈ」レベルに変化すると、PMOSFE
T32およびPMOSFET34がオフする。NMOSFET35は常時オン
しているため、NMOSFET36のゲート電位はVEEとなり、し
たがってNMOSFET36はオフする。また、NMOSFET33のゲー
ト電位は、出力ノード▲▼の電位（「Ｈ」レベル＝
−0.8V）とほぼ等しい電位となる。これにより、NMOSFE
T33はオンし、レベル変換回路３の出力ノードｂの電位
は「Ｈ」レベル（VCC）から「Ｌ」レベル（VEE）に変化
する。すなわち、ECLレベルからMOSレベルへの変換が行
なわれる。
レベル変換回路３の出力ノードｂの電位が「Ｈ」レベ
ルから「Ｌ」レベルに変化すると、２つのCMOSインバー
タ44,47によりドライバ回路４の出力ノードｃの電位が
「Ｈ」レベル（VCC）から「Ｌ」レベル（VEE）に変化す
る。このとき同時にバイポーラトランジスタ41がオフ
し、出力ノードｃからレベル変換回路３の出力ノードｂ
に向かってダイオード48を介して電流が流れる。この電
流はさらにNMOSFET33を介して電源電位VEEに流れる。こ
れにより、出力ノードｃの電位の立下がり時間が早めら
れる。
ルから「Ｌ」レベルに変化すると、２つのCMOSインバー
タ44,47によりドライバ回路４の出力ノードｃの電位が
「Ｈ」レベル（VCC）から「Ｌ」レベル（VEE）に変化す
る。このとき同時にバイポーラトランジスタ41がオフ
し、出力ノードｃからレベル変換回路３の出力ノードｂ
に向かってダイオード48を介して電流が流れる。この電
流はさらにNMOSFET33を介して電源電位VEEに流れる。こ
れにより、出力ノードｃの電位の立下がり時間が早めら
れる。
次に、アドレス信号A0が「Ｌ」レベル（＝−1.7V）か
ら「Ｈ」レベル（＝−0.9V）に変化する場合について説
明する。バイポーラトランジスタ11のベースに与えられ
るアドレス信号A0が「Ｌ」レベルから「Ｈ」レベルに変
化すると、バイポーラトランジスタ13のコレクタ電位は
「Ｈ」レベルから「Ｌ」レベルに変化し、バイポーラト
ランジスタ14のコネクタ電位は逆に「Ｌ」レベルから
「Ｈ」レベルに変化する。これにより、第１のマルチエ
ミッタトランジスタ16のエミッタ電位は「Ｈ」レベルか
ら「Ｌ」レベルに変化し、第２のマルチエミッタトラン
ジスタ17のエミッタ電位は逆に「Ｌ」レベルから「Ｈ」
レベルに変化する。
ら「Ｈ」レベル（＝−0.9V）に変化する場合について説
明する。バイポーラトランジスタ11のベースに与えられ
るアドレス信号A0が「Ｌ」レベルから「Ｈ」レベルに変
化すると、バイポーラトランジスタ13のコレクタ電位は
「Ｈ」レベルから「Ｌ」レベルに変化し、バイポーラト
ランジスタ14のコネクタ電位は逆に「Ｌ」レベルから
「Ｈ」レベルに変化する。これにより、第１のマルチエ
ミッタトランジスタ16のエミッタ電位は「Ｈ」レベルか
ら「Ｌ」レベルに変化し、第２のマルチエミッタトラン
ジスタ17のエミッタ電位は逆に「Ｌ」レベルから「Ｈ」
レベルに変化する。
このとき、配線L0に接続されているすべてのアドレス
バッファ回路１の出力ノードの電位が「Ｌ」レベルにな
ると、配線L0の電位は「Ｌ」レベルとなり、この配線L0
が選択されることになる。
バッファ回路１の出力ノードの電位が「Ｌ」レベルにな
ると、配線L0の電位は「Ｌ」レベルとなり、この配線L0
が選択されることになる。
配線L0の電位が「Ｌ」レベルとなることによって、PM
OSFET32がオンし、NMOSFET33がオフする。これにより、
レベル変換回路３の出力ノードｂの電位は「Ｌ」レベル
（VEE）から「Ｈ」レベル（VCC）に変化する。このとき
同時に、PMOSFET34がオンする。NMOSFET36のゲート電位
はPMOSFET34とNMOSFET35のオン抵抗の比で決まるが、PM
OSFET34がオンしたときにはNMOSFET36もオンするように
予めそのオン抵抗の比が調整される。したがって、NMOS
FET36もオンする。
OSFET32がオンし、NMOSFET33がオフする。これにより、
レベル変換回路３の出力ノードｂの電位は「Ｌ」レベル
（VEE）から「Ｈ」レベル（VCC）に変化する。このとき
同時に、PMOSFET34がオンする。NMOSFET36のゲート電位
はPMOSFET34とNMOSFET35のオン抵抗の比で決まるが、PM
OSFET34がオンしたときにはNMOSFET36もオンするように
予めそのオン抵抗の比が調整される。したがって、NMOS
FET36もオンする。
このため、アドレスバッファ回路１の出力ノード▲
▼の電位が「Ｌ」レベルになることによってその出力
ノード▲▼から電源電位VEEに引き抜かれる電流
は、定電流源31に流れるとともに、レベルシフト用ダイ
オード37,38を介してNMOSFET36にも流れることになり、
出力ノード▲▼に接続される負荷容量が高速に放電
される。この結果、選択された配線L0の電位が高速に
「Ｈ」レベルから「Ｌ」レベルに変化することになる。
▼の電位が「Ｌ」レベルになることによってその出力
ノード▲▼から電源電位VEEに引き抜かれる電流
は、定電流源31に流れるとともに、レベルシフト用ダイ
オード37,38を介してNMOSFET36にも流れることになり、
出力ノード▲▼に接続される負荷容量が高速に放電
される。この結果、選択された配線L0の電位が高速に
「Ｈ」レベルから「Ｌ」レベルに変化することになる。
レベル変換回路３の出力ノードｂの電位が「Ｌ」レベ
ルから「Ｈ」レベルに変化すると、２つのCMOSインバー
タ44,47により出力ノードｃの電位が「Ｌ」レベル
（VEE）から「Ｈ」レベル（VCC）に変化する。このとき
同時にバイポーラトランジスタ41がオンし、電源電位V
CCから出力ノードｃに電流が流れるので、出力ノードｃ
の電位が高速に「Ｌ」レベルから「Ｈ」レベルに立ち上
がる。
ルから「Ｈ」レベルに変化すると、２つのCMOSインバー
タ44,47により出力ノードｃの電位が「Ｌ」レベル
（VEE）から「Ｈ」レベル（VCC）に変化する。このとき
同時にバイポーラトランジスタ41がオンし、電源電位V
CCから出力ノードｃに電流が流れるので、出力ノードｃ
の電位が高速に「Ｌ」レベルから「Ｈ」レベルに立ち上
がる。
このように、配線L0の電位が「Ｈ」レベルから「Ｌ」
レベルに変化するときには、PMOSFET32のゲートから電
源電位VEEに多くの電流が流れ、「Ｈ」レベルから
「Ｌ」レベルへの変化が高速化される。この場合、配線
L0の電位が「Ｌ」レベルになることによって選択される
レベル変換回路３においてのみ電流が増加し、選択され
ない他のレベル変換回路においては電流が増加しないの
で、全体としての消費電流の増加はわずかとなる。
レベルに変化するときには、PMOSFET32のゲートから電
源電位VEEに多くの電流が流れ、「Ｈ」レベルから
「Ｌ」レベルへの変化が高速化される。この場合、配線
L0の電位が「Ｌ」レベルになることによって選択される
レベル変換回路３においてのみ電流が増加し、選択され
ない他のレベル変換回路においては電流が増加しないの
で、全体としての消費電流の増加はわずかとなる。
なお、通常ドライバ回路４の出力ノードｃには多数の
メモリセルが接続されており大きな負荷容量が加わるこ
とになるが、出力ノードｃの電位が「Ｈ」レベルから
「Ｌ」レベルに立下がるときには出力ノードｃからダイ
オード48に電流が流え、出力ノードｃの電位が「Ｌ」レ
ベルから「Ｈ」レベルに立ち上がるときにはバイポーラ
トランジスタ41から出力ノードｃに電流が流れるので、
出力ノードｃの電位の立下がりおよび立上がりが高速化
されることになる。
メモリセルが接続されており大きな負荷容量が加わるこ
とになるが、出力ノードｃの電位が「Ｈ」レベルから
「Ｌ」レベルに立下がるときには出力ノードｃからダイ
オード48に電流が流え、出力ノードｃの電位が「Ｌ」レ
ベルから「Ｈ」レベルに立ち上がるときにはバイポーラ
トランジスタ41から出力ノードｃに電流が流れるので、
出力ノードｃの電位の立下がりおよび立上がりが高速化
されることになる。
また、CMOSインバータ47に働きによって出力ノードｃ
の電位は、第６図に実線で示すように、VEEレベル（−
4.5V）からVCCレベル（0V）までフルスイングすること
になる。
の電位は、第６図に実線で示すように、VEEレベル（−
4.5V）からVCCレベル（0V）までフルスイングすること
になる。
なお、上記実施例のドライバ回路においては、バイポ
ーラトランジスタ41のベース・エミッタ間にダイオード
48を付加することによって出力の立下がりの高速化を図
っているが、これに限られず、バイポーラトランジスタ
41のベース・エミッタ間に加わる逆バイアス電圧が一定
値よりも大きくなると導通する素子であれば他の素子を
用いてもよい。
ーラトランジスタ41のベース・エミッタ間にダイオード
48を付加することによって出力の立下がりの高速化を図
っているが、これに限られず、バイポーラトランジスタ
41のベース・エミッタ間に加わる逆バイアス電圧が一定
値よりも大きくなると導通する素子であれば他の素子を
用いてもよい。
以上、上記実施例においては、この発明によるドライ
バ回路をBi−CMOS・RAMに適用する場合について説明し
たが、このドライバ回路は他の半導体記憶装置にも適用
することができ、さらには他の種々の回路装置に適用す
ることができ、負荷を高速に駆動することができる。
バ回路をBi−CMOS・RAMに適用する場合について説明し
たが、このドライバ回路は他の半導体記憶装置にも適用
することができ、さらには他の種々の回路装置に適用す
ることができ、負荷を高速に駆動することができる。
［発明の効果］ 以上のようにこの発明によれば、バイポーラトランジ
スタおよび一方向導通素子によって、入力信号の変化に
伴う出力信号の立上がりおよび立下がりが高速化される
とともに、出力部分がCMOS反転回路からなるので、出力
信号は第１の電位源の電位から第２の電位源の電位にわ
たって広い範囲で変化することになる。
スタおよび一方向導通素子によって、入力信号の変化に
伴う出力信号の立上がりおよび立下がりが高速化される
とともに、出力部分がCMOS反転回路からなるので、出力
信号は第１の電位源の電位から第２の電位源の電位にわ
たって広い範囲で変化することになる。
第１図はこの発明の一実施例によるドライバ回路が適用
されたBi−CMOS・RAMの選択手段の構成を示す回路図、
第２図はBi−CMOS・RAMの選択手段の構成を示すブロッ
ク図、第３図はRAMの全体の構成を示すブロック図、第
４図は従来のBi−CMOS・RAMにおける選択手段の構成を
示すブロック図、第５図は従来のBi−CMOS・RAMに用い
られたドライバ回路の構成を示す回路図、第６図は従来
のドライバ回路およびこの発明のドライバ回路の出力波
形図である。 図において、１はアドレスバッファ回路、２はデコーダ
回路、３はレベル変換回路、４はドライバ回路、L0〜L7
は配線、VCC,VEEは電源電位、50はメモリセルアレイ、5
2はＸアドレスバッファ・デコーダ、54はＹアドレスバ
ッファ・デコーダ、56はR/W制御回路、58はセンスアン
プ、60はデータ出力バッファである。 なお、各図中、同一符号は同一または相当部分を示す。
されたBi−CMOS・RAMの選択手段の構成を示す回路図、
第２図はBi−CMOS・RAMの選択手段の構成を示すブロッ
ク図、第３図はRAMの全体の構成を示すブロック図、第
４図は従来のBi−CMOS・RAMにおける選択手段の構成を
示すブロック図、第５図は従来のBi−CMOS・RAMに用い
られたドライバ回路の構成を示す回路図、第６図は従来
のドライバ回路およびこの発明のドライバ回路の出力波
形図である。 図において、１はアドレスバッファ回路、２はデコーダ
回路、３はレベル変換回路、４はドライバ回路、L0〜L7
は配線、VCC,VEEは電源電位、50はメモリセルアレイ、5
2はＸアドレスバッファ・デコーダ、54はＹアドレスバ
ッファ・デコーダ、56はR/W制御回路、58はセンスアン
プ、60はデータ出力バッファである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】第１の論理レベルまたは第２の論理レベル
の入力信号を電流増幅して負荷に供給するためのドライ
バ回路であって、 前記入力信号を受ける入力端子、 出力端子、 第１の論理レベルに対応する電位を与える第１の電位
源、 第２の論理レベルに対応する電位を与える第２の電位
源、 前記入力端子に与えられる信号に応答して前記第１の電
位源の電位または前記第２の電位源の電位を出力ノード
に導出する第１のCMOS反転回路、 前記第１のCMOS反転回路の前記出力ノードの電位に応答
して前記第２の電位源の電位または前記第１の電位源の
電位を前記出力端子に導出する第２のCMOS反転回路、 前記入力端子に接続されるベース電極を有し、前記入力
端子に与えられる信号が第２の論理レベルから第１の論
理レベルに変化するときに前記第１の電位源から前記出
力端子に電流を流すバイポーラトランジスタ、および 前記入力端子に与えられる信号の論理レベルが第１の論
理レベルから第２の論理レベルに変化するときに前記出
力端子から前記第２の電位源に電流を流す一方向導通素
子を備えた、ドライバ回路。 - 【請求項２】前記バイポーラトランジスタは、第１の電
位源に接続される一方導通端子、および前記出力端子に
接続される他方導通端子を備え、前記入力端子に与えら
れる信号が第１の論理レベルになると前記一方導通端子
から前記他方導通端子の方向に導通する特許請求の範囲
第１項記載のドライバ回路。 - 【請求項３】前記一方向導通素子は、前記入力端子に接
続される一方導通端子および前記出力端子に接続される
他方導通端子を備え、前記他方導通端子から前記一方導
通端子の方向に導通する特許請求の範囲第１項または第
２項記載のドライバ回路。 - 【請求項４】前記入力端子と前記第２の電位源との間に
接続されかつ前記入力端子に与えられる入力信号が第２
の論理レベルになったことに応答して導通するスイッチ
ング素子をさらに備える特許請求の範囲第３項記載のド
ライバ回路。 - 【請求項５】前記第１のCMOS反転回路は、前記第１の電
位源と前記出力ノードとの間に接続されかつ前記入力端
子に接続されるゲート端子を有する第１導電チャネル型
MOSトランジスタ、および前記出力ノードと前記第２の
電位源との間に接続されかつ前記第１導電チャネル型MO
Sトランジスタのゲート端子に接続されるゲート端子を
有する第２導電チャネル型MOSトランジスタからなり、 前記第２のCMOS反転回路は、前記第１の電位源と前記出
力端子との間に接続されかつ前記第１のCMOS反転回路の
前記出力ノードに接続されるゲート端子を有する第１導
電チャネル型MOSトランジスタ、および前記出力端子と
前記第２の電位源との間に接続されかつ前記第１導電チ
ャネル型MOSトランジスタのゲート端子に接続されるゲ
ート端子を有する第２導電チャネル型MOSトランジスタ
からなる特許請求の範囲第１項から第４項までのいずれ
かに記載のドライバ回路。 - 【請求項６】前記一方向導通素子はダイオードである特
許請求の範囲第１項から第５項までのいずれかに記載の
ドライバ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210603A JP2548737B2 (ja) | 1987-08-25 | 1987-08-25 | ドライバ回路 |
| US07/156,433 US4791382A (en) | 1987-08-25 | 1988-02-16 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210603A JP2548737B2 (ja) | 1987-08-25 | 1987-08-25 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453611A JPS6453611A (en) | 1989-03-01 |
| JP2548737B2 true JP2548737B2 (ja) | 1996-10-30 |
Family
ID=16592060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210603A Expired - Lifetime JP2548737B2 (ja) | 1987-08-25 | 1987-08-25 | ドライバ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4791382A (ja) |
| JP (1) | JP2548737B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT393576B (de) * | 1989-09-28 | 1991-11-11 | Philips Nv | Schaltungsanordnung zur elektronischen pegelsteuerung eines tonsignals |
| JP3109750B2 (ja) * | 1991-06-27 | 2000-11-20 | 株式会社東芝 | 半導体記憶装置 |
| US5781046A (en) * | 1995-03-22 | 1998-07-14 | Vtc, Inc. | Push-and-pull driver circuit for driving an H-bridge coupled to a two-terminal inductive load |
| US5751171A (en) * | 1995-03-22 | 1998-05-12 | Vtc Inc. | Predriver for fast current switching through a two-terminal inductive load |
| JP2002076014A (ja) * | 2000-08-30 | 2002-03-15 | Mitsubishi Electric Corp | 高周波用半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116417A (ja) * | 1984-11-10 | 1986-06-03 | Nippon Telegr & Teleph Corp <Ntt> | ３値出力回路 |
| JPS61274512A (ja) * | 1985-05-30 | 1986-12-04 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4176289A (en) * | 1978-06-23 | 1979-11-27 | Electronic Memories & Magnetics Corporation | Driving circuit for integrated circuit semiconductor memory |
| JPS5585135A (en) * | 1978-12-21 | 1980-06-26 | Sony Corp | Mos-fet switching circuit |
| US4284957A (en) * | 1979-09-28 | 1981-08-18 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| US4446444A (en) * | 1981-02-05 | 1984-05-01 | Harris Corporation | CMOS Amplifier |
-
1987
- 1987-08-25 JP JP62210603A patent/JP2548737B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-16 US US07/156,433 patent/US4791382A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116417A (ja) * | 1984-11-10 | 1986-06-03 | Nippon Telegr & Teleph Corp <Ntt> | ３値出力回路 |
| JPS61274512A (ja) * | 1985-05-30 | 1986-12-04 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4791382A (en) | 1988-12-13 |
| JPS6453611A (en) | 1989-03-01 |
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