JPH0636316B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0636316B2 JPH0636316B2 JP63194423A JP19442388A JPH0636316B2 JP H0636316 B2 JPH0636316 B2 JP H0636316B2 JP 63194423 A JP63194423 A JP 63194423A JP 19442388 A JP19442388 A JP 19442388A JP H0636316 B2 JPH0636316 B2 JP H0636316B2
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- write
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- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタとＭＯＳトランジスタ
とを同一基板上に混在した半導体集積回路装置に係り、
特に多ビット出力を有する半導体記憶装置に好適な半導
体記憶装置の書き込み回路に関する。
とを同一基板上に混在した半導体集積回路装置に係り、
特に多ビット出力を有する半導体記憶装置に好適な半導
体記憶装置の書き込み回路に関する。
バイポーラトランジスタとＭＯＳトランジスタとを同一
基板上に混在した半導体集積回路装置の半導体記憶装置
では、データを記憶するメモリセルに高集積なＭＯＳ回
路を用い、メモリセルアレイ周辺のアドレスデコーダ回
路、センス回路、書き込み回路等に高速なバイポーラ・
ＭＯＳ混在回路を用いて、高速、高集積を実現してい
る。特に、センス回路は入力段にバイポーラトランジス
タの差動対を用いるため、高速化の効果は大きい。しか
し、バイポーラトランジスタはベース電位をコレクタ電
位よりも高くすると飽和し、バイポーラトランジスタの
スイッチング時間に悪影響をおよぼす。このため、書き
込み回路はその出力電位によつてセンス回路が飽和しな
いような回路構成が必要となる。従つて、従来の書き込
み回路は特開昭60−136989号記載のように、バイポーラ
トランジスタとＭＯＳトランジスタを多数使用した構成
となつていた。
基板上に混在した半導体集積回路装置の半導体記憶装置
では、データを記憶するメモリセルに高集積なＭＯＳ回
路を用い、メモリセルアレイ周辺のアドレスデコーダ回
路、センス回路、書き込み回路等に高速なバイポーラ・
ＭＯＳ混在回路を用いて、高速、高集積を実現してい
る。特に、センス回路は入力段にバイポーラトランジス
タの差動対を用いるため、高速化の効果は大きい。しか
し、バイポーラトランジスタはベース電位をコレクタ電
位よりも高くすると飽和し、バイポーラトランジスタの
スイッチング時間に悪影響をおよぼす。このため、書き
込み回路はその出力電位によつてセンス回路が飽和しな
いような回路構成が必要となる。従つて、従来の書き込
み回路は特開昭60−136989号記載のように、バイポーラ
トランジスタとＭＯＳトランジスタを多数使用した構成
となつていた。
上記従来技術は回路規模の点について配慮がされておら
ず、特に多ビット出力のＲＡＭのようにセンス回路や書
き込み回路がビツト数だけ必要となる場合は、回路規模
が大きくなり、結果としてチツプサイズが増大するとい
う問題があつた。
ず、特に多ビット出力のＲＡＭのようにセンス回路や書
き込み回路がビツト数だけ必要となる場合は、回路規模
が大きくなり、結果としてチツプサイズが増大するとい
う問題があつた。
本発明の目的は、回路規模の小さい書き込み回路を提供
することにより、小型のＲＡＭを実現することにある。
また本発明の他の目的は、書き込み回路のハイ側出力レ
ベルを電源電圧の半分程度の電位として、センス回路の
入力段のバイポーラトランジスタの差動対を飽和させな
いようにすることにある。
することにより、小型のＲＡＭを実現することにある。
また本発明の他の目的は、書き込み回路のハイ側出力レ
ベルを電源電圧の半分程度の電位として、センス回路の
入力段のバイポーラトランジスタの差動対を飽和させな
いようにすることにある。
上記目的を達成するために、本発明はドレインとゲート
を電源に接続したＭＯＳトランジスタと、コレクタを上
記電源に接続し、ベースを上記ＭＯＳトランジスタのソ
ースに接続したバイポーラトランジスタによってエミッ
タ電位を出力し、書き込み制御信号と書き込みデータに
応じてオン・オフ制御されるスイッチ素子により、上記
バイポーラトランジスタのエミッタ電位と接地電位を差
動出力することを特徴とする。
を電源に接続したＭＯＳトランジスタと、コレクタを上
記電源に接続し、ベースを上記ＭＯＳトランジスタのソ
ースに接続したバイポーラトランジスタによってエミッ
タ電位を出力し、書き込み制御信号と書き込みデータに
応じてオン・オフ制御されるスイッチ素子により、上記
バイポーラトランジスタのエミッタ電位と接地電位を差
動出力することを特徴とする。
書き込み回路のロウ側出力レベルを接地電位とし、ハイ
側出力レベルをバイポーラトランジスタのエミッタ電位
とする。このエミッタ電位は、ドレインとゲートを電源
に接続したダイオード接続のＭＯＳトランジスタと、コ
レクタを上記電源に接続し、ベースを上記ＭＯＳトラン
ジスタのソースに接続したバイポーラトランジスタによ
って出力される。書き込み制御信号が書き込み禁止状態
のときは書き込み回路の差動出力両者と、接地とエミツ
タとを接続したＭＯＳトランジスタをオフとしてハイイ
ンピーダンスとする。書き込み制御信号が書き込み状態
のときは書き込みデータに応じて差動出力の一方と、接
地とエミッタとを接続したＭＯＳトランジスタの前者を
オン、後者をオフとし、差動出力の他方と、接地とエミ
ツタとを接続する。
側出力レベルをバイポーラトランジスタのエミッタ電位
とする。このエミッタ電位は、ドレインとゲートを電源
に接続したダイオード接続のＭＯＳトランジスタと、コ
レクタを上記電源に接続し、ベースを上記ＭＯＳトラン
ジスタのソースに接続したバイポーラトランジスタによ
って出力される。書き込み制御信号が書き込み禁止状態
のときは書き込み回路の差動出力両者と、接地とエミツ
タとを接続したＭＯＳトランジスタをオフとしてハイイ
ンピーダンスとする。書き込み制御信号が書き込み状態
のときは書き込みデータに応じて差動出力の一方と、接
地とエミッタとを接続したＭＯＳトランジスタの前者を
オン、後者をオフとし、差動出力の他方と、接地とエミ
ツタとを接続する。
ＭＯＳトランジスタの前者をオフ、後者をオンとするこ
とにより、差動出力を接地電位とエミツタ電位とになり
メモリセルへ書き込みを行なう。すなわち、書き込み回
路を１つのＮＭＯＳトランジスタと１つのバイポーラト
ランジスタと複数のＭＯＳトランジスタとそのＭＯＳト
ランジスタのオン、オフを制御する手段とで構成出来る
ため、回路規模は小さい。また、書き込み回路のハイ側
出力レベルは、電源電位からダイオード接続したＮＭＯ
Ｓトランジスタの端子間電圧とバイポーラトランジスタ
のベース・エミツタ間電圧だけが下がつた電位となる。
ダイオード接続したＮＭＯＳトランジスタの端子間電圧
は一端を電源に接続したときは基板効果でしきい値電圧
が大きくなるため１．８Ｖ程度であり、バイポーラのベ
ース・エミツタ間電圧は０．８Ｖ程度のため、電源電圧
を５Ｖとした場合、ハイ側出力レベルは２．４Ｖ程度と
電源電圧の半分程度の電位となり、センス回路の入力段
のバイポーラトランジスタの差動対を飽和させることは
ない。
とにより、差動出力を接地電位とエミツタ電位とになり
メモリセルへ書き込みを行なう。すなわち、書き込み回
路を１つのＮＭＯＳトランジスタと１つのバイポーラト
ランジスタと複数のＭＯＳトランジスタとそのＭＯＳト
ランジスタのオン、オフを制御する手段とで構成出来る
ため、回路規模は小さい。また、書き込み回路のハイ側
出力レベルは、電源電位からダイオード接続したＮＭＯ
Ｓトランジスタの端子間電圧とバイポーラトランジスタ
のベース・エミツタ間電圧だけが下がつた電位となる。
ダイオード接続したＮＭＯＳトランジスタの端子間電圧
は一端を電源に接続したときは基板効果でしきい値電圧
が大きくなるため１．８Ｖ程度であり、バイポーラのベ
ース・エミツタ間電圧は０．８Ｖ程度のため、電源電圧
を５Ｖとした場合、ハイ側出力レベルは２．４Ｖ程度と
電源電圧の半分程度の電位となり、センス回路の入力段
のバイポーラトランジスタの差動対を飽和させることは
ない。
以下、本発明の一実施例を説明する。
第２図は本実施例のｎビツトの出力をもつRAMの全体ブ
ロツクである。１０はアドレスデコーダ回路、２０はメ
モリセルアレイ、３０はセンス回路、４０は書き込み回
路、ＡＤＲはアドレス信号、Ｄ０と０，Ｄ１と１，
…，Ｄｎとｎはデータ線対、Ｄｗ０，Ｄｗ１，…，Ｄ
ｗｎは書き込みデータ、Ｄｏａｔ０，Ｄｏｕｔ１，…，
ＤｏａｔｎはＲＡＭ出力データ、ＷＥ又は▲▼は書
き込み制御信号である。▲▼がハイ（ＷＥがロウ）
のときは書き込み禁止状態でＲＡＭの読み出しを行な
う。すなわち、入力されたＡＤＲを１０がデコードして
各２０で、１つのメモリセルを選択し、選択された各メ
モリセルはＤ０と０，Ｄ１と１，…Ｄｎとｎに微
小振幅の差動信号を出力し、３０でレベル変換してＤ
ｏｕｔ０，Ｄｏｕｔ１，…，Ｄｏｕｔｎを出力する。一
方▲▼がロウ（ＷＥがハイ）のときは書き込み状態
である。すなわち、入力されたＡＤＲを１０がデコード
して各２０で１つのメモリセルを選択し、選択した各メ
モリセルに、４０がＤｗ０，Ｄｗ１，…，Ｄｗｎに応じ
てＤ０と０，Ｄ１と１，…，Ｄｎとｎに差動信号
を出力することによつて書き込みを行なう。
ロツクである。１０はアドレスデコーダ回路、２０はメ
モリセルアレイ、３０はセンス回路、４０は書き込み回
路、ＡＤＲはアドレス信号、Ｄ０と０，Ｄ１と１，
…，Ｄｎとｎはデータ線対、Ｄｗ０，Ｄｗ１，…，Ｄ
ｗｎは書き込みデータ、Ｄｏａｔ０，Ｄｏｕｔ１，…，
ＤｏａｔｎはＲＡＭ出力データ、ＷＥ又は▲▼は書
き込み制御信号である。▲▼がハイ（ＷＥがロウ）
のときは書き込み禁止状態でＲＡＭの読み出しを行な
う。すなわち、入力されたＡＤＲを１０がデコードして
各２０で、１つのメモリセルを選択し、選択された各メ
モリセルはＤ０と０，Ｄ１と１，…Ｄｎとｎに微
小振幅の差動信号を出力し、３０でレベル変換してＤ
ｏｕｔ０，Ｄｏｕｔ１，…，Ｄｏｕｔｎを出力する。一
方▲▼がロウ（ＷＥがハイ）のときは書き込み状態
である。すなわち、入力されたＡＤＲを１０がデコード
して各２０で１つのメモリセルを選択し、選択した各メ
モリセルに、４０がＤｗ０，Ｄｗ１，…，Ｄｗｎに応じ
てＤ０と０，Ｄ１と１，…，Ｄｎとｎに差動信号
を出力することによつて書き込みを行なう。
第３図は２０の一構成例を示すブロツク図で２１はメモ
リセル２２はＹセレクト用のＮＭＯＳトランジスタ、Ｘ
０，Ｘ１，…，ＸｍはＸセレクト信号、Ｙ０１，Ｙ１，
…，ＹｌはＹセレクト信号、ｂ０と０，ｂ１と１，
…，ｂｌとｌはビツト線対である。Ｘ０，Ｘ１，…，
ＸｍとＭ０，Ｙ１，…，Ｙｌとは各々１つだけハイとな
り他はロウであり、ハイとなるＸｊと接続し、かつハイ
となるＹｋに接続した２２と接続したｂｋ，ｋに接続
する２１が選択される。
リセル２２はＹセレクト用のＮＭＯＳトランジスタ、Ｘ
０，Ｘ１，…，ＸｍはＸセレクト信号、Ｙ０１，Ｙ１，
…，ＹｌはＹセレクト信号、ｂ０と０，ｂ１と１，
…，ｂｌとｌはビツト線対である。Ｘ０，Ｘ１，…，
ＸｍとＭ０，Ｙ１，…，Ｙｌとは各々１つだけハイとな
り他はロウであり、ハイとなるＸｊと接続し、かつハイ
となるＹｋに接続した２２と接続したｂｋ，ｋに接続
する２１が選択される。
第４図は２１の一構成例を示す回路図で、CMOSインバー
タ回路のフリツプフロツプとｂｋ，ｋとをＸｊで制御
されるＮＭＯＳトランジスタで接続することにより、Ｘ
ｊがハイのときフリツプフロツプの差動ノードとｂｋ，
ｋとが接続される。
タ回路のフリツプフロツプとｂｋ，ｋとをＸｊで制御
されるＮＭＯＳトランジスタで接続することにより、Ｘ
ｊがハイのときフリツプフロツプの差動ノードとｂｋ，
ｋとが接続される。
第５図は３０の一構成例を示す回路図でＤｉ，▲▼
の微小振幅の差動信号をバイポーラトランジスタの差動
対で受け、その出力をバイポーラトランジスタのエミツ
タフロアでレベルシフトし、その出力をＣＭＯＳ回路で
シングルエンドとして論理振幅のＤｏｕｔｉまでレベル
変換する。
の微小振幅の差動信号をバイポーラトランジスタの差動
対で受け、その出力をバイポーラトランジスタのエミツ
タフロアでレベルシフトし、その出力をＣＭＯＳ回路で
シングルエンドとして論理振幅のＤｏｕｔｉまでレベル
変換する。
第１図は４０の一構成例を示す回路図で、４１，４３〜
４６はＭＯＳトランジスタ、４２はNPNバイポーラトラ
ンジスタ、４７，４８は２ＮＯＲ回路、４９はインバー
タ回路である。ベースにドレインとゲートとを電源に接
続した４１のソースを接続し、コレクタに電源を接続し
た、４２のエミツタと接地とを４３〜４６によりＤｉ，
▲▼に接続する。４３，４６のゲートは▲▼と
ＤＷｉとを入力とする４７の出力で制御し、４４，４５
のゲートは▲▼とＤＷｉを４９により反転した信号
とを入力とする４８の出力で制御する。すなわち、▲
▼がハイの書き込み禁止状態では４８，４７出力はロ
ウのため、４３〜４６はオフとなり４０はＤｉ，▲
▼に対してハイインピーダンスとなり、書き込みは行な
わない。一方、▲▼がロウの書き込み状態では、Ｄ
Ｗｉがハイのときは４７出力はロウ、４８出力はハイの
ため、４３，４６はオフ、４４，４５はオンとなり、▲
▼は接地電位、Ｄｉは４２のエミツタ電位とする。
従つて、ＤｉとＤｉに接続されるメモリセルをＤｉ，▲
▼の電位関係の状態に変化させることにより書き込
みを行なう。逆にＤｗｉがロウのときはメモリセルをＤ
ｗｉがハイのときとは逆の状態へ変化させる。ところ
で、４０のハイ側出力レベルとなる４２のエミツタ電位
は電源電圧からダイオード接続した４１の２端子間電圧
と４２のベース・エミツタ間電圧だけ下がつた電位であ
る。ダイオード接続したＮＭＯＳトランジスタの２端子
間電圧は一端を電源電圧とした場合は基板効果によりし
きい値電圧が大きくなるため、ＮＭＯＳトランジスタに
流れる電流が微小でも１・８Ｖ程度である。バイポーラ
トランジスタのベース・エミツタ間電圧は０．８Ｖ程度
のため、４２のエミツタ電位は電源電圧が５Ｖの場合
２．４Ｖ程度までしか上昇しない。従つて、Ｄｉ，▲
▼に接続したセンス回路の入力段のバイポーラトラン
ジスタの差動付を飽和させることはない。更に、４０の
ハイ側出力は４２のエミツタ出力のため、ハイ側とする
データ線の電位がハイ側出力レベルの２．４Ｖより低い
場合は４２が電流を流し込み、データ線電位を２．４Ｖ
まで急激に立ち上げることが可能で、メモリセルへの書
き込み時間も早くなる。
４６はＭＯＳトランジスタ、４２はNPNバイポーラトラ
ンジスタ、４７，４８は２ＮＯＲ回路、４９はインバー
タ回路である。ベースにドレインとゲートとを電源に接
続した４１のソースを接続し、コレクタに電源を接続し
た、４２のエミツタと接地とを４３〜４６によりＤｉ，
▲▼に接続する。４３，４６のゲートは▲▼と
ＤＷｉとを入力とする４７の出力で制御し、４４，４５
のゲートは▲▼とＤＷｉを４９により反転した信号
とを入力とする４８の出力で制御する。すなわち、▲
▼がハイの書き込み禁止状態では４８，４７出力はロ
ウのため、４３〜４６はオフとなり４０はＤｉ，▲
▼に対してハイインピーダンスとなり、書き込みは行な
わない。一方、▲▼がロウの書き込み状態では、Ｄ
Ｗｉがハイのときは４７出力はロウ、４８出力はハイの
ため、４３，４６はオフ、４４，４５はオンとなり、▲
▼は接地電位、Ｄｉは４２のエミツタ電位とする。
従つて、ＤｉとＤｉに接続されるメモリセルをＤｉ，▲
▼の電位関係の状態に変化させることにより書き込
みを行なう。逆にＤｗｉがロウのときはメモリセルをＤ
ｗｉがハイのときとは逆の状態へ変化させる。ところ
で、４０のハイ側出力レベルとなる４２のエミツタ電位
は電源電圧からダイオード接続した４１の２端子間電圧
と４２のベース・エミツタ間電圧だけ下がつた電位であ
る。ダイオード接続したＮＭＯＳトランジスタの２端子
間電圧は一端を電源電圧とした場合は基板効果によりし
きい値電圧が大きくなるため、ＮＭＯＳトランジスタに
流れる電流が微小でも１・８Ｖ程度である。バイポーラ
トランジスタのベース・エミツタ間電圧は０．８Ｖ程度
のため、４２のエミツタ電位は電源電圧が５Ｖの場合
２．４Ｖ程度までしか上昇しない。従つて、Ｄｉ，▲
▼に接続したセンス回路の入力段のバイポーラトラン
ジスタの差動付を飽和させることはない。更に、４０の
ハイ側出力は４２のエミツタ出力のため、ハイ側とする
データ線の電位がハイ側出力レベルの２．４Ｖより低い
場合は４２が電流を流し込み、データ線電位を２．４Ｖ
まで急激に立ち上げることが可能で、メモリセルへの書
き込み時間も早くなる。
以上、本実施例では書き込み回路を５つのＮＭＯＳトラ
ンジスタと１つのＮＰＮバイポーラトランジスタと２つ
の２ＮＯＲ回路と１つのインバータ回路だけで構成出来
るため、回路構成が簡潔となる。
ンジスタと１つのＮＰＮバイポーラトランジスタと２つ
の２ＮＯＲ回路と１つのインバータ回路だけで構成出来
るため、回路構成が簡潔となる。
第６図は４０の他の構成例を示す回路図で、第１図と同
一符号は同一部分、同一動作を行なう。第６図において
第１図と異なる点は、４３，４６のゲートをＤｗｉをイ
ンバータ回路６３により反転した信号で制御し、４４，
４５のゲートをＤｗｉで制御し、Ｄｉ，▲▼と４３
〜４６の間に書き込み制御信号ＷＥでゲートを制御した
ＮＭＯＳトランジスタ６１，６２を挿入したことであ
る。ＷＥがロウの書き込み禁止状態では６１，６２がオ
フで４０はＤｉ，▲▼に対してハイインピーダンス
となり、書き込みは行なわない。一方、ＷＥがハイの書
き込み状態では６１，６２がオンで、Ｄｗｉのデータに
より第１図と同じ状態を実現出来る。
一符号は同一部分、同一動作を行なう。第６図において
第１図と異なる点は、４３，４６のゲートをＤｗｉをイ
ンバータ回路６３により反転した信号で制御し、４４，
４５のゲートをＤｗｉで制御し、Ｄｉ，▲▼と４３
〜４６の間に書き込み制御信号ＷＥでゲートを制御した
ＮＭＯＳトランジスタ６１，６２を挿入したことであ
る。ＷＥがロウの書き込み禁止状態では６１，６２がオ
フで４０はＤｉ，▲▼に対してハイインピーダンス
となり、書き込みは行なわない。一方、ＷＥがハイの書
き込み状態では６１，６２がオンで、Ｄｗｉのデータに
より第１図と同じ状態を実現出来る。
以上、本実施例では書き込み回路を７つのＮＭＯＳトラ
ンジスタと１つのＮＰＮバイポーラトランジスタと１つ
のインバータ回路だけで構成出来るため、回路構成が簡
潔となる。
ンジスタと１つのＮＰＮバイポーラトランジスタと１つ
のインバータ回路だけで構成出来るため、回路構成が簡
潔となる。
本発明によれば、書き込み回路の回路規模を小さくでき
るので、多ビツト出力のＲＡＭを小型に実現できる効果
がある。また、書き込み回路のハイ側出力レベルを電源
電圧の半分程度の電位とすることにより、センス回路の
入力段のバイポーラトランジスタの差動付を飽和させな
いため、ＲＡＭを読み出すときの遅延時間を常に一定に
出来る効果がある。
るので、多ビツト出力のＲＡＭを小型に実現できる効果
がある。また、書き込み回路のハイ側出力レベルを電源
電圧の半分程度の電位とすることにより、センス回路の
入力段のバイポーラトランジスタの差動付を飽和させな
いため、ＲＡＭを読み出すときの遅延時間を常に一定に
出来る効果がある。
第１図は本発明実施例の書き込み回路図、第２図は多ビ
ツトＲＡＭの全体図、第３図はメモリセルアレイの構成
図、第４図はメモリセルの構成図、第５図はセンス回路
の構成図、第６図は本発明の他の実施例の書き込み回路
図である。 ４０……書き込み回路、４１，４３〜４６……NMOSトラ
ンジスタ、４２……バイポーラトランジスタ、４８，４
７……２ＮＭＲ回路、４９……インバータ回路、Ｄｉ，
▲▼……データ線対、ＤＷｉ……書き込みデータ、
▲▼……書き込み制御信号。
ツトＲＡＭの全体図、第３図はメモリセルアレイの構成
図、第４図はメモリセルの構成図、第５図はセンス回路
の構成図、第６図は本発明の他の実施例の書き込み回路
図である。 ４０……書き込み回路、４１，４３〜４６……NMOSトラ
ンジスタ、４２……バイポーラトランジスタ、４８，４
７……２ＮＭＲ回路、４９……インバータ回路、Ｄｉ，
▲▼……データ線対、ＤＷｉ……書き込みデータ、
▲▼……書き込み制御信号。
Claims (2)
- 【請求項１】ＭＯＳトランジスタとバイポーラトランジ
スタとを同一基板に混在した半導体記憶装置において、 ドレインとゲートを電源に接続したＭＯＳトランジスタ
と、 コレクタを上記電源に接続し、ベースを上記ＭＯＳトラ
ンジスタのソースに接続したバイポーラトランジスタに
よってエミッタ電位を出力し、 書き込み制御信号と書き込みデータに応じてオン・オフ
制御されるスイッチ素子により、上記バイポーラトラン
ジスタのエミッタ電位と接地電位を差動出力することを
特徴とする半導体記憶装置。 - 【請求項２】特許請求の範囲第１項において、 上記スイッチ素子はＭＯＳトランジスタであることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194423A JPH0636316B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194423A JPH0636316B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244596A JPH0244596A (ja) | 1990-02-14 |
| JPH0636316B2 true JPH0636316B2 (ja) | 1994-05-11 |
Family
ID=16324360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194423A Expired - Lifetime JPH0636316B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636316B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003151267A (ja) | 2001-11-09 | 2003-05-23 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-08-05 JP JP63194423A patent/JPH0636316B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244596A (ja) | 1990-02-14 |
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