JP2644766B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2644766B2 JP2644766B2 JP62226338A JP22633887A JP2644766B2 JP 2644766 B2 JP2644766 B2 JP 2644766B2 JP 62226338 A JP62226338 A JP 62226338A JP 22633887 A JP22633887 A JP 22633887A JP 2644766 B2 JP2644766 B2 JP 2644766B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、とくに回路動作の高速
化と電源変動に対する動作の安定化に好適な半導体メモ
リ回路および、メモリ装置に関するものである。
化と電源変動に対する動作の安定化に好適な半導体メモ
リ回路および、メモリ装置に関するものである。
近年、MOSトランジスタとバイポーラ・トランジスタ
とを組み合わせて、高速動作をし、かつ、消費電力の少
ないメモリが開発されている。
とを組み合わせて、高速動作をし、かつ、消費電力の少
ないメモリが開発されている。
第８図はMOSトランジスタとバイポーラ・トランジス
タとを組み合わせたメモリ回路の構成図で、特願昭62−
66758号に記載されたものである。このようなメモリに
は、入力信号を受けてメモリセルの情報を読みだした
り、書き換える機能をそなえている。すなわち、第８図
に示すように入力信号を入力バツフア回路により増幅し
これをデコーダ回路でデコードしてワード線の１つを選
択し、かつ、同様のデコーダ回路によつてデータ線の信
号を取りだすＹスイツチを動作させ、ワード線，データ
線の交叉する点のメモリセルの情報を読みだす。読みだ
された信号はコモンデータ線を経由してセンスアツプで
増幅し、出力バツファ回路を介してデータ出力端子に出
力する。このような構成をもつ従来のメモリのスピード
を表わすアクセス時間をみると、入力バツフア回路，デ
コーダ回路，センス／出力バツフア回路の遅延時間はほ
ぼ1/3ずつを占めており、高速化のためには、それぞれ
の回路の遅延時間を短縮する必要がある。また、高速化
や動作の安定化のために、改良を加えるときに留意すべ
き点としてメモリLSIのチツプ寸法があり、このチツプ
寸法の増加を抑えることが望ましいことは言うまでもな
い。の目安として、各回路のメモリ面積に占める割合を
みると、メモリセルが70％以上を占めており、このメモ
リセル面積の増加がなければ、そのほかの回路の占有面
積の増加はほとんど、チツプ寸法には寄与しないことが
わかつており、これらの回路は多少複雑化してもよい。
タとを組み合わせたメモリ回路の構成図で、特願昭62−
66758号に記載されたものである。このようなメモリに
は、入力信号を受けてメモリセルの情報を読みだした
り、書き換える機能をそなえている。すなわち、第８図
に示すように入力信号を入力バツフア回路により増幅し
これをデコーダ回路でデコードしてワード線の１つを選
択し、かつ、同様のデコーダ回路によつてデータ線の信
号を取りだすＹスイツチを動作させ、ワード線，データ
線の交叉する点のメモリセルの情報を読みだす。読みだ
された信号はコモンデータ線を経由してセンスアツプで
増幅し、出力バツファ回路を介してデータ出力端子に出
力する。このような構成をもつ従来のメモリのスピード
を表わすアクセス時間をみると、入力バツフア回路，デ
コーダ回路，センス／出力バツフア回路の遅延時間はほ
ぼ1/3ずつを占めており、高速化のためには、それぞれ
の回路の遅延時間を短縮する必要がある。また、高速化
や動作の安定化のために、改良を加えるときに留意すべ
き点としてメモリLSIのチツプ寸法があり、このチツプ
寸法の増加を抑えることが望ましいことは言うまでもな
い。の目安として、各回路のメモリ面積に占める割合を
みると、メモリセルが70％以上を占めており、このメモ
リセル面積の増加がなければ、そのほかの回路の占有面
積の増加はほとんど、チツプ寸法には寄与しないことが
わかつており、これらの回路は多少複雑化してもよい。
ところで、最近のエレクトロニクス機器の高速化およ
び高機能化の傾向は、メモリLSIの場合も例外ではな
く、さらに、高速化，高集積化，低消費電力化すること
が求められている。
び高機能化の傾向は、メモリLSIの場合も例外ではな
く、さらに、高速化，高集積化，低消費電力化すること
が求められている。
従来のメモリ回路では、（イ）入力バツフア回路にMO
S形のカレントミラー回路を用いていること、（ロ）デ
コーダ回路に逐次デコード回路をもちいていること、
（ハ）データ線負荷素子にＮチヤンネルエンハンスメン
ト型MOSトランジスタを用いていること、（ニ）読みだ
しデータをデータ線らか一度コモンデータ線に集めてセ
ンスアンプに信号を送つていることなどの回路の特質を
持つているため、高速化に限界があり、最小加工寸法が
２μｍで設計されたメモリではアクセス時間は12ns程度
となつていた。
S形のカレントミラー回路を用いていること、（ロ）デ
コーダ回路に逐次デコード回路をもちいていること、
（ハ）データ線負荷素子にＮチヤンネルエンハンスメン
ト型MOSトランジスタを用いていること、（ニ）読みだ
しデータをデータ線らか一度コモンデータ線に集めてセ
ンスアンプに信号を送つていることなどの回路の特質を
持つているため、高速化に限界があり、最小加工寸法が
２μｍで設計されたメモリではアクセス時間は12ns程度
となつていた。
従つて、これら回路の遅延時間のために、従来の回路
ではメモリの高速動作をさらに向上させることは難しか
つた。
ではメモリの高速動作をさらに向上させることは難しか
つた。
本発明の目的は、このような従来回路の遅延時間を短
縮し、高速動作が可能で、かつ安定に動作し、しかもチ
ツプ面積の小さくできる半導体メモリ装置を提供するこ
とにある。
縮し、高速動作が可能で、かつ安定に動作し、しかもチ
ツプ面積の小さくできる半導体メモリ装置を提供するこ
とにある。
〔問題点を解決するための手段〕 上記目的を達成するため、本発明では入力信号レベル
をシフトする入力バツフア回路と、該入力バツフア回路
の出力信号をデコードするデコード回路と、デコードさ
れたアドレス信号により選択されるMOSFETを用いたメモ
リセルと、該メモリセルに接続されたデータ線負荷回路
と、該メモリセルから読み出された信号を増幅するセン
ス回路と、該センス回路の出力を外部に出力する出力バ
ツフア回路よりなる半導体メモリ装置において、入力バ
ツフア回路の中に一部デコード機能をもたせるプリデコ
ーダ付き入力バツフア回路とし、その出力を高速のデコ
ーダ回路によつてデコードし、必要に応じてデコーダ出
力の信号振幅を増幅するドライバー回路、もしくはデコ
ーダ回路を付加することによつて、高速デコーダ回路を
提供することに特徴がある。
をシフトする入力バツフア回路と、該入力バツフア回路
の出力信号をデコードするデコード回路と、デコードさ
れたアドレス信号により選択されるMOSFETを用いたメモ
リセルと、該メモリセルに接続されたデータ線負荷回路
と、該メモリセルから読み出された信号を増幅するセン
ス回路と、該センス回路の出力を外部に出力する出力バ
ツフア回路よりなる半導体メモリ装置において、入力バ
ツフア回路の中に一部デコード機能をもたせるプリデコ
ーダ付き入力バツフア回路とし、その出力を高速のデコ
ーダ回路によつてデコードし、必要に応じてデコーダ出
力の信号振幅を増幅するドライバー回路、もしくはデコ
ーダ回路を付加することによつて、高速デコーダ回路を
提供することに特徴がある。
本発明においては、（イ）入力バツフア回路にプリデ
コード機能を組み込むことによつてデコーダ回路の論理
段数を１段減らし、（ロ）デコーダ回路にＰチヤンネル
型MOSFETの直列接続個数がＮチヤンネル型MOSFETの並列
接続個数より小さな値に設定された変形NOR回路を用い
てＰ型MOSFETの駆動能力を向上させることによつて遅延
時間を短縮し、かつこれら（イ），（ロ）の回路を組み
込んだときに生ずる克服すべき技術課題を解決して、メ
モリ装置の安定動作を達成する回路を付加することによ
つて、高速でかつ安定に動作するメモリ装置を製造でき
る。
コード機能を組み込むことによつてデコーダ回路の論理
段数を１段減らし、（ロ）デコーダ回路にＰチヤンネル
型MOSFETの直列接続個数がＮチヤンネル型MOSFETの並列
接続個数より小さな値に設定された変形NOR回路を用い
てＰ型MOSFETの駆動能力を向上させることによつて遅延
時間を短縮し、かつこれら（イ），（ロ）の回路を組み
込んだときに生ずる克服すべき技術課題を解決して、メ
モリ装置の安定動作を達成する回路を付加することによ
つて、高速でかつ安定に動作するメモリ装置を製造でき
る。
以下、本発明の一実施例を、図面により詳細に説明す
る。
る。
第１図，第２図は、本発明の一実施例である半導体メ
モリ装置の基本構成を示す回路図で、第１図はアドレス
信号の入力からメモリセル信号の検出までを、また、第
２図はその検出された信号を増幅するセンス回路、セン
ス回路の出力をうけてその中から所望の信号のみを選択
するマルチプレクサ回路を経て、メモリ情報信号を出力
する出力回路までを示している。
モリ装置の基本構成を示す回路図で、第１図はアドレス
信号の入力からメモリセル信号の検出までを、また、第
２図はその検出された信号を増幅するセンス回路、セン
ス回路の出力をうけてその中から所望の信号のみを選択
するマルチプレクサ回路を経て、メモリ情報信号を出力
する出力回路までを示している。
この回路の動作を図に従つて簡単に説明する。入力端
子101にはいつたECL（Emitter Coupled Logic）レベル
のアドレス信号はエミツタフオロワトランジスタ103に
よつて約0.8Vレベルシフトしたのち作動増幅器のトラン
ジスタ107のベースに導かれ抵抗105,106の電圧降下とし
て増幅されてマルチエミツタトランジスタ112,113に出
力される。ここで、MOSFET104,110は定電流を供給する
ためのもので、端子111には約−５ボルトの負電源−VEE
が、端子102には負電源から所定の電圧だけ高い定電圧
電源が接続される。マルチエミツタはそれぞれ信号線群
120に接続される。入力端子からマルチエミツタの出力
までを破線で囲んでいるが、これと同じ回路が本実施例
では３個設けられ、信号線群120に接続されてワイアド
オアと呼ばれる論理回路によつてプリデコードされる。
信号線群130にも同様の回路130が設けられてプリデコー
ド信号が出力される。ここでMOSFET193,194は信号線群1
20,130をへてマルチエミツタトランジスタ112,113のエ
ミツタに定電流を供給するためのデバイスで信号線群12
0,130の各線に設けられる。ここで、端子193,194は端子
111と同じ負電源−VEEに、端子192は端子102と同じ定電
圧源に接続される。プリデコードされたアドレス信号が
出力された信号線群120,130から各１本をえらび変型２
入力NOR論理回路のMOSFET141,143と142のゲートに導き
この変型２入力NOR論理回路によつてさらにデコード
し、バイポーラNPNトランジスタ144によつて付加駆動能
力をつけてワード線158を駆動する。
子101にはいつたECL（Emitter Coupled Logic）レベル
のアドレス信号はエミツタフオロワトランジスタ103に
よつて約0.8Vレベルシフトしたのち作動増幅器のトラン
ジスタ107のベースに導かれ抵抗105,106の電圧降下とし
て増幅されてマルチエミツタトランジスタ112,113に出
力される。ここで、MOSFET104,110は定電流を供給する
ためのもので、端子111には約−５ボルトの負電源−VEE
が、端子102には負電源から所定の電圧だけ高い定電圧
電源が接続される。マルチエミツタはそれぞれ信号線群
120に接続される。入力端子からマルチエミツタの出力
までを破線で囲んでいるが、これと同じ回路が本実施例
では３個設けられ、信号線群120に接続されてワイアド
オアと呼ばれる論理回路によつてプリデコードされる。
信号線群130にも同様の回路130が設けられてプリデコー
ド信号が出力される。ここでMOSFET193,194は信号線群1
20,130をへてマルチエミツタトランジスタ112,113のエ
ミツタに定電流を供給するためのデバイスで信号線群12
0,130の各線に設けられる。ここで、端子193,194は端子
111と同じ負電源−VEEに、端子192は端子102と同じ定電
圧源に接続される。プリデコードされたアドレス信号が
出力された信号線群120,130から各１本をえらび変型２
入力NOR論理回路のMOSFET141,143と142のゲートに導き
この変型２入力NOR論理回路によつてさらにデコード
し、バイポーラNPNトランジスタ144によつて付加駆動能
力をつけてワード線158を駆動する。
通常のＮ入力CMOS NOR回路はＮ個の直列接続されたＰ
チヤンネル型MOSFETとＮ個の並列接続されたＮチヤンネ
ル型MOSFETとから構成されていたのに対し、本実施例に
おける変型NOR回路においてはNOR論理のためのＰチヤン
ネル型MOSFETの接続個数はＮチヤンネル型MOSFETの並列
接続個数より小さな値に設定されている。Ｎチヤンネル
型MOSFETと比較するとＰチヤンネル型MOSFETは正孔によ
るキヤリアのチヤンネル移動を用いているため、同一サ
イズのデバイスとするとオン抵抗は大きくなつてしま
う。従つて、高集積密度、高速のCMOS NOR回路を提供す
るために、Ｐチヤンネル型MOSFETの接続個数を小とする
ことは有意義である。ここでＰチヤンネル形MOSFET141
のゲートには信号線群120が接続されているが、複数個
設けられる入力2NOR回路の内半数を線群120から、残り
の半数を130からとればマルチエミツタトランジスタ11
2,113の負荷が均等になり高速化に効果のあることはい
うまでもない。また、端子147には約−５ボルトの負電
源−VEEに接続されるのではなくマルチエミツタ出力11
2,113の低レベルからＮチヤンネル形MOSFETのしきい値
電圧だけ低い定電圧源−VEE＋αに接続される。
チヤンネル型MOSFETとＮ個の並列接続されたＮチヤンネ
ル型MOSFETとから構成されていたのに対し、本実施例に
おける変型NOR回路においてはNOR論理のためのＰチヤン
ネル型MOSFETの接続個数はＮチヤンネル型MOSFETの並列
接続個数より小さな値に設定されている。Ｎチヤンネル
型MOSFETと比較するとＰチヤンネル型MOSFETは正孔によ
るキヤリアのチヤンネル移動を用いているため、同一サ
イズのデバイスとするとオン抵抗は大きくなつてしま
う。従つて、高集積密度、高速のCMOS NOR回路を提供す
るために、Ｐチヤンネル型MOSFETの接続個数を小とする
ことは有意義である。ここでＰチヤンネル形MOSFET141
のゲートには信号線群120が接続されているが、複数個
設けられる入力2NOR回路の内半数を線群120から、残り
の半数を130からとればマルチエミツタトランジスタ11
2,113の負荷が均等になり高速化に効果のあることはい
うまでもない。また、端子147には約−５ボルトの負電
源−VEEに接続されるのではなくマルチエミツタ出力11
2,113の低レベルからＮチヤンネル形MOSFETのしきい値
電圧だけ低い定電圧源−VEE＋αに接続される。
マルチエミツタ出力112,113の低レベルは約−3.5ボル
トのため、端子147に約−５ボルトの負電源−VEEに接続
された場合、変形CMOS NOR回路に流れる慣通電流が著し
く大きくなり、消費電力低減の点で好ましくない。本実
施例においては、端子147には−VEE＋αの電圧源に接続
されているため、慣通電流低減が可能となる。一方、抵
抗145にはMOSFET146が接続されて複数個設けられた２入
力NOR回路に共通な定電流源として動作する。また、変
形CMOS NOR回路の端子147に同様に定電流源を接続して
も、同様に端子147の電位はマルチエミツタ出力の低レ
ベルからＮチヤンネル形MOSFETのしきい値電圧だけ低い
電圧が得られ、やはり慣通電流の低減に効果がある。
トのため、端子147に約−５ボルトの負電源−VEEに接続
された場合、変形CMOS NOR回路に流れる慣通電流が著し
く大きくなり、消費電力低減の点で好ましくない。本実
施例においては、端子147には−VEE＋αの電圧源に接続
されているため、慣通電流低減が可能となる。一方、抵
抗145にはMOSFET146が接続されて複数個設けられた２入
力NOR回路に共通な定電流源として動作する。また、変
形CMOS NOR回路の端子147に同様に定電流源を接続して
も、同様に端子147の電位はマルチエミツタ出力の低レ
ベルからＮチヤンネル形MOSFETのしきい値電圧だけ低い
電圧が得られ、やはり慣通電流の低減に効果がある。
アドレス信号を受けた上述の回路によつてワード線15
8が選択されて高レベルに持ち上げられると、メモリセ
ル160のフリツプフロツプ回路の低レベルの端子に接続
された情報伝達用のMOSFETに電流が流れ、負荷のＮチヤ
ンネルデプレツシヨン型MOSFET151,152,イコライズ用の
Ｎチヤンネルデプレツシヨン型MOSFET153によつてデー
タ線154,155に電位差が生じる。ここで、端子156には接
地電位より0.5−1V低い電圧源が接続され、また、端子1
57には読みだし時には接地電位を、書き込み時には負電
源電圧−VEEを供給する駆動回路が接続されている。ま
た、MOSFET151,152,153はデイプレツシヨン形であるこ
とがデータ線154,155の電圧を高くたもち、耐α線強度
向上などメモリ動作の安定化に望ましい。データ線154,
155の電圧はエミツタフオロワトランジスタ180,181によ
つてレベルシフトされ差動増幅器のトランジスタ185,18
6のベースに導かれ電流差として共通信号線183,184に出
力される。ここで、MOSFET187,188,189は定電流供給用
のMOSFETで、端子190は差動増幅器の信号を選択して共
通信号線に出力するためのデコードされた信号で、ワー
ド線158に供給された信号と類似である。また端子191は
負電源端子−VEEである。端子173,174は書き込み信号供
給端子で、MOSFET171,172を介して何れかの電位をメモ
リセルのフリツプフロツプ回路の負電位供給源に近い電
位とすることでメモリセル160に情報を書き込むことが
できる。
8が選択されて高レベルに持ち上げられると、メモリセ
ル160のフリツプフロツプ回路の低レベルの端子に接続
された情報伝達用のMOSFETに電流が流れ、負荷のＮチヤ
ンネルデプレツシヨン型MOSFET151,152,イコライズ用の
Ｎチヤンネルデプレツシヨン型MOSFET153によつてデー
タ線154,155に電位差が生じる。ここで、端子156には接
地電位より0.5−1V低い電圧源が接続され、また、端子1
57には読みだし時には接地電位を、書き込み時には負電
源電圧−VEEを供給する駆動回路が接続されている。ま
た、MOSFET151,152,153はデイプレツシヨン形であるこ
とがデータ線154,155の電圧を高くたもち、耐α線強度
向上などメモリ動作の安定化に望ましい。データ線154,
155の電圧はエミツタフオロワトランジスタ180,181によ
つてレベルシフトされ差動増幅器のトランジスタ185,18
6のベースに導かれ電流差として共通信号線183,184に出
力される。ここで、MOSFET187,188,189は定電流供給用
のMOSFETで、端子190は差動増幅器の信号を選択して共
通信号線に出力するためのデコードされた信号で、ワー
ド線158に供給された信号と類似である。また端子191は
負電源端子−VEEである。端子173,174は書き込み信号供
給端子で、MOSFET171,172を介して何れかの電位をメモ
リセルのフリツプフロツプ回路の負電位供給源に近い電
位とすることでメモリセル160に情報を書き込むことが
できる。
第２図をもちいて共通信号線183,184に出力された電
流信号を増幅して選択して出力端子にメモリセルの情報
を出力するまでを説明する。電流信号が端子183,184に
現れるとベース接地トランジスタ204,205を介して抵抗2
01,203に導かれ電圧信号に変換される。この電圧信号を
トランジスタ209,210,ダイオード211,212によつてレベ
ルシフトされたのち差動増幅器のトランジスタ223,224
のベースに接続され、再度電流信号として第２共通信号
線に出力される。この第２共通信号線への信号出力を制
御するためにMOSFET225に電流供給制御端子226をもうけ
てこの端子に高電位を供給することによつて所望の信号
を選択的にとりだす。ここで、MOSFET206,207,208,213,
214は高速動作を得るために供給される定電流を供給す
るためのデバイスで端子270には負電源−vEEが、端子21
5には所定の電圧が供給される。第２図で破線で囲んだ
回路は大規模なメモリ回路では通常複数個設けられそれ
らの出力端子は第２共通信号線に接続されている。第２
共通信号線は共通信号線183,184のための回路と同様の
回路のベース接地トランジスタ234,235を介して抵抗23
1,233に導かれ電圧信号に変換されたのちトランジスタ2
39,240によつてレベルシフトされて、出力バツフア回路
の差動増幅器のトランジスタ252,253のベースに接続さ
れる。この差動増幅器で抵抗250,251に出力される振幅
を所定の電圧振幅にしたのちエミツタフオロワトランジ
スタ260を経て出力端子261に情報が出力される。ここ
で、MOSFET236,237,238,243,244は定電流供給用のデバ
イスで端子272には負電源−VEEが、端子258には所定の
電圧が供給される。また、トランジスタ254,抵抗255も
定電流を供給するためのデバイスで端子257には所定の
電圧が供給される。このメモリ回路によつて従来のアク
セス時間12nsを約7nsにまで短縮できた。
流信号を増幅して選択して出力端子にメモリセルの情報
を出力するまでを説明する。電流信号が端子183,184に
現れるとベース接地トランジスタ204,205を介して抵抗2
01,203に導かれ電圧信号に変換される。この電圧信号を
トランジスタ209,210,ダイオード211,212によつてレベ
ルシフトされたのち差動増幅器のトランジスタ223,224
のベースに接続され、再度電流信号として第２共通信号
線に出力される。この第２共通信号線への信号出力を制
御するためにMOSFET225に電流供給制御端子226をもうけ
てこの端子に高電位を供給することによつて所望の信号
を選択的にとりだす。ここで、MOSFET206,207,208,213,
214は高速動作を得るために供給される定電流を供給す
るためのデバイスで端子270には負電源−vEEが、端子21
5には所定の電圧が供給される。第２図で破線で囲んだ
回路は大規模なメモリ回路では通常複数個設けられそれ
らの出力端子は第２共通信号線に接続されている。第２
共通信号線は共通信号線183,184のための回路と同様の
回路のベース接地トランジスタ234,235を介して抵抗23
1,233に導かれ電圧信号に変換されたのちトランジスタ2
39,240によつてレベルシフトされて、出力バツフア回路
の差動増幅器のトランジスタ252,253のベースに接続さ
れる。この差動増幅器で抵抗250,251に出力される振幅
を所定の電圧振幅にしたのちエミツタフオロワトランジ
スタ260を経て出力端子261に情報が出力される。ここ
で、MOSFET236,237,238,243,244は定電流供給用のデバ
イスで端子272には負電源−VEEが、端子258には所定の
電圧が供給される。また、トランジスタ254,抵抗255も
定電流を供給するためのデバイスで端子257には所定の
電圧が供給される。このメモリ回路によつて従来のアク
セス時間12nsを約7nsにまで短縮できた。
第３図には第１図の端子147に供給するに最適な定電
圧−VEE＋αを発生するための定電圧回路を示す。端子
９には負電源−VEEが、端子１には接地電圧と負電源−V
EEとの間のレベルの基準電圧が供給される。このとき抵
抗２には電流が流れ、MOSFET3,5のゲート電圧の高低に
よつてそれぞれMOSFETに流れる電流が決まる。すなわ
ち、端子11の電圧が端子１の電圧より高くなるとMOSFET
3に多く電流がながれ、トランジスタ8,抵抗４に供給さ
れる。ここで、抵抗４を抵抗２にくらべて十分大きく設
定しておけばその電流はトランジスタ８に殆ど供給され
てコレクタ電流がながれて端子11の電位を引き下げる。
さらに端子11の電位が下がるとMOSFET5の電流が増えて
トランジスタ８への供給電流が減り端子11の電位を上げ
るので負帰還により端子１と端子11とはほぼ同電位に保
たれる。抵抗６はこの回路の出力端子10に電流が流れ込
まないときにも安定に動作させるためのダミー抵抗であ
り、また、ダイオード７によつて端子11の電位をレベル
シフトするための電流供給も兼ねている。ダイオード７
はMOSFET3,5のドレイン電圧を供給するために設けたも
ので回路を簡単にするために省略することも可能である
が、出力端子10の電位が負電源端子９の電位に近いとき
には負電源の変動の影響を受けやすくなる。この定電圧
電源の出力をより安定に供給するためには端子10に10pF
以上の大きい静電容量をつけることが望ましいことはい
うまでもない。
圧−VEE＋αを発生するための定電圧回路を示す。端子
９には負電源−VEEが、端子１には接地電圧と負電源−V
EEとの間のレベルの基準電圧が供給される。このとき抵
抗２には電流が流れ、MOSFET3,5のゲート電圧の高低に
よつてそれぞれMOSFETに流れる電流が決まる。すなわ
ち、端子11の電圧が端子１の電圧より高くなるとMOSFET
3に多く電流がながれ、トランジスタ8,抵抗４に供給さ
れる。ここで、抵抗４を抵抗２にくらべて十分大きく設
定しておけばその電流はトランジスタ８に殆ど供給され
てコレクタ電流がながれて端子11の電位を引き下げる。
さらに端子11の電位が下がるとMOSFET5の電流が増えて
トランジスタ８への供給電流が減り端子11の電位を上げ
るので負帰還により端子１と端子11とはほぼ同電位に保
たれる。抵抗６はこの回路の出力端子10に電流が流れ込
まないときにも安定に動作させるためのダミー抵抗であ
り、また、ダイオード７によつて端子11の電位をレベル
シフトするための電流供給も兼ねている。ダイオード７
はMOSFET3,5のドレイン電圧を供給するために設けたも
ので回路を簡単にするために省略することも可能である
が、出力端子10の電位が負電源端子９の電位に近いとき
には負電源の変動の影響を受けやすくなる。この定電圧
電源の出力をより安定に供給するためには端子10に10pF
以上の大きい静電容量をつけることが望ましいことはい
うまでもない。
第４図には第３図に示した定電圧回路を適用したとき
に好適な動作をする回路の一例を示している。端子21,2
2には相補な関係にある信号が接続される回路である。
このとき、端子27に端子28,29の低レベルの電位に近い
電位−VEE＋αを供給すると高レベルの信号が供給され
たトランジスタ、たとえば23に接続されたMOSFET24には
低レベルの信号が与えられるので電流は少なく、また、
低レベルの信号が供給されるトランジスタ25に接続され
たMOSFET26のソース，ドレイン間には電位差がほとんど
無いので電流は殆ど流れない。このため電流が少なくと
も高い駆動能力をもつドライバ回路を得ることができ
る。この第４図のトランジスタ23,25、MOSFET24,26は、
第１図のトランジスタ112,113,MOSFET193,194の代わり
に使用することができる。
に好適な動作をする回路の一例を示している。端子21,2
2には相補な関係にある信号が接続される回路である。
このとき、端子27に端子28,29の低レベルの電位に近い
電位−VEE＋αを供給すると高レベルの信号が供給され
たトランジスタ、たとえば23に接続されたMOSFET24には
低レベルの信号が与えられるので電流は少なく、また、
低レベルの信号が供給されるトランジスタ25に接続され
たMOSFET26のソース，ドレイン間には電位差がほとんど
無いので電流は殆ど流れない。このため電流が少なくと
も高い駆動能力をもつドライバ回路を得ることができ
る。この第４図のトランジスタ23,25、MOSFET24,26は、
第１図のトランジスタ112,113,MOSFET193,194の代わり
に使用することができる。
第５図は第３図の定電圧回路を使用して特性の向上す
る他の回路の一例を示す。端子41は信号入力端子、45は
出力端子、42,43はそれぞれＰチヤンネル形,Nチヤンネ
ル形のMOSFET、端子44は定電圧供給端子である。端子44
に入力信号の低レベルの電位よりさらにMOSFET43のしき
い値電圧だけ低い電圧−VEE＋αを供給するとこの回路
には入力信号の高，低にかかわらず貫通する電流がなく
なり消費電力の小さい回路を実現できる。ここでは最も
素子数の少ないCMOSインバータについて説明したが、CM
OS論理回路やバイポーラトランジスタを組込んだBiCMOS
回路にも適用して効果のあることはいうまでもない。
る他の回路の一例を示す。端子41は信号入力端子、45は
出力端子、42,43はそれぞれＰチヤンネル形,Nチヤンネ
ル形のMOSFET、端子44は定電圧供給端子である。端子44
に入力信号の低レベルの電位よりさらにMOSFET43のしき
い値電圧だけ低い電圧−VEE＋αを供給するとこの回路
には入力信号の高，低にかかわらず貫通する電流がなく
なり消費電力の小さい回路を実現できる。ここでは最も
素子数の少ないCMOSインバータについて説明したが、CM
OS論理回路やバイポーラトランジスタを組込んだBiCMOS
回路にも適用して効果のあることはいうまでもない。
第６図には第３図に示した定電圧回路に供給する基準
電圧を発生する回路を付加したものである。ここで抵抗
106,トランジスタ108,MOSFET110はそれぞれ第１図のデ
バイスに対応している。このようにして出力端子に出力
される定電圧は第１図の端子147に供給するに最適な電
位である。
電圧を発生する回路を付加したものである。ここで抵抗
106,トランジスタ108,MOSFET110はそれぞれ第１図のデ
バイスに対応している。このようにして出力端子に出力
される定電圧は第１図の端子147に供給するに最適な電
位である。
第７図は第１図に示した２入力NOR回路131に適用でき
る標準２入力NOR回路を示す。端子320,321にはプリデコ
ードされた信号が供給され、MOSFET322,323,324,325に
よつて２入力NOR論理回路を構成し、端子372に出力され
る。ここで、端子326には第１図の端子147と同様の電位
−VEE＋αを供給することが望ましいことは同じであ
る。また3NOR回路では第１図の131の回路にＮ型MOSFET1
ケを142,143に並列に追加すること、第７図MOSFET324,3
25に並列にＮ型MOSFET1ケを追加することで構成でき
る。この場合前者は高速であるが後者にくらべると消費
電力は大きくなる。
る標準２入力NOR回路を示す。端子320,321にはプリデコ
ードされた信号が供給され、MOSFET322,323,324,325に
よつて２入力NOR論理回路を構成し、端子372に出力され
る。ここで、端子326には第１図の端子147と同様の電位
−VEE＋αを供給することが望ましいことは同じであ
る。また3NOR回路では第１図の131の回路にＮ型MOSFET1
ケを142,143に並列に追加すること、第７図MOSFET324,3
25に並列にＮ型MOSFET1ケを追加することで構成でき
る。この場合前者は高速であるが後者にくらべると消費
電力は大きくなる。
第11図には高集積のメモリ回路のメモリセルアレーの
配置図を概念的に示す。ここで950から990まではマツト
と呼ばれるメモリセルアレーを示しており、このマツト
が複数個配列されてメモリを構成している。このような
高集積のメモリでは、メインワード線と呼ばれるマツト
間にまたがるワード線とその信号を各マツトのワード線
903に分割する論理回路Ａとそのための信号を送る信号
線904が設けられている。本デコーダをこのような高集
積のメモリ回路に適用するときに最も適した配置を第11
図に示している。すなわち、メインワード線の信号を発
生するデコーダ回路を左端マツトの左がわに、マツトへ
の信号を発生させるためのマツト信号用のデコーダ回路
を右端マツトの右がわに配置して両信号線をメモリセル
上をワード線に並行に設置する。このように配置すると
従来メモリセルアレーの外側に配置されていたマツト信
号線がメモリセル上を通るのでその分だけメモリ回路の
占有面積が減少し、かつ、デコーダ回路の配置が容易に
なる利点がある。
配置図を概念的に示す。ここで950から990まではマツト
と呼ばれるメモリセルアレーを示しており、このマツト
が複数個配列されてメモリを構成している。このような
高集積のメモリでは、メインワード線と呼ばれるマツト
間にまたがるワード線とその信号を各マツトのワード線
903に分割する論理回路Ａとそのための信号を送る信号
線904が設けられている。本デコーダをこのような高集
積のメモリ回路に適用するときに最も適した配置を第11
図に示している。すなわち、メインワード線の信号を発
生するデコーダ回路を左端マツトの左がわに、マツトへ
の信号を発生させるためのマツト信号用のデコーダ回路
を右端マツトの右がわに配置して両信号線をメモリセル
上をワード線に並行に設置する。このように配置すると
従来メモリセルアレーの外側に配置されていたマツト信
号線がメモリセル上を通るのでその分だけメモリ回路の
占有面積が減少し、かつ、デコーダ回路の配置が容易に
なる利点がある。
第９図は第11図に示したような高集積のメモリ回路に
おけるワード線901やマツト信号線902を駆動するドライ
バ回路に好適な回路を示している。ここで、401は入力
端子で、例えば第１図のデコーダのマルチエミツタ出力
が接続される。第１図のデコーダ回路の出力は高レベル
が−0.8V,低レベルが約−3.5Vであるので端子408,409,4
11に約−５ボルトの負電源−VEEを直接接続すると入力
信号レベルが低レベルのとき電流がながれて消費電力の
増加を引き起こす。この電流増加を防ぐために端子411
に−VEE＋αの電圧を供給する一方、端子408,409にマル
チエミツタ出力112,113の低レベルよりMOSFET405のしき
い値電圧およびトランジスタ407のベースエミツタ順方
向電圧だけ低い電圧−VEE＋βを供給する電源を供給す
る。このようにして第９図の回路を動作させその出力端
子を第11図の端子901や902に接続することによつて高速
にこれらの信号線を駆動することができる。
おけるワード線901やマツト信号線902を駆動するドライ
バ回路に好適な回路を示している。ここで、401は入力
端子で、例えば第１図のデコーダのマルチエミツタ出力
が接続される。第１図のデコーダ回路の出力は高レベル
が−0.8V,低レベルが約−3.5Vであるので端子408,409,4
11に約−５ボルトの負電源−VEEを直接接続すると入力
信号レベルが低レベルのとき電流がながれて消費電力の
増加を引き起こす。この電流増加を防ぐために端子411
に−VEE＋αの電圧を供給する一方、端子408,409にマル
チエミツタ出力112,113の低レベルよりMOSFET405のしき
い値電圧およびトランジスタ407のベースエミツタ順方
向電圧だけ低い電圧−VEE＋βを供給する電源を供給す
る。このようにして第９図の回路を動作させその出力端
子を第11図の端子901や902に接続することによつて高速
にこれらの信号線を駆動することができる。
第10図には第11図にＡで示した論理回路に好適な論理
回路を示す。この回路は第11図の信号線901と904の信号
を801,802に受けてＰ形MOSFET803,804,N形MOSFET805,80
6によつて構成される２入力NOR論理回路で、出力端子80
9は第11図のワード線903に接続される。端子808に供給
される電圧が−5V以下にならない条件で使用されるメモ
リ回路では808に負電源を直接接続することも可能であ
る。−5V以下に負電源電圧が下がる条件下で使用するメ
モリ回路では第１図のデコーダ回路131と同様に定電流
源に接続するか、定電圧源に接続することが望ましい。
回路を示す。この回路は第11図の信号線901と904の信号
を801,802に受けてＰ形MOSFET803,804,N形MOSFET805,80
6によつて構成される２入力NOR論理回路で、出力端子80
9は第11図のワード線903に接続される。端子808に供給
される電圧が−5V以下にならない条件で使用されるメモ
リ回路では808に負電源を直接接続することも可能であ
る。−5V以下に負電源電圧が下がる条件下で使用するメ
モリ回路では第１図のデコーダ回路131と同様に定電流
源に接続するか、定電圧源に接続することが望ましい。
以上説明したように、本発明によれば、従来回路の遅
延時間をさらに短縮でき、高速で安定に動作し、チツプ
面積の小さいメモリLSIが実現できる。
延時間をさらに短縮でき、高速で安定に動作し、チツプ
面積の小さいメモリLSIが実現できる。
第１図，第２図は本発明のメモリ回路の基本構成をしめ
す回路図、第３図は本発明の定電圧電源の回路図、第４
図と第５図は第３図の定電圧電源に好適な回路を示す
図、第６図は第１図の回路に適した定電圧電源を示す回
路図、第７図は第１図のデコーダ回路の他の実施例をし
めす回路図、第８図は従来のメモリ回路の構成図、第９
図，第10図は高集積のメモリ回路に好適なドライバ回路
と論理回路を示す回路図、第11図は高集積のメモリ回路
に本発明を適用するときに望ましい配置を概念的に示し
た図である。 101,21,22,41,109,320,321,401,801,802……入力端子、
102,109,147,148,192,215,226,258,257,1……定電圧供
給端子、111,191,197,198,270,271,272,9,27,44,147,32
6,408,409,808……負電圧供給端子、130……プリデコー
ダ付き入力バツフア回路、120,130……プリデコーダ信
号線、131……デコーダ回路、156……データ線電圧供給
電源線、157……書き込み時にデータ線付加回路を非導
通とするための信号線、158……ワード線、160……メモ
リセル、173,174……メモリセルへの情報書き込み信号
を供給する信号線、183,184……共通読みだし信号線、1
90……データ線選択用のデコーダ信号端子、219……第
１の信号増幅回路、226……この信号増幅回路の信号を
第２の信号増幅回路に出力させるための制御端子、261
……メモリ情報の読みだし出力端子。
す回路図、第３図は本発明の定電圧電源の回路図、第４
図と第５図は第３図の定電圧電源に好適な回路を示す
図、第６図は第１図の回路に適した定電圧電源を示す回
路図、第７図は第１図のデコーダ回路の他の実施例をし
めす回路図、第８図は従来のメモリ回路の構成図、第９
図，第10図は高集積のメモリ回路に好適なドライバ回路
と論理回路を示す回路図、第11図は高集積のメモリ回路
に本発明を適用するときに望ましい配置を概念的に示し
た図である。 101,21,22,41,109,320,321,401,801,802……入力端子、
102,109,147,148,192,215,226,258,257,1……定電圧供
給端子、111,191,197,198,270,271,272,9,27,44,147,32
6,408,409,808……負電圧供給端子、130……プリデコー
ダ付き入力バツフア回路、120,130……プリデコーダ信
号線、131……デコーダ回路、156……データ線電圧供給
電源線、157……書き込み時にデータ線付加回路を非導
通とするための信号線、158……ワード線、160……メモ
リセル、173,174……メモリセルへの情報書き込み信号
を供給する信号線、183,184……共通読みだし信号線、1
90……データ線選択用のデコーダ信号端子、219……第
１の信号増幅回路、226……この信号増幅回路の信号を
第２の信号増幅回路に出力させるための制御端子、261
……メモリ情報の読みだし出力端子。
Claims (1)
- 【請求項１】入力信号レベルをシフトする入力バッファ
回路と、該入力バッファ回路の出力信号をデコードする
デコーダ回路と、デコードされたアドレス信号により選
択されるMOSFETを用いたメモリセルと、該メモリセルに
接続されたデータ線負荷回路と、該メモリセルから読み
だされた信号を増幅するセンスアンプ回路と、該センス
アンプ回路の出力を外部に出力する出力バッファ回路を
具備する半導体メモリ装置において、 上記入力バッファ回路のカレントスイッチの第１の出力
信号をそのベースに入力する第１のバイポーラトランジ
スタと、 該第１のバイポーラトランジスタのエミッタにそのドレ
インが接続される第１のMOSトランジスタと、 上記第１の出力信号と相補の関係を有する上記カレント
スイッチの第２の出力信号をそのベースに入力する第２
のバイポーラトランジスタと、 該第２のバイポーラトランジスタのエミッタにそのドレ
インが接続される第２のMOSトランジスタとを具備し、 上記第１のMOSトランジスタのゲートには上記第２の出
力信号が入力されるとともに上記第２のMOSトランジス
タのゲートには上記第１の出力信号が入力されることを
特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226338A JP2644766B2 (ja) | 1987-09-11 | 1987-09-11 | 半導体メモリ装置 |
| KR1019870014026A KR910002967B1 (ko) | 1986-12-12 | 1987-12-09 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| US07/131,644 US4858191A (en) | 1986-12-12 | 1987-12-11 | Semiconductor integrated circuit |
| US07/373,263 US4937480A (en) | 1986-12-12 | 1989-06-27 | BICMOS buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226338A JP2644766B2 (ja) | 1987-09-11 | 1987-09-11 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6470994A JPS6470994A (en) | 1989-03-16 |
| JP2644766B2 true JP2644766B2 (ja) | 1997-08-25 |
Family
ID=16843602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226338A Expired - Lifetime JP2644766B2 (ja) | 1986-12-12 | 1987-09-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644766B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180586A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-09-11 JP JP62226338A patent/JP2644766B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180586A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6470994A (en) | 1989-03-16 |
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