JP2531674B2 - Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 - Google Patents
Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS・バイポーラ複合マルチプレクサ回路
を備えた半導体メモリ装置に係り、特に、同一基板上に
MOSトランジスタとバイポーラトランジスタを集積化し
て、多量のランダムなデータの書込み、読出しを高速に
行うスタティック型RAM（ランダム・アクセス・メモ
リ）に関する。
を備えた半導体メモリ装置に係り、特に、同一基板上に
MOSトランジスタとバイポーラトランジスタを集積化し
て、多量のランダムなデータの書込み、読出しを高速に
行うスタティック型RAM（ランダム・アクセス・メモ
リ）に関する。
従来のスタティック型MOS・RAMの書込み、読出し回路
の構成例を第３図に示す。この第３図回路は、メモリセ
ルアレイ１、ビット線プルアップ回路２、コラムアンプ
回路３、３′、書込み用ビット線選択回路４およびセン
スアンプ回路５で構成されている。コラムアンプ回路
３、３′を読出し用マルチプレクサ回路であり、ビット
線選択回路４は書込み用マルチプレクサ回路である。電
源電圧は、ECL（Emitter Coupled Logic）インタフェイ
スを考慮して、高電位電源VCC＝0V、低電位電源VEE＝−
5.2Vである。
の構成例を第３図に示す。この第３図回路は、メモリセ
ルアレイ１、ビット線プルアップ回路２、コラムアンプ
回路３、３′、書込み用ビット線選択回路４およびセン
スアンプ回路５で構成されている。コラムアンプ回路
３、３′を読出し用マルチプレクサ回路であり、ビット
線選択回路４は書込み用マルチプレクサ回路である。電
源電圧は、ECL（Emitter Coupled Logic）インタフェイ
スを考慮して、高電位電源VCC＝0V、低電位電源VEE＝−
5.2Vである。
メモリセルアレイ１は、メモリセルCELLがマトリクス
状（ｎ行ｍ列）に配置されており、ワード線選択信号WL
i（ｉ＝１、ｎ）および列選択信号Ci（ｉ＝１、ｍ）に
より指定されたメモリセルへのデータ書込みおよび読出
しを行う。メモリセルは、第４図に示すように、２つの
負荷と４つのMOSトランジスタT10、T11、T12、T13から
なるフリップフロップ回路で構成されており、負荷とし
ては抵抗あるいはゲートが同一側の駆動トランジスタに
接続されたMOSトランジスタで構成される。
状（ｎ行ｍ列）に配置されており、ワード線選択信号WL
i（ｉ＝１、ｎ）および列選択信号Ci（ｉ＝１、ｍ）に
より指定されたメモリセルへのデータ書込みおよび読出
しを行う。メモリセルは、第４図に示すように、２つの
負荷と４つのMOSトランジスタT10、T11、T12、T13から
なるフリップフロップ回路で構成されており、負荷とし
ては抵抗あるいはゲートが同一側の駆動トランジスタに
接続されたMOSトランジスタで構成される。
ビット線プルアップ回路２は、ビット線の信号振幅を
小振幅にすることによりメモリセルの読出し動作を加速
する回路であり、MOSトランジスタT1、T2で構成され
（ここでは、第１列について説明する。）、各ソースは
高電位電源VCCに接続され、各ドレインはビット線対に
接続され、各ゲートには低電位電源VEEが接続されてい
る。
小振幅にすることによりメモリセルの読出し動作を加速
する回路であり、MOSトランジスタT1、T2で構成され
（ここでは、第１列について説明する。）、各ソースは
高電位電源VCCに接続され、各ドレインはビット線対に
接続され、各ゲートには低電位電源VEEが接続されてい
る。
コラムアンプ３、３′は、メモリセルの読出し時にビ
ット線列を選択し、後段のセンスアンプ回路５を高速に
動作させるために、ビット線信号をレベルシフトする回
路である。コラムアンプ３は、MOSトランジスタT3、
T4、T5で構成され、トランジスタT3、T4のドレインは、
それぞれ、データ線Ｄ、に接続され、ゲートは、それ
ぞれ、ビット線対に接続され、ソースはトランジスタT5
のドレインに接続されている。また、トランジスタT5の
ソースは、低電位電源VEEに接続されており、そのゲー
トには列選択信号C1が印加される。コラムアンプ３′
は、MOSトランジスタT6、T7で構成され、各ソースは高
電位電源VCCに接続され、各ドレインはデータ線対Ｄ、
に接続され、各ゲートは低電位電源VEEに接続されて
いる。
ット線列を選択し、後段のセンスアンプ回路５を高速に
動作させるために、ビット線信号をレベルシフトする回
路である。コラムアンプ３は、MOSトランジスタT3、
T4、T5で構成され、トランジスタT3、T4のドレインは、
それぞれ、データ線Ｄ、に接続され、ゲートは、それ
ぞれ、ビット線対に接続され、ソースはトランジスタT5
のドレインに接続されている。また、トランジスタT5の
ソースは、低電位電源VEEに接続されており、そのゲー
トには列選択信号C1が印加される。コラムアンプ３′
は、MOSトランジスタT6、T7で構成され、各ソースは高
電位電源VCCに接続され、各ドレインはデータ線対Ｄ、
に接続され、各ゲートは低電位電源VEEに接続されて
いる。
書込み用ビット線選択回路４は、入力データの書込み
時にビット線列を選択する回路であり、MOSトランジス
タのトランスファゲートにより、MOSレベル（高レベル0
V、低レベル−5.2V）の相補信号をビット線に発生させ
る回路である。MOSトランジスタT8、T9により構成さ
れ、各トランジスタのドレインは、それぞれビット線対
に接続され、各ソースは入力データ線対Din、▲
▼に接続され、各ゲートには、列選択信号C1と外部書込
み制御信号WEとのAND論理をとった制御信号WE・C1が印
加される。
時にビット線列を選択する回路であり、MOSトランジス
タのトランスファゲートにより、MOSレベル（高レベル0
V、低レベル−5.2V）の相補信号をビット線に発生させ
る回路である。MOSトランジスタT8、T9により構成さ
れ、各トランジスタのドレインは、それぞれビット線対
に接続され、各ソースは入力データ線対Din、▲
▼に接続され、各ゲートには、列選択信号C1と外部書込
み制御信号WEとのAND論理をとった制御信号WE・C1が印
加される。
このような構成をもつ従来回路において、データ信号
の、指定メモリセルへの書込み、指定メモリセルからの
読出し動作は次のように行われる。まず、書込み時は、
例えば指定メモリセルが第１列の場合、書込み用ビット
線選択回路４の制御信号WE・C1が高レベルとなり、トラ
ンジスタT8、T9が導通して、共通の入力データ線対
Din、▲▼を介して入力されるデータ信号が第１
列のビット線対に現われる。次に、指定メモリセル、例
えば第１列のメモリセルからの読出しは、コラムアンプ
内の第１列のビット線対に接続している列選択信号C1が
高レベルとなることにより、第１列のメモリセルがアク
セスされ、データ信号は第１列のビット線対に微少な電
位差として現われ、トランジスタT3、T4を通してデータ
線対Ｄ、に現われる。
の、指定メモリセルへの書込み、指定メモリセルからの
読出し動作は次のように行われる。まず、書込み時は、
例えば指定メモリセルが第１列の場合、書込み用ビット
線選択回路４の制御信号WE・C1が高レベルとなり、トラ
ンジスタT8、T9が導通して、共通の入力データ線対
Din、▲▼を介して入力されるデータ信号が第１
列のビット線対に現われる。次に、指定メモリセル、例
えば第１列のメモリセルからの読出しは、コラムアンプ
内の第１列のビット線対に接続している列選択信号C1が
高レベルとなることにより、第１列のメモリセルがアク
セスされ、データ信号は第１列のビット線対に微少な電
位差として現われ、トランジスタT3、T4を通してデータ
線対Ｄ、に現われる。
上記構成および動作をもつ従来のスタティック型RAM
には、次のような問題点があった。即ち、（１）共通の
データ線Ｄ、には、各コラムアンプ内のMOSトランジ
スタT3,T4の全てのドレインが接続されるため、寄生容
量が大きくなり、読出し時の高速動作の妨げとなる。例
えば256キロ・ビット以上のスタティック型RAMで２μｍ
配線を想定すると、データ線容量は２〜3pFとなる。こ
のような負荷容量を従来のMOS回路によりデータ線駆動
を行うと、第５図に示すように、遅延時間は２〜3nSと
なり、アクセス時間が10nS以下のスタテイック型RAMの
実現は困難となる。（２）書込みモードから読出しモー
ドに変化する場合、ビット線の信号振幅がMOSレベルの
大振幅信号から小振幅信号（約−0.1V）に変化するまで
の遅延時間が増大する。等の問題点があった。
には、次のような問題点があった。即ち、（１）共通の
データ線Ｄ、には、各コラムアンプ内のMOSトランジ
スタT3,T4の全てのドレインが接続されるため、寄生容
量が大きくなり、読出し時の高速動作の妨げとなる。例
えば256キロ・ビット以上のスタティック型RAMで２μｍ
配線を想定すると、データ線容量は２〜3pFとなる。こ
のような負荷容量を従来のMOS回路によりデータ線駆動
を行うと、第５図に示すように、遅延時間は２〜3nSと
なり、アクセス時間が10nS以下のスタテイック型RAMの
実現は困難となる。（２）書込みモードから読出しモー
ドに変化する場合、ビット線の信号振幅がMOSレベルの
大振幅信号から小振幅信号（約−0.1V）に変化するまで
の遅延時間が増大する。等の問題点があった。
本発明の目的は、ビット線列の選択はMOSトランジス
タで行い、負荷容量の大きいデータ線をバイポーラ・ト
ランジスタで駆動する構成とすることにより、メモリセ
ルへの書込みおよびメモリセルからの読出し動作を高速
化し、高速なスタティック型RAMを提供することにあ
る。
タで行い、負荷容量の大きいデータ線をバイポーラ・ト
ランジスタで駆動する構成とすることにより、メモリセ
ルへの書込みおよびメモリセルからの読出し動作を高速
化し、高速なスタティック型RAMを提供することにあ
る。
上記目的は、 （１）メモリセルをマトリクス状に配列してなるメモリ
セルアレイと、指定されたメモリセルを選択してデータ
を読出す読出し用マルチプレクサ回路と、指定メモリセ
ルを選択してデータを書込む書込み用マルチプレクサ回
路とを同一基板に形成してなる半導体メモリ装置におい
て、読出し用マルチプレクサ回路を、各メモリセルのビ
ット線のうちから指定列のメモリセルのビット線を選択
するビット線選択回路と、読出し時の非選択列のビット
線を定電圧値に平衡化するビット線平衡化回路と、読出
したビット線のデータ信号をレベルシフトして共通の読
出しデータ線に出力するデータ線駆動回路とで構成し、
書込み用マルチプレクサ回路を、共通の入力データ線を
介して入力されるデータを指定列のメモリセルのビット
線を選択して書込むビット線選択回路と、書込み時の非
選択列のビット線レベルを低レベルに変換するビット線
レベル変換回路とで構成し、上記読出し用マルチプレク
サ回路内のデータ線駆動回路及び上記書込み用マルチプ
レクサ回路内のビット線レベル変換回路をそれぞれバイ
ポーラ・トランジスタで構成し、上記読出し用マルチプ
レクサ回路内のビット線選択回路とビット線平衡化回路
及び上記書込み用マルチプレクサ回路内のビット線選択
回路をそれぞれMOSトランジスタで構成することによ
り、達成される。
セルアレイと、指定されたメモリセルを選択してデータ
を読出す読出し用マルチプレクサ回路と、指定メモリセ
ルを選択してデータを書込む書込み用マルチプレクサ回
路とを同一基板に形成してなる半導体メモリ装置におい
て、読出し用マルチプレクサ回路を、各メモリセルのビ
ット線のうちから指定列のメモリセルのビット線を選択
するビット線選択回路と、読出し時の非選択列のビット
線を定電圧値に平衡化するビット線平衡化回路と、読出
したビット線のデータ信号をレベルシフトして共通の読
出しデータ線に出力するデータ線駆動回路とで構成し、
書込み用マルチプレクサ回路を、共通の入力データ線を
介して入力されるデータを指定列のメモリセルのビット
線を選択して書込むビット線選択回路と、書込み時の非
選択列のビット線レベルを低レベルに変換するビット線
レベル変換回路とで構成し、上記読出し用マルチプレク
サ回路内のデータ線駆動回路及び上記書込み用マルチプ
レクサ回路内のビット線レベル変換回路をそれぞれバイ
ポーラ・トランジスタで構成し、上記読出し用マルチプ
レクサ回路内のビット線選択回路とビット線平衡化回路
及び上記書込み用マルチプレクサ回路内のビット線選択
回路をそれぞれMOSトランジスタで構成することによ
り、達成される。
本発明では、負荷容量の大きいデータ線に現われる微
少な読出し信号差をバイポーラ・トランジスタで受け、
このエミッタフォロワ形のバイポーラ・トランジスタ回
路の強力な電流供給機能を生かすことになり、高速なメ
モリ装置を実現しようとするものである。
少な読出し信号差をバイポーラ・トランジスタで受け、
このエミッタフォロワ形のバイポーラ・トランジスタ回
路の強力な電流供給機能を生かすことになり、高速なメ
モリ装置を実現しようとするものである。
〔実施例〕 第１図は本発明の一実施例回路図であって、10は読出
し用マルチプレクサ回路、11は書込み用マルチプレクサ
回路である。読出し用マルチプレクサ回路10は、ビット
線選択回路６、読出しビット線平衡化回路７およびデー
タ線駆動回路８、８′で構成され、書込み用マルチプレ
クサ回路11は、書込み用ビット線選択回路４およびビッ
ト線レベル変換回路９で構成されている。ここでは、第
１列について説明する。
し用マルチプレクサ回路、11は書込み用マルチプレクサ
回路である。読出し用マルチプレクサ回路10は、ビット
線選択回路６、読出しビット線平衡化回路７およびデー
タ線駆動回路８、８′で構成され、書込み用マルチプレ
クサ回路11は、書込み用ビット線選択回路４およびビッ
ト線レベル変換回路９で構成されている。ここでは、第
１列について説明する。
ビット線選択回路６は、pMOSトランジスタT14、T15で
構成され、トランジスタT14、T15のソースはビット線対
BL1、▲▼に接続され、ドレインは読出しビット
線対BL1R（Ｒ）、▲▼に接続され、ゲート
には、列選択信号▲▼が印加されている。
構成され、トランジスタT14、T15のソースはビット線対
BL1、▲▼に接続され、ドレインは読出しビット
線対BL1R（Ｒ）、▲▼に接続され、ゲート
には、列選択信号▲▼が印加されている。
読出しビット線平衡化回路７は、pMOSトランジスタT
16、T17で構成され、トランジスタT16、T17のソースは
定電圧源V1に接続され、ドレインは読出しビット線対BL
1（Ｒ）、▲▼に接続され、ゲートには、
列選択信号の反転信号C1が印加されている。定電圧源V1
には、読出し時のビット線対の低レベル以下の電圧値が
設定される。
16、T17で構成され、トランジスタT16、T17のソースは
定電圧源V1に接続され、ドレインは読出しビット線対BL
1（Ｒ）、▲▼に接続され、ゲートには、
列選択信号の反転信号C1が印加されている。定電圧源V1
には、読出し時のビット線対の低レベル以下の電圧値が
設定される。
データ線駆動回路８は、バイポーラ・トランジスタ
Q1、Q2で構成され、各コレクタは高電位電源VCCに接続
され、各ベースは読出しビット線対BL1（Ｒ）、▲
▼に接続され、各エミッタはデータ線対Ｄ、Ｄ
に接続されている。データ線駆動回路８′は、抵抗R1、
R2で構成されており、各データ線と低電位電源VEEの間
に接続されている。
Q1、Q2で構成され、各コレクタは高電位電源VCCに接続
され、各ベースは読出しビット線対BL1（Ｒ）、▲
▼に接続され、各エミッタはデータ線対Ｄ、Ｄ
に接続されている。データ線駆動回路８′は、抵抗R1、
R2で構成されており、各データ線と低電位電源VEEの間
に接続されている。
書込み用ビット線選択回路４は、nMOSトランジスタ
T8、T9で構成され、各ドレインは、ビット線対、BL1、
▲▼に接続され、ソースは、共通の入力データ線
対Din、▲▼に接続され、ゲートには、書込み制
御信号と列選択信号のAND論理をとった制御信号WE・C1
が印加されている。
T8、T9で構成され、各ドレインは、ビット線対、BL1、
▲▼に接続され、ソースは、共通の入力データ線
対Din、▲▼に接続され、ゲートには、書込み制
御信号と列選択信号のAND論理をとった制御信号WE・C1
が印加されている。
ビット線レベル変換回路９は、バイポーラトランジス
タQ3、Q4で構成され、各コレクタは高電位電源VCCに接
続され、各エミッタはビット線対BL1、▲▼に接
続され、各ベースにはビット線選択回路４の制御信号の
反転信号 が入力されている。
タQ3、Q4で構成され、各コレクタは高電位電源VCCに接
続され、各エミッタはビット線対BL1、▲▼に接
続され、各ベースにはビット線選択回路４の制御信号の
反転信号 が入力されている。
以上の構成を備えた第１図実施例の動作について述べ
る。以下では、第１列について動作説明を行う。
る。以下では、第１列について動作説明を行う。
まず、書込み動作を説明する。
選択列は、書込み用ビット線選択回路４の制御信号WE
・C1が高レベル（VCCレベル）に上昇するため、MOSトラ
ンジスタT8、T9が導通し、入力データ線Din、▲
▼のMOSレベルの相補信号がビット線対BL1、▲▼
に発生し、メモリセルへの書込みが可能となる。
・C1が高レベル（VCCレベル）に上昇するため、MOSトラ
ンジスタT8、T9が導通し、入力データ線Din、▲
▼のMOSレベルの相補信号がビット線対BL1、▲▼
に発生し、メモリセルへの書込みが可能となる。
非選択列は、書込み用ビット用選択回路４の制御信号
WE・Ciが低レベル（VEEレベル）となるため、入力デー
タ線の信号がビット線上に発生しない。更に、その制御
信号の反転信号 が、ビット線レベル変換回路９のバイポーラ・トランジ
スタQ3、Q4のベースに印加されるため、ビット線対の低
レベルは、−0.8V以下にレベル変換される。従って、選
択列が変化した場合にも高速に書込み動作が可能とな
る。
WE・Ciが低レベル（VEEレベル）となるため、入力デー
タ線の信号がビット線上に発生しない。更に、その制御
信号の反転信号 が、ビット線レベル変換回路９のバイポーラ・トランジ
スタQ3、Q4のベースに印加されるため、ビット線対の低
レベルは、−0.8V以下にレベル変換される。従って、選
択列が変化した場合にも高速に書込み動作が可能とな
る。
つぎに、読出し動作を説明する。
ビット線レベル変換回路のすべての制御信号は、高レ
ベル（VCCレベル）となるためビット線レベルは、−0.8
V以下にレベル変換される。
ベル（VCCレベル）となるためビット線レベルは、−0.8
V以下にレベル変換される。
選択列は、ビット線選択回路６の列選択信号▲▼
が低レベル（VEEレベル）となり、MOSトランジスタ
T14、T15が導通し、ビット線対BL1、▲▼の小振
幅信号が読出しビット線対BL1（Ｒ）、▲
▼に発生する。読出しビット線に発生した信号は、デー
タ線駆動回路８、８′によりバイポーラ・トランジスタ
のビルトイン電圧だけレベルシフトされ、共通データ線
対Ｄ、にその信号が発生する。
が低レベル（VEEレベル）となり、MOSトランジスタ
T14、T15が導通し、ビット線対BL1、▲▼の小振
幅信号が読出しビット線対BL1（Ｒ）、▲
▼に発生する。読出しビット線に発生した信号は、デー
タ線駆動回路８、８′によりバイポーラ・トランジスタ
のビルトイン電圧だけレベルシフトされ、共通データ線
対Ｄ、にその信号が発生する。
非選択列は、ビット線選択回路６の列選択信号▲
▼が高レベル（VCCレベル）となるため、ビット線対の
信号は読出しビット線対に発生しない。さらに、読出し
ビット線平衡化回路７の制御信号Ciが低レベル（VEEレ
ベル）となるため、MOSトランジスタT16、T17が導通
し、読出しビット線が定電圧V1（ビット線振幅が0.1Vの
場合には、−0.1V以下）に平衡化される。このため、非
選択列の読出しビット線電位が選択列の読出しビット線
電位よりも低くなり、共通データ線には非選択列の信号
が現れない。
▼が高レベル（VCCレベル）となるため、ビット線対の
信号は読出しビット線対に発生しない。さらに、読出し
ビット線平衡化回路７の制御信号Ciが低レベル（VEEレ
ベル）となるため、MOSトランジスタT16、T17が導通
し、読出しビット線が定電圧V1（ビット線振幅が0.1Vの
場合には、−0.1V以下）に平衡化される。このため、非
選択列の読出しビット線電位が選択列の読出しビット線
電位よりも低くなり、共通データ線には非選択列の信号
が現れない。
第２図は本発明による第２の実施例であって、複数の
読出しビット線対を共通に接続し、共通ビット線BL
1（Ｒ）、▲▼を設けたものであり、第１
の実施例に比べて、共通のデータ線に接続するバイポー
ラ・トランジスタの数（データ線の負荷容量）をビット
線を共通化した分だけ削減できるため、さらに高速化が
図れるという利点がある。
読出しビット線対を共通に接続し、共通ビット線BL
1（Ｒ）、▲▼を設けたものであり、第１
の実施例に比べて、共通のデータ線に接続するバイポー
ラ・トランジスタの数（データ線の負荷容量）をビット
線を共通化した分だけ削減できるため、さらに高速化が
図れるという利点がある。
以上に説明した実施例回路によれば、マルチプレクサ
回路におけるマルチプレクサ動作をMOSトランジスタで
行わせ、データ線駆動をエミッタフォロワ形のバイポー
ラ・トランジスタで行わせる構成としたことにより、メ
モリセルへの入力データの書込みおよびメモリセルから
のデータの読出しを高速に行うことができる。
回路におけるマルチプレクサ動作をMOSトランジスタで
行わせ、データ線駆動をエミッタフォロワ形のバイポー
ラ・トランジスタで行わせる構成としたことにより、メ
モリセルへの入力データの書込みおよびメモリセルから
のデータの読出しを高速に行うことができる。
以上説明したように、本発明のマルチプレクサ回路
は、ビット線の選択はMOSトランジスタで行い、負荷容
量の大きいデータ線の駆動をエミッタフォロワ形のパイ
ポーラトランジスタで行う回路構成としたことにより、
メモリセルへの書込みおよびメモリセルからの読出し時
の遅延時間を、第５図に一例を示すように、従来方式の
全てをMOSトランジスタで行わせる回路に比べて、大幅
に縮減することが可能となる。すなわち、MOS・バイポ
ーラ複合マルチプレクサ回路を備えた本発明の半導体メ
モリ装置においては、エミッタフォロワ回路でデータ線
を駆動することにより、従来のMOS形式のマルチプレク
サ回路を備えたメモリ装置と比べて約90％高速化が可能
となった。
は、ビット線の選択はMOSトランジスタで行い、負荷容
量の大きいデータ線の駆動をエミッタフォロワ形のパイ
ポーラトランジスタで行う回路構成としたことにより、
メモリセルへの書込みおよびメモリセルからの読出し時
の遅延時間を、第５図に一例を示すように、従来方式の
全てをMOSトランジスタで行わせる回路に比べて、大幅
に縮減することが可能となる。すなわち、MOS・バイポ
ーラ複合マルチプレクサ回路を備えた本発明の半導体メ
モリ装置においては、エミッタフォロワ回路でデータ線
を駆動することにより、従来のMOS形式のマルチプレク
サ回路を備えたメモリ装置と比べて約90％高速化が可能
となった。
第１図は本発明の第１の実施例回路図、第２図は本発明
の第２の実施例回路図、第３図は従来例の回路図、第４
図は第３図中のメモリセルの回路図、第５図はデータ線
容量と遅延時間との関係を従来形式と本発明形式とで比
較して示す図である。 符号の説明 １……メモリセルアレイ ２……ビット線プルアップ回路 ３、３′……コラムアンプ ４……書込み用ビット線選択回路 ６……ビット線選択回路 ７……読出しビット線平衡化回路 ８、８′……データ線駆動回路 ９……ビット線レベル変換回路 10……読出し用マルチプレクサ回路 11……書込み用マルチプレクサ回路
の第２の実施例回路図、第３図は従来例の回路図、第４
図は第３図中のメモリセルの回路図、第５図はデータ線
容量と遅延時間との関係を従来形式と本発明形式とで比
較して示す図である。 符号の説明 １……メモリセルアレイ ２……ビット線プルアップ回路 ３、３′……コラムアンプ ４……書込み用ビット線選択回路 ６……ビット線選択回路 ７……読出しビット線平衡化回路 ８、８′……データ線駆動回路 ９……ビット線レベル変換回路 10……読出し用マルチプレクサ回路 11……書込み用マルチプレクサ回路
Claims (3)
- 【請求項１】メモリセルをマトリクス状に配列してなる
メモリセルアレイと、指定されたメモリセルを選択して
データを読出す読出し用マルチプレクサ回路と、指定メ
モリセルを選択してデータを書込む書込み用マルチプレ
クサ回路とを同一基板に形成してなる半導体メモリ装置
において、読出し用マルチプレクサ回路を、各メモリセ
ルのビット線のうちから指定列のメモリセルのビット線
を選択するビット線選択回路と、読出し時の非選択列の
ビット線を定電圧値に平衡化するビット線平衡化回路
と、読出したビット線のデータ信号をレベルシフトして
共通の読出しデータ線に出力するデータ線駆動回路とで
構成し、書込み用マルチプレクサ回路を、共通の入力デ
ータ線を介して入力されるデータを指定列のメモリセル
のビット線を選択して書込むビット線選択回路と、書込
み時の非選択列のビット線レベルを低レベルに変換する
ビット線レベル変換回路とで構成し、上記読出し用マル
チプレクサ回路内のデータ線駆動回路及び上記書込み用
マルチプレクサ回路内のビット線レベル変換回路をそれ
ぞれバイポーラ・トランジスタで構成し、上記読出し用
マルチプレクサ回路内のビット線選択回路とビット線平
衡化回路及び上記書込み用マルチプレクサ回路内のビッ
ト線選択回路をそれぞれMOSトランジスタで構成したこ
とを特徴とするMOS・バイポーラ複合マルチプレクサ回
路を備えた半導体メモリ装置。 - 【請求項２】前記読出し用マルチプレクサ回路内の前記
ビット線選択回路を、第１、第２のMOSトランジスタで
構成し、各トランジスタのドレインをビット線対に、ソ
ースを読出しビット線対に接続し、各ゲートに第１の列
選択信号を入力し、前記ビット線平衡化回路を第３、第
４のMOSトランジスタで構成し、各トランジスタのドレ
インを読出しビット線対に、ソースを定電源に接続し、
各ゲートに第１の列選択信号の反転信号を入力し、前記
データ線駆動回路を第１、第２のバイポーラ・トランジ
スタで構成し、各トランジスタのコレクタを高電位電源
VCCに、ベースを読出しビット線対に、エミッタを共通
の読出しデータ線に接続し、前記書込み用マルチプレク
サ回路内の前記ビット線選択回路を第５、第６のMOSト
ランジスタで構成し、各トランジスタのソースを共通の
入力データ線対に、ドレインをビット線対に接続し、各
ゲートに第２の列選択信号を入力し、前記ビット線レベ
ル変換回路を第３、第４のバイポーラ・トランジスタで
構成し、各トランジスタのコレクタを高電位電源V
CCに、エミッタをビット線対に接続し、各ベースに第２
の列選択信号を反転信号を入力したことを特徴とする特
許請求の範囲第１項記載のMOS・バイポーラ複合マルチ
プレクサ回路を備えた半導体メモリ装置。 - 【請求項３】前記データ線駆動回路は、複数のメモリセ
ルに対して共通に設けた読出しビット線対に接続され、
この共通読出しビット線に読出されたデータ信号をレベ
ルシフトして共通の読出しデータ線に出力することを特
徴とする特許請求の範囲第１項あるいは第２項記載のMO
S・バイポーラ複合マルチプレクサ回路を備えた半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096695A JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096695A JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261597A JPS63261597A (ja) | 1988-10-28 |
| JP2531674B2 true JP2531674B2 (ja) | 1996-09-04 |
Family
ID=14171906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096695A Expired - Lifetime JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531674B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181759B2 (ja) * | 1993-06-10 | 2001-07-03 | 富士通株式会社 | 半導体記憶装置 |
-
1987
- 1987-04-20 JP JP62096695A patent/JP2531674B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会技術研究報告，Ｖｏｌ．８６，Ｎｏ．１，Ｐ．３１〜３８１９８６（ＳＳＤ８６−５） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63261597A (ja) | 1988-10-28 |
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Legal Events
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| EXPY | Cancellation because of completion of term |