JP2669390B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2669390B2 JP2669390B2 JP7067361A JP6736195A JP2669390B2 JP 2669390 B2 JP2669390 B2 JP 2669390B2 JP 7067361 A JP7067361 A JP 7067361A JP 6736195 A JP6736195 A JP 6736195A JP 2669390 B2 JP2669390 B2 JP 2669390B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- signal
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり、特にメモリセルのトランジスタのゲートを
駆動するワードドライバーとそれを選択するデコーダの
構成に関するものである。
ものであり、特にメモリセルのトランジスタのゲートを
駆動するワードドライバーとそれを選択するデコーダの
構成に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置では、ワード線を
選択するデコーダの前段のアドレス入力バッファにアド
レス信号が入力されている間、そのアドレス信号に対応
するワード線が選択されていた。
選択するデコーダの前段のアドレス入力バッファにアド
レス信号が入力されている間、そのアドレス信号に対応
するワード線が選択されていた。
【０００３】
【発明が解決しようとする課題】ところが、従来のもの
では、アドレス信号線にノイズ等が入ると選択されてい
たワード線は非選択となってしまうため、安定な動作が
得られないことがわかった。
では、アドレス信号線にノイズ等が入ると選択されてい
たワード線は非選択となってしまうため、安定な動作が
得られないことがわかった。
【０００４】そこで、本発明はワード線の選択状態を安
定にした半導体記憶装置を提供することを目的とする。
定にした半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明を第７図に示した
代表的な実施例により説明すると、本発明は、トランジ
スタを有するメモリセルと、上記メモリセルの上記トラ
ンジスタのゲートに接続されたワード線Ｗと、上記メモ
リセルの上記トランジスタのソース又はドレインに接続
されたデータ線Ｄと、上記ワード線Ｗを駆動するワード
ドライバー８Ｘ２と、該ワードドライバー８Ｘ２の入力
にその出力が接続されたデコーダ８Ｘ１とを具備してな
る半導体記憶装置において、上記デコーダ８Ｘ１が、複
数のアドレス線ＶＡがその入力に接続され、該複数のア
ドレス線ＶＡからの信号をデコードすることにより、上
記複数のアドレス線ＶＡよりも少ない数の出力線からデ
コード結果を出力する論理回路８Ｘ１１と、該論理回路
８Ｘ１１の出力にその入力が接続され、該論理回路の出
力値を保持するラッチ回路８Ｘ１２，１３とを有するこ
とを特徴とする。
代表的な実施例により説明すると、本発明は、トランジ
スタを有するメモリセルと、上記メモリセルの上記トラ
ンジスタのゲートに接続されたワード線Ｗと、上記メモ
リセルの上記トランジスタのソース又はドレインに接続
されたデータ線Ｄと、上記ワード線Ｗを駆動するワード
ドライバー８Ｘ２と、該ワードドライバー８Ｘ２の入力
にその出力が接続されたデコーダ８Ｘ１とを具備してな
る半導体記憶装置において、上記デコーダ８Ｘ１が、複
数のアドレス線ＶＡがその入力に接続され、該複数のア
ドレス線ＶＡからの信号をデコードすることにより、上
記複数のアドレス線ＶＡよりも少ない数の出力線からデ
コード結果を出力する論理回路８Ｘ１１と、該論理回路
８Ｘ１１の出力にその入力が接続され、該論理回路の出
力値を保持するラッチ回路８Ｘ１２，１３とを有するこ
とを特徴とする。
【０００６】
【作用】ラッチ回路がデコーダの出力を保持している
間、ワード線は選択状態を保つ。
間、ワード線は選択状態を保つ。
【０００７】
（実施例１）図１はダイナミック形半導体メモリセルの
ブロック図であり、Ｎビットのメモリセルアレー６とバ
イポーラトランジスタを含む周辺回路群が示されてい
る。該メモリセルアレー６には、ｉ本のワード線Ｗとｊ
本のデータ線Ｄが交差配列され、該ワード線と該データ
線の交点のうちＮ個にメモリセルＣが配置されている。
アドレスバッファ回路５Ｘ，５Ｙには各々アドレス入力
Ｘ0〜Ｘn，Ｙ0〜Ｙmが印加され、その出力が、デコーダ
・ドライバ回路８Ｘ，８Ｙに伝達される。該デコーダ・
ドライバ回路８Ｘ・８Ｙのうち８Ｘによりワード線が８
Ｙにより書き込み・読み出し回路７が駆動されメモリセ
ルアレー６内の選択されたメモリセルＣへの情報の書き
込みあるいは該メモリセルＣからの情報の読み出しを行
なう。９は書き込み・読み出し制御回路で、該回路９
は、チップセレクト信号￣ＣＳ、書き込み動作制御信号
￣ＷＥ、入力信号ＤＩによって前記デコーダ・ドライバ
回路８Ｘ，８Ｙ、書き込み・読み出し回路７、出力回路
１０を制御する。該出力回路１０は、前記書き込み・読
み出し回路７により読み出された情報を外部へ出力する
ための回路である。なお上記書き込み・読み出し回路７
は、後述するように、その一部を、デコーダ・ドライバ
回路８Ｙと反対側のメモリセルアレー６の端に配置し
て、デコーダ・ドライバ回路８Ｙからの制御信号をメモ
リセルアレー６の上を通して制御することもできる。図
１においては、Ｘ系のアドレス入力Ｘ0〜Ｘn，とＹ系の
アドレス入力Ｙ0〜Ｙmとを別々の入力端子より入力して
いるが、これらの入力端子を共用とし時間差を設けて入
力する方式、いわゆる‘アドレスマルチプレックス方
式’を採用することもできる。又、以下の説明では、特
に指示しない限り外部インタフェイスは、エミッタ結合
ロジック（以下ではＥＣＬと記す）レベルとするが、本
発明はトランジスタトランジスタロジック（以下ではＴ
ＴＬと記す。）にも応用できる。
ブロック図であり、Ｎビットのメモリセルアレー６とバ
イポーラトランジスタを含む周辺回路群が示されてい
る。該メモリセルアレー６には、ｉ本のワード線Ｗとｊ
本のデータ線Ｄが交差配列され、該ワード線と該データ
線の交点のうちＮ個にメモリセルＣが配置されている。
アドレスバッファ回路５Ｘ，５Ｙには各々アドレス入力
Ｘ0〜Ｘn，Ｙ0〜Ｙmが印加され、その出力が、デコーダ
・ドライバ回路８Ｘ，８Ｙに伝達される。該デコーダ・
ドライバ回路８Ｘ・８Ｙのうち８Ｘによりワード線が８
Ｙにより書き込み・読み出し回路７が駆動されメモリセ
ルアレー６内の選択されたメモリセルＣへの情報の書き
込みあるいは該メモリセルＣからの情報の読み出しを行
なう。９は書き込み・読み出し制御回路で、該回路９
は、チップセレクト信号￣ＣＳ、書き込み動作制御信号
￣ＷＥ、入力信号ＤＩによって前記デコーダ・ドライバ
回路８Ｘ，８Ｙ、書き込み・読み出し回路７、出力回路
１０を制御する。該出力回路１０は、前記書き込み・読
み出し回路７により読み出された情報を外部へ出力する
ための回路である。なお上記書き込み・読み出し回路７
は、後述するように、その一部を、デコーダ・ドライバ
回路８Ｙと反対側のメモリセルアレー６の端に配置し
て、デコーダ・ドライバ回路８Ｙからの制御信号をメモ
リセルアレー６の上を通して制御することもできる。図
１においては、Ｘ系のアドレス入力Ｘ0〜Ｘn，とＹ系の
アドレス入力Ｙ0〜Ｙmとを別々の入力端子より入力して
いるが、これらの入力端子を共用とし時間差を設けて入
力する方式、いわゆる‘アドレスマルチプレックス方
式’を採用することもできる。又、以下の説明では、特
に指示しない限り外部インタフェイスは、エミッタ結合
ロジック（以下ではＥＣＬと記す）レベルとするが、本
発明はトランジスタトランジスタロジック（以下ではＴ
ＴＬと記す。）にも応用できる。
【０００８】なお、ＥＣＬでは電源電圧はＶEE（〜−
５.２Ｖ）であり、ＴＴＬではＶCC（〜＋５Ｖ）であ
る。
５.２Ｖ）であり、ＴＴＬではＶCC（〜＋５Ｖ）であ
る。
【０００９】図２はメモリセルアレー６と、読出し、書
込み回路（図１の７）のうちの読出しと再書込みを行な
うセンス系回路の部分１１だけをさらに詳しく記したも
のである。図３はその読出しから再書込みに至る動作を
示す波形である。図１の７のうち書込みを行なう回路に
ついては後述する。図２において該センス回路１１は前
記メモリセルアレー６中の１対のデータ線Ｄ，￣Ｄ毎に
設置されるサブセンス回路１１Ｓにより構成されてい
る。該サブセンス回路１１ＳにおいてＨＰはプリチャー
ジ回路、ＳＡ１は第１の差動増幅器、ＳＡ２は第２の差
動増幅器である。該サブセンス回路１１Ｓ出力は抵抗Ｒ
3，Ｒ4を通して接地された出力線Ｏ，￣Ｏを介してバイ
ポーラトランジスタを含む出力回路１０に伝達される。
第１の差動増幅器ＳＡ１におけるＮチャネルＭＩＳトラ
ンジスタＱ17，Ｑ19は従来のＭＩＳダイナミック型半導
体メモリではセンスアンプと称するもので、またＰチャ
ネルＭＩＳトランジスタＱ16，Ｑ18はアクティブリスト
ア回路と称するものであるが、これらは一種の増幅器な
ので、ここでは総称して第１の差動増幅器ＳＡ１と称す
る。次にこれらの回路の読出し時に動作を図２と図３を
用いて説明する。読出し動作を始める前に、前サイクル
の後縁部で第１の差動増幅器ＳＡ１をφSA1，￣φSA1を
用いてオフし、プリチャージ信号φPを高電位に設定し
てプリチャージ回路ＨＰをオンしておく。この結果
Ｄ0，￣Ｄ0あるいはＤ1，￣Ｄ1等のデータ線対は短絡さ
れると共にプリチャージ電圧ＶHに電位が設定される。
ＶHは、負荷源電圧ＶEEの約半分の値にしておく。チッ
プセレクト入力信号￣ＣＳが低電位になると、プリチャ
ージ信号φPを立下げ、プリチャージ回路ＨＰをオフ
し、前記アドレス信号Ｘ0〜Ｘn，Ｙ0〜Ｙmによって選択
されたワード線Ｗ0とＹ選択信号φY0を高電位に遷移さ
せる。ワード線Ｗ0に接続されたすべてのメモリセル２
（図２）のＭＩＳトランジスタが導通し、蓄積容量ＣＳ
の電荷に応じて、データ線対Ｄ0，￣Ｄ0やＤ1，￣Ｄ1等
に微妙な電位差が生じる。この電位差を第２の差動増幅
器ＳＡ２で検出しその出力Ｏ，￣Ｏを出力回路に送る。
出力回路ではこれを増幅し、ＤＯとして所定の出力レベ
ルを発生する。これらの動作を併行して，φSA1，￣φ
SA1で制御された駆動回路１５，１６がＨ線，Ｌ線を介
して第１の差動増幅器ＳＡ１をオンさせる。
込み回路（図１の７）のうちの読出しと再書込みを行な
うセンス系回路の部分１１だけをさらに詳しく記したも
のである。図３はその読出しから再書込みに至る動作を
示す波形である。図１の７のうち書込みを行なう回路に
ついては後述する。図２において該センス回路１１は前
記メモリセルアレー６中の１対のデータ線Ｄ，￣Ｄ毎に
設置されるサブセンス回路１１Ｓにより構成されてい
る。該サブセンス回路１１ＳにおいてＨＰはプリチャー
ジ回路、ＳＡ１は第１の差動増幅器、ＳＡ２は第２の差
動増幅器である。該サブセンス回路１１Ｓ出力は抵抗Ｒ
3，Ｒ4を通して接地された出力線Ｏ，￣Ｏを介してバイ
ポーラトランジスタを含む出力回路１０に伝達される。
第１の差動増幅器ＳＡ１におけるＮチャネルＭＩＳトラ
ンジスタＱ17，Ｑ19は従来のＭＩＳダイナミック型半導
体メモリではセンスアンプと称するもので、またＰチャ
ネルＭＩＳトランジスタＱ16，Ｑ18はアクティブリスト
ア回路と称するものであるが、これらは一種の増幅器な
ので、ここでは総称して第１の差動増幅器ＳＡ１と称す
る。次にこれらの回路の読出し時に動作を図２と図３を
用いて説明する。読出し動作を始める前に、前サイクル
の後縁部で第１の差動増幅器ＳＡ１をφSA1，￣φSA1を
用いてオフし、プリチャージ信号φPを高電位に設定し
てプリチャージ回路ＨＰをオンしておく。この結果
Ｄ0，￣Ｄ0あるいはＤ1，￣Ｄ1等のデータ線対は短絡さ
れると共にプリチャージ電圧ＶHに電位が設定される。
ＶHは、負荷源電圧ＶEEの約半分の値にしておく。チッ
プセレクト入力信号￣ＣＳが低電位になると、プリチャ
ージ信号φPを立下げ、プリチャージ回路ＨＰをオフ
し、前記アドレス信号Ｘ0〜Ｘn，Ｙ0〜Ｙmによって選択
されたワード線Ｗ0とＹ選択信号φY0を高電位に遷移さ
せる。ワード線Ｗ0に接続されたすべてのメモリセル２
（図２）のＭＩＳトランジスタが導通し、蓄積容量ＣＳ
の電荷に応じて、データ線対Ｄ0，￣Ｄ0やＤ1，￣Ｄ1等
に微妙な電位差が生じる。この電位差を第２の差動増幅
器ＳＡ２で検出しその出力Ｏ，￣Ｏを出力回路に送る。
出力回路ではこれを増幅し、ＤＯとして所定の出力レベ
ルを発生する。これらの動作を併行して，φSA1，￣φ
SA1で制御された駆動回路１５，１６がＨ線，Ｌ線を介
して第１の差動増幅器ＳＡ１をオンさせる。
【００１０】このＳＡ１の動作により、メモリセルから
読出されたデータ線対の微少な差動信号を増幅し、高電
位側のデータ線を０Ｖに、低電位側のデータ線をＶEEに
遷移し、データ線対毎にワード線選択されたメモリセル
に再書込みを行なう。
読出されたデータ線対の微少な差動信号を増幅し、高電
位側のデータ線を０Ｖに、低電位側のデータ線をＶEEに
遷移し、データ線対毎にワード線選択されたメモリセル
に再書込みを行なう。
【００１１】以上は読出し動作（再書込み動作を含む）
であるが、次に書込み動作を図４，図５を用いて説明す
る。図４の書込み回路１２は図２のセンス回路１１と合
せ図１の読出し・書込み回路７を構成するものである。
書込み回路は第１，第２の入力線Ｉ，￣Ｉと、これらと
データ線Ｄ1，￣Ｄ1との間に直列に接続されたＭＩＳト
ランジスタＱ40〜Ｑ43と、これらのゲート制御線φWR，
φY1とで構成される。書込みの場合図５に示す様にプリ
チャージ状態からワード線を選択し例えばＷ1を高電位
にしたデータ線対に微少な差動信号が生じるまでは、読
出し動作と全く同様である。この時書込み入力線Ｉ，￣
Ｉの一方を高電位（０Ｖ）に、他方を低電位（ＶEE）に
設定する。その後書込みパルスφRWが印加され、φY1で
選択されたデータ線対はＩ，￣Ｉの電位のとほぼ等しい
電位に強制的に遷移される。こうして選択メモリセル
（Ｗ1とφY1の交点セル）のみに所望の情報が書込まれ
る。以上では図２〜図５に示した様にメモリセルの駆動
に必要な信号群（φP，φSA1，￣φSA1，Ｗ，φRW）を
発生するための制御方式，特にダイナミック形半導体メ
モリに固有なデータ線プリチャージの制御方式やその回
路については言及していない。また連続した動作サイク
ル相互間の関係についても言及がなく、図３，図５の様
に、ある１つの無限長のサイクル時間の動作のみに関す
るものである。
であるが、次に書込み動作を図４，図５を用いて説明す
る。図４の書込み回路１２は図２のセンス回路１１と合
せ図１の読出し・書込み回路７を構成するものである。
書込み回路は第１，第２の入力線Ｉ，￣Ｉと、これらと
データ線Ｄ1，￣Ｄ1との間に直列に接続されたＭＩＳト
ランジスタＱ40〜Ｑ43と、これらのゲート制御線φWR，
φY1とで構成される。書込みの場合図５に示す様にプリ
チャージ状態からワード線を選択し例えばＷ1を高電位
にしたデータ線対に微少な差動信号が生じるまでは、読
出し動作と全く同様である。この時書込み入力線Ｉ，￣
Ｉの一方を高電位（０Ｖ）に、他方を低電位（ＶEE）に
設定する。その後書込みパルスφRWが印加され、φY1で
選択されたデータ線対はＩ，￣Ｉの電位のとほぼ等しい
電位に強制的に遷移される。こうして選択メモリセル
（Ｗ1とφY1の交点セル）のみに所望の情報が書込まれ
る。以上では図２〜図５に示した様にメモリセルの駆動
に必要な信号群（φP，φSA1，￣φSA1，Ｗ，φRW）を
発生するための制御方式，特にダイナミック形半導体メ
モリに固有なデータ線プリチャージの制御方式やその回
路については言及していない。また連続した動作サイク
ル相互間の関係についても言及がなく、図３，図５の様
に、ある１つの無限長のサイクル時間の動作のみに関す
るものである。
【００１２】（実施例２）図６は図２のダイミック形半
導体メモリの読出し動作時のメモリセル駆動信号ならび
にメモリ出力信号の動作波形である。図３では無限に続
く１動作サイクルを記載した。しかし実際には図６の様
に有限な動作サイクル時間ｔCの期間内で￣ＣＳ入力が
低電位と高電位になる期間を有し、￣ＣＳが高電位の期
間では、次の動作サイクルに備えるためにデータ線のプ
リチャージ動作を行なう。すなわち選択されていたワー
ド線（Ｗ0）下げ全ワードを非選択とし、第１の差動増
幅器ＳＡ１をφSA1，￣φSA1でオフにし、プリチャージ
回路をφPで動作させデータ線のプリチャージを行な
う，これらＷ0，φP，φSA1，￣φSA1の切換えは図６に
示す様に￣ＣＳ入力が高電位に切換るに応じて、一定の
順序で行なう必要がある。また図６ではメモリ出力ＤＯ
はプリチャージ期間中は中間レベルで示しているが、実
際にはＥＣＬインタフェースでは低電位固定、ＴＴＬイ
ンタフェースでは高インピーダンス状態とする場合が多
く、出力回路もこれらに適合する様に、制御する必要が
ある。
導体メモリの読出し動作時のメモリセル駆動信号ならび
にメモリ出力信号の動作波形である。図３では無限に続
く１動作サイクルを記載した。しかし実際には図６の様
に有限な動作サイクル時間ｔCの期間内で￣ＣＳ入力が
低電位と高電位になる期間を有し、￣ＣＳが高電位の期
間では、次の動作サイクルに備えるためにデータ線のプ
リチャージ動作を行なう。すなわち選択されていたワー
ド線（Ｗ0）下げ全ワードを非選択とし、第１の差動増
幅器ＳＡ１をφSA1，￣φSA1でオフにし、プリチャージ
回路をφPで動作させデータ線のプリチャージを行な
う，これらＷ0，φP，φSA1，￣φSA1の切換えは図６に
示す様に￣ＣＳ入力が高電位に切換るに応じて、一定の
順序で行なう必要がある。また図６ではメモリ出力ＤＯ
はプリチャージ期間中は中間レベルで示しているが、実
際にはＥＣＬインタフェースでは低電位固定、ＴＴＬイ
ンタフェースでは高インピーダンス状態とする場合が多
く、出力回路もこれらに適合する様に、制御する必要が
ある。
【００１３】以下、これらの制御信号の発生方法を実施
例を用いて詳しく説明する。
例を用いて詳しく説明する。
【００１４】まず図６に示した様なワード線信号Ｗ0の
発生方法について述べる。すなわち外部入力信号￣ＣＳ
が高電位の期間はプリチャージ状態を保つため全ワード
を非選択にし、￣ＣＳが低電位になるとアドレス信号Ｘ
0〜Ｘnにより所定のワード線のみを選択しこれを高電位
にする。この状態でメモリセルの読出しと再書込みを行
なう。動作サイクルの後縁部では￣ＣＳ入力が高電位に
なると、全ワードを非選択とし次のサイクルに備えてプ
リチャージ動作を行なう。この様に￣ＣＳ入力に応じて
全ワードを非選択にする機能（リセット機能）およびワ
ード線が選択されてから再書込みが完了するまでワード
線の選択、非選択を固定する機能（ラッチ機能）を組込
む必要がある。まずこの様な機能をデコーダ回路に組込
んだ例を図７〜図１０を用いて説明する。図７はワード
線のデコードを複数段（図では８Ｘ１１と８Ｘ１４との
２段）の論理積形ゲート回路で行なうものである。ここ
で５Ｘはアドレスバッファ回路、８Ｘ１はデコーダ回
路、８Ｘ２はワードドライバ回路であり、８Ｘ１と８Ｘ
２で図１のデコーダ・ドライバ回路８Ｘを構成する。φ
Rは全ワード線を非選択にするためのリセット信号、φL
はワート線の選択状態を固定するためのラッチ信号であ
る。これらφR，φL は後述する様に￣ＣＳ入力から発
生する。図８は図７の動作波形図である。初段デコーダ
回路８Ｘ１１の４入力のうちアドレスバッファ出力ＶA
が３本共に高電位でかつ、φRに図の様な高電位信号が
印加されると、その出力Ｖ1は低電位となり、８Ｘ１２
の出力Ｖ3は高電位となる。ここでφLが高電位であると
８Ｘ１２，８Ｘ１３によるラッチ回路でＶ3の電位が保
持される。次にφRが低電位で、φLが高電位の期間はア
ドレス入力信号の変化を受け付けずにＶ3の電位は固定
される。φRとφLが共に低電位の期間は全てのワード線
は、ＶAの如何によらず非選択となる。全ワード線が非
選択の期間にデータ線のプリチャージを行なう。次の動
作サイクルでＡＤＲ（Ｘ0〜Ｘn）入力が変化し、８Ｘ１
１の３入力ＶAのいずれかが低電位となると、φR，φL
はサイクルと同じあっても、図７に示した線Ｗはもはや
選択されず、別のワード線が選択される。なお待機時に
は￣ＣＳ入力を常時高電位にして、全ワード線非選択で
データ線プリチャージ状態としておく。また図６，図８
のタイミング図を始め、後述のタイミング図でもすべ
て、ＡＤＲ入力と￣ＣＳ入力を同位相で図示している
が、￣ＣＳ入力がＡＤＲ入力の変化より速く低電位にな
ると前サイクルのＡＤＲ入力で決まるワード線が選択さ
れる可能性がある。逆に￣ＣＳ入力の変化が遅れるとリ
のアクセス時間は￣ＣＳ入力の変化が遅れた分だけ増加
する。通常は￣ＣＳ入力をＡＤＲ入力と同位相で切換え
るか、やや遅らせて用いる。この場合φR，φLは￣ＣＳ
入力からつくるので、メモリのアクセス時間は￣ＣＳ入
力の切換りからメモリ出力ＤＯが得られるまでの時間で
決定される。次にデコーダ回路に前述のワード線のリセ
ット機能やラッチ機能を付加したことによるアクセス時
間に及ぼす影響について述べる。通常は図７のデコーダ
回路のうち８Ｘ１１はチップの外周部に、８Ｘ１４はメ
モリセルアレーの直接周辺部に配置するので８Ｘ１１と
８Ｘ１２との間の配線は長く配線容量が大きい。そこで
ドライバ回路８Ｘ１２はＭＩＳトランジスタだけによる
ものより、負荷駆動能力が大きいバイポーラ、ＭＩＳト
ランジスタ併用形の複合ドライバ回路を用いるのが有利
である。図７ではこのドライバ回路のかわりにゲート機
能付のドライバ回路８Ｘ１２としているので、ＡＤＲ入
力からワード線までの論理段数は増加しない。また￣Ｃ
Ｓ入力が低電位になってからφRが高電位になるまでの
遅れ時間は、ＡＤＲ入力（Ｘ0〜Ｘn）の変化からＶAが
変化するまでの遅れ時間とほぼ等しくできる。従って、
リセット機能、ラッチ機能の組込みによる遅れ時間の増
加は軽微である。図７内の８Ｘ１１，８Ｘ１２は各々図
９，図１０に示な様に既存のＣＭＯＳ回路やバイーラ、
ＭＩＳトランジスタ複合ゲート、ドライバ回路を用いて
構成できる。またワードドライバ回路は例えば先願Ａの
１実施例である図１１の様な複合ドライバ回路でバイポ
ーラとＭＩＳトランジスタを並列にワード線を駆動する
と高速でかつ低雑音に駆動できる。ここでＶPはＧＮＤ
電位でも良いしワードブーストをかけるため、正電位を
供給しても良い。
発生方法について述べる。すなわち外部入力信号￣ＣＳ
が高電位の期間はプリチャージ状態を保つため全ワード
を非選択にし、￣ＣＳが低電位になるとアドレス信号Ｘ
0〜Ｘnにより所定のワード線のみを選択しこれを高電位
にする。この状態でメモリセルの読出しと再書込みを行
なう。動作サイクルの後縁部では￣ＣＳ入力が高電位に
なると、全ワードを非選択とし次のサイクルに備えてプ
リチャージ動作を行なう。この様に￣ＣＳ入力に応じて
全ワードを非選択にする機能（リセット機能）およびワ
ード線が選択されてから再書込みが完了するまでワード
線の選択、非選択を固定する機能（ラッチ機能）を組込
む必要がある。まずこの様な機能をデコーダ回路に組込
んだ例を図７〜図１０を用いて説明する。図７はワード
線のデコードを複数段（図では８Ｘ１１と８Ｘ１４との
２段）の論理積形ゲート回路で行なうものである。ここ
で５Ｘはアドレスバッファ回路、８Ｘ１はデコーダ回
路、８Ｘ２はワードドライバ回路であり、８Ｘ１と８Ｘ
２で図１のデコーダ・ドライバ回路８Ｘを構成する。φ
Rは全ワード線を非選択にするためのリセット信号、φL
はワート線の選択状態を固定するためのラッチ信号であ
る。これらφR，φL は後述する様に￣ＣＳ入力から発
生する。図８は図７の動作波形図である。初段デコーダ
回路８Ｘ１１の４入力のうちアドレスバッファ出力ＶA
が３本共に高電位でかつ、φRに図の様な高電位信号が
印加されると、その出力Ｖ1は低電位となり、８Ｘ１２
の出力Ｖ3は高電位となる。ここでφLが高電位であると
８Ｘ１２，８Ｘ１３によるラッチ回路でＶ3の電位が保
持される。次にφRが低電位で、φLが高電位の期間はア
ドレス入力信号の変化を受け付けずにＶ3の電位は固定
される。φRとφLが共に低電位の期間は全てのワード線
は、ＶAの如何によらず非選択となる。全ワード線が非
選択の期間にデータ線のプリチャージを行なう。次の動
作サイクルでＡＤＲ（Ｘ0〜Ｘn）入力が変化し、８Ｘ１
１の３入力ＶAのいずれかが低電位となると、φR，φL
はサイクルと同じあっても、図７に示した線Ｗはもはや
選択されず、別のワード線が選択される。なお待機時に
は￣ＣＳ入力を常時高電位にして、全ワード線非選択で
データ線プリチャージ状態としておく。また図６，図８
のタイミング図を始め、後述のタイミング図でもすべ
て、ＡＤＲ入力と￣ＣＳ入力を同位相で図示している
が、￣ＣＳ入力がＡＤＲ入力の変化より速く低電位にな
ると前サイクルのＡＤＲ入力で決まるワード線が選択さ
れる可能性がある。逆に￣ＣＳ入力の変化が遅れるとリ
のアクセス時間は￣ＣＳ入力の変化が遅れた分だけ増加
する。通常は￣ＣＳ入力をＡＤＲ入力と同位相で切換え
るか、やや遅らせて用いる。この場合φR，φLは￣ＣＳ
入力からつくるので、メモリのアクセス時間は￣ＣＳ入
力の切換りからメモリ出力ＤＯが得られるまでの時間で
決定される。次にデコーダ回路に前述のワード線のリセ
ット機能やラッチ機能を付加したことによるアクセス時
間に及ぼす影響について述べる。通常は図７のデコーダ
回路のうち８Ｘ１１はチップの外周部に、８Ｘ１４はメ
モリセルアレーの直接周辺部に配置するので８Ｘ１１と
８Ｘ１２との間の配線は長く配線容量が大きい。そこで
ドライバ回路８Ｘ１２はＭＩＳトランジスタだけによる
ものより、負荷駆動能力が大きいバイポーラ、ＭＩＳト
ランジスタ併用形の複合ドライバ回路を用いるのが有利
である。図７ではこのドライバ回路のかわりにゲート機
能付のドライバ回路８Ｘ１２としているので、ＡＤＲ入
力からワード線までの論理段数は増加しない。また￣Ｃ
Ｓ入力が低電位になってからφRが高電位になるまでの
遅れ時間は、ＡＤＲ入力（Ｘ0〜Ｘn）の変化からＶAが
変化するまでの遅れ時間とほぼ等しくできる。従って、
リセット機能、ラッチ機能の組込みによる遅れ時間の増
加は軽微である。図７内の８Ｘ１１，８Ｘ１２は各々図
９，図１０に示な様に既存のＣＭＯＳ回路やバイーラ、
ＭＩＳトランジスタ複合ゲート、ドライバ回路を用いて
構成できる。またワードドライバ回路は例えば先願Ａの
１実施例である図１１の様な複合ドライバ回路でバイポ
ーラとＭＩＳトランジスタを並列にワード線を駆動する
と高速でかつ低雑音に駆動できる。ここでＶPはＧＮＤ
電位でも良いしワードブーストをかけるため、正電位を
供給しても良い。
【００１５】一方図８に示した内部制御信号φR，φLは
図１２に示す様な簡単な論理回路を用いることにより図
１３の様に発生することができる。次にデコーダ回路に
ワード線信号のリセット機能、ラッチ機能を設けた第２
の実施例を図１４に示す。これは図７と異なりデコーダ
回路の初段８Ｘ１５を論理和形ゲート回路とする方式
で、ラッチ回路８Ｘ１６，８Ｘ１７の構成方法は図７と
等しい。但しφR，φLのパルス波形は図７と異ったもの
が必要である。図１５は図１４回路の動作波形である。
初段デコーダの５入力のうち、アドレスバッファ出力Ｖ
Aが３つ共に低電位でかつ、φR，φLが低電位の時のみ
８Ｘ１５の出力Ｖ1は低電位となりワード線Ｗを選択状
態に遷移させる。φLが高電位になるとφRやＶAの如何
によらず８Ｘ１５を通してＶ1は高電位になり、８Ｘ１
６と８Ｘ１７とで構成したラッチ回路がＶ3を高電位
（選択）あるいは低電位（非選択）の状態に固定する。
φRが高電位で、かつφLが低電位の状態では全ワード線
を非選択状態にし、データ線プリチャージ動作に対応す
る。図１４の８Ｘ１５に示した５入力論理和はバイポー
ラトランジスタを用いたエミッタフォロフ回路のワイヤ
ドオア接続を利用して比較的容易に構成できる。図１６
は図１４の論理構成をより具体的に示した回路図であ
る。この図はＥＣＬコンパチブルのアドレス入力信号Ｘ
0〜ＸSを用いて５１２ワード中の１ワードを選択するた
めの入力バッファおよびデコーダ回路であり、ＥＣＬ入
力（０.８Ｖ振幅）からＭＯＳレベル信号（約５Ｖ振
幅）を発生するためにアドレスバッファ回路５Ｘおよび
ゲート回路８Ｘ１６には‘レベル変換回路’を用いてい
る。０.８Ｖの入力振幅を５Ｘで，２.８Ｖに、さらに８
Ｘ１６で５Ｖの振幅に増幅している。アドレスバッファ
回路５Ｘ内のＬＳはレベルシフト回路である。５Ｘの出
力Ｖ1はＸ0，Ｘ1，Ｘ2の３回路毎にワイアドオア接続し
て、その８本の出力ラインの中の１本のみを低電位の選
択状態にしている。φR，φL共にエミッタフオロワのベ
ースに入力し、φLはさらにＣＭＯＳの２入力ＮＡＮＤ
ゲート回路８Ｘ１７に入力する。Ｖ2，Ｖ3，Ｖ3′の信
号振幅は約４〜５ＶのＭＯＳレベル信号である。図１７
はＶφR，φLを発生する回路である。図１８に図１６，
図１７の信号レベルとタイミングを示す。￣ＣＳ入力の
低電位への変化に応じてφRを素早く立下げれば、リセ
ット機能、ラッチ機能付加によるアクセス時間の増加は
ほとんどない。
図１２に示す様な簡単な論理回路を用いることにより図
１３の様に発生することができる。次にデコーダ回路に
ワード線信号のリセット機能、ラッチ機能を設けた第２
の実施例を図１４に示す。これは図７と異なりデコーダ
回路の初段８Ｘ１５を論理和形ゲート回路とする方式
で、ラッチ回路８Ｘ１６，８Ｘ１７の構成方法は図７と
等しい。但しφR，φLのパルス波形は図７と異ったもの
が必要である。図１５は図１４回路の動作波形である。
初段デコーダの５入力のうち、アドレスバッファ出力Ｖ
Aが３つ共に低電位でかつ、φR，φLが低電位の時のみ
８Ｘ１５の出力Ｖ1は低電位となりワード線Ｗを選択状
態に遷移させる。φLが高電位になるとφRやＶAの如何
によらず８Ｘ１５を通してＶ1は高電位になり、８Ｘ１
６と８Ｘ１７とで構成したラッチ回路がＶ3を高電位
（選択）あるいは低電位（非選択）の状態に固定する。
φRが高電位で、かつφLが低電位の状態では全ワード線
を非選択状態にし、データ線プリチャージ動作に対応す
る。図１４の８Ｘ１５に示した５入力論理和はバイポー
ラトランジスタを用いたエミッタフォロフ回路のワイヤ
ドオア接続を利用して比較的容易に構成できる。図１６
は図１４の論理構成をより具体的に示した回路図であ
る。この図はＥＣＬコンパチブルのアドレス入力信号Ｘ
0〜ＸSを用いて５１２ワード中の１ワードを選択するた
めの入力バッファおよびデコーダ回路であり、ＥＣＬ入
力（０.８Ｖ振幅）からＭＯＳレベル信号（約５Ｖ振
幅）を発生するためにアドレスバッファ回路５Ｘおよび
ゲート回路８Ｘ１６には‘レベル変換回路’を用いてい
る。０.８Ｖの入力振幅を５Ｘで，２.８Ｖに、さらに８
Ｘ１６で５Ｖの振幅に増幅している。アドレスバッファ
回路５Ｘ内のＬＳはレベルシフト回路である。５Ｘの出
力Ｖ1はＸ0，Ｘ1，Ｘ2の３回路毎にワイアドオア接続し
て、その８本の出力ラインの中の１本のみを低電位の選
択状態にしている。φR，φL共にエミッタフオロワのベ
ースに入力し、φLはさらにＣＭＯＳの２入力ＮＡＮＤ
ゲート回路８Ｘ１７に入力する。Ｖ2，Ｖ3，Ｖ3′の信
号振幅は約４〜５ＶのＭＯＳレベル信号である。図１７
はＶφR，φLを発生する回路である。図１８に図１６，
図１７の信号レベルとタイミングを示す。￣ＣＳ入力の
低電位への変化に応じてφRを素早く立下げれば、リセ
ット機能、ラッチ機能付加によるアクセス時間の増加は
ほとんどない。
【００１６】以上はワード線信号のリセット、ラッチ機
能をデコーダ回路内に組込んだ実施例であるが、次にワ
ード線のリセット機能（全ワード非選択機能）をバイポ
ーラトランジスタを含むワードドライバ回路に組込んだ
実施例をあげる。図１９はこの論理図であり、２個のワ
ードドライバ回路８Ｘ２１，８Ｘ２２は、Ｘデコーダ８
Ｘ１８の出力ＶBを共通入力に用いると共に、各々のド
ライバ回路にリセット信号φx0，φx1を入力する。図２
０はその信号のタイミング図である。φx0，φx1のパル
スの有無はＸ0入力が決め、その位相と幅は￣ＣＳ入力
から決める。Ｘデコーダ出力ＶBが低電位で、かつ
φx0，φx1が低電位の期間だけ該当するワード線を高電
位の選択状態にする。φx0，φx1がいずれも高電位の時
は、全ワード線はアドレス信号（ＶBに反映）の如何に
依らず、非選択の低電位となり、データ線プリチャージ
期間に対応できる。図１９では、Ｘデコーダ回路の出力
ＶBを２個のワードドライバ回路８Ｘ２１，８Ｘ２２に
共通に用いているが図７や図１４の様に１デコーダ回路
の出力を１ドライバ回路だけに用いることも当然可能で
ある。また逆に１デコーダ回路の出力を３個以上のドラ
イバ回路に共通に用いることも後述する様に可能であ
る。
能をデコーダ回路内に組込んだ実施例であるが、次にワ
ード線のリセット機能（全ワード非選択機能）をバイポ
ーラトランジスタを含むワードドライバ回路に組込んだ
実施例をあげる。図１９はこの論理図であり、２個のワ
ードドライバ回路８Ｘ２１，８Ｘ２２は、Ｘデコーダ８
Ｘ１８の出力ＶBを共通入力に用いると共に、各々のド
ライバ回路にリセット信号φx0，φx1を入力する。図２
０はその信号のタイミング図である。φx0，φx1のパル
スの有無はＸ0入力が決め、その位相と幅は￣ＣＳ入力
から決める。Ｘデコーダ出力ＶBが低電位で、かつ
φx0，φx1が低電位の期間だけ該当するワード線を高電
位の選択状態にする。φx0，φx1がいずれも高電位の時
は、全ワード線はアドレス信号（ＶBに反映）の如何に
依らず、非選択の低電位となり、データ線プリチャージ
期間に対応できる。図１９では、Ｘデコーダ回路の出力
ＶBを２個のワードドライバ回路８Ｘ２１，８Ｘ２２に
共通に用いているが図７や図１４の様に１デコーダ回路
の出力を１ドライバ回路だけに用いることも当然可能で
ある。また逆に１デコーダ回路の出力を３個以上のドラ
イバ回路に共通に用いることも後述する様に可能であ
る。
【００１７】図２１，図２２は図１９のワードドライバ
の論理回路を具体的なバイポーラ、ＭＩＳラトンジスタ
複合ゲート・ドライバ回路で構成したものである。図２
１ではワード線を縦続接続した上下２個のバイポーラト
ランジスタで駆動するので負荷容量を高速に充放電でき
る。それに対し図２２では下側のバイポーラトランジス
タを省略し、ＮチャネルＭＩＳトラジスタが負荷容量の
放電を担い、バイポーラトランジスタは負荷容量の充電
のみを行なう。この構成ではバイポーラトランジスタを
ワード毎にアイソレーションする必要がない。なぜなら
上側バイポーラトランジスタのコレクタ電位は全ワード
共に０Ｖであるので、共通のＮ形埋込層（コレクタ）の
上に形成できるからである。従ってワードドライバ回路
の占有面積を減少できる。通常のダイナミック形メモリ
セルの寸法は非常に小さいので、バイポーラ・ＭＩＳト
ランジスタ複合形ドライバ回路またはデコーダ回路をメ
モリセルと同一の繰返しピッチで配置することは容易で
はない。そのため図２１，図２２ではＸデコーダ回路を
２ワードで共通に用いている。図２３ではこの方法をさ
らに拡張する。本図では４個のＸデコーダ回路やワード
ドライバ回路を４本のワード線Ｗ0，Ｗ1，Ｗ2，Ｗ3毎に
ワード線と平行に１列に配置している。またデコーダ回
路の３入力のうちの２入力を４個のデコーダ回路で共通
に用いることにより、ワード線と垂直方向の寸法の増加
を防止する。前段のデコーダ出力Ｖ3からの２入力が高
電位で、かつφx0〜φx3のいずれかが高電位になるとＶ
Bが低電位になり、Ｗ0〜Ｗ3のいずれかが高電位の選択
状態になる。プリチャージ時または待機的にはφx0〜φ
x3のいずれも低電位にする。本実施例ではＸデコーダ、
ワードドライバ回路共に４ワード分をワード線と平行に
配置しているが、ワード数が４に限定されるものではな
く、必要に応じて任意の整数をとりうる。さらに図２４
では図２１，図２２と同様にＸデコーダ回路を共通化し
た上、複数（図では４個）のワードドライバ回路をワー
ド線と平行に、１列に配置している。本実施例ではＶ3
からの３入力が高電位で、かつφx0〜φx3のいずれかが
低電位になると、該当するＷ0〜Ｗ3のいずれかが高電位
の選択状態になる。
の論理回路を具体的なバイポーラ、ＭＩＳラトンジスタ
複合ゲート・ドライバ回路で構成したものである。図２
１ではワード線を縦続接続した上下２個のバイポーラト
ランジスタで駆動するので負荷容量を高速に充放電でき
る。それに対し図２２では下側のバイポーラトランジス
タを省略し、ＮチャネルＭＩＳトラジスタが負荷容量の
放電を担い、バイポーラトランジスタは負荷容量の充電
のみを行なう。この構成ではバイポーラトランジスタを
ワード毎にアイソレーションする必要がない。なぜなら
上側バイポーラトランジスタのコレクタ電位は全ワード
共に０Ｖであるので、共通のＮ形埋込層（コレクタ）の
上に形成できるからである。従ってワードドライバ回路
の占有面積を減少できる。通常のダイナミック形メモリ
セルの寸法は非常に小さいので、バイポーラ・ＭＩＳト
ランジスタ複合形ドライバ回路またはデコーダ回路をメ
モリセルと同一の繰返しピッチで配置することは容易で
はない。そのため図２１，図２２ではＸデコーダ回路を
２ワードで共通に用いている。図２３ではこの方法をさ
らに拡張する。本図では４個のＸデコーダ回路やワード
ドライバ回路を４本のワード線Ｗ0，Ｗ1，Ｗ2，Ｗ3毎に
ワード線と平行に１列に配置している。またデコーダ回
路の３入力のうちの２入力を４個のデコーダ回路で共通
に用いることにより、ワード線と垂直方向の寸法の増加
を防止する。前段のデコーダ出力Ｖ3からの２入力が高
電位で、かつφx0〜φx3のいずれかが高電位になるとＶ
Bが低電位になり、Ｗ0〜Ｗ3のいずれかが高電位の選択
状態になる。プリチャージ時または待機的にはφx0〜φ
x3のいずれも低電位にする。本実施例ではＸデコーダ、
ワードドライバ回路共に４ワード分をワード線と平行に
配置しているが、ワード数が４に限定されるものではな
く、必要に応じて任意の整数をとりうる。さらに図２４
では図２１，図２２と同様にＸデコーダ回路を共通化し
た上、複数（図では４個）のワードドライバ回路をワー
ド線と平行に、１列に配置している。本実施例ではＶ3
からの３入力が高電位で、かつφx0〜φx3のいずれかが
低電位になると、該当するＷ0〜Ｗ3のいずれかが高電位
の選択状態になる。
【００１８】以上の図１９〜図２４ではφx0〜φx3の制
御により全ワード非選択機能を組込み可能であるが、こ
の機能に加えメモリセルの読出しから再書込みを完了す
るまで、ワード線の選択、非選択状態を固定するラッチ
機能をワードドライバ回路の前段のデコーダ回路やアド
レスバッファ回路に組込む必要ある。ラッチ機能をデコ
ーダ回路内に組込んだ実施例は既に図７，図１４，図１
６に示した。次にラッチ機能を入力バッファ回路に組込
んだ実施例を図２５〜図２７に示す。図２５はバイポー
ラトランジスタを用いたラッチ機能付のアドレスバッフ
ァ回路であり、ＥＣＬ入力に好適な回路である。この回
路ではラッチ信号φLが参照電位ＶBB2より高電位の時、
アドレス入力Ｘが参照電圧ＶBB1と比較され、信号レベ
ル変換をしてバッファ出力ｘ，￣ｘを得る。φLがＶBB2
より低電位になると出力ｘ，￣ｘのフィードバックが効
いて前歴アドレスに応じた出力ｘ，￣ｘを保持する。図
２５はＥＣＬ入力に適したラッチ回路であるが、小修正
によりＴＴＬ入力に適したラッチ回路を構成できる。図
２６は図２５の回路の入力部にレベルシフト回路３１を
付加したものである。ラッチ回路の動作原理は図２５と
全く等しい。図２５、図２６のラッチ回路と図１７に示
した高振幅への変換回路を組合せることにより、後段の
ＣＭＯＳによるデコーダ回路等を駆動できる。図２７は
やはりＴＴＬ入力に適したラッチ回路であるが、ＣＭＯ
Ｓ回路とバイポーラ、ＭＩＳトランジスタ複合回路を用
いて定常電流をゼロにしている。入力部に設けた２段の
ＣＭＯＳ回路でＴＴＬ入力を高振幅のＭＯＳレベル信号
に変換している。同図では２段としているが、貫通電流
と速度を考慮して段数を決めれば良い。φLが高電位の
時、アドレス入力ＸはトランスファーＭＯＳＱ５１、フ
リップフロップ３２、バイポーラ、ＭＩＳトランジスタ
複合ドライバ回路３３を介して、バッファ出力ｘ，￣ｘ
を取り出す。φLが低電位になるとトランスファ￣ＭＯ
Ｓ Ｑ５１がオフになり、フリップフロップ３２が前歴
アドレスを保持し、それに応じた出力ｘ，￣ｘを取り出
す。ラッチ回路駆動信号φLは図２８に示す様なバイポ
ーラ，又はＨＩＳトランジスタあるいはこれらを組合せ
た回路で容易に発生することができる。図２９は図２
５，図２８の動作波形を示す。図２９に示した様にＸに
破線の様な雑音が入力されてもφLが低電圧の期間では
出力ｘ，￣ｘには影響を与えない。
御により全ワード非選択機能を組込み可能であるが、こ
の機能に加えメモリセルの読出しから再書込みを完了す
るまで、ワード線の選択、非選択状態を固定するラッチ
機能をワードドライバ回路の前段のデコーダ回路やアド
レスバッファ回路に組込む必要ある。ラッチ機能をデコ
ーダ回路内に組込んだ実施例は既に図７，図１４，図１
６に示した。次にラッチ機能を入力バッファ回路に組込
んだ実施例を図２５〜図２７に示す。図２５はバイポー
ラトランジスタを用いたラッチ機能付のアドレスバッフ
ァ回路であり、ＥＣＬ入力に好適な回路である。この回
路ではラッチ信号φLが参照電位ＶBB2より高電位の時、
アドレス入力Ｘが参照電圧ＶBB1と比較され、信号レベ
ル変換をしてバッファ出力ｘ，￣ｘを得る。φLがＶBB2
より低電位になると出力ｘ，￣ｘのフィードバックが効
いて前歴アドレスに応じた出力ｘ，￣ｘを保持する。図
２５はＥＣＬ入力に適したラッチ回路であるが、小修正
によりＴＴＬ入力に適したラッチ回路を構成できる。図
２６は図２５の回路の入力部にレベルシフト回路３１を
付加したものである。ラッチ回路の動作原理は図２５と
全く等しい。図２５、図２６のラッチ回路と図１７に示
した高振幅への変換回路を組合せることにより、後段の
ＣＭＯＳによるデコーダ回路等を駆動できる。図２７は
やはりＴＴＬ入力に適したラッチ回路であるが、ＣＭＯ
Ｓ回路とバイポーラ、ＭＩＳトランジスタ複合回路を用
いて定常電流をゼロにしている。入力部に設けた２段の
ＣＭＯＳ回路でＴＴＬ入力を高振幅のＭＯＳレベル信号
に変換している。同図では２段としているが、貫通電流
と速度を考慮して段数を決めれば良い。φLが高電位の
時、アドレス入力ＸはトランスファーＭＯＳＱ５１、フ
リップフロップ３２、バイポーラ、ＭＩＳトランジスタ
複合ドライバ回路３３を介して、バッファ出力ｘ，￣ｘ
を取り出す。φLが低電位になるとトランスファ￣ＭＯ
Ｓ Ｑ５１がオフになり、フリップフロップ３２が前歴
アドレスを保持し、それに応じた出力ｘ，￣ｘを取り出
す。ラッチ回路駆動信号φLは図２８に示す様なバイポ
ーラ，又はＨＩＳトランジスタあるいはこれらを組合せ
た回路で容易に発生することができる。図２９は図２
５，図２８の動作波形を示す。図２９に示した様にＸに
破線の様な雑音が入力されてもφLが低電圧の期間では
出力ｘ，￣ｘには影響を与えない。
【００１９】次にデータ線プリチャージを行なう期間に
全ワードを非選択する機能（リセット機能）をアドレス
バッファ回路に組込んだ実施例を述べる。図３０はその
論理構成を示す実施例である。ここで５Ｘはアドレスバ
ッファ回路，８Ｘ１はデコーダ回路，８Ｘ２はワードド
ライバ回路である。ここではアドレスバッファ回路内に
論理和機能を付加し、￣￣ＣＳ入力から作成したφRが
高電位の時に、図３１に示す様に全ワードを非選択の低
電位とし、また￣￣ＣＳ入力が低電位になるとアドレス
入力によりあるワードのみが選択される様に論理処理を
行っている。図３０の論理構成を具体的回路とした例が
図３２である。この図ではワード線リセット機能をアド
レスバッファ回路にもたせ、ラッチ機能を図１６と同様
にデコーダ回路に設けている。
全ワードを非選択する機能（リセット機能）をアドレス
バッファ回路に組込んだ実施例を述べる。図３０はその
論理構成を示す実施例である。ここで５Ｘはアドレスバ
ッファ回路，８Ｘ１はデコーダ回路，８Ｘ２はワードド
ライバ回路である。ここではアドレスバッファ回路内に
論理和機能を付加し、￣￣ＣＳ入力から作成したφRが
高電位の時に、図３１に示す様に全ワードを非選択の低
電位とし、また￣￣ＣＳ入力が低電位になるとアドレス
入力によりあるワードのみが選択される様に論理処理を
行っている。図３０の論理構成を具体的回路とした例が
図３２である。この図ではワード線リセット機能をアド
レスバッファ回路にもたせ、ラッチ機能を図１６と同様
にデコーダ回路に設けている。
【００２０】ここで、電流制御回路を用いて、電源回路
Ａ，Ｂと入力バッファ回路やエミッタフォロワ回路の定
電流源との間にＨＩＳトランジスタＱ1，Ｑ2，Ｑ1′，
Ｑ2′のスイッチを設けている。￣￣ＣＳ入力が高電位
の時φRが高電位，￣φRが低電位になりＱ1，Ｑ1′がオ
フ，Ｑ2，Ｑ2′がオンとなり入力バッファ回路やエミッ
タフォロワ回路の電流がゼロになる。そしてアドレス入
力バッファ回路の全出力が高電位になり、全ワード線が
非選択の低電位になる。￣￣ＣＳ入力が低電位なるとφ
Rが低電位，￣φRが高電位となり電源回路Ａ，Ｂの電圧
ＶCSA，ＶCSBがＱ1，Ｑ1′を介して定電流源に印加され
所定の電流を流す。この結果アドレス入力により所定の
ワード線のみが選択される。Ｘデコーダ回路に設けたラ
ッチ回路は図１６と同じである。
Ａ，Ｂと入力バッファ回路やエミッタフォロワ回路の定
電流源との間にＨＩＳトランジスタＱ1，Ｑ2，Ｑ1′，
Ｑ2′のスイッチを設けている。￣￣ＣＳ入力が高電位
の時φRが高電位，￣φRが低電位になりＱ1，Ｑ1′がオ
フ，Ｑ2，Ｑ2′がオンとなり入力バッファ回路やエミッ
タフォロワ回路の電流がゼロになる。そしてアドレス入
力バッファ回路の全出力が高電位になり、全ワード線が
非選択の低電位になる。￣￣ＣＳ入力が低電位なるとφ
Rが低電位，￣φRが高電位となり電源回路Ａ，Ｂの電圧
ＶCSA，ＶCSBがＱ1，Ｑ1′を介して定電流源に印加され
所定の電流を流す。この結果アドレス入力により所定の
ワード線のみが選択される。Ｘデコーダ回路に設けたラ
ッチ回路は図１６と同じである。
【００２１】この様に本実施例では待機時あるいはデー
タ線プリチャージ時に全ワード線を非選択にすること
と、アドレスバッファ回路およびエミッタフォロワ回路
の消費電力をカットオフすることを同時に達成できるの
で待機時又はプリチャージ時の消費電力を大幅に削減で
きる。図３３は同様の目的で定電流源駆動電圧φRをパ
ルス的に変化させるものである。ここでＬＳ，ＬＳ２，
ＬＳ３はいずれもレベルシフト回路である。この様な電
流制御の方式は特公昭53−3219‘パルス電流源’で既に
開示されている。すなわち￣￣ＣＳ入力が高電位の時、
φRを低電位とし、入力バッファ回路エミッタフォロワ
回路の定電流源をオフにする。￣￣ＣＳ入力が低電位に
なるとφRが高電位になり所定の電流が流れる。この回
路も全ワード線非選択と電力削減を同時に達成可能であ
る。
タ線プリチャージ時に全ワード線を非選択にすること
と、アドレスバッファ回路およびエミッタフォロワ回路
の消費電力をカットオフすることを同時に達成できるの
で待機時又はプリチャージ時の消費電力を大幅に削減で
きる。図３３は同様の目的で定電流源駆動電圧φRをパ
ルス的に変化させるものである。ここでＬＳ，ＬＳ２，
ＬＳ３はいずれもレベルシフト回路である。この様な電
流制御の方式は特公昭53−3219‘パルス電流源’で既に
開示されている。すなわち￣￣ＣＳ入力が高電位の時、
φRを低電位とし、入力バッファ回路エミッタフォロワ
回路の定電流源をオフにする。￣￣ＣＳ入力が低電位に
なるとφRが高電位になり所定の電流が流れる。この回
路も全ワード線非選択と電力削減を同時に達成可能であ
る。
【００２２】またこれまで述べてきたワード線の制御は
メモリセルと別にダミーセルを設け、両者の差動信号を
データ線対に読出す方式では、ダミーセル用のダミーワ
ード線にも、本来のワード線と同様にリセット機能，ラ
ッチ機能を設ける必要があるが、これまで述べたワード
線と全く同じタイミングに制御できる。またダミーセル
の蓄積容量ＣSDはメモリセルの蓄積容量ＣSの数分の１
にしておき、ダミーセルの蓄積電圧はプリチャージ時に
あらかじめ低電位にセットしておく。その駆動信号はプ
リチャージ回路駆動信号φPを用いれば良い。
メモリセルと別にダミーセルを設け、両者の差動信号を
データ線対に読出す方式では、ダミーセル用のダミーワ
ード線にも、本来のワード線と同様にリセット機能，ラ
ッチ機能を設ける必要があるが、これまで述べたワード
線と全く同じタイミングに制御できる。またダミーセル
の蓄積容量ＣSDはメモリセルの蓄積容量ＣSの数分の１
にしておき、ダミーセルの蓄積電圧はプリチャージ時に
あらかじめ低電位にセットしておく。その駆動信号はプ
リチャージ回路駆動信号φPを用いれば良い。
【００２３】これまで述べてきた図７〜図３３の実施例
はデータ線プリチャージに対応して全ワード線を非選択
にするリセット機能及びダイナミック形セルの読出しか
ら再書込みを行なう間のワード線の選択，非選択状態を
固定するラッチ機能をアドレスバッファ回路からドライ
バ回路までの一部回路に設けたものである。これらの機
能はダイナミック形メモリのワード系回路だけに必要な
ものであり、列選択信号φY（図２）の切換えはワード
線の切換えと同期させる必要は必ずしもない。従ってＹ
系アドレスバッファ回路５Ｙやデコーダ・ドライバ回路
８Ｙには￣￣ＣＳ入力による制御を行なわずアドレス入
力Ｙ0〜Ｙmの変化によりφYがそのまま切換ってもよ
い。こうして列選択の切換えをワード線を選択したまま
行なう、いわゆるスタティックカラムやページモード動
作を自由に行なうことができる。これらの動作について
は馬場・望月・宮坂‘メモリシステムを容易に高速化で
きるスタティックコラム方式６４Ｋビットダイナミック
ＲＡＭ’日経エレクトロニクス，pp.１５３〜pp.１７
５，９（1983）に詳細がある。図３４はＹ系アドレス信
号Ｙ0〜Ｙmの切換えをも考慮した場合の内部制御信号φ
R，ワード線信号Ｗ0，Ｗ1，列選択信号φY0，φY1，φ
Y2とメモリ出力ＤＯの動作波形を示す。サイクル＃１は
今まで述べてきた￣￣ＣＳ入力の制御のもとにワード線
Ｗ0の選択を行なうサイクルで、同時に、Ｙ0〜Ｙm入力
切換えによるφY0の選択移行をも示している。サイクル
＃２の前半はサイクル＃１と同じであるが後期では￣￣
ＣＳ入力を高電位とせず、ワード線Ｗ1を選択したまま
で次のサイクル＃３に移行する。
はデータ線プリチャージに対応して全ワード線を非選択
にするリセット機能及びダイナミック形セルの読出しか
ら再書込みを行なう間のワード線の選択，非選択状態を
固定するラッチ機能をアドレスバッファ回路からドライ
バ回路までの一部回路に設けたものである。これらの機
能はダイナミック形メモリのワード系回路だけに必要な
ものであり、列選択信号φY（図２）の切換えはワード
線の切換えと同期させる必要は必ずしもない。従ってＹ
系アドレスバッファ回路５Ｙやデコーダ・ドライバ回路
８Ｙには￣￣ＣＳ入力による制御を行なわずアドレス入
力Ｙ0〜Ｙmの変化によりφYがそのまま切換ってもよ
い。こうして列選択の切換えをワード線を選択したまま
行なう、いわゆるスタティックカラムやページモード動
作を自由に行なうことができる。これらの動作について
は馬場・望月・宮坂‘メモリシステムを容易に高速化で
きるスタティックコラム方式６４Ｋビットダイナミック
ＲＡＭ’日経エレクトロニクス，pp.１５３〜pp.１７
５，９（1983）に詳細がある。図３４はＹ系アドレス信
号Ｙ0〜Ｙmの切換えをも考慮した場合の内部制御信号φ
R，ワード線信号Ｗ0，Ｗ1，列選択信号φY0，φY1，φ
Y2とメモリ出力ＤＯの動作波形を示す。サイクル＃１は
今まで述べてきた￣￣ＣＳ入力の制御のもとにワード線
Ｗ0の選択を行なうサイクルで、同時に、Ｙ0〜Ｙm入力
切換えによるφY0の選択移行をも示している。サイクル
＃２の前半はサイクル＃１と同じであるが後期では￣￣
ＣＳ入力を高電位とせず、ワード線Ｗ1を選択したまま
で次のサイクル＃３に移行する。
【００２４】この時Ｙ0〜Ｙm入力を切換え、列選択はφ
Y1からφY2に移る。サイクル＃３の終期に￣￣ＣＳ入力
を高電位にし、プリチャージ状態に移行する。この様に
３つのサイクル＃１，＃２，＃３では選択セルが切換る
のでＤＯ出力もこれに応じて変化する。但しサイクル＃
１の初期と終期、＃２の初期、＃３は終期プリチャージ
状態で全ワード非選択のため、φYが確定していてもＤ
Ｏは不確定である。この不確定出力を図３４では中間電
位で表現しているが、後述する様にＥＣＬでは低電位，
ＴＴＬでは高インピーダンスにする場合が多い。その場
合には出力回路に後述する様な工夫が必要である。
Y1からφY2に移る。サイクル＃３の終期に￣￣ＣＳ入力
を高電位にし、プリチャージ状態に移行する。この様に
３つのサイクル＃１，＃２，＃３では選択セルが切換る
のでＤＯ出力もこれに応じて変化する。但しサイクル＃
１の初期と終期、＃２の初期、＃３は終期プリチャージ
状態で全ワード非選択のため、φYが確定していてもＤ
Ｏは不確定である。この不確定出力を図３４では中間電
位で表現しているが、後述する様にＥＣＬでは低電位，
ＴＴＬでは高インピーダンスにする場合が多い。その場
合には出力回路に後述する様な工夫が必要である。
【００２５】さて図２と図６に示した様にワード線信号
Ｗと、プリチャージ回路駆動信号φP，センスアンプ・
アクティブリストア回路（図２での第１の差動増幅器Ｓ
Ａ１）の駆動信号φSA1，￣￣φSA1とは同期させる必要
があり、その前後関係を図６に示した。
Ｗと、プリチャージ回路駆動信号φP，センスアンプ・
アクティブリストア回路（図２での第１の差動増幅器Ｓ
Ａ１）の駆動信号φSA1，￣￣φSA1とは同期させる必要
があり、その前後関係を図６に示した。
【００２６】次にこの様な複数の信号群を一本の外部入
力信号￣￣ＣＳで制御して発生するための論理回路の実
施例を図３５に示す。この図は図１４あるいは図１６に
示したφR，φLを用いてワード線信号Ｗを発生するのと
併行して、データ線プリチャージ信号φP，センスアン
プとアクティブリストア回路の駆動信号φSA1，￣￣φ
SA1を発生するための原理的な回路形式を示している。
図３６は図３５の回路によって得られる動作波形を示
す。あるワード線Ｗが選択される前に、φPはプリチャ
ージを解除すべく、低電位としておく。ワード線が選択
されメモリセットの読出しが始まった後、φSA1，￣￣
φSA1を動作させセンスアンプ，アクティブリストア回
路を起動させる。メモリセルの読出しと再書込みが終る
と、ワード線を立下げた後、φSA1，￣￣φSA1を起動
し、センスアンプ，アクティブリストア回路をオフさせ
る。この後、φPを高電位にしデータ線をプリチャージ
状態にし次の動作サイクルに備える。ＷとφP，φSA1，
￣￣φSA1の位相差はメモリセルまわりの動作余裕度を
考慮して設定することがいかなる値でも図３５に示した
様に、適当な遅延回路（Delay１，Delay２，Delay３，D
elay４）とＮＯＲ回路，NAND回路を用いて自在に発生す
ることができる。
力信号￣￣ＣＳで制御して発生するための論理回路の実
施例を図３５に示す。この図は図１４あるいは図１６に
示したφR，φLを用いてワード線信号Ｗを発生するのと
併行して、データ線プリチャージ信号φP，センスアン
プとアクティブリストア回路の駆動信号φSA1，￣￣φ
SA1を発生するための原理的な回路形式を示している。
図３６は図３５の回路によって得られる動作波形を示
す。あるワード線Ｗが選択される前に、φPはプリチャ
ージを解除すべく、低電位としておく。ワード線が選択
されメモリセットの読出しが始まった後、φSA1，￣￣
φSA1を動作させセンスアンプ，アクティブリストア回
路を起動させる。メモリセルの読出しと再書込みが終る
と、ワード線を立下げた後、φSA1，￣￣φSA1を起動
し、センスアンプ，アクティブリストア回路をオフさせ
る。この後、φPを高電位にしデータ線をプリチャージ
状態にし次の動作サイクルに備える。ＷとφP，φSA1，
￣￣φSA1の位相差はメモリセルまわりの動作余裕度を
考慮して設定することがいかなる値でも図３５に示した
様に、適当な遅延回路（Delay１，Delay２，Delay３，D
elay４）とＮＯＲ回路，NAND回路を用いて自在に発生す
ることができる。
【００２７】以上は読出しのためのメモリセル，センス
アンプ，アクティブリストア回路，データ線プリチャー
ジ回路の駆動信号Ｗ，φP，φSA1，￣￣φSA1を１個の
外部入力信号￣￣ＣＳでタイミングを含めて制御する方
法を示した。次に書込みのための方法を示す。図４に示
した先願Ｂの書込み回路における入力線信号Ｉ，￣Ｉお
よび書込みゲート信号φRWの発生方法の一実施例を図３
７に示す。この他の駆動信号であるＷ，φP，φSA1，￣
￣φSA1は読出しと同様であり既に示した。図３７に示
す如く、Ｉ，￣Ｉは書込みデータ入力信号ＤＩのバッフ
ァ回路を介した信号およびその反転信号である。書込み
サイクルにおいては￣￣ＣＳ入力が低電位となり、さら
に書込み入力信号￣￣ＷＥが低電位になると、￣￣ＤＩ
入力で指定された情報が選択されたメモリセルに書込ま
れる。φRWは￣￣ＷＥ入力と￣￣ＣＳ入力が共に低電位
の時にφRWを高電位とする。このφRWを高電位にするタ
イミングは、ワード線Ｗを高電位としてから、一定の時
間が経た後に立上げると良い。すなわちＷが立上った直
後のデータ線にはメモリセルから微少な信号が現われて
いる。この状態で選択データ線に書込みを行なうと、こ
の時選択データ線から非選択データ線に誘起される雑音
で非選択データ線の微少信号が乱され誤動作を起こす恐
れがある。そのためφRWは、センスアンプ，アクティブ
リストア回路が動作し、全部のデータ線対差動信号が充
分に増幅されてから印加すべきである。このため図３７
に示す様な遅延回路のDelay７を利用して、ＣＳ￣￣入
力から一定の遅れ時間を保ってφRWを発生させる。φ
1NHはメモリ出力を待機時あるいは書込み時に一定電位
に制御するための出力回路制御信号であり、この信号の
役割については後述する。図３７の信号相互間のタイミ
ング関係を図３８に示す。同図ではφRWはφSA1，￣￣
φSA1が切換りデータ線信号が増幅された後印加され、
Ｉ，￣Ｉに従って選択データ線を強制的に反転し、選択
メモリセルに書込みを行なう。なおこの図ではφRWの後
縁部の立下りは￣￣ＷＥ入力の立上りから決まる様にし
ているが、用途によっては￣￣ＷＥ入力のパルス幅と無
関係にチップ内部で一定のパルス幅のφRWを発生する様
に構成することもできる。
アンプ，アクティブリストア回路，データ線プリチャー
ジ回路の駆動信号Ｗ，φP，φSA1，￣￣φSA1を１個の
外部入力信号￣￣ＣＳでタイミングを含めて制御する方
法を示した。次に書込みのための方法を示す。図４に示
した先願Ｂの書込み回路における入力線信号Ｉ，￣Ｉお
よび書込みゲート信号φRWの発生方法の一実施例を図３
７に示す。この他の駆動信号であるＷ，φP，φSA1，￣
￣φSA1は読出しと同様であり既に示した。図３７に示
す如く、Ｉ，￣Ｉは書込みデータ入力信号ＤＩのバッフ
ァ回路を介した信号およびその反転信号である。書込み
サイクルにおいては￣￣ＣＳ入力が低電位となり、さら
に書込み入力信号￣￣ＷＥが低電位になると、￣￣ＤＩ
入力で指定された情報が選択されたメモリセルに書込ま
れる。φRWは￣￣ＷＥ入力と￣￣ＣＳ入力が共に低電位
の時にφRWを高電位とする。このφRWを高電位にするタ
イミングは、ワード線Ｗを高電位としてから、一定の時
間が経た後に立上げると良い。すなわちＷが立上った直
後のデータ線にはメモリセルから微少な信号が現われて
いる。この状態で選択データ線に書込みを行なうと、こ
の時選択データ線から非選択データ線に誘起される雑音
で非選択データ線の微少信号が乱され誤動作を起こす恐
れがある。そのためφRWは、センスアンプ，アクティブ
リストア回路が動作し、全部のデータ線対差動信号が充
分に増幅されてから印加すべきである。このため図３７
に示す様な遅延回路のDelay７を利用して、ＣＳ￣￣入
力から一定の遅れ時間を保ってφRWを発生させる。φ
1NHはメモリ出力を待機時あるいは書込み時に一定電位
に制御するための出力回路制御信号であり、この信号の
役割については後述する。図３７の信号相互間のタイミ
ング関係を図３８に示す。同図ではφRWはφSA1，￣￣
φSA1が切換りデータ線信号が増幅された後印加され、
Ｉ，￣Ｉに従って選択データ線を強制的に反転し、選択
メモリセルに書込みを行なう。なおこの図ではφRWの後
縁部の立下りは￣￣ＷＥ入力の立上りから決まる様にし
ているが、用途によっては￣￣ＷＥ入力のパルス幅と無
関係にチップ内部で一定のパルス幅のφRWを発生する様
に構成することもできる。
【００２８】以上に読出し時あるいは書込み時のＷ，φ
P，φSA1，￣￣φSA1，φRW等の外部入力￣￣ＣＳ，￣
￣ＷＥ入力からの発生方法を示した。￣￣ＣＳ，￣￣Ｗ
Ｅ入力はメモリセルまわりの信号だけでなく、メモリ出
力の制御にも用いる場合が多い。既に図３７に記したφ
1NHはそのメモリ出力制御信号であり、待機時あるいは
書込み時には、メモリ出力を一定電位にクランプする
か、又は高インピーダンスにする。動作時でかつ読出し
時のみ、選択メモリセルからの読出し情報を出力する。
例えば通常のＥＣＬコンパチブルのメモリでは待機時あ
るいは書込み時の出力を低電位にクランプすることが多
い。また通常のＴＴＬコンパチブルのメモリではトライ
ステート出力方式を採用し、待機時あるいは書込み時に
は出力を高インピーダンスにすることが多い。
P，φSA1，￣￣φSA1，φRW等の外部入力￣￣ＣＳ，￣
￣ＷＥ入力からの発生方法を示した。￣￣ＣＳ，￣￣Ｗ
Ｅ入力はメモリセルまわりの信号だけでなく、メモリ出
力の制御にも用いる場合が多い。既に図３７に記したφ
1NHはそのメモリ出力制御信号であり、待機時あるいは
書込み時には、メモリ出力を一定電位にクランプする
か、又は高インピーダンスにする。動作時でかつ読出し
時のみ、選択メモリセルからの読出し情報を出力する。
例えば通常のＥＣＬコンパチブルのメモリでは待機時あ
るいは書込み時の出力を低電位にクランプすることが多
い。また通常のＴＴＬコンパチブルのメモリではトライ
ステート出力方式を採用し、待機時あるいは書込み時に
は出力を高インピーダンスにすることが多い。
【００２９】バイポーラとＭＩＳトランジスタを用いて
上記の機能を実現するメモリ出力回路の実施例を、ＥＣ
Ｌ出力回路について図３９〜図４１に、またＴＴＬ出力
回路について図４２，図４３に示す。図３９はバイポー
ラトランジスタのみを用いたＥＣＬ出力回路であり、図
４０はその動作波形図である。待機時またはプリチャー
ジ時には、出力クランプ信号φ1NHを参照電圧ＶBBより
高くして電流ＩCSをＱ9から流し、ＤＯ出力を低電位
（〜−１.７Ｖ）にする。￣￣ＣＳ入力が低電位に切換
って一定時間後、すなわちメモリセルからの読出し信号
がセンス出力Ｏ，￣Ｏに現れるのを待って、φ1NHをＶ
BBより低くする。電流ＩCSはＱ8を流れ、センス出力
Ｏ，￣Ｏ如何によってＤＯ出力は高電位（〜−０.９
Ｖ）か、低電位（〜−１.７Ｖ）となる。図４１はバイ
ポーラ，ＭＩＳトランジスタを併用した出力回路であ
る。本回路はＩＳＳＣＣ′８２pp．２４８〜pp．２４９
‘An ECL Compatible 4K CMOS RAM’に開示されている
出力回路に出力クランプ用のＭＩＳトランジスタＱ12，
Ｑ14を付加している。待機時またはデータ線プリチャー
ジ時にはφ1NHが高電位となり、Ｑ14をオンにし、バイ
ポーラトランジスタＱ15のベース電位をＶEEを電位とす
る。Ｑ15はオフとなり、ＤＯ出力はチップ外部の終端抵
抗ＲTにより終端電位ＶTと等しい低電位（〜−２Ｖ）に
なる。φ1NHが低電位の時、センス出力Ｏによって、Ｄ
Ｏ出力は高電位（〜−０.９Ｖ）か低電位（〜−２Ｖ）
になる。この様に本回路ではＤＯ出力の低電位はチップ
外の終端電位ＶTが終端抵抗ＲTを介して現れる。この様
に図３９，図４１のいずれの回路も待機時あるいはデー
タ線プリチャージ時にセンス回路出力が不確定であって
も、ＤＯ出力に中間電位が現われるのを防ぎ低電位に固
定する。
上記の機能を実現するメモリ出力回路の実施例を、ＥＣ
Ｌ出力回路について図３９〜図４１に、またＴＴＬ出力
回路について図４２，図４３に示す。図３９はバイポー
ラトランジスタのみを用いたＥＣＬ出力回路であり、図
４０はその動作波形図である。待機時またはプリチャー
ジ時には、出力クランプ信号φ1NHを参照電圧ＶBBより
高くして電流ＩCSをＱ9から流し、ＤＯ出力を低電位
（〜−１.７Ｖ）にする。￣￣ＣＳ入力が低電位に切換
って一定時間後、すなわちメモリセルからの読出し信号
がセンス出力Ｏ，￣Ｏに現れるのを待って、φ1NHをＶ
BBより低くする。電流ＩCSはＱ8を流れ、センス出力
Ｏ，￣Ｏ如何によってＤＯ出力は高電位（〜−０.９
Ｖ）か、低電位（〜−１.７Ｖ）となる。図４１はバイ
ポーラ，ＭＩＳトランジスタを併用した出力回路であ
る。本回路はＩＳＳＣＣ′８２pp．２４８〜pp．２４９
‘An ECL Compatible 4K CMOS RAM’に開示されている
出力回路に出力クランプ用のＭＩＳトランジスタＱ12，
Ｑ14を付加している。待機時またはデータ線プリチャー
ジ時にはφ1NHが高電位となり、Ｑ14をオンにし、バイ
ポーラトランジスタＱ15のベース電位をＶEEを電位とす
る。Ｑ15はオフとなり、ＤＯ出力はチップ外部の終端抵
抗ＲTにより終端電位ＶTと等しい低電位（〜−２Ｖ）に
なる。φ1NHが低電位の時、センス出力Ｏによって、Ｄ
Ｏ出力は高電位（〜−０.９Ｖ）か低電位（〜−２Ｖ）
になる。この様に本回路ではＤＯ出力の低電位はチップ
外の終端電位ＶTが終端抵抗ＲTを介して現れる。この様
に図３９，図４１のいずれの回路も待機時あるいはデー
タ線プリチャージ時にセンス回路出力が不確定であって
も、ＤＯ出力に中間電位が現われるのを防ぎ低電位に固
定する。
【００３０】図４２と図４３はＴＴＬインタフェースの
バイポーラ，ＭＩＳトランジスタ複合形出力回路の回路
図とタイミング制御の実施例である。待機時（￣￣ＣＳ
入力；高電位）にはφ1NHを低電位にする。この時出力
用のバイポーラ，ＭＩＳトランジスタは上側（Ｑ11，Ｑ
12）および下側（Ｑ13，Ｑ14）が共にオフとなりセンス
出力Ｏ，￣Ｏの如何に依らずＤＯ出力はHighインピーダ
ンスになる。動作時は￣￣ＣＳ入力が低電位に切換って
から一定時間の後、すなわちセンス回路から正規のメモ
リセル読出し信号が現われた後、φ1NHを高電位とし
て、メモリセルからの読出し信号Ｏ，￣Ｏに応じて、Ｄ
Ｏを切換えることが可能である。Ｑ11，Ｑ12がオン，Ｑ
13，Ｑ14がオフの時ＤＯは高電位（〜ＶCC−０.７Ｖ，
情報‘１’）であり、逆にＱ11，Ｑ12がオフ，Ｑ13，Ｑ
14がオンの時ＤＯは低電位（〜０Ｖ，情報‘０’）にな
る。
バイポーラ，ＭＩＳトランジスタ複合形出力回路の回路
図とタイミング制御の実施例である。待機時（￣￣ＣＳ
入力；高電位）にはφ1NHを低電位にする。この時出力
用のバイポーラ，ＭＩＳトランジスタは上側（Ｑ11，Ｑ
12）および下側（Ｑ13，Ｑ14）が共にオフとなりセンス
出力Ｏ，￣Ｏの如何に依らずＤＯ出力はHighインピーダ
ンスになる。動作時は￣￣ＣＳ入力が低電位に切換って
から一定時間の後、すなわちセンス回路から正規のメモ
リセル読出し信号が現われた後、φ1NHを高電位とし
て、メモリセルからの読出し信号Ｏ，￣Ｏに応じて、Ｄ
Ｏを切換えることが可能である。Ｑ11，Ｑ12がオン，Ｑ
13，Ｑ14がオフの時ＤＯは高電位（〜ＶCC−０.７Ｖ，
情報‘１’）であり、逆にＱ11，Ｑ12がオフ，Ｑ13，Ｑ
14がオンの時ＤＯは低電位（〜０Ｖ，情報‘０’）にな
る。
【００３１】さて前述のセンスアンプ，アクティブリス
トア回路（図２のＳＡ１）を動作させるためこれらの駆
動信号φSA1，￣￣φSA1を図２の回路ブロック１５，１
６に印加する。前記例ではこれら１５，１６は図４４に
示した様なバイポーラ，ＭＩＳトランジスタ複合ドライ
バ回路を用いて構成している。この構成を用いれば１
５，１６の出力Ｈ，Ｌは待機時あるいはデータ線プリチ
ャージ時にはφPとＱ15の動作によりほぼ１／２ＶEEの
電位となり、ＳＡ１駆動時にはφSA1，￣￣φSA1，１
５，１６の動作によりＨは０Ｖ，ＬはＶEEの電位とな
り、さらにＳＡＬの動作により全データ線対は高電位側
が０Ｖ，低電位側がＶEEレベルとなる。この様にバイポ
ーラ，ＭＩＳトランジスタによる複合形ドライバ回路１
５，１６で高速にＳＡ１ひいてはデータ線対を駆動でき
るがその反面バイポーラトランジスタを用いて高速にか
つ高振幅にデータ線を駆動すると、データ線の充・放電
による消費電力，ピーク電流が増大する。データ線対の
数は例えば２５６Ｋビットメモリの場合５１２対（１０
２４本）と多いのでデータ線充・放電によるピーク電流
が１５０ｍＡ近くに増大する。そこでメモリのアクセス
時間，サイクル時間を高速に保ったままで、消費電力と
ピーク電流を下げるためデータ線信号振幅を低減する方
法を以下に提案する。このためには図４４のＨ線の高電
位を下げるか、Ｌ線の低電位を上げる必要がある。まず
Ｈ線の高電位を下げる簡便な方法を図４４でブロック１
５内のｐチャネルＭＩＳトランジスタＱ34を省略するこ
とである。これによりＨ線の高電位は１ＶBEだけ低下し
−０.８Ｖになる。
トア回路（図２のＳＡ１）を動作させるためこれらの駆
動信号φSA1，￣￣φSA1を図２の回路ブロック１５，１
６に印加する。前記例ではこれら１５，１６は図４４に
示した様なバイポーラ，ＭＩＳトランジスタ複合ドライ
バ回路を用いて構成している。この構成を用いれば１
５，１６の出力Ｈ，Ｌは待機時あるいはデータ線プリチ
ャージ時にはφPとＱ15の動作によりほぼ１／２ＶEEの
電位となり、ＳＡ１駆動時にはφSA1，￣￣φSA1，１
５，１６の動作によりＨは０Ｖ，ＬはＶEEの電位とな
り、さらにＳＡＬの動作により全データ線対は高電位側
が０Ｖ，低電位側がＶEEレベルとなる。この様にバイポ
ーラ，ＭＩＳトランジスタによる複合形ドライバ回路１
５，１６で高速にＳＡ１ひいてはデータ線対を駆動でき
るがその反面バイポーラトランジスタを用いて高速にか
つ高振幅にデータ線を駆動すると、データ線の充・放電
による消費電力，ピーク電流が増大する。データ線対の
数は例えば２５６Ｋビットメモリの場合５１２対（１０
２４本）と多いのでデータ線充・放電によるピーク電流
が１５０ｍＡ近くに増大する。そこでメモリのアクセス
時間，サイクル時間を高速に保ったままで、消費電力と
ピーク電流を下げるためデータ線信号振幅を低減する方
法を以下に提案する。このためには図４４のＨ線の高電
位を下げるか、Ｌ線の低電位を上げる必要がある。まず
Ｈ線の高電位を下げる簡便な方法を図４４でブロック１
５内のｐチャネルＭＩＳトランジスタＱ34を省略するこ
とである。これによりＨ線の高電位は１ＶBEだけ低下し
−０.８Ｖになる。
【００３２】またＬ線の低電位を上げる簡便な方法は図
４４のブロック１６のＮチャンネルＭＩＳトランジスタ
Ｑ37を省略することである。これによりＬ線の低電位は
ＶEE＋１ＶBE〜−４.５Ｖになる。次にその他のＨ線，
Ｌ線の電位変化の方法を実施例を用いて説明する。図４
５は図４４でのブロック１５を変形した実施例でありそ
の特徴はバイポーラトランジスタＱ41，Ｑ42のダーリン
トン接続構成としていることである。出力Ｈ線の高電位
は−２ＶBE〜−１.６Ｖになる。その上ダーリントン接
続構成であるので負荷Ｈ線の駆動能力が図４４のブロッ
ク１５より増大しＨ線の立上り時間が速くなる。これに
伴なってデータ線信号は高電位が−１.６Ｖ，低電位が
ＶEEになり振幅が約７０％に減少する。このため前記の
データ線充放電による消費電力とピーク電流もほぼこれ
に見合って約７０％に削減することができる。また図で
は省略するがさらにバイポーラトランジスタを３段以上
と多段に接続するか、もしくはダイオードを用いてレベ
ルシフトを行なうことにより、Ｈ線の高電位をＶBEの任
意整数倍だけ下げることができるのは明らかである。図
４６では図４５と異なりＨ線の高電位を下げるため内部
電源回路２１を用い、この出力をｐチャネルＭＩＳトラ
ンジスタＱ43のソースに供給する。回路２１の出力電位
を０Ｖより下げることにより、Ｈ線高電位を下げること
ができる。この時Ｑ43の駆動能力が低下するがその負荷
はＱ44のベースであり比較的軽負荷である。Ｈ線の負荷
はバイポーラトランジスタＱ44で駆動するのでＨ線の立
上り時の速度の低下は軽微であり、図４４と同等の速度
が得られる。図４６の回路ブロック２１は負荷電流の変
動に伴なう出力電位の変動を小さくする。すなわち出力
インピーダンスを小さくする必要がありバイポーラトラ
ンジスタを用いるのが好適である。図４７，図４８は図
４６のブロック２１の実施例である。図４７の出力電位
Ｖ21はＶ21＝−（Ｒ21／Ｒ22＋１）ＶBEとなる。Ｒ21／
Ｒ22の値を調整すればＶ21は−ＶBEより低い値ならば自
由に設定できる。電流源Ｉ21はＶ21の負荷電流変動によ
る電位変化を低減する役割を持つが省略することも可能
である。図４８はダイオードによるレベルシフト回路で
ある。同図では２個のダイオードを用いているが、任意
の数をとり得る。定電流源Ｉ22の役割はＩ21と同じで出
力インピーダンスを下げる効果があるが省略することも
可能である。なお定電流源Ｉ21，Ｉ22の替りにＶ21とＶ
EEとの間に抵抗を挿入しても良いのは明らかである。
４４のブロック１６のＮチャンネルＭＩＳトランジスタ
Ｑ37を省略することである。これによりＬ線の低電位は
ＶEE＋１ＶBE〜−４.５Ｖになる。次にその他のＨ線，
Ｌ線の電位変化の方法を実施例を用いて説明する。図４
５は図４４でのブロック１５を変形した実施例でありそ
の特徴はバイポーラトランジスタＱ41，Ｑ42のダーリン
トン接続構成としていることである。出力Ｈ線の高電位
は−２ＶBE〜−１.６Ｖになる。その上ダーリントン接
続構成であるので負荷Ｈ線の駆動能力が図４４のブロッ
ク１５より増大しＨ線の立上り時間が速くなる。これに
伴なってデータ線信号は高電位が−１.６Ｖ，低電位が
ＶEEになり振幅が約７０％に減少する。このため前記の
データ線充放電による消費電力とピーク電流もほぼこれ
に見合って約７０％に削減することができる。また図で
は省略するがさらにバイポーラトランジスタを３段以上
と多段に接続するか、もしくはダイオードを用いてレベ
ルシフトを行なうことにより、Ｈ線の高電位をＶBEの任
意整数倍だけ下げることができるのは明らかである。図
４６では図４５と異なりＨ線の高電位を下げるため内部
電源回路２１を用い、この出力をｐチャネルＭＩＳトラ
ンジスタＱ43のソースに供給する。回路２１の出力電位
を０Ｖより下げることにより、Ｈ線高電位を下げること
ができる。この時Ｑ43の駆動能力が低下するがその負荷
はＱ44のベースであり比較的軽負荷である。Ｈ線の負荷
はバイポーラトランジスタＱ44で駆動するのでＨ線の立
上り時の速度の低下は軽微であり、図４４と同等の速度
が得られる。図４６の回路ブロック２１は負荷電流の変
動に伴なう出力電位の変動を小さくする。すなわち出力
インピーダンスを小さくする必要がありバイポーラトラ
ンジスタを用いるのが好適である。図４７，図４８は図
４６のブロック２１の実施例である。図４７の出力電位
Ｖ21はＶ21＝−（Ｒ21／Ｒ22＋１）ＶBEとなる。Ｒ21／
Ｒ22の値を調整すればＶ21は−ＶBEより低い値ならば自
由に設定できる。電流源Ｉ21はＶ21の負荷電流変動によ
る電位変化を低減する役割を持つが省略することも可能
である。図４８はダイオードによるレベルシフト回路で
ある。同図では２個のダイオードを用いているが、任意
の数をとり得る。定電流源Ｉ22の役割はＩ21と同じで出
力インピーダンスを下げる効果があるが省略することも
可能である。なお定電流源Ｉ21，Ｉ22の替りにＶ21とＶ
EEとの間に抵抗を挿入しても良いのは明らかである。
【００３３】次に図４４でのＬ線の電位を上げるために
ブロック１６を変形した実施例を図４９，図５０に示
す。図４９はＬ線を駆動するためにバイポーラトランジ
スタのダーリントン接続構成をとっている。Ｌ線の低電
位はＶEE＋２ＶBE〜−３.８Ｖになる。また図５０では
Ｌ線とバイポーラトランジスタとの間にダイオードを直
列に接続し、上と同様のＬ線低電位を得る。図５１では
バイポーラトランジスタのエミッタとＶEEとの間に電位
クランプ用の回路ブロック２２を設けている。この電位
をＶ22とするとＬ線の低電位はＶ22＋ＶBEになる。この
ブロック２２の具体回路として図５２，図５３の実施例
がある。図５２ではＶ22の電位はＶ 22〜ＶEE＋（１＋Ｒ
23／Ｒ24）ＶBEとなり、Ｒ23／Ｒ24の値を調整すればＶ
EE＋ＶBE以上の任意の値を得ることができる。図５３で
はダイオードでクランプしておりＶ22＝ＶEE＋２ＶBEが
得られる。ダイオードの数を変えれば２の他にも任意の
整数値が可能である。
ブロック１６を変形した実施例を図４９，図５０に示
す。図４９はＬ線を駆動するためにバイポーラトランジ
スタのダーリントン接続構成をとっている。Ｌ線の低電
位はＶEE＋２ＶBE〜−３.８Ｖになる。また図５０では
Ｌ線とバイポーラトランジスタとの間にダイオードを直
列に接続し、上と同様のＬ線低電位を得る。図５１では
バイポーラトランジスタのエミッタとＶEEとの間に電位
クランプ用の回路ブロック２２を設けている。この電位
をＶ22とするとＬ線の低電位はＶ22＋ＶBEになる。この
ブロック２２の具体回路として図５２，図５３の実施例
がある。図５２ではＶ22の電位はＶ 22〜ＶEE＋（１＋Ｒ
23／Ｒ24）ＶBEとなり、Ｒ23／Ｒ24の値を調整すればＶ
EE＋ＶBE以上の任意の値を得ることができる。図５３で
はダイオードでクランプしておりＶ22＝ＶEE＋２ＶBEが
得られる。ダイオードの数を変えれば２の他にも任意の
整数値が可能である。
【００３４】この様にバイポーラ，ＭＩＳトランジスタ
複合回路の印加電源電圧を変化させ、出力電圧を変化さ
せるという考え方はデータ線の駆動だけでなく、その他
の回路にも幅広く適用できる。これは電源電圧によって
負荷駆動能力がＭＩＳトランジスタのみによる回路に比
し大幅に変動しないというバイポーラ，ＭＩＳトランジ
スタ複合回路の優れた性質に因るものである。
複合回路の印加電源電圧を変化させ、出力電圧を変化さ
せるという考え方はデータ線の駆動だけでなく、その他
の回路にも幅広く適用できる。これは電源電圧によって
負荷駆動能力がＭＩＳトランジスタのみによる回路に比
し大幅に変動しないというバイポーラ，ＭＩＳトランジ
スタ複合回路の優れた性質に因るものである。
【００３５】この考え方を一般的なメモリ周辺回路に適
用したのが図５４である。これはブロック２３をバイポ
ーラ，ＭＩＳトランジスタ複合ゲート回路または複合ド
ライバ回路で構成し、その動作用の印加電圧には正側は
２４，負側は２５のリミッタ用電源回路の出力を用いて
いる。このリミッタ回路によりブロック２３に印加され
る実効的な電源電圧を低下し、そこから発生する信号振
幅を減少させることができる。この結果回路系全体の消
費電力やピーク電流を減少することができる。ブロック
２４や２５のリミッタ回路には図４７，図４８，図５
２，図５３に示した様な回路構成を利用できる。これら
のバイポーラトランジスタを用いたリミッタ回路は出力
インピーダンスが小さく、ブロック２３に流れる電流が
変動しても出力電位が変動しにくいという優れた性質を
有する。
用したのが図５４である。これはブロック２３をバイポ
ーラ，ＭＩＳトランジスタ複合ゲート回路または複合ド
ライバ回路で構成し、その動作用の印加電圧には正側は
２４，負側は２５のリミッタ用電源回路の出力を用いて
いる。このリミッタ回路によりブロック２３に印加され
る実効的な電源電圧を低下し、そこから発生する信号振
幅を減少させることができる。この結果回路系全体の消
費電力やピーク電流を減少することができる。ブロック
２４や２５のリミッタ回路には図４７，図４８，図５
２，図５３に示した様な回路構成を利用できる。これら
のバイポーラトランジスタを用いたリミッタ回路は出力
インピーダンスが小さく、ブロック２３に流れる電流が
変動しても出力電位が変動しにくいという優れた性質を
有する。
【００３６】メモリのバッファ回路、デコーダ回路等に
図５４の様な低振幅化されたバイポーラ，ＭＩＳトラン
ジスタ複合回路あるいはバイポーラ回路を用いて高速
化，低電力化を図る一方、ワード線を高振幅に駆動しメ
モリセル記憶電圧を大きくとることが可能である。
図５４の様な低振幅化されたバイポーラ，ＭＩＳトラン
ジスタ複合回路あるいはバイポーラ回路を用いて高速
化，低電力化を図る一方、ワード線を高振幅に駆動しメ
モリセル記憶電圧を大きくとることが可能である。
【００３７】なおこれまで述べてきたメモリテープ内の
ワード線信号Ｗやその他の制御信号は、印加するＭＩ
Ｓ，およびバイポーラトランジスタの導電形に図中に示
した様な一定の仮定を設け説明してきた。導電形が逆に
なれば信号の極性も反対になる。例えばメモリセルのＭ
ＩＳトランジスタをＮチャネルからＰチャネルにかえる
と、ワード線は低電位で選択に、高電位で非選択にな
る。この様な変更は当業者には容易である。またＥＣＬ
とＴＴＬとの相互の変更も前に述べた様に容易にでき
る。 以上述べた様に、周辺回路の一部にバイポーラト
ランジスタを含むダイナミック形半導体メモリ本発明を
組合せて適用すれば、ダイナミック形メモリの動作に必
須のデータ線プリチャージおよびこれに伴なう全ワード
線の非選択の機能を始め、種々の機能を単一の外部入力
信号の制御のもとで行なうことができる。
ワード線信号Ｗやその他の制御信号は、印加するＭＩ
Ｓ，およびバイポーラトランジスタの導電形に図中に示
した様な一定の仮定を設け説明してきた。導電形が逆に
なれば信号の極性も反対になる。例えばメモリセルのＭ
ＩＳトランジスタをＮチャネルからＰチャネルにかえる
と、ワード線は低電位で選択に、高電位で非選択にな
る。この様な変更は当業者には容易である。またＥＣＬ
とＴＴＬとの相互の変更も前に述べた様に容易にでき
る。 以上述べた様に、周辺回路の一部にバイポーラト
ランジスタを含むダイナミック形半導体メモリ本発明を
組合せて適用すれば、ダイナミック形メモリの動作に必
須のデータ線プリチャージおよびこれに伴なう全ワード
線の非選択の機能を始め、種々の機能を単一の外部入力
信号の制御のもとで行なうことができる。
【００３８】かくしてダイナミック形メモリセルの有す
る高集積性と、バイポーラトランジスタを含んだ周辺回
路の有する高速性とを併せ持ったバイポーラ，ＭＩＳト
ランジスタ複合形のダイナミック形半導体メモリを実現
することができる。
る高集積性と、バイポーラトランジスタを含んだ周辺回
路の有する高速性とを併せ持ったバイポーラ，ＭＩＳト
ランジスタ複合形のダイナミック形半導体メモリを実現
することができる。
【００３９】
【発明の効果】デコーダの出力にラッチ回路を設けるこ
とにより、アドレス信号線にノイズが入ったとしても、
ワード線を安定に選択状態に保つことができる。
とにより、アドレス信号線にノイズが入ったとしても、
ワード線を安定に選択状態に保つことができる。
【図１】ダイナミック形メモリセルと、バイポーラトラ
ンジスタを含む周辺回路とを有するダイナミック形半導
体メモリのブロック図。
ンジスタを含む周辺回路とを有するダイナミック形半導
体メモリのブロック図。
【図２】そのメモリセルまわりの書込み回路を除く回路
図。
図。
【図３】図２の回路の動作波形図。
【図４】書込み回路を示す回路図。
【図５】図２の回路の動作波形図。
【図６】図３を修正し、連続した読出しサイクルの動作
波形図。
波形図。
【図７】全ワード線非選択機能（リセット機能）とワー
ド線の選択，非選択を固定する機能（ラッチ機能）を有
するデコーダ回路の一実施例を示す回路図。
ド線の選択，非選択を固定する機能（ラッチ機能）を有
するデコーダ回路の一実施例を示す回路図。
【図８】その動作波形図。
【図９】図７中の４入力ＮＡＮＤ回路をＣＭＯＳを用い
て構成した例を示す回路図。
て構成した例を示す回路図。
【図１０】図７中の入力ＮＡＮＤゲート付ドライバ回路
をバイポーラ，ＭＩＳトランジスタ複合回路で構成した
例を示す回路図。
をバイポーラ，ＭＩＳトランジスタ複合回路で構成した
例を示す回路図。
【図１１】ワードドライバ回路を示す回路図。
【図１２】図７中の制御信号φR，φLを￣￣ＣＳ入力信
号から作る回路方式例を示すブロック図。
号から作る回路方式例を示すブロック図。
【図１３】その動作波形図。
【図１４】ワード線信号のリセット機能，ラッチ機能を
有するデコーダ回路の第２の実施例を示す回路図。
有するデコーダ回路の第２の実施例を示す回路図。
【図１５】その動作波形図。
【図１６】図１４をより具体化したものでＥＣＬインタ
フェースに好適な回路を示した回路図。
フェースに好適な回路を示した回路図。
【図１７】図１６中の制御信号φR，φLを￣￣ＣＳ入力
から作るための回路図。
から作るための回路図。
【図１８】その動作波形図。
【図１９】ワード線信号リセット機能をワードドライバ
回路に組込んだ時の論理回路を示す回路図。
回路に組込んだ時の論理回路を示す回路図。
【図２０】その動作波形図。
【図２１】図１９の論理機能を実現するバイポーラ，Ｍ
ＩＳトランジスタ複合形ドライバ回路の２つの回路図。
ＩＳトランジスタ複合形ドライバ回路の２つの回路図。
【図２２】図１９の論理機能を実現するバイポーラ，Ｍ
ＩＳトランジスタ複合形ドライバ回路の２つの回路図。
ＩＳトランジスタ複合形ドライバ回路の２つの回路図。
【図２３】４個のデコーダ回路とワードドライバ回路を
ワード線に平行配置してワード線リセット機能をデコー
ダ回路に具備した論理回路を示す回路図。
ワード線に平行配置してワード線リセット機能をデコー
ダ回路に具備した論理回路を示す回路図。
【図２４】デコーダ回路を４ワードで共用しワード線リ
セット機能付のワードドライバ回路４個をワード線と平
行配置した論理回路図。
セット機能付のワードドライバ回路４個をワード線と平
行配置した論理回路図。
【図２５】ラッチ機能付のＥＣＬインタフェース形アド
レスバッファ回路の回路図。
レスバッファ回路の回路図。
【図２６】ラッチ機能付のＴＴＬインタフェース形アド
レスバッファ回路を示す回路図。
レスバッファ回路を示す回路図。
【図２７】ラッチ機能付のＴＴＬインタフェース形アド
レスバッファ回路を示す回路図。
レスバッファ回路を示す回路図。
【図２８】図２５乃至図２７での制御信号φLの発生方
式を示すブロック図。
式を示すブロック図。
【図２９】図２５の回の動作波形図。
【図３０】ワード線リセット機能を組込んだアドレスバ
ッファ回路の論理図。
ッファ回路の論理図。
【図３１】その動作波形図。
【図３２】図３０の論理を実現し、かつ待機時に電力カ
ットオフする機能を併せ持つＥＣＬインタフェース形ア
ドレスバッファ回路の２つの具体的構成例を示す回路
図。
ットオフする機能を併せ持つＥＣＬインタフェース形ア
ドレスバッファ回路の２つの具体的構成例を示す回路
図。
【図３３】図３０の論理を実現し、かつ待機時に電力カ
ットオフする機能を併せ持つＥＣＬインタフェース形ア
ドレスバッファ回路の２つの具体的構成例を示す回路
図。
ットオフする機能を併せ持つＥＣＬインタフェース形ア
ドレスバッファ回路の２つの具体的構成例を示す回路
図。
【図３４】Ｘ系アドレス，Ｙ系アドレス両者切換時のメ
モリ制御を示す動作波形図。
モリ制御を示す動作波形図。
【図３５】図２，図６中の制御信号φP，φSA1，￣￣φ
SA1の発生方法を示すブロック図。
SA1の発生方法を示すブロック図。
【図３６】その動作波形図。
【図３７】書込み回路の制御信号φRWと書込みデータ
Ｉ，￣Ｉ，出力回路の制御信号φ1NVの発生方法を示す
概念図。
Ｉ，￣Ｉ，出力回路の制御信号φ1NVの発生方法を示す
概念図。
【図３８】書込み時のメモリセルまわりの制御信号の動
作波形図。
作波形図。
【図３９】ＥＣＬインターフェースの出力回路図。
【図４０】その動作波形図。
【図４１】ＥＣＬインターフェースの出力回路図。
【図４２】ＴＴＬインターフェースでかつトライステー
ド形の出力回路の構成例を示す回路図。
ド形の出力回路の構成例を示す回路図。
【図４３】その動作波形図。
【図４４】センスアンプ，アクティブリストア回路の駆
動回路を示す回路図。
動回路を示す回路図。
【図４５】図４４中の駆動回路１５の変形例を示す回路
図。
図。
【図４６】図４４中の駆動回路１５の変形例を示す回路
図。
図。
【図４７】図４６中のブロック２１の回路図。
【図４８】図４６中のブロック２１の回路図。
【図４９】図４４中の駆動回路１６の変形例を示す回路
図。
図。
【図５０】図４４中の駆動回路１６の変形例を示す回路
図。
図。
【図５１】図４４中の駆動回路１６の変形例を示す回路
図。
図。
【図５２】図５１中のブロック２２の回路図。
【図５３】図５１中のブロック２２の回路図。
【図５４】リミッタ用電源を有するバイポーラ，ＭＩＳ
トランジスタ複合回路系の概念図。
トランジスタ複合回路系の概念図。
【図５５】従来のメモリセルを示す回路図である。
【図５６】従来のメモリセルを示す回路図である。
Ｘ0〜ｘn…Ｘ系アドレス入力、Ｙ0〜Ｙm…Ｙ系アドレス
入力、￣￣ＣＳ…チップセレクト入力、￣￣ＷＥ…書込
み制御入力、ＤＩ…書込みデータ入力、ＤＯ…読出し出
力、２，２Ａ，２Ｂ…ダイナミック形メモリセル、５
Ｘ，５Ｙ…アドレスバッファ回路、６…メモリセルアレ
ー、７…書込み・読出し回路、８Ｘ，８Ｙ…デコーダ・
ドライバ回路、９…書込み・読出し制御回路、１０…出
力回路、１１…センス回路、１１Ｓ…サブセンス回路、
１２…書込み回路、１２Ｓ…サブセンス回路、Ｗ，
Ｗ0，Ｗ1，Ｗ2，Ｗ3，Ｗ511…ワード線、Ｄ，Ｄ0，￣Ｄ
0，Ｄ1，￣Ｄ1，Ｄ2，￣Ｄ2…データ線、ＳＡ１…第１
の差動増幅器、ＳＡ２…第２の差動増幅器、Ｏ，￣Ｏ…
センス回路出力、ＨＰ…プリチャージ回路、１５，１６
…第１差動増幅器ＳＡ１の駆動回路、φSA1，￣￣φSA1
…駆動回路１５，１６の制御信号、φP…プリチャージ
回路駆動信号、φY0，φY1，φY2…列選択信号、ＶN…
プリチャージ電圧、Ｉ，￣Ｉ…書込みデータ線信号、φ
RW…書込み回路のゲート制御信号、ｔc…サイクル時
間、φR，￣φR…リセット信号、φL…ラッチ信号、ＶA
…アドレスバッファ出力、Delay，Delay１，Delay２，D
elay３，Delay４，Delay５，Delay６，Delay７…遅延回
路、ＬＳ，ＬＳ1，ＬＳ2，ＬＳ3…レベルシフト回路、
（ｘ0，ｘ1，ｘ2）…ｘ0，ｘ1，ｘ2アドレスバッファ回
路出力、（ｘ3，ｘ4，ｘ5）…ｘ3，ｘ4，ｘ5アドレスバ
ッファ回路出力、（ｘ6，ｘ7，ｘ8）…ｘ6，ｘ7，ｘ8ア
ドレスバッファ回路出力、ＶCSA，ＶCSB…定電流源駆動
電圧、８Ｘ１，８Ｘ１５〜８Ｘ１８…Ｘデコーダ回路、
８Ｘ２，８Ｘ２１〜８Ｘ２４…ワードドライバ回路、φ
ｘ0〜φｘ3…ワードドライバ回路制御信号、ＶBB，Ｖ
BB1，ＶBB2…参照電圧、ＶEE…ＥＣＬ回路電源電圧、標
準−５.２Ｖ、ＶCC…ＴＴＬ回路電源電圧，標準５Ｖ、
ｘ，￣ｘ…Ｘアドレスバッファ回路出力、φ1NH…出力
回路制御信号。
入力、￣￣ＣＳ…チップセレクト入力、￣￣ＷＥ…書込
み制御入力、ＤＩ…書込みデータ入力、ＤＯ…読出し出
力、２，２Ａ，２Ｂ…ダイナミック形メモリセル、５
Ｘ，５Ｙ…アドレスバッファ回路、６…メモリセルアレ
ー、７…書込み・読出し回路、８Ｘ，８Ｙ…デコーダ・
ドライバ回路、９…書込み・読出し制御回路、１０…出
力回路、１１…センス回路、１１Ｓ…サブセンス回路、
１２…書込み回路、１２Ｓ…サブセンス回路、Ｗ，
Ｗ0，Ｗ1，Ｗ2，Ｗ3，Ｗ511…ワード線、Ｄ，Ｄ0，￣Ｄ
0，Ｄ1，￣Ｄ1，Ｄ2，￣Ｄ2…データ線、ＳＡ１…第１
の差動増幅器、ＳＡ２…第２の差動増幅器、Ｏ，￣Ｏ…
センス回路出力、ＨＰ…プリチャージ回路、１５，１６
…第１差動増幅器ＳＡ１の駆動回路、φSA1，￣￣φSA1
…駆動回路１５，１６の制御信号、φP…プリチャージ
回路駆動信号、φY0，φY1，φY2…列選択信号、ＶN…
プリチャージ電圧、Ｉ，￣Ｉ…書込みデータ線信号、φ
RW…書込み回路のゲート制御信号、ｔc…サイクル時
間、φR，￣φR…リセット信号、φL…ラッチ信号、ＶA
…アドレスバッファ出力、Delay，Delay１，Delay２，D
elay３，Delay４，Delay５，Delay６，Delay７…遅延回
路、ＬＳ，ＬＳ1，ＬＳ2，ＬＳ3…レベルシフト回路、
（ｘ0，ｘ1，ｘ2）…ｘ0，ｘ1，ｘ2アドレスバッファ回
路出力、（ｘ3，ｘ4，ｘ5）…ｘ3，ｘ4，ｘ5アドレスバ
ッファ回路出力、（ｘ6，ｘ7，ｘ8）…ｘ6，ｘ7，ｘ8ア
ドレスバッファ回路出力、ＶCSA，ＶCSB…定電流源駆動
電圧、８Ｘ１，８Ｘ１５〜８Ｘ１８…Ｘデコーダ回路、
８Ｘ２，８Ｘ２１〜８Ｘ２４…ワードドライバ回路、φ
ｘ0〜φｘ3…ワードドライバ回路制御信号、ＶBB，Ｖ
BB1，ＶBB2…参照電圧、ＶEE…ＥＣＬ回路電源電圧、標
準−５.２Ｖ、ＶCC…ＴＴＬ回路電源電圧，標準５Ｖ、
ｘ，￣ｘ…Ｘアドレスバッファ回路出力、φ1NH…出力
回路制御信号。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 本間 紀之
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 山口 邦彦
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 伊藤 清男
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭58−23385（ＪＰ，Ａ)
特開 昭58−222486（ＪＰ，Ａ)
特開 昭60−167194（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．トランジスタを有するダイナミック型メモリセル
と、 上記メモリセルの上記トランジスタのゲートに接続され
たワード線と、 上記メモリセルの上記トランジスタのソース又はドレイ
ンに接続されたデータ線と、上記データ線に接続されたプリチャージ回路と、 上記ワード線を駆動するワードドライバーと、 該ワードドライバーの入力にその出力が接続されたデコ
ーダとを具備してなる半導体記憶装置において、 上記デコーダは、複数のアドレス線がその入力に接続さ
れ、該複数のアドレス線からの信号をデコードすること
により、上記複数のアドレス線よりも少ない数の出力線
からデコード結果を出力する第1の論理回路と、該第1の
論理回路の出力にその入力が接続され、該第1の論理回
路の出力値を保持するラッチ回路とを有し、 上記デコーダには、上記プリチャージ回路が上記データ
線をプリチャージする期間に上記ワード線を非選択状態
にする第１の信号と、上記ワード線が選択状態であるこ
とを維持する第２の信号とが入力され、 上記第２の信号が上記デコーダに入力されているときに
は上記第１の信号が変化したとしても上記ワード線の選
択状態が維持される ことを特徴とする半導体記憶装置。 ２．請求項１に記載の半導体記憶装置において、 上記デコーダは、その入力が上記ラッチ回路の出力に接
続されるとともにその出力が上記ワードドライバの入力
に接続された第２の論理回路を具備することを特徴とす
る半導体記憶装置。 ３．請求項１又は請求項２のいずれかに記載の半導体記
憶装置において、 上記メモリセルは上記トランジスタと１つの容量からな
るダイナミック型メモリセルであることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067361A JP2669390B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067361A JP2669390B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008976A Division JPH0789437B2 (ja) | 1984-12-03 | 1985-01-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836881A JPH0836881A (ja) | 1996-02-06 |
| JP2669390B2 true JP2669390B2 (ja) | 1997-10-27 |
Family
ID=13342809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7067361A Expired - Lifetime JP2669390B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669390B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5262454B2 (ja) | 2008-09-01 | 2013-08-14 | 富士通セミコンダクター株式会社 | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823385A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58222486A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 集積回路 |
-
1995
- 1995-03-27 JP JP7067361A patent/JP2669390B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0836881A (ja) | 1996-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0149500B1 (ko) | 저전압동작 반도체집적회로 | |
| KR970011133B1 (ko) | 반도체 메모리 | |
| JPH0253879B2 (ja) | ||
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| US5563835A (en) | Sense amplification in data memories | |
| US5343428A (en) | Memory having a latching BICMOS sense amplifier | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US5323360A (en) | Localized ATD summation for a memory | |
| US5644548A (en) | Dynamic random access memory having bipolar and C-MOS transistor | |
| JP2662822B2 (ja) | 半導体記憶装置 | |
| US4858183A (en) | ECL high speed semiconductor memory and method of accessing stored information therein | |
| JPH0789437B2 (ja) | 半導体記憶装置 | |
| JP2004054547A (ja) | バスインタフェース回路及びレシーバ回路 | |
| JPH07111825B2 (ja) | 半導体記憶装置 | |
| US5764565A (en) | Static type semiconductor memory device with two word lines for one row | |
| JPH0746508B2 (ja) | ワード・デコード回路 | |
| JP2511910B2 (ja) | 半導体記憶装置 | |
| JP2669390B2 (ja) | 半導体記憶装置 | |
| JP2753218B2 (ja) | 半導体記憶装置 | |
| JPH034998B2 (ja) | ||
| US5258951A (en) | Memory having output buffer enable by level comparison and method therefor | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| JPH0548430A (ja) | 半導体回路 | |
| JPH023161A (ja) | メモリ回路 | |
| JP2986939B2 (ja) | ダイナミックｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |