JPH034998B2 - - Google Patents
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- JPH034998B2 JPH034998B2 JP60015634A JP1563485A JPH034998B2 JP H034998 B2 JPH034998 B2 JP H034998B2 JP 60015634 A JP60015634 A JP 60015634A JP 1563485 A JP1563485 A JP 1563485A JP H034998 B2 JPH034998 B2 JP H034998B2
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- 238000007599 discharging Methods 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 6
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ランダムアクセスメモリ
（RAM）に関するものであり、特に相補的トラ
ンジスタスイツチ（CTS）メモリセルを用いた、
アレイのビツト選択回路及びワード選択回路に関
するものである。
（RAM）に関するものであり、特に相補的トラ
ンジスタスイツチ（CTS）メモリセルを用いた、
アレイのビツト選択回路及びワード選択回路に関
するものである。
従来、CTSタイプのメモリセルを用いたRAM
は周知であり、例えばそれは米国特許第3863229
号に開示されている。しかしながら、CTSを用
いた周知のRAMにおいては、そのビツト選択動
作において比較的重大な２つの欠点がある。第１
は、ビツトデコード用の１個のトランジスタがチ
ツプ上の多数のビツトカラムを駆動しなくてはな
らないことである。そのとき導電金属線が長く、
フアンアウト電流が大きいため、ビツトデコード
線に沿う電圧降下が大きい。従つて、ビツトデコ
ード線の端にあるセルに“１”ビツトレール抵抗
を介して供給される電圧は、それらのセル中に適
正なゲート電流を与えるには不十分な値となるこ
とがある。このことは、選択されたセル上のデー
タ保存について問題を生じかねない。第２の欠点
は、ビツトデコード用のトランジスタが大きなフ
アンアウト負荷を担つているという事実により、
ビツトレールの選択あるいは選択解除が低速であ
るということである。ビツトレールの放電速度は
ビツトレール抵抗により制限されてしまう。本発
明に基づくビツト選択回路によれば、周知の
RAM、特にCTSセルを用いたRAMにおける上
述した欠点を解消することができる。
は周知であり、例えばそれは米国特許第3863229
号に開示されている。しかしながら、CTSを用
いた周知のRAMにおいては、そのビツト選択動
作において比較的重大な２つの欠点がある。第１
は、ビツトデコード用の１個のトランジスタがチ
ツプ上の多数のビツトカラムを駆動しなくてはな
らないことである。そのとき導電金属線が長く、
フアンアウト電流が大きいため、ビツトデコード
線に沿う電圧降下が大きい。従つて、ビツトデコ
ード線の端にあるセルに“１”ビツトレール抵抗
を介して供給される電圧は、それらのセル中に適
正なゲート電流を与えるには不十分な値となるこ
とがある。このことは、選択されたセル上のデー
タ保存について問題を生じかねない。第２の欠点
は、ビツトデコード用のトランジスタが大きなフ
アンアウト負荷を担つているという事実により、
ビツトレールの選択あるいは選択解除が低速であ
るということである。ビツトレールの放電速度は
ビツトレール抵抗により制限されてしまう。本発
明に基づくビツト選択回路によれば、周知の
RAM、特にCTSセルを用いたRAMにおける上
述した欠点を解消することができる。
CTSのようなセルを用いた高性能アレイにお
いては、セルの選択はワードラインの電圧を下降
させビツトレールの電圧を上昇させることにより
実行される。この場合、周知の技術では、選択さ
れたワードラインの電圧を下降させるために定電
流源が使用されている。しかし、この“電流モー
ド”でワードを選択する方法に関しては通常次の
３つの問題がある： (1) 低速 CTSセルを使用した場合、ワードラインは
きわめて容量的になる。（60〜80個のセルを有
するワードラインにおいては、ワードラインの
キヤパシタンスは30〜40pFにもなる）定電流
源はこの大きいRC時定数に従つて選択したワ
ードラインの電圧を下降させる。このためセル
の選択はきわめて低速となり、その駆動能力は
しばしば定電流源により限定されてしまう。
いては、セルの選択はワードラインの電圧を下降
させビツトレールの電圧を上昇させることにより
実行される。この場合、周知の技術では、選択さ
れたワードラインの電圧を下降させるために定電
流源が使用されている。しかし、この“電流モー
ド”でワードを選択する方法に関しては通常次の
３つの問題がある： (1) 低速 CTSセルを使用した場合、ワードラインは
きわめて容量的になる。（60〜80個のセルを有
するワードラインにおいては、ワードラインの
キヤパシタンスは30〜40pFにもなる）定電流
源はこの大きいRC時定数に従つて選択したワ
ードラインの電圧を下降させる。このためセル
の選択はきわめて低速となり、その駆動能力は
しばしば定電流源により限定されてしまう。
(2) 不安定性
選択されたワードラインは電流源によつて低
レベルに保たれるので、その電圧レベルはノイ
ズや電流源の変動により容易に影響を受けてし
まう。そして、もしその電圧レベルが最早ビツ
トレールの電圧レベルに追従しなくなると、デ
ータ保持の問題が生じてくる。
レベルに保たれるので、その電圧レベルはノイ
ズや電流源の変動により容易に影響を受けてし
まう。そして、もしその電圧レベルが最早ビツ
トレールの電圧レベルに追従しなくなると、デ
ータ保持の問題が生じてくる。
(3) “書き込み”のためのセツトアツプ時間が長
いこと 書き込み動作の間は、“１”を書き込むべき
側のビツトラインの電圧が高レベルに駆動され
る。
いこと 書き込み動作の間は、“１”を書き込むべき
側のビツトラインの電圧が高レベルに駆動され
る。
これにより、ビツトレールとドレインライン
のレベルが上昇する。そこで、書き込みの準備
が出来ていない状態で書き込みを行なつてしま
う、いわゆる途中書き込み（write−through）
の問題を回避すべく書き込みを開始する前に、
前に選択したセルの電圧が除去されるのを待つ
ためには長いセツトアツプ時間が必要である。
のレベルが上昇する。そこで、書き込みの準備
が出来ていない状態で書き込みを行なつてしま
う、いわゆる途中書き込み（write−through）
の問題を回避すべく書き込みを開始する前に、
前に選択したセルの電圧が除去されるのを待つ
ためには長いセツトアツプ時間が必要である。
これら上述の問題は、本発明に基づく“電圧モ
ードのワード選択構造”を採用することにより克
服される。
ードのワード選択構造”を採用することにより克
服される。
この発明の主な目的は、相補的トランジスタス
イツチ（CTS）メモリセルを用いた改良された
ランダムアクセルメモリ（RAM）を提供するこ
とにある。
イツチ（CTS）メモリセルを用いた改良された
ランダムアクセルメモリ（RAM）を提供するこ
とにある。
この発明の他の目的は、RAMの改良されたビ
ツト選択構造を提供することにある この発明のさらに他の目的は、RAMの改良さ
れたワード選択構造を提供することにある。
ツト選択構造を提供することにある この発明のさらに他の目的は、RAMの改良さ
れたワード選択構造を提供することにある。
この発明のさらに他の目的は、特にCTSメモ
リセルを使用したRAMにおいてデータ保持の問
題を解決することにある。
リセルを使用したRAMにおいてデータ保持の問
題を解決することにある。
この発明のさらに他の目的は、特にCTSメモ
リセルを使用したRAMにおいてラインの選択及
びラインの選択解除の速度を改良することにあ
る。
リセルを使用したRAMにおいてラインの選択及
びラインの選択解除の速度を改良することにあ
る。
この発明のさらに他の目的は、特にCTSメモ
リセルを使用したRAMにおいて(1)ワードライン
の選択速度及び(2)選択されたワードラインの安定
性の改良と、書き込み動作のためのアドレスセツ
トアツプ時間を低減することにある。
リセルを使用したRAMにおいて(1)ワードライン
の選択速度及び(2)選択されたワードラインの安定
性の改良と、書き込み動作のためのアドレスセツ
トアツプ時間を低減することにある。
この発明はRAMの改良されたビツト選択回路
及びワード選択回路に関し、特にCTSセルを使
用したRAMのビツト選択回路及びワード選択回
路に関するものである。ビツト選択回路は相互に
接続された第１と第２のレベルマトリクスデコー
ダを有している。そして各メモリカラムは一対の
ビツトラインを備え、各ビツトラインの対にはビ
ツト選択回路が接続されている。その各ビツト選
択回路は第２のレベルマトリクスデコーダの出力
端子に接続され、さらに各ビツトラインの対の各
ビツト選択回路にはビツト高レベルクランプ回路
が接続されている。各ビツト選択回路は選択され
たビツト対の選択速度を高めるための回路を備
え、各ビツトレベル高クランプ回路は選択された
ビツトラインの対の高電位レベルを正の方向に制
限するためにビツト選択回路と協働する。各ビツ
ト選択回路は選択されたビツトラインの対の選択
解除の速度を高めるための第２の回路を備えてい
る。この発明に基づく構成はまた、好適には
CTSタイプのメモリセルを採用したRAM中に電
圧モードのワード選択手段を備えている。
及びワード選択回路に関し、特にCTSセルを使
用したRAMのビツト選択回路及びワード選択回
路に関するものである。ビツト選択回路は相互に
接続された第１と第２のレベルマトリクスデコー
ダを有している。そして各メモリカラムは一対の
ビツトラインを備え、各ビツトラインの対にはビ
ツト選択回路が接続されている。その各ビツト選
択回路は第２のレベルマトリクスデコーダの出力
端子に接続され、さらに各ビツトラインの対の各
ビツト選択回路にはビツト高レベルクランプ回路
が接続されている。各ビツト選択回路は選択され
たビツト対の選択速度を高めるための回路を備
え、各ビツトレベル高クランプ回路は選択された
ビツトラインの対の高電位レベルを正の方向に制
限するためにビツト選択回路と協働する。各ビツ
ト選択回路は選択されたビツトラインの対の選択
解除の速度を高めるための第２の回路を備えてい
る。この発明に基づく構成はまた、好適には
CTSタイプのメモリセルを採用したRAM中に電
圧モードのワード選択手段を備えている。
CTSセルを用いた高性能アレイにおいては、
セルの選択はワードラインの電圧を下降させビツ
トレールの電圧を上昇させることにより行なわれ
る。ここで本発明の長所を理解しやすくするため
に、第１図に従来のビツト及びワード選択回路の
典型的な例を示した。第１図の周知の回路は、選
択されたワードとドレインのラインをプルダウン
するために定電流源を使用している。このような
“電流モード”のワード選択に関連して、(1)低速、
(2)不安定性、(3)“書き込み”のためのアドレスセ
ツトアツプ時間が長いこと、という３つの問題が
しばしば生じてくるが、これらの問題の内容につ
いては〔従来技術〕のところで述べたのでここで
は繰り返さない。
セルの選択はワードラインの電圧を下降させビツ
トレールの電圧を上昇させることにより行なわれ
る。ここで本発明の長所を理解しやすくするため
に、第１図に従来のビツト及びワード選択回路の
典型的な例を示した。第１図の周知の回路は、選
択されたワードとドレインのラインをプルダウン
するために定電流源を使用している。このような
“電流モード”のワード選択に関連して、(1)低速、
(2)不安定性、(3)“書き込み”のためのアドレスセ
ツトアツプ時間が長いこと、という３つの問題が
しばしば生じてくるが、これらの問題の内容につ
いては〔従来技術〕のところで述べたのでここで
は繰り返さない。
これらの問題は本発明に基づき、後に詳明する
構成により克服されるのである。尚、その本発明
に基づく構成は第８図に示されている。
構成により克服されるのである。尚、その本発明
に基づく構成は第８図に示されている。
また、周知の、CTSセルを使用する高性能ア
レイはビツト選択に関しても問題がある。再び第
１図を参照すると、これらの問題とは次のような
ものである： (a) ビツトデコード用トランジスタTBがチツプ
に亘つて配置された多数のビツトカラムを駆動
しなくてはならない。金属線が長いためとフア
ンアウト電流が大きいために、ビツトデコード
ライン（BD）に沿う電圧降下が大きい。従つ
て、ビツトデコードラインの端部にあるセルに
“１”ビツトレール抵抗を介して供給される電
圧はそれらのセル中に適正なゲート電流Ｉ１を
与えるには不十分な値となることがある。この
ことは、選択されたセル上のデータ保存につい
て問題を生じかねない。
レイはビツト選択に関しても問題がある。再び第
１図を参照すると、これらの問題とは次のような
ものである： (a) ビツトデコード用トランジスタTBがチツプ
に亘つて配置された多数のビツトカラムを駆動
しなくてはならない。金属線が長いためとフア
ンアウト電流が大きいために、ビツトデコード
ライン（BD）に沿う電圧降下が大きい。従つ
て、ビツトデコードラインの端部にあるセルに
“１”ビツトレール抵抗を介して供給される電
圧はそれらのセル中に適正なゲート電流Ｉ１を
与えるには不十分な値となることがある。この
ことは、選択されたセル上のデータ保存につい
て問題を生じかねない。
(b) ビツトデコード用のトランジスタが大きなフ
アンアウト負荷を担つているという事実によ
り、ビツトレールの選択あるいは選択解除が低
速である。ビツトレールの放電速度はビツトレ
ール抵抗RBL及びRBRにより制限されてしま
う。
アンアウト負荷を担つているという事実によ
り、ビツトレールの選択あるいは選択解除が低
速である。ビツトレールの放電速度はビツトレ
ール抵抗RBL及びRBRにより制限されてしま
う。
これら(a)、(b)の問題も後で説明する本発明の
RAMによれば克服される。
RAMによれば克服される。
上述の問題は第３，３Ａ，８及び９図に示され
た分配的なビツト選択回路及びワードライン選択
回路を使用することにより解決される。
た分配的なビツト選択回路及びワードライン選択
回路を使用することにより解決される。
さて、第２図には、本発明に基づく1K×
4RAMが示されている。このRAMは64ワード
（行）×64ビツト（列）に配列された4096個のセル
からなる集積アレイを備えている。64ビツトの列
はさらに４つのデータグループに分割され、すな
わちこのRAMは一度に４ビツトを書き込み（従
つて４個のデータ入力）、４ビツトを読み出す
（従つて４個のデータ出力）ことになる。この
RAMは６ワードアドレス（64行のうちの１つを
選択するために）と、４ビツトアドレス（64ビツ
トのうちの４つを選択するために）とを備えてい
る。そして、読み取りと書き込みの制御はRW入
力によつて制限される。
4RAMが示されている。このRAMは64ワード
（行）×64ビツト（列）に配列された4096個のセル
からなる集積アレイを備えている。64ビツトの列
はさらに４つのデータグループに分割され、すな
わちこのRAMは一度に４ビツトを書き込み（従
つて４個のデータ入力）、４ビツトを読み出す
（従つて４個のデータ出力）ことになる。この
RAMは６ワードアドレス（64行のうちの１つを
選択するために）と、４ビツトアドレス（64ビツ
トのうちの４つを選択するために）とを備えてい
る。そして、読み取りと書き込みの制御はRW入
力によつて制限される。
第３図を参照すると、ビツトアドレスをデコー
ドするために２個のレベルマトリクスデコード構
造が採用されている。第１のレベルデコードは４
個のビツトアドレス受信器の出力エミツタ点で形
成した４本のアドレスラインからなる２つのグル
ープ（BA０〜BA３及びBA４〜BA７）を備え
ている。ビツトアドレス受信器は第４図に示した
電流スイツチエミツタフオロア回路である。ビツ
トアドレス受信器はアドレス入力を相補的な信号
に変換する。そして、ビツトアドレス受信器のグ
ループのエミツタフオロア出力点により、各々の
グループにおいて“４”のうちの“１”を選択す
る部分的なデコードが行なわれ、こうして２本の
選択された（低レベルの）ラインの全体が与えら
れる。
ドするために２個のレベルマトリクスデコード構
造が採用されている。第１のレベルデコードは４
個のビツトアドレス受信器の出力エミツタ点で形
成した４本のアドレスラインからなる２つのグル
ープ（BA０〜BA３及びBA４〜BA７）を備え
ている。ビツトアドレス受信器は第４図に示した
電流スイツチエミツタフオロア回路である。ビツ
トアドレス受信器はアドレス入力を相補的な信号
に変換する。そして、ビツトアドレス受信器のグ
ループのエミツタフオロア出力点により、各々の
グループにおいて“４”のうちの“１”を選択す
る部分的なデコードが行なわれ、こうして２本の
選択された（低レベルの）ラインの全体が与えら
れる。
第２のレベルデコードの機能は16個のビツトデ
コーダ（第５図）により実行される。このビツト
デコーダは電流スイツチ入力と、高速プツシユプ
ル出力とを持つている。ビツトデコーダの一方の
入力はアドレスグループBA０〜BA３の４本の
ラインのうちの１本に接続され、他方の入力はア
ドレスグループBA４〜BA７の４本のラインの
うちの１本に接続されている。16本のBD出力ラ
インのうちの１本だけが選択された高レベルのデ
コードされる。各BDラインは４ビツト列（各デ
ータグループから１つ）を駆動するためにフアン
アウトする。従つて、読み取りあるいは書き込み
動作を行うために一度に４つのセルが選択され
る。
コーダ（第５図）により実行される。このビツト
デコーダは電流スイツチ入力と、高速プツシユプ
ル出力とを持つている。ビツトデコーダの一方の
入力はアドレスグループBA０〜BA３の４本の
ラインのうちの１本に接続され、他方の入力はア
ドレスグループBA４〜BA７の４本のラインの
うちの１本に接続されている。16本のBD出力ラ
インのうちの１本だけが選択された高レベルのデ
コードされる。各BDラインは４ビツト列（各デ
ータグループから１つ）を駆動するためにフアン
アウトする。従つて、読み取りあるいは書き込み
動作を行うために一度に４つのセルが選択され
る。
各ビツト列は、ビツトラインの選択及び選択解
除を行うためにビツト選択回路（第３図及び第６
図参照）を備えている。選択されたビツトライン
の高レベルはビツト高レベルクランプ回路UPCL
（第３図及び第７図参照）によりセツトされ、従
つてセルの読み取り及び書き込みの動作点は高ク
ランプ（UP）レベルを変更することによつて容
易に調節可能である。ビツト選択回路の動作モー
ドは以下に述べるとおりである： 非選択状態 非選択状態においては、対応するビツトデコー
ダによりBDラインがVNに近い電圧まで低レベル
に保たれる。ビツト選択回路（第６図）のノード
１はベース−コレクタダイオードＴ４により低レ
ベルにクランプされる。ビツトラインBL，BRも
またシヨツトキーダイオードＤ１，Ｄ２によつて
負の非選択レベルへプルダウンされる。ノード１
が低レベルの場合、トランジスタＴ１，Ｔ２がオ
フであり、ビツトレール抵抗RBL，RBRに電流
が流入しない。この状態では、抵抗Ｒ１が、ダイ
オードＴ４を介してBDラインに導通する小さい
直流電流を与える。そしてダイオードＴ４は飽和
モードで導通しているので、その蓄積電荷により
ベース−コレクタ接合間に大きな拡散静電容量を
つくり出す。その蓄積された電荷は、BDライン
が高レベルに選択されたときに、ノード１をブー
トストラツプさせて迅速に立ち上がらせるために
使用されることになる。
除を行うためにビツト選択回路（第３図及び第６
図参照）を備えている。選択されたビツトライン
の高レベルはビツト高レベルクランプ回路UPCL
（第３図及び第７図参照）によりセツトされ、従
つてセルの読み取り及び書き込みの動作点は高ク
ランプ（UP）レベルを変更することによつて容
易に調節可能である。ビツト選択回路の動作モー
ドは以下に述べるとおりである： 非選択状態 非選択状態においては、対応するビツトデコー
ダによりBDラインがVNに近い電圧まで低レベル
に保たれる。ビツト選択回路（第６図）のノード
１はベース−コレクタダイオードＴ４により低レ
ベルにクランプされる。ビツトラインBL，BRも
またシヨツトキーダイオードＤ１，Ｄ２によつて
負の非選択レベルへプルダウンされる。ノード１
が低レベルの場合、トランジスタＴ１，Ｔ２がオ
フであり、ビツトレール抵抗RBL，RBRに電流
が流入しない。この状態では、抵抗Ｒ１が、ダイ
オードＴ４を介してBDラインに導通する小さい
直流電流を与える。そしてダイオードＴ４は飽和
モードで導通しているので、その蓄積電荷により
ベース−コレクタ接合間に大きな拡散静電容量を
つくり出す。その蓄積された電荷は、BDライン
が高レベルに選択されたときに、ノード１をブー
トストラツプさせて迅速に立ち上がらせるために
使用されることになる。
選択された“読み取り”
あるビツト列が選択されたとき、そのBDライ
ンは対応するビツトデコーダによつて、Vpより
下のVBE近くの電圧まで能動的にプルアツプされ
る。これによりダイオードＴ４はBDラインと同
じ速度で迅速に立ち上がる。ダイオードＴ４のベ
ース・コレクタ間の大きな飽和容量の急速な放電
によりノード１上できわめて高速の電圧引き上げ
動作が行なわれ、これによりトランジスタＴ１，
Ｔ２が高速でターンオンして抵抗RBL，RBRを
介してビツトラインが高レベルに駆動される。
ンは対応するビツトデコーダによつて、Vpより
下のVBE近くの電圧まで能動的にプルアツプされ
る。これによりダイオードＴ４はBDラインと同
じ速度で迅速に立ち上がる。ダイオードＴ４のベ
ース・コレクタ間の大きな飽和容量の急速な放電
によりノード１上できわめて高速の電圧引き上げ
動作が行なわれ、これによりトランジスタＴ１，
Ｔ２が高速でターンオンして抵抗RBL，RBRを
介してビツトラインが高レベルに駆動される。
読み取り動作の間はPDLラインとPDRライン
がともに高レベル（Vp）であり、シヨツトキー
ダイオードＤ３，Ｄ４がオフであつて導電経路か
らは外れている。ノード１のレベルはトランジス
タダイオードＴ３により、UCライン（第１２図）
によつてセツトされる電圧にクランプされる。こ
の“読み取り”基準信号は、正常な読み取り電流
（負荷電流ILとゲート電流IG）を保証するために、
その参照信号が選択されたセルの電圧に追従する
ように、ビツト高レベルクランプ回路によつて発
生される。その読み取り電流な抵抗RBL，RBR
を介してトランジスタＴ１，Ｔ２によつてセルに
供給される。典型的な読み取り電流はIL1.0ｍ
Ａ、IG0.2ｍＡとセツトされている。このこと
は、感知回路によつて“読み取り”を感知するた
めにビツトラインに約500〜600ｍＶの差動電圧を
もたらす。
がともに高レベル（Vp）であり、シヨツトキー
ダイオードＤ３，Ｄ４がオフであつて導電経路か
らは外れている。ノード１のレベルはトランジス
タダイオードＴ３により、UCライン（第１２図）
によつてセツトされる電圧にクランプされる。こ
の“読み取り”基準信号は、正常な読み取り電流
（負荷電流ILとゲート電流IG）を保証するために、
その参照信号が選択されたセルの電圧に追従する
ように、ビツト高レベルクランプ回路によつて発
生される。その読み取り電流な抵抗RBL，RBR
を介してトランジスタＴ１，Ｔ２によつてセルに
供給される。典型的な読み取り電流はIL1.0ｍ
Ａ、IG0.2ｍＡとセツトされている。このこと
は、感知回路によつて“読み取り”を感知するた
めにビツトラインに約500〜600ｍＶの差動電圧を
もたらす。
選択された状態では、BDラインの電圧レベル
はノード１の電圧よりも高いので、ダイオードＴ
４のみならずシヨツトキーダイオードＤ１，Ｄ２
もオフである。そしてBDラインからは電流が流
入も流出もすることはないのでこのラインに沿う
電圧降下が存在しない（前記従来技術と比較され
たい）。さらに、選択されたセルの読み取り電流
は電源Vpから直接供給され、BDラインの電圧レ
ベルとは独立なアレイを介して均等に分配され
る。
はノード１の電圧よりも高いので、ダイオードＴ
４のみならずシヨツトキーダイオードＤ１，Ｄ２
もオフである。そしてBDラインからは電流が流
入も流出もすることはないのでこのラインに沿う
電圧降下が存在しない（前記従来技術と比較され
たい）。さらに、選択されたセルの読み取り電流
は電源Vpから直接供給され、BDラインの電圧レ
ベルとは独立なアレイを介して均等に分配され
る。
選択された“書き込み”
書き込みモードでは、ビツトラインの選択は上
述した書き込みモードと同様である。この場合の
唯一の相違は、書き込み制御ライン（書き込まれ
るべきデータに応じてPDLまたはPDRのうちの
どちらか一方）が、ビツトラインの選択（第１３
図）に先立つて書き込み制御回路によりVNに近
い電圧まで負に駆動されるということである。低
レベルに設定されたPDLまたはPDRラインはシ
ヨツトキーダイオードＤ３またはＤ４を介して
BLまたはBRを低レベルにクランプし、これによ
りビツト列が選択されたときに、書き込み電流IW
をセル中に流入させるためにビツトラインの一方
のみが高レベルとなる。他方のビツトラインは、
通常セルに流入するビツトライン電流を遮断する
ために、低レベルにとどめられる。この書き込み
動作のモードはこのあと“差動モードの書き込
み”と称する。
述した書き込みモードと同様である。この場合の
唯一の相違は、書き込み制御ライン（書き込まれ
るべきデータに応じてPDLまたはPDRのうちの
どちらか一方）が、ビツトラインの選択（第１３
図）に先立つて書き込み制御回路によりVNに近
い電圧まで負に駆動されるということである。低
レベルに設定されたPDLまたはPDRラインはシ
ヨツトキーダイオードＤ３またはＤ４を介して
BLまたはBRを低レベルにクランプし、これによ
りビツト列が選択されたときに、書き込み電流IW
をセル中に流入させるためにビツトラインの一方
のみが高レベルとなる。他方のビツトラインは、
通常セルに流入するビツトライン電流を遮断する
ために、低レベルにとどめられる。この書き込み
動作のモードはこのあと“差動モードの書き込
み”と称する。
書き込みモードの間は、ノード１の高レベルは
まだダイオードＴ３によつて、UCラインにより
セツトされる電圧にクランプされる。書き込み基
準信号は、典型的には読み取り基準信号よりも高
い600〜800ｍＶであり、従つて高速の書き込み性
能を保証するために常に十分な書き込み電流が確
保される。また、読み取りモードと同様に、書き
込み電流はトランジスタＴ１またはＴ２を介して
Vpから直接供給される。従つて、書き込み性能
はBDラインのレベルの変動に影響されることは
ない。
まだダイオードＴ３によつて、UCラインにより
セツトされる電圧にクランプされる。書き込み基
準信号は、典型的には読み取り基準信号よりも高
い600〜800ｍＶであり、従つて高速の書き込み性
能を保証するために常に十分な書き込み電流が確
保される。また、読み取りモードと同様に、書き
込み電流はトランジスタＴ１またはＴ２を介して
Vpから直接供給される。従つて、書き込み性能
はBDラインのレベルの変動に影響されることは
ない。
選択解除
ビツト列が選択されていないときは、それに対
応するビツトデコーダの出力が低レベルに下降す
る。ビツト選択回路のノード１はトランジスタＴ
１，Ｔ２をターンオフさせるためにダイオードＴ
４によつて負にプルされる。それと同時にビツト
ラインもシヨツトキーダイオードＤ１，Ｄ２によ
つて能動的にプルダウンされ、BDライン中に放
電する。ビツトラインが非選択の低レベルに完全
に放電したあとは、シヨツトキーダイオードＤ
１，Ｄ２が導通を停止する。このときビツト列な
非選択状態にあると言われる。
応するビツトデコーダの出力が低レベルに下降す
る。ビツト選択回路のノード１はトランジスタＴ
１，Ｔ２をターンオフさせるためにダイオードＴ
４によつて負にプルされる。それと同時にビツト
ラインもシヨツトキーダイオードＤ１，Ｄ２によ
つて能動的にプルダウンされ、BDライン中に放
電する。ビツトラインが非選択の低レベルに完全
に放電したあとは、シヨツトキーダイオードＤ
１，Ｄ２が導通を停止する。このときビツト列な
非選択状態にあると言われる。
ここに開示されたビツト選択用の構成はCTS
（相補的トランジスタスイツチ（第１Ａ図参照））
セルを用いたメモリアレイに特に有用である。こ
の構成によれば、従来技術よりもすぐれた次の２
つの利点が少くとも達成される： () ビツトラインの“選択及び選択解除”の速
度が改良されていること。すなわち、ビツト経
路のアクセス時間がより短い。
（相補的トランジスタスイツチ（第１Ａ図参照））
セルを用いたメモリアレイに特に有用である。こ
の構成によれば、従来技術よりもすぐれた次の２
つの利点が少くとも達成される： () ビツトラインの“選択及び選択解除”の速
度が改良されていること。すなわち、ビツト経
路のアクセス時間がより短い。
() ビツトデコード高レベルラインの電圧降下
をなくし、選択されたセルに対するデータ保存
の問題を低減する。この発明に基づく改良され
たビツト選択回路は次の構成を有する： (a) ２個のレベルマトリクスデコード（第３
図） 第１のレベルは電流スイツチエミツタフオ
ロアアドレス受信器のエミツタ点である。ま
た、第２のレベルは電流スイツチの入力と高
速プツシユプル出力とをもつビツトデコーダ
である。
をなくし、選択されたセルに対するデータ保存
の問題を低減する。この発明に基づく改良され
たビツト選択回路は次の構成を有する： (a) ２個のレベルマトリクスデコード（第３
図） 第１のレベルは電流スイツチエミツタフオ
ロアアドレス受信器のエミツタ点である。ま
た、第２のレベルは電流スイツチの入力と高
速プツシユプル出力とをもつビツトデコーダ
である。
(b) 分配的ビツト選択回路（第３図と第６図）
この回路は、回路の速度を高め且つ回路の
電力消費を低減するために飽和したベース−
コレクタダイオードＴ４の静電容量的な放電
機構を利用している。この回路はまた、読み
取り及び書き込み用の電流を電源Vpから直
接供給するためにトランジスタＴ１とＴ２と
を備えている。さらにビツト選択回路は選択
解除の間にビツトレールを能動的にプルダウ
ンするためにシヨツトキー障壁ダイオードＤ
１，Ｄ２を使用する。さらにまたこの回路に
おいては、“差動モードの書き込み”の高速
書き込み性能を保証するために、書き込み制
御回路と接続したシヨツトキーダイオードＤ
３，Ｄ４が使用されている。
電力消費を低減するために飽和したベース−
コレクタダイオードＴ４の静電容量的な放電
機構を利用している。この回路はまた、読み
取り及び書き込み用の電流を電源Vpから直
接供給するためにトランジスタＴ１とＴ２と
を備えている。さらにビツト選択回路は選択
解除の間にビツトレールを能動的にプルダウ
ンするためにシヨツトキー障壁ダイオードＤ
１，Ｄ２を使用する。さらにまたこの回路に
おいては、“差動モードの書き込み”の高速
書き込み性能を保証するために、書き込み制
御回路と接続したシヨツトキーダイオードＤ
３，Ｄ４が使用されている。
(c) ビツト高レベルクランプ回路（第３図と第
７図） 選択したビツトラインの読み取りと書き込
みの高レベルは、動作点の調節を容易にする
ように基準回路UPCLによつて制御される。
尚、以下で詳しく説明するが、この回路は
（読み取りモードにおける選択されたドレイ
ンラインのレベルとの追従のような）さまざ
まな追従の要求にも応えるように設計されて
いる。
７図） 選択したビツトラインの読み取りと書き込
みの高レベルは、動作点の調節を容易にする
ように基準回路UPCLによつて制御される。
尚、以下で詳しく説明するが、この回路は
（読み取りモードにおける選択されたドレイ
ンラインのレベルとの追従のような）さまざ
まな追従の要求にも応えるように設計されて
いる。
第３図のブロツク図で“ワードデコード”とあ
らわしたワードラインデコーダ及び制御回路につ
いては、その詳細が第８図と第９図に示されてい
る。第８図は電圧モードワード選択構造を示すも
のであり、第９図はワードデコーダを詳細に示す
ものである。
らわしたワードラインデコーダ及び制御回路につ
いては、その詳細が第８図と第９図に示されてい
る。第８図は電圧モードワード選択構造を示すも
のであり、第９図はワードデコーダを詳細に示す
ものである。
第８図には、64行のうちの１つの行をデコード
するための６ワードアドレスが示されている。そ
のワードアドレスデコードには、ビツト経路の２
つのレベルマトリクステコードと同様な構造が採
用されている。第１のレベルデコードは６個のワ
ードアドレス受信器の出力エミツタ点からなる、
４本のアドレスラインの３つのグループWA０−
WA３，WA４−WA７，WA８−WA１１を備
えている。ワードアドレス受信器は電流スイツチ
エミツタフオロア回路（第４図）である。それら
はアドレス入力を相補的な信号に変換する。その
アドレス受信器の対のエミツタフオロア出力点に
より、各グループから４中の１を選択する部分的
なデコードが行なわれ、これにより３つの選択さ
れた（低レベルの）ラインの全体が与えられる。
するための６ワードアドレスが示されている。そ
のワードアドレスデコードには、ビツト経路の２
つのレベルマトリクステコードと同様な構造が採
用されている。第１のレベルデコードは６個のワ
ードアドレス受信器の出力エミツタ点からなる、
４本のアドレスラインの３つのグループWA０−
WA３，WA４−WA７，WA８−WA１１を備
えている。ワードアドレス受信器は電流スイツチ
エミツタフオロア回路（第４図）である。それら
はアドレス入力を相補的な信号に変換する。その
アドレス受信器の対のエミツタフオロア出力点に
より、各グループから４中の１を選択する部分的
なデコードが行なわれ、これにより３つの選択さ
れた（低レベルの）ラインの全体が与えられる。
第２のレベルデコードの機能は64個のワードデ
コーダ（第９図）により実行される。各ワードデ
コーダは３個の電流スイツチ入力IN１−IN３と
２個の高速高出力プツシユプル出力WL及びDL
とを備えている。ワードデコーダのIN１はアド
レスグループWA０−WA３中の４つのラインの
１つに接続されている。また、IN２は第２のア
ドレスグループWA４−WA７中の４つのライン
の１つに接続され、IN３は第３のアドレスグル
ープWA８−WA１１中の４つのラインの１つに
接続されている。１つの行ラインを選択するため
にはこれら３つの入力がすべて低レベルでなくて
はならない。ワードデコーダの２つの出力は図示
するようにメモリセルのワードラインWLとドレ
インラインDLとに接続されている。本発明に基
づくワードデコーダの作用は次のとおりである。
コーダ（第９図）により実行される。各ワードデ
コーダは３個の電流スイツチ入力IN１−IN３と
２個の高速高出力プツシユプル出力WL及びDL
とを備えている。ワードデコーダのIN１はアド
レスグループWA０−WA３中の４つのラインの
１つに接続されている。また、IN２は第２のア
ドレスグループWA４−WA７中の４つのライン
の１つに接続され、IN３は第３のアドレスグル
ープWA８−WA１１中の４つのラインの１つに
接続されている。１つの行ラインを選択するため
にはこれら３つの入力がすべて低レベルでなくて
はならない。ワードデコーダの２つの出力は図示
するようにメモリセルのワードラインWLとドレ
インラインDLとに接続されている。本発明に基
づくワードデコーダの作用は次のとおりである。
非選択状態
非選択状態のワードデコーダは、その３つの出
力の少くとも１つが高レベルである。すなわち、
デコード用のトランジスタＴ１，Ｔ２またはＴ３
のうちのどれかが、ノード１をプルダウンするた
めにターンオンされている。トランジスタＴ５と
トランジスタＴ６は双対位相レベルシフト器を形
成し、これによりノード４がVN付近の電圧にプ
ルダウンされ、ノード３がVPにプルアツプされ
る。ノード４が低レベルであるので開放コレクタ
のトランジスタTLが遮断され、これによりワー
ドラインWLとドレインラインDLが非選択（高）
レベルに上昇する。この状態では、セルのスタン
バイ電流と、ワードライン及びドレインラインの
電圧が電流源ISBH及びISBLにより決定される。
力の少くとも１つが高レベルである。すなわち、
デコード用のトランジスタＴ１，Ｔ２またはＴ３
のうちのどれかが、ノード１をプルダウンするた
めにターンオンされている。トランジスタＴ５と
トランジスタＴ６は双対位相レベルシフト器を形
成し、これによりノード４がVN付近の電圧にプ
ルダウンされ、ノード３がVPにプルアツプされ
る。ノード４が低レベルであるので開放コレクタ
のトランジスタTLが遮断され、これによりワー
ドラインWLとドレインラインDLが非選択（高）
レベルに上昇する。この状態では、セルのスタン
バイ電流と、ワードライン及びドレインラインの
電圧が電流源ISBH及びISBLにより決定される。
また、スイツチングを高速にするため、トラン
ジスタＴ５とトランジスタＴ６とは遮断されるこ
となく、わずかに導通状態に保たれる。ワードラ
インがその非選択の飽和DCレベル（VPよりも約
VBE×3/2低い電圧）に達すると、能動プルアツ
プデバイスＴ７及びTHがオフとなる。
ジスタＴ５とトランジスタＴ６とは遮断されるこ
となく、わずかに導通状態に保たれる。ワードラ
インがその非選択の飽和DCレベル（VPよりも約
VBE×3/2低い電圧）に達すると、能動プルアツ
プデバイスＴ７及びTHがオフとなる。
選択状態
ワードデコーダが選択されると、その３つの入
力はすべて低レベルである。すなわち、トランジ
スタＴ１，Ｔ２及びＴ３がオフである。そして、
トランジスタＴ５及びＴ６を急速にターンオンさ
せるためにノード１が高レベルに立ち上がる。ノ
ード３はトランジスタＴ７及びTHをオフに保つ
ためにトランジスタＴ５のコレクタによつてプル
ダウンされ、これによりワードラインWLとドレ
インラインDLが選択レベルまで立ち下がること
が可能となる。これと同時に、トランジスタTL
をターンオンさせるためにノード４が高レベルに
駆動される。セルの高速選択動作を可能とするの
はドレインラインDL上におけるこの高電力開放
コレクタのプルダウン動作である。ドレインライ
ンが低レベルに駆動されている間に、ワードライ
ンはセルによつて設定される電圧オフセツトと同
じ速度でドレインラインに追従する。
力はすべて低レベルである。すなわち、トランジ
スタＴ１，Ｔ２及びＴ３がオフである。そして、
トランジスタＴ５及びＴ６を急速にターンオンさ
せるためにノード１が高レベルに立ち上がる。ノ
ード３はトランジスタＴ７及びTHをオフに保つ
ためにトランジスタＴ５のコレクタによつてプル
ダウンされ、これによりワードラインWLとドレ
インラインDLが選択レベルまで立ち下がること
が可能となる。これと同時に、トランジスタTL
をターンオンさせるためにノード４が高レベルに
駆動される。セルの高速選択動作を可能とするの
はドレインラインDL上におけるこの高電力開放
コレクタのプルダウン動作である。ドレインライ
ンが低レベルに駆動されている間に、ワードライ
ンはセルによつて設定される電圧オフセツトと同
じ速度でドレインラインに追従する。
ワードラインWLとドレインラインDLが完全
に選択されると、トランジスタＴ７及びTHがオ
フとなり、選択されたセルから導通する読み出
し・書き込み用の大量の電流を低減するためにト
ランジスタTLがオンに保たれる。この状態では、
ワードラインとドレインラインの電圧は次の２つ
の式により定められる： V(DL)＝VN＋VCE(TL) V(WL)＝V(DL)＋V(セル) 選択されたドレインラインが高電力の開放コレ
クタトランジスタTLによりプルダウンされるの
で、ワード選択動作はきわめて高速であり、その
駆動能力は、従来技術のような定電流源による限
定等を被ることがない。さらに、選択されたドレ
インラインとワードラインのレベルは電源VNか
らの電圧オフセツトに確実に設定されるので、そ
れらのレベルは従来技術におけるラインのレベル
よりも安定している。このワード選択の技術は
“電圧モードのワード選択”と呼ぶことにする。
に選択されると、トランジスタＴ７及びTHがオ
フとなり、選択されたセルから導通する読み出
し・書き込み用の大量の電流を低減するためにト
ランジスタTLがオンに保たれる。この状態では、
ワードラインとドレインラインの電圧は次の２つ
の式により定められる： V(DL)＝VN＋VCE(TL) V(WL)＝V(DL)＋V(セル) 選択されたドレインラインが高電力の開放コレ
クタトランジスタTLによりプルダウンされるの
で、ワード選択動作はきわめて高速であり、その
駆動能力は、従来技術のような定電流源による限
定等を被ることがない。さらに、選択されたドレ
インラインとワードラインのレベルは電源VNか
らの電圧オフセツトに確実に設定されるので、そ
れらのレベルは従来技術におけるラインのレベル
よりも安定している。このワード選択の技術は
“電圧モードのワード選択”と呼ぶことにする。
選択解除状態
読み取りあるいは書き込み動作のためにある行
ラインが選択されたあとは、その行ラインはスタ
ンバイ状態に選択解除される。選択解除を行うワ
ードデコーダは、その入力のうち少くとも一つが
高レベルである。そして、デコーデイング用のト
ランジスタＴ１，Ｔ２あるいはＴ３のうちの少く
とも一つが再びオンになり、開放コレクタトラン
ジスタTLを遮断するためにノード１がプルダウ
ンされる。これと同時にノード４がVPまでプル
アツプされ、これによりワードラインが非選択
DCレベルに達するまでワードラインをプルアツ
プするためにエミツタフオロアデバイスＴ７−
THが一時的にオンに駆動される。ワードライン
がプルアツプされつつある間に、ドレインライン
DLはセルによつて設定される電圧オフセツトと
同じ速度でワードラインに追従する。そして、ワ
ードラインとドレインラインとが完全にスタンバ
イレベルに達すると、トランジスタＴ７−TH及
びトランジスタTLがすべてオフになる。この行
ラインはこのとき非選択状態にあると称される。
ラインが選択されたあとは、その行ラインはスタ
ンバイ状態に選択解除される。選択解除を行うワ
ードデコーダは、その入力のうち少くとも一つが
高レベルである。そして、デコーデイング用のト
ランジスタＴ１，Ｔ２あるいはＴ３のうちの少く
とも一つが再びオンになり、開放コレクタトラン
ジスタTLを遮断するためにノード１がプルダウ
ンされる。これと同時にノード４がVPまでプル
アツプされ、これによりワードラインが非選択
DCレベルに達するまでワードラインをプルアツ
プするためにエミツタフオロアデバイスＴ７−
THが一時的にオンに駆動される。ワードライン
がプルアツプされつつある間に、ドレインライン
DLはセルによつて設定される電圧オフセツトと
同じ速度でワードラインに追従する。そして、ワ
ードラインとドレインラインとが完全にスタンバ
イレベルに達すると、トランジスタＴ７−TH及
びトランジスタTLがすべてオフになる。この行
ラインはこのとき非選択状態にあると称される。
読み取り動作
行ラインWL，DLとビツトラインBL，BRが
ともに選択されている（第１２図）とき、セルは
読み取り動作用に選択されている。行ラインは既
述した電圧モードワード選択構成によつて選択さ
れる。また、ビツトラインは上に述べた（第３
図）ビツト選択構成によつて選択される。セルが
完全に選択されたあとは、読み取り電流ILとIGが
ビツトレールシヨツトキーダイオードSL及びSR
中に供給される。シヨツトキーダイオードSL及
びSRは次にセルの内部電圧（“０”及び“１”）
を読み取り感知のためにビツトラインに結合させ
る。読み取りの間のセルの安定性を保証するため
に、ILとIGとは予め選ばれた動作範囲内に制御す
る必要がある。この制御は、UCラインからビツ
トレール駆動用トランジスタ（第１２図のトラン
ジスタＴ１及びトランジスタＴ２）に加えられた
読み取り基準レベル電圧によつて達成される。こ
の読み取り基準電圧は選択されたセルに完全に追
従するビツト高レベルクランプ回路（UPCL、第
７図）により発生され、これにより電流IL及びIG
を設定するためにビツトレール抵抗RBL及び
RBRの両端で十分な電圧（Ｖ“０”及びＶ“１”）
が常に保証される。この読み取り基準レベルの発
生及びビツト高レベルクランプ回路の動作につい
ては後により詳しく説明する。
ともに選択されている（第１２図）とき、セルは
読み取り動作用に選択されている。行ラインは既
述した電圧モードワード選択構成によつて選択さ
れる。また、ビツトラインは上に述べた（第３
図）ビツト選択構成によつて選択される。セルが
完全に選択されたあとは、読み取り電流ILとIGが
ビツトレールシヨツトキーダイオードSL及びSR
中に供給される。シヨツトキーダイオードSL及
びSRは次にセルの内部電圧（“０”及び“１”）
を読み取り感知のためにビツトラインに結合させ
る。読み取りの間のセルの安定性を保証するため
に、ILとIGとは予め選ばれた動作範囲内に制御す
る必要がある。この制御は、UCラインからビツ
トレール駆動用トランジスタ（第１２図のトラン
ジスタＴ１及びトランジスタＴ２）に加えられた
読み取り基準レベル電圧によつて達成される。こ
の読み取り基準電圧は選択されたセルに完全に追
従するビツト高レベルクランプ回路（UPCL、第
７図）により発生され、これにより電流IL及びIG
を設定するためにビツトレール抵抗RBL及び
RBRの両端で十分な電圧（Ｖ“０”及びＶ“１”）
が常に保証される。この読み取り基準レベルの発
生及びビツト高レベルクランプ回路の動作につい
ては後により詳しく説明する。
書き込み動作
電圧モードのワード選択技術においては、書き
込み動作は３つの継起するステツプで実行される
（第１３図及び第１４図）。
込み動作は３つの継起するステツプで実行される
（第１３図及び第１４図）。
(a) 行ラインの選択及び選択解除は既に述べたよ
うに実行される。
うに実行される。
(b) 選択と非選択ドレインラインの交差（第１４
図参照）の後、書き込み動作が開始される。次
にUCライン上に書き込み基準電圧を発生する
ためにRW信号がビツト高レベルクランプ回路
を切換える。このRW信号は書き込み制御回路
にも加えられる。すると、書き込み制御回路は
そのデータ入力に応じて、２つの出力ライン
PDLまたはPDRのうちどちらか一方を低レベ
ルに駆動する。次に低レベルに設定された
PDLまたはPDRはシヨツトキーダイオードＤ
３またはＤ４によつてビツトラインBLまたは
BRをプルダウンさせ、これにより書き込みに
先立つてセルのこの側に流入するビツト電流が
遮断される。書き込みよりも前にセルに通常流
入するゲート電流を遮断することは書き込み動
作を正しく実行するために重要である。という
のは、もし書き込みの間にゲート電流が存在す
ると、セル中の現在オン状態にあるNPNトラ
ンジスタがオンのままとどまり、このNPNト
ランジスタは書き込み電流IWにより書き込みを
受けることができなくなるからである。
図参照）の後、書き込み動作が開始される。次
にUCライン上に書き込み基準電圧を発生する
ためにRW信号がビツト高レベルクランプ回路
を切換える。このRW信号は書き込み制御回路
にも加えられる。すると、書き込み制御回路は
そのデータ入力に応じて、２つの出力ライン
PDLまたはPDRのうちどちらか一方を低レベ
ルに駆動する。次に低レベルに設定された
PDLまたはPDRはシヨツトキーダイオードＤ
３またはＤ４によつてビツトラインBLまたは
BRをプルダウンさせ、これにより書き込みに
先立つてセルのこの側に流入するビツト電流が
遮断される。書き込みよりも前にセルに通常流
入するゲート電流を遮断することは書き込み動
作を正しく実行するために重要である。という
のは、もし書き込みの間にゲート電流が存在す
ると、セル中の現在オン状態にあるNPNトラ
ンジスタがオンのままとどまり、このNPNト
ランジスタは書き込み電流IWにより書き込みを
受けることができなくなるからである。
(c) ゲート電流が遮断されたあとは、ビツトレー
ルトランジスタ（第１３図のトランジスタＴ１
あるいはＴ２）によつて“１”を書き込むべき
ビツトラインの側が高レベルに引き上げられ
る。書き込み電流IWは次に、所望のセルの状態
が達成されるまでビツトレールトランジスタ
RBLまたはRBRを介してセル中に流入される。
ルトランジスタ（第１３図のトランジスタＴ１
あるいはＴ２）によつて“１”を書き込むべき
ビツトラインの側が高レベルに引き上げられ
る。書き込み電流IWは次に、所望のセルの状態
が達成されるまでビツトレールトランジスタ
RBLまたはRBRを介してセル中に流入される。
尚、読み取り動作と同様に、書き込み電流IW
の大きさもまた、UCラインを介してトランジ
スタＴ１及びＴ２の駆動するビツトレールに加
えられた書き込み基準レベルによつても制御さ
れる。この書き込み電流はビツト高レベルクラ
ンプ回路の基準レベルを変更することによつて
容易に調節することができる。
の大きさもまた、UCラインを介してトランジ
スタＴ１及びＴ２の駆動するビツトレールに加
えられた書き込み基準レベルによつても制御さ
れる。この書き込み電流はビツト高レベルクラ
ンプ回路の基準レベルを変更することによつて
容易に調節することができる。
上記の書き込み動作は、“差動モードの書き込
み”と称される、というのは書き込みの間にビツ
トラインの一方の側が高レベルに引き上げられる
のに対して、他方のレベルが低レベルに保たれる
からである。
み”と称される、というのは書き込みの間にビツ
トラインの一方の側が高レベルに引き上げられる
のに対して、他方のレベルが低レベルに保たれる
からである。
この書き込み動作の主な長所は、ドレインライ
ンがVNよりも上の一定電圧VCEに選択されている
ので、書き込み電流がセル中に注入されるとき
に、このラインのレベルが上昇しないで安定にと
どまる、ということにある。これにより、従来技
術によつて使用される“電流モード”のワード選
択スキーム中に存在していたような、選択解除す
るセルに関する追跡効果が防止される。ここで
RW信号が、選択解除されたセルの退避を待つこ
となく（選択と非選択ドレイン線が交差するとす
ぐに）すぐに入力できる。このことにより書き込
みに先立つて必要なアドレスセツトアツプ時間が
低減される。このように、ワード選択が高速であ
りアドレスセツトアツプ時間が短いので、書き込
み性能が著しく改善される。さらに、選択された
ドレインラインが所定の電圧レベルに確固として
保持され、選択解除されたドレインラインは非選
択レベルまで迅速に能動的にプルアツプされるの
で、“途中書き込み”（すなわち、スタンバイセル
のみならず選択解除されつつあるセルにも書き込
みを行うこと）の問題が存在することはない。
ンがVNよりも上の一定電圧VCEに選択されている
ので、書き込み電流がセル中に注入されるとき
に、このラインのレベルが上昇しないで安定にと
どまる、ということにある。これにより、従来技
術によつて使用される“電流モード”のワード選
択スキーム中に存在していたような、選択解除す
るセルに関する追跡効果が防止される。ここで
RW信号が、選択解除されたセルの退避を待つこ
となく（選択と非選択ドレイン線が交差するとす
ぐに）すぐに入力できる。このことにより書き込
みに先立つて必要なアドレスセツトアツプ時間が
低減される。このように、ワード選択が高速であ
りアドレスセツトアツプ時間が短いので、書き込
み性能が著しく改善される。さらに、選択された
ドレインラインが所定の電圧レベルに確固として
保持され、選択解除されたドレインラインは非選
択レベルまで迅速に能動的にプルアツプされるの
で、“途中書き込み”（すなわち、スタンバイセル
のみならず選択解除されつつあるセルにも書き込
みを行うこと）の問題が存在することはない。
さて、以上の記載から明らかなように、本発明
に基づく電圧モードワード選択技術を特にCTS
を用いたRAMに適用することにより、次に示す
利点が得られる： (a) きわめて高速の選択及び選択解除動作が可能
であるので、読み取りの高速性能が得られる。
に基づく電圧モードワード選択技術を特にCTS
を用いたRAMに適用することにより、次に示す
利点が得られる： (a) きわめて高速の選択及び選択解除動作が可能
であるので、読み取りの高速性能が得られる。
(b) 多数の行ラインを駆動する能力が与えられる
ので、集積密度の高いデバイスに好適である。
ので、集積密度の高いデバイスに好適である。
(c) 選択されたドレインラインレベルの安定化を
はかることができるので、データ保存や途中書
き込み（write−through）の問題を避けるこ
とができる。
はかることができるので、データ保存や途中書
き込み（write−through）の問題を避けるこ
とができる。
(d) 高速の書き込み動作が可能である。
ビツト高レベルクランプ回路
CTSを用いたRAMにおいて電圧モードのワー
ド選択スキームを正常に動作させるためには、選
択されたセルの動作レベルを設定すべくビツト高
レベルクランプ回路が必要である。このことは特
に読み取り動作において重要である。読み取り基
準信号は、温度や、電源（VN）や、デバイス
（VBE及びVFSBD）の変動に応じて選択されたセル
に追従するためにビツト高レベルクランプ回路に
よつて発生され、これにより適正な読み取り電流
（IG及びIL）が常にセルの安定性を確保するべく
あらゆる条件下で保証される。”UPCL”という
ブロツク図で第３図と第３Ａ図とに示されたビツ
ト高レベルクランプ回路（第７図）を次に第８，
１２、及び１３図を参照して説明する。
ド選択スキームを正常に動作させるためには、選
択されたセルの動作レベルを設定すべくビツト高
レベルクランプ回路が必要である。このことは特
に読み取り動作において重要である。読み取り基
準信号は、温度や、電源（VN）や、デバイス
（VBE及びVFSBD）の変動に応じて選択されたセル
に追従するためにビツト高レベルクランプ回路に
よつて発生され、これにより適正な読み取り電流
（IG及びIL）が常にセルの安定性を確保するべく
あらゆる条件下で保証される。”UPCL”という
ブロツク図で第３図と第３Ａ図とに示されたビツ
ト高レベルクランプ回路（第７図）を次に第８，
１２、及び１３図を参照して説明する。
() 読み取り基準
第１２図を参照すると、読み取りモードにお
いてクランプ用ダイオードＴ３のエミツタに要
求される電圧レベルは、ワードデコーダ中の
VNからの電位の上昇／下降を総和することに
よつて決定することができる。
いてクランプ用ダイオードＴ３のエミツタに要
求される電圧レベルは、ワードデコーダ中の
VNからの電位の上昇／下降を総和することに
よつて決定することができる。
ダイオードＴ３のエミツタの電圧＝VN
＋VBE（TL）−VF（S2）＋VBE（TR）＋
VF（SL）＋Ｖ“１”＋VBE（T1）
−VBE（T3）
この式でVBEの上昇と下降、及びVFの上昇と
下降を相殺すると、読み取り基準電圧を設定す
るための次のような簡単な式が得られる： ダイオードＴ３のエミツタの電圧＝VN ＋2VBE＋Ｖ“１” …（e1） 読み取り動作においては、ビツト高レベルク
ランプ回路（第７図）のＲ／Ｗ制御入力は高レ
ベルである。そして、トランジスタＴ１がオン
でトランジスタＴ２がオフであるため、ノード
３が高レベルとなりこれによりトランジスタＴ
３，Ｔ４，Ｔ５がターンオフする。出力ライン
UCは、次の式で設定される読み取り基準電圧
を発生するためにトランジスタＴ３によつて低
レベルにクランプされる。
下降を相殺すると、読み取り基準電圧を設定す
るための次のような簡単な式が得られる： ダイオードＴ３のエミツタの電圧＝VN ＋2VBE＋Ｖ“１” …（e1） 読み取り動作においては、ビツト高レベルク
ランプ回路（第７図）のＲ／Ｗ制御入力は高レ
ベルである。そして、トランジスタＴ１がオン
でトランジスタＴ２がオフであるため、ノード
３が高レベルとなりこれによりトランジスタＴ
３，Ｔ４，Ｔ５がターンオフする。出力ライン
UCは、次の式で設定される読み取り基準電圧
を発生するためにトランジスタＴ３によつて低
レベルにクランプされる。
VUCＢ（読み取り）＝VN＋VBE（T5）
＋VBE（T4）＋VBE（T5）
−VF（S1）＝VN＋3VBE−VF …（e2）
そして、条件：ダイオードＴ３のエミツタの
電圧＝VUC（読み取り）から、上記式（e1）と
（e2）とを等しいと置いて、 VN＋2VBE＋Ｖ“１”＝VN＋3VBE−VF すなわちＶ“１”＝VBE−VF …（e3） Ｖ“１”はビツトレール抵抗の“１”側の電
圧である。読み取りの間にセルの安定性を維持
すべくゲート電流IGを決定するのがこのRBLの
両端の電圧である。読み取り電流IGとILは次の
式で関係づけられている： IG＝Ｖ“１”／RBL；IL＝Ｖ“０”／RBL そしてＶ“０”＝Ｖ“１”＋VF 式（e3）から見てとれるように、Ｖ“１”は
VBE（NPNトランジスタの順方向モードのベー
ス−エミツタ電圧）とVF（シヨツトキーダイオ
ードの順方向導通電圧）との間の差で定まるの
で、Ｖ“１”は電源（VP及びVN）の変動には無
関係である。さらに、デバイス上の温度による
影響も同様に除去される。
電圧＝VUC（読み取り）から、上記式（e1）と
（e2）とを等しいと置いて、 VN＋2VBE＋Ｖ“１”＝VN＋3VBE−VF すなわちＶ“１”＝VBE−VF …（e3） Ｖ“１”はビツトレール抵抗の“１”側の電
圧である。読み取りの間にセルの安定性を維持
すべくゲート電流IGを決定するのがこのRBLの
両端の電圧である。読み取り電流IGとILは次の
式で関係づけられている： IG＝Ｖ“１”／RBL；IL＝Ｖ“０”／RBL そしてＶ“０”＝Ｖ“１”＋VF 式（e3）から見てとれるように、Ｖ“１”は
VBE（NPNトランジスタの順方向モードのベー
ス−エミツタ電圧）とVF（シヨツトキーダイオ
ードの順方向導通電圧）との間の差で定まるの
で、Ｖ“１”は電源（VP及びVN）の変動には無
関係である。さらに、デバイス上の温度による
影響も同様に除去される。
() 書き込み基準
書き込みモードにおいては、Ｒ／Ｗ入力が低
レベルである。すると、トランジスタＴ１がオ
フで、トランジスタＴ２がオンとなる。ノード
１はトランジスタＴ６をプルアツプするべく高
レベルであり、一方ノード３はトランジスタＴ
３を遮断するために低レベルである。UCライ
ンでの書き込み基準レベルは次の式で与えられ
る： VUC（書き込み）＝VP−VBE（T6） …（e4） この書き込み基準信号は、書き込み電流IWを
設定するためにビツトレール駆動用トランジス
タ（Ｔ１及びＴ２、第１３図）に加えられる。
レベルである。すると、トランジスタＴ１がオ
フで、トランジスタＴ２がオンとなる。ノード
１はトランジスタＴ６をプルアツプするべく高
レベルであり、一方ノード３はトランジスタＴ
３を遮断するために低レベルである。UCライ
ンでの書き込み基準レベルは次の式で与えられ
る： VUC（書き込み）＝VP−VBE（T6） …（e4） この書き込み基準信号は、書き込み電流IWを
設定するためにビツトレール駆動用トランジス
タ（Ｔ１及びＴ２、第１３図）に加えられる。
読み取り感知回路
第３図中で“感知回路”としてブロツク図で示
した回路について、ここで第１０図と第１１図を
参照して説明する。
した回路について、ここで第１０図と第１１図を
参照して説明する。
第３Ａ図は第２図のRAMに使用された感知ス
キームについてあらわすものである。このRAM
の64ビツト列は16ビツトからなる４つのグループ
に分割される。各データグループは読み取り感知
のための感知回路（第１０図）を１個づつ備えて
いる。感知回路の状態はそのデータグループ内で
の選択されたセルによつて決定される。この感知
回路によつて読み取られたデータはオフチツプ駆
動（oDC）回路を介してチツプ外に送られる。
キームについてあらわすものである。このRAM
の64ビツト列は16ビツトからなる４つのグループ
に分割される。各データグループは読み取り感知
のための感知回路（第１０図）を１個づつ備えて
いる。感知回路の状態はそのデータグループ内で
の選択されたセルによつて決定される。この感知
回路によつて読み取られたデータはオフチツプ駆
動（oDC）回路を介してチツプ外に送られる。
第１１図は、データグループに使用される感知
回路の回路図である。データグループ内では、電
圧感知のために各ビツト列にはビツトラインに一
対の感知用トランジスタTL及びTRが接続され
ている。そして、読み取りを行うためにセルが選
択されるときに、その列ラインWL及びDLが対
応するワードデコーダによつてプルダウンされ、
そのビツトラインBL及びBRはそのビツト選択回
路によつてプルアツプされる。各データグループ
には16ビツト列が存在するので、ビツトの選択は
16から１を選択する動作である。32本のビツトラ
インについては、一度に２本のみがプルアツプさ
れる。この２つの選択されたビツトが高レベルに
立ち上がることにより、感知回路中の対応する感
知用トランジスタがターンオンされる。
回路の回路図である。データグループ内では、電
圧感知のために各ビツト列にはビツトラインに一
対の感知用トランジスタTL及びTRが接続され
ている。そして、読み取りを行うためにセルが選
択されるときに、その列ラインWL及びDLが対
応するワードデコーダによつてプルダウンされ、
そのビツトラインBL及びBRはそのビツト選択回
路によつてプルアツプされる。各データグループ
には16ビツト列が存在するので、ビツトの選択は
16から１を選択する動作である。32本のビツトラ
インについては、一度に２本のみがプルアツプさ
れる。この２つの選択されたビツトが高レベルに
立ち上がることにより、感知回路中の対応する感
知用トランジスタがターンオンされる。
感知回路の作用
第１０図は、上記感知スキーム用に設計された
高速感知回路の回路図である。この回路は、きわ
めて高速のスイツチング性能を可能とするために
電流操舵技術を利用するものである。その感知速
度は、データグループ中のビツト列の数とは無関
係である。
高速感知回路の回路図である。この回路は、きわ
めて高速のスイツチング性能を可能とするために
電流操舵技術を利用するものである。その感知速
度は、データグループ中のビツト列の数とは無関
係である。
第１０図を参照すると、32個の感知トランジス
タTL１〜TL１６及びTR１〜TR１６が、感知
増幅を行うための大電流のスイツチ入力を形成す
る。これらのトランジスタのベースはデータグル
ープ中の16ビツト列に接続されている。トランジ
スタＴ１及びＴ２はオフチツプ駆動回路を駆動す
るために双対位相出力を供給するエミツタフオロ
アである。トランジスタＴ３及びＴ４は一定電圧
をノードＡとノードＢに設定すべきあらゆる場合
にオンにセツトされ、これによりこれら２つのデ
バイスの切換は電流モードで行なわれる。
タTL１〜TL１６及びTR１〜TR１６が、感知
増幅を行うための大電流のスイツチ入力を形成す
る。これらのトランジスタのベースはデータグル
ープ中の16ビツト列に接続されている。トランジ
スタＴ１及びＴ２はオフチツプ駆動回路を駆動す
るために双対位相出力を供給するエミツタフオロ
アである。トランジスタＴ３及びＴ４は一定電圧
をノードＡとノードＢに設定すべきあらゆる場合
にオンにセツトされ、これによりこれら２つのデ
バイスの切換は電流モードで行なわれる。
尚、選択されたビツト列の左ビツトか右ビツト
のどちらか一方が常に高電圧レベルにある。そし
て、高レベルにあるビツトラインは対応する感知
トランジスタをターンオンさせる。次に電流源と
してのトランジスタＴ５からの感知電流ISがトラ
ンジスタＴ３またはＴ４を介して、オン状態にあ
る感知トランジスタにより操舵され、これにより
ノード１またはノード２がプルダウンされる。
のどちらか一方が常に高電圧レベルにある。そし
て、高レベルにあるビツトラインは対応する感知
トランジスタをターンオンさせる。次に電流源と
してのトランジスタＴ５からの感知電流ISがトラ
ンジスタＴ３またはＴ４を介して、オン状態にあ
る感知トランジスタにより操舵され、これにより
ノード１またはノード２がプルダウンされる。
また、ノードＡ及びＢでの電圧レベルは切換ら
れないで一定にとどまるので、これらのノードで
のキヤパシタンスが切換時間に影響を及ぼすこと
はない。実際、入力段に接続された感知トランジ
スタの数に関係なく、回路の時定数は一定にとど
まる。さらに、トランジスタＴ１，Ｔ２とトラン
ジスタＴ３，Ｔ４は常に能動的であるため、それ
らのスイツチングの遅延は最小値にとどめられ
る。
れないで一定にとどまるので、これらのノードで
のキヤパシタンスが切換時間に影響を及ぼすこと
はない。実際、入力段に接続された感知トランジ
スタの数に関係なく、回路の時定数は一定にとど
まる。さらに、トランジスタＴ１，Ｔ２とトラン
ジスタＴ３，Ｔ４は常に能動的であるため、それ
らのスイツチングの遅延は最小値にとどめられ
る。
第１０図の感知回路の特徴は次のように要約さ
れる： (a) 感知トランジスタはビツト電流スイツチとし
て構成されており、それらのベースはデータグ
ループ内のビツトラインに接続されている。こ
れは感知回路の入力段を形成する。
れる： (a) 感知トランジスタはビツト電流スイツチとし
て構成されており、それらのベースはデータグ
ループ内のビツトラインに接続されている。こ
れは感知回路の入力段を形成する。
(b) 回路の切換は電流モータで行なわれる。すな
わち、ノードＡとノードＢでの入力電圧は一定
であり、スイツチングはトランジスタＴ３また
はＴ４を介して感知電流ISを操舵することによ
り実行される。この動作モードは、きわめて大
きいフアンイン容量とともに、入力負荷には無
関係な回路の高速動作を可能ならしめる。
わち、ノードＡとノードＢでの入力電圧は一定
であり、スイツチングはトランジスタＴ３また
はＴ４を介して感知電流ISを操舵することによ
り実行される。この動作モードは、きわめて大
きいフアンイン容量とともに、入力負荷には無
関係な回路の高速動作を可能ならしめる。
(c) すべてのスイツチング用デバイスＴ１，Ｔ２
及びＴ３，Ｔ４は回路の時定数（遅延）を最小
限にとどめるために常時能動状態に保たれてい
る。
及びＴ３，Ｔ４は回路の時定数（遅延）を最小
限にとどめるために常時能動状態に保たれてい
る。
尚、上述の説明は、便宜上64行や64列などの具
体的な個数を挙げて記載されているが、本発明の
技術的範囲がそれらの具体的個数に限定されない
ことは当業者によつて容易に認識されるところで
あろう。
体的な個数を挙げて記載されているが、本発明の
技術的範囲がそれらの具体的個数に限定されない
ことは当業者によつて容易に認識されるところで
あろう。
以上のように、この発明によれば、CTSセル
を使用したRAMにおいて電圧モードでワードを
選択するようにしたので、ワードランに沿う電圧
降下を防止でき、データ保持の安定性を高めると
ともに、書き込みのためのセツトアツプ時間の短
縮、及びRAMの動作の高速化をはかることがで
きるという効果がある。
を使用したRAMにおいて電圧モードでワードを
選択するようにしたので、ワードランに沿う電圧
降下を防止でき、データ保持の安定性を高めると
ともに、書き込みのためのセツトアツプ時間の短
縮、及びRAMの動作の高速化をはかることがで
きるという効果がある。
第１図は、CTSメモリセルを利用した従来の
RAMに基づくビツト及びワード選択回路の図、
第１Ａ図は、従来のCTSメモリセルの回路図、
第２図は、本発明に基づく1K×４のRAMの図、
第３図は、第２図に示したRAMのビツト経路の
回路を示す図、第３Ａ図は、第３図に基づく
RAMの感知及び書き込み制御回路の図、第４図
は、本発明に基づくRAMに使用可能なアドレス
受信器の回路図、第５図は、本発明に基づく
RAMに使用可能なビツトデコーダの回路図、第
６図は、本発明に基づくRAMに使用可能なビツ
ト選択回路の回路図、第７図は、本発明に基づく
RAMに使用可能なビツト高レベルクランプ回路
の回路図、第８図は、本発明に基づくRAMに使
用可能な“電圧モード”ワード選択回路の図、第
９図は、第８図に基づくワードデコーダの回路
図、第１０図は、本発明に基づくRAMに使用可
能な感知回路の回路図、第１１図は、第１０図の
感知回路の他の構成を示す図、第１２図は、本発
明に基づくRAMの電圧モードの読み取り動作を
説明するための図、第１３図は、本発明に基づく
RAMの電圧モードの書き込み動作を説明するた
めの図、第１４図は、書き込み動作のタイミング
の波形をあらわすタイムチヤートである。 Ｂ０〜Ｂ３……ビツトアドレス、Ｗ０〜Ｂ５…
…ワードアドレス、BL，BR……ビツトライン、
WL……ワードライン、DL……ドレインライン、
Ｔ４……ビツト選択回路の放電用のダイオード、
UPCL……ビツト高レベルクランプ回路。
RAMに基づくビツト及びワード選択回路の図、
第１Ａ図は、従来のCTSメモリセルの回路図、
第２図は、本発明に基づく1K×４のRAMの図、
第３図は、第２図に示したRAMのビツト経路の
回路を示す図、第３Ａ図は、第３図に基づく
RAMの感知及び書き込み制御回路の図、第４図
は、本発明に基づくRAMに使用可能なアドレス
受信器の回路図、第５図は、本発明に基づく
RAMに使用可能なビツトデコーダの回路図、第
６図は、本発明に基づくRAMに使用可能なビツ
ト選択回路の回路図、第７図は、本発明に基づく
RAMに使用可能なビツト高レベルクランプ回路
の回路図、第８図は、本発明に基づくRAMに使
用可能な“電圧モード”ワード選択回路の図、第
９図は、第８図に基づくワードデコーダの回路
図、第１０図は、本発明に基づくRAMに使用可
能な感知回路の回路図、第１１図は、第１０図の
感知回路の他の構成を示す図、第１２図は、本発
明に基づくRAMの電圧モードの読み取り動作を
説明するための図、第１３図は、本発明に基づく
RAMの電圧モードの書き込み動作を説明するた
めの図、第１４図は、書き込み動作のタイミング
の波形をあらわすタイムチヤートである。 Ｂ０〜Ｂ３……ビツトアドレス、Ｗ０〜Ｂ５…
…ワードアドレス、BL，BR……ビツトライン、
WL……ワードライン、DL……ドレインライン、
Ｔ４……ビツト選択回路の放電用のダイオード、
UPCL……ビツト高レベルクランプ回路。
Claims (1)
- 【特許請求の範囲】 １ 個別に２進信号を記憶可能としたｍ行×ｎ列
（ｍ、ｎは正の整数）のメモリセルからなるアレ
イと、 上記各メモリセルに接続され、第１のビツトラ
インBL及び第２のビツトラインBRとからなるｍ
個のビツトライン対と、 上記各メモリセルに接続され、ワードライン
WL及びドレインラインDLとからなるｎ個のワ
ードライン対と、 上記ｍ個のビツトライン対に個別に接続され
て、ベース−コレクタ間に静電容量を有するダイ
オードの放電機構を利用してビツト選択動作を行
うためのｍ個のビツト選択回路と、 出力端子をもち、該出力端子が上記ｍ個のビツ
ト選択回路の各々に接続され、該出力端子から、
上記ビツト選択回路と協働して上記ビツトライン
対を所定の論理高レベルにセツトし保持するよう
にクランプ電圧を発生可能としたビツトライン高
レベルクランプ回路と、 上記ｍ個のビツト選択回路に接続され上記ｍ個
のビツト選択回路の少なくとも１つを選択して有
効化するためのビツトアドレスデコーダと、 上記ｎ個のワードライン対に接続され、上記ｎ
個のワードライン対の少なくとも１つを選択する
ためのワードラインデコーダとを具備するランダ
ムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624488 | 1984-06-25 | ||
| US06/624,488 US4596002A (en) | 1984-06-25 | 1984-06-25 | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618794A JPS618794A (ja) | 1986-01-16 |
| JPH034998B2 true JPH034998B2 (ja) | 1991-01-24 |
Family
ID=24502197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015634A Granted JPS618794A (ja) | 1984-06-25 | 1985-01-31 | ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4596002A (ja) |
| EP (1) | EP0169355B1 (ja) |
| JP (1) | JPS618794A (ja) |
| AT (1) | ATE70921T1 (ja) |
| DE (1) | DE3584997D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636990A (en) * | 1985-05-31 | 1987-01-13 | International Business Machines Corporation | Three state select circuit for use in a data processing system or the like |
| US4752913A (en) * | 1986-04-30 | 1988-06-21 | International Business Machines Corporation | Random access memory employing complementary transistor switch (CTS) memory cells |
| US4755969A (en) * | 1986-11-07 | 1988-07-05 | Digital Electronic Communications Equipment (Dece Corp.) | Pseudo random sequence generation |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
| EP0426597B1 (en) * | 1989-10-30 | 1995-11-08 | International Business Machines Corporation | Bit decode scheme for memory arrays |
| US5251173A (en) * | 1991-02-06 | 1993-10-05 | International Business Machines Corporation | High-speed, low DC power, PNP-loaded word line decorder/driver circuit |
| JP4467894B2 (ja) | 2003-02-10 | 2010-05-26 | シチズンホールディングス株式会社 | 印字ヘッド |
| JP5526496B2 (ja) * | 2008-06-02 | 2014-06-18 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3423737A (en) * | 1965-06-21 | 1969-01-21 | Ibm | Nondestructive read transistor memory cell |
| US3525084A (en) * | 1967-12-14 | 1970-08-18 | Ibm | Memory sense system with fast recovery |
| US3582911A (en) * | 1968-12-04 | 1971-06-01 | Ferroxcube Corp | Core memory selection matrix |
| US3753008A (en) * | 1970-06-20 | 1973-08-14 | Honeywell Inf Systems | Memory pre-driver circuit |
| US3623033A (en) * | 1970-06-29 | 1971-11-23 | Electronic Memories & Magnetic | Cross-coupled bridge core memory addressing system |
| US3636377A (en) * | 1970-07-21 | 1972-01-18 | Semi Conductor Electronic Memo | Bipolar semiconductor random access memory |
| US3736574A (en) * | 1971-12-30 | 1973-05-29 | Ibm | Pseudo-hierarchy memory system |
| US3786442A (en) * | 1972-02-24 | 1974-01-15 | Cogar Corp | Rapid recovery circuit for capacitively loaded bit lines |
| US3789243A (en) * | 1972-07-05 | 1974-01-29 | Ibm | Monolithic memory sense amplifier/bit driver having active bit/sense line pull-up |
| US3771147A (en) * | 1972-12-04 | 1973-11-06 | Bell Telephone Labor Inc | Igfet memory system |
| US3843954A (en) * | 1972-12-29 | 1974-10-22 | Ibm | High-voltage integrated driver circuit and memory embodying same |
| US3863291A (en) * | 1973-11-26 | 1975-02-04 | Jacobsen Mfg Co | Convertible rotary lawn mower and air blower |
| US3919566A (en) * | 1973-12-26 | 1975-11-11 | Motorola Inc | Sense-write circuit for bipolar integrated circuit ram |
| US3942160A (en) * | 1974-06-03 | 1976-03-02 | Motorola, Inc. | Bit sense line speed-up circuit for MOS RAM |
| FR2304991A1 (fr) * | 1975-03-15 | 1976-10-15 | Ibm | Agencement de circuits pour memoire semi-conductrice et son procede de fonctionnement |
| US4007451A (en) * | 1975-05-30 | 1977-02-08 | International Business Machines Corporation | Method and circuit arrangement for operating a highly integrated monolithic information store |
| US4078261A (en) * | 1976-01-02 | 1978-03-07 | Motorola, Inc. | Sense/write circuits for bipolar random access memory |
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| US4042915A (en) * | 1976-04-15 | 1977-08-16 | National Semiconductor Corporation | MOS dynamic random access memory having an improved address decoder circuit |
| US4104735A (en) * | 1976-09-15 | 1978-08-01 | Siemens Aktiengesellschaft | Arrangement for addressing a MOS store |
| US4174541A (en) * | 1976-12-01 | 1979-11-13 | Raytheon Company | Bipolar monolithic integrated circuit memory with standby power enable |
| US4194130A (en) * | 1977-11-21 | 1980-03-18 | Motorola, Inc. | Digital predecoding system |
| US4242605A (en) * | 1978-05-22 | 1980-12-30 | Motorola, Inc. | Transient array drive for bipolar ROM/PROM |
| US4172291A (en) * | 1978-08-07 | 1979-10-23 | Fairchild Camera And Instrument Corp. | Preset circuit for information storage devices |
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| DE2926050C2 (de) * | 1979-06-28 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Lesen Und/oder Schreiben eines integrierten Halbleiterspeichers mit Speicherzellen in MTL-Technik |
| US4308595A (en) * | 1979-12-19 | 1981-12-29 | International Business Machines Corporation | Array driver |
| US4287575A (en) * | 1979-12-28 | 1981-09-01 | International Business Machines Corporation | High speed high density, multi-port random access memory cell |
| US4323986A (en) * | 1980-06-30 | 1982-04-06 | International Business Machines Corporation | Electronic storage array having DC stable conductivity modulated storage cells |
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