JPS618794A - ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ランダムアクセスメモＩＪ（ＲＡＭ）に関
するものであシ、特に相補的トランジスタスイッチ（Ｃ
ＴＳ）メモリセルを用いた、アレイのビット選択回路及
びワード選択回路に関するものである。

〔従来技術〕

従来、ＣＴＳタイプのメモリセルを用いたＲ、ＡＭは周
知であり、例えばそれは米国特許第３８６３２２９号に
開示されている。しかしながら、ＣＴＳを用いた周知の
ＲＡＭにおいては、そのビット選択動作において比較的
重大な２つの欠点がある。第１は、ビットデコード用の
１個のトランジスタがチップ上の多数のビットカラムを
駆動しなくては力らガいことである。そのとき導電金属
線が長く、ファンアウト電流が大きいため、ビットデコ
ード線に沿う電圧降下が大きい。従って、ビットデコー
ド線の端にあるセルにパ１′”ビットレール抵抗を介し
て供給さ扛る電圧は、そｎらのセル中に適正なゲート電
流を与えるには不十分な値となることがある。このこと
は、選択されたセル上のデータ保存について問題を生じ
かねない。第２の欠点は、ビットデコード線のトランジ
スタが犬きカフアンアウト負荷を担っているという事実
により、ビットレールの選択あるいは選択解除が低速で
あるということである。δトレールの放二電速度はビッ
トレール抵抗により制限されてしまり。本発明に基づく
ビット選択回路によれば、周知のＲＡＭ、特にＣＴＳセ
ルを用いたＲＡＭにおける上述した欠点を解消すること
ができる。

ＣＴＳのようなセルを用いた高性能アレイにおいては、
セルの選択はワードラインの電圧を下降させビットレー
ルの電圧を上昇させることにより実行さ扛る。この場合
、周知の技術では、選択さｆ′Ｌ７’ｃワードラインの
電圧を下降させるために定電流源が使用さｔている。し
かし、このパ電流モ゛−ド″でワードを選択する方法に
関しては通常次の３つの問題がある： （１）低速 ＣＴＳセルを使用した場合、ワードラインはきわめて容
量的になる。（６０〜８０個のセルを有するワードライ
ンにおいては、ワードラインのキャパシタンスは３０〜
４０ｐ’Ｆにもなる。）定電流源はこの大きいＲＣ時定
数に従って選択したワードラインの電圧を下降させる。

このためセルの選択はきわめて低速となり、その駆動能
力はしばしば定電流源によシ限定さ扛てしまう。

（２）不安定性 選択されたワードラインは電流源によって低レベルに保
たｎるので、その電圧レベルはノイズや電流源の変動に
より容易に影響を受けてしまう。

そして、もしその電圧レベルが最早ビットレールの電圧
レベルに追従しなくなると、データ保持の問題が生じて
くる。

（３１”　書キ込み″のためのセットアツプ時間が長い
こと 書き込み動作の間は、１”を書き込むべき側のビットラ
インの電圧が高レベルに駆動される。

これにより、ビットレールとドレインラインのレベルが
上昇する。そこで、書き込みの準備が出来ていない状態
で書き込みを行なってしまう、いわゆる途中書き込み（
ｗｒｉｔｅ−ｔｈｒｏｕｇｈ　）の問題を回避すべく書
き込みを開始する前に、前に選択したセルの電圧が除去
されるのを待つためには長いセットアツプ時間が必要で
ある。

これら上述の問題は、本発明に基づくパ電圧モードのワ
ード選択構造″を採用することにより克服さする。

〔発明が解決しようとする問題点〕

この発明の主な目的は、相補的トランジスタスイッチ（
ＣＴＳ）メモリセルを用いた改良さｆたランダムアクセ
ルメモリ（ＲＡＭ）を提供することにある。

この発明の他の目的は、Ｒ，ＡＭの改良されたビット選
択構造を提供することにある。

この発明のさらに他の目的は、Ｒ，ＡＭの改良されたワ
ード選択構造を提供することにある。

この発明のさらに他の目的は、特にＣＴ８メモリセルを
使用したＲＡＭにおいてデータ保持の問題を解決するこ
とにある。

この発明のさらに他の目的は、特にＣＴＳメモリセルを
使用し７’（ＲＡＭにおいてラインの選択及びラインの
選択解除の速度を改良することにある。

この発明のさらに他の目的は、特にＣＴＳメモリセルを
使用したＲＡＭにおいて（１）ワードラインの選択速度
及び（２）選択されたワードライン・の安定性の改良と
、書き込み動作のためのアドレスセノトアンプ時間を低
減することにある。

〔問題点を解決するための手段〕

この発明はＲＡＭの改良されたビット選択回路及びワー
ド選択回路に関し、特にＣＴＳセルを使用したＲＡＭの
ビット選択回路及びワード選択回路に関するものである
。ビット選択回路は相互に接続された第１と第２のレベ
ルマトリクスデコーダを有してい石。そして各メモリカ
ラムは一対のビットラインを備え、各ビットラインの対
にはビット選択回路が接続されている。その各ビット選
択回路は第２のレベルマトリクスデコーダの出力端子に
接続され、さらに各ビットラインの対の各ビット選択回
路にはビット高レベルクランプ回路が接続されている。

各ビット選択回路は選択されたビット対の選択速度を高
めるための回路を備え、各ビットレベル高クランプ回路
は選択さルたビットラインの対の高電位レベルを正の方
向に制限するためにビット選択回路と協働する。各ビッ
ト選択回路は選択されたビットラインの対の選択解除の
速度を高めるための第２の回路を備えている。

この発明に基づく構成はまた、好適にはＣＴＳタイプの
メモリセルを採用したＲＡＭ中に電圧モードのワード選
択手段を備えている。

〔実施例〕

ＣＴＳセルを用いた高性能アレイにおいては、セルの選
択はワードラインの電圧を下降させビットレールの電圧
を上昇させることにより行なわれる。ここで本発明の長
所を理解しやすくするために、第１図に従来のビット及
びワード選択回路の典型的な例を示した。第１図の周知
の回路は、選択されたワードとドレインのラインをプル
ダウンするために定電流源を使用している。このような
゛電流モード″のワード選択に関連して、（１）低速、
（２）不安定性、（３）“書き込み″のためのアドレス
セットアツプ時間が長いこと、という３つの問題がしば
しば生じてくるが、こｎらの問題の内容については〔従
来技術〕のところで述べたのでここでは繰シ返さない。

こｎらの問題は本発明に基づき、後に詳明する構成によ
り克服さ几るのである。尚、その本発明に基づく構成は
第８図に示されている。

また、周知の、ＣＴＳセルを使用する高性能アレイはビ
ット選択に関しても問題がある。再び第１図を参照する
と、これらの問題とは次のようなものである： （ａ）　　ビットデコード用トランジスタＴＢがチップ
に亘って配置された多数のビットカラムを駆動しなくて
はならない。金属線が長いためとファンアウト電流が大
きいために、ビットデコードライン（ＢＤ）に沿う電圧
降下が大きい。従って、ビットデコードラインの端部に
あるセルに“１″ビツトレール抵抗を介して供給さ庇る
電圧は、そｎらのセル中に適正なゲート電流工１を与え
るには不十分な値となることがある。このことは、選択
さｆたセル上のデータ保存について問題を生じかねない
。

（ｂ）　　ビットデコード用のトランジスタが大キなフ
ァンアウト負荷を担っているという事実により、ビット
レールの選択あるいは選択解除が低速である。ビットレ
ールの放電速度はビットレール抵抗ＲＢＬ及びＲＢＲＫ
より制限さ扛てしまう。

これら（ａ）、（ｂ）の問題も後で説明する本発明のＲ
ＡＭによｎば克服される。

上述の問題は第３．３Ａ、８及び９図に示さ扛た分配的
なビット選択回路及びワードライン選択回路を使用する
ことにより解決される。

さて、第２図には、本発明に基づ＜ＩＫＸ４ＲＡＭが示
されている。このＲＡＭは６４ワード（行）×６４ビッ
ト（列）に配列された４０９６個のセルからなる集積ア
レイを備えている。６４ビツトの列はさらに４つのデー
タグループに分割され、すなわちこのＲＡＭは一度に４
ビツトを書き込み（従って４個のデータ入力）、４ピツ
トを読み出す（従って４個のデータ出力）ことになる。

このＲＡＭは６ワードアドレス（６４行のうちの１つを
選択するために）と、４ビツトアドレス（６４ビツトの
うちの４つを選択するために）とを備えている。そして
、読み取９と書き込みの制御はＲ，Ｗ入力によって制限
される。

第３図を参照すると、ビット′アドレスをデコードする
ために２個のレベルマトリクスデコード構造が採用され
ている。第１のレベルデコードは４個のビットアドレス
受信器の化カニミッタ点で形成した４本のアドレスライ
ンからなる２つのグループ（ＢＡＯ−ＢＡ３及びＢＡ４
〜ＢＡ７）を備えている。ビットアドレス受信器は第４
図に示した電流スイッチエミッタフォロア回路である。

ビットアドレス受信器はアドレス入力を相補的な信号に
変換する。そして、ビットアドレス受信器のグループの
エミッタフォロア出カ点にょシ、各々のグループにおい
て４″のうちの１”を選択する部分的なデコードが行な
われ、こうして２本の選択された（低レベルの）ライン
の全体が与えられる。

第２のレベルデコードの機能は１６個のビットデコーダ
（第５図）によシ実行される。このビットデコーダは電
流スイッチ入力と、高速ソツシープル出力とを持ってい
る。ビットデコーダの一方の入力はアドレスグループＢ
　Ａ、　Ｏ〜ＢＡ３の４本のラインのうちの１本に接続
され、他方の入力はアドレスグループＢＡ４〜ＢＡ７の
４本のラインのうちの１本に接続されている。１６本の
ＢＤ出カラインのうちの１本だけが選択された高レベル
にデコードされる。各ＢＤクランプ４ビット列、（各デ
ータグループから１つ）を駆動するためにファンアウト
する。従って、読み取りあるいは書き込み動作を行うた
めに一度に４つのセルが撫択される。

各ビット列は、ビットラインの選択及び選択解除を行う
ためにビット選択回路（第３図及び第６図参照）を備え
ている。選択されたビットラインの高レベルはビット高
レベルクランプ回路ＵＰＣＬ（第３図及び第７図参照）
によりセットされ、従ってセルの読み取り及び書き込み
の動作点は高クランプ（ＵＰ）レベルを変更することに
よって容易に調節可能である。ビット選択回路の動作モ
ードは以下に述べるとおシである： 非選択状態 非選択状態においては、対応するビットデコーダにより
ＢＤクランプＶＮに近い電圧まで低レベルに保たれる。

ビット選択回路（第６図）のノード１はベース−コレク
タダイオードＴ４により低レベルにクランプされる。ビ
ットラインＢＬ、ＢＲもまたショットキーダイオードＤ
Ｉ、Ｄ２によって負の非選択レベルへプルダウンされる
。ノード１が低レベルの場合、トランジスタＴＩ、Ｔ２
がオフであり、ビットレール抵抗ＲＢＬ、ＦＬＢＲに電
流が流入しない。この状態では、抵抗Ｒ１が、ダイオー
ドＴ４を介してＢＤクランプ導通する小さい直流電流を
与える。そしてダイオードＴ４は飽和モードで導通して
いるので、その蓄積電荷によりベース−コレクタ接合間
に大きな拡散静電容量をつくり出す。その蓄積された電
荷は、ＢＤクランプ高レベルに選択されたときに、ノー
ド１をプートストラップさせて迅速に立ち上がらせるた
めに使用されることになる。

選択された°′読み取り″ あるビット列が選択されたとき、そのＢＤクランプ対応
するビットデコーダによって、Ｖｐより下のＶＢＥ近く
の電圧まで能動的にプルアップされる。これによりダイ
オードＴ４はＢＤクランプ同じ速度で迅速に立ち上がる
。ダイオードＴ４のベース・コレクタ間の大きな飽和容
量の急速な放電によりノード１上できわめて高速の電圧
引き上げ動作が行なわれ、これによりトランジスタＴ１
、Ｔ２が高速でターンオンして抵抗ＲＢＬ、ＲＢＲを介
してビットラインが高レベルに駆動される。

読み取シ動作の間はＰＤＬラインとＰＤＲラインがとも
に高レベル（Ｖｐ）であり、ショットキーダイオードＤ
３．Ｄ４がオフであって導電経路からは外れている。ノ
ード１のレベルはトランジスタダイオードＴ３により、
ＵＣライン（第１２図）によってセットされる電圧にク
ランプされる。

この゛読み取り″基準信号は、正常な読み取シ電流（負
荷電流ＩＬとゲート電流Ｉ　（３）を保証するために、
その参照信号が選択されたセルの電圧に追従するように
、ビット高レベルクランプ回路によって発生される。そ
の読み取り電流は抵抗ＲＢＬ、ＲＢＲを介してトランジ
スタＴ１、Ｔ２によってセルに供給される。典型的な読
み取９電流はＩ　Ｌ　’：：　１．０　？７１Ａ、　Ｉ
　Ｇ：；０．２７？ＺＡとセットサレテいる。このこと
は、感知回路によってパ読み取り″を感知するためにビ
ットラインに約５００〜６゜Ｏｍ■の差動電圧をもたら
す。

選択された状態では、ＢＤクランプ電圧レベルはノード
１の電圧よりも高いので、ダイオードＴ４のみならずシ
ョットキーダイオードＤＩ、Ｄ２もオフである。そして
ＢＤクランプらは電流が流入も流出もすることはないの
でこのラインに沿う電圧降下が存在しない（前記従来技
術と比較されたい）。さらに、選択されたセルの読み取
り電流は電源Ｖｐから直接供給され、ＢＤクランプ電圧
レベルとは独立なアレイを介して均等に分配される。

選択された”パ″ 書き込みモードでは、ビットラインの選択は上述した書
き込みモードと同様である。この場合の唯一の相違は、
書き込み制御ライン（書き込まれるべきデータに応じて
ＰＤＬｊたはＰＤＲのうちのどちらか一方）が、ビット
ラインの選択（第１３図）に先立って書き込み制御回路
により　Ｖ　Ｎに近い電圧まで負に駆動されるというこ
とである。

低レベルに設定されたＰＤＬまたはＰＤＲラインはショ
ットキーダイオードＤ３またはＤ４を介してＢＬまたは
ＢＲを低レベルにクランプし、これによりビット列が選
択されたときに、書き込み電流ＩＷをセル中に流入させ
るためにビットラインの一方のみが高レベルとなる。他
方のビットラインは、通常セルに流入するビットライン
電流を遮断するために、低レベルにとどめられる。この
書き込み動作のモードはこのあと゛差動モードの書き込
み″と称する。

書き込みモードの間は、ノード１の高レベルはまたダイ
オードＴ３によって、ＵＣラインによりセットされる電
圧にクランプされる。書き込み基準信号は、典型的′に
は読み取９基準信号よりも高い６００〜ｓｏｏｍｖであ
り、従って高速の書き込み性能を保証するために常に十
分な書き込み電流が確保される。また、読み取りモード
と同様に、書き込み電流はトランジスタＴ１またはＴ２
を介してＶｐから直接供給される。従って、書き込み性
能はＢＤクランプレベルの変動に影響されることはない
。

選択解除 ・ビット列が選択されていないときは、それに対応する
ビットデコーダの出力が低レベルに下降する。ビット選
択回路のノード１はトランジスタＴＩ、Ｔ２をターンオ
フさせるためにダイオードＴ４によって負にプルされる
。それと同時にビットラインもショットキーダイオード
ＤＩ、Ｄ２によって能動的にゾルダウンされ、ＢＤシラ
イン中放電する。ビットラインが非選択の低レベルに完
全に放電したあとは、ショットキーダイオードＤ１、Ｄ
２が導通を停止する。このときビット列は非選択状態に
あると言われる。

ここに開示されたビット選択用の構成はＣＴＳ（相補的
トランジスタスイッチ（第１Ａ図参照））セルを用いた
メモリアレイに特に有用である。この構成によれば、従
来技術よりもすぐれた次の２つの利点が少くとも達成さ
れる： （Ｉ）　　ビットラインの“選択及び選択解除″の速度
が改良されていること。すなわち、ビット経路のアクセ
ス時間がより短い。

（Ｉｔ）　　ビットチコード高レベルラインの電圧降下
をなくシ、選択されたセルに対するデータ保存の問題を
低減する。この発明に基づく改良されたビット選択回路
は次の構成を有する： （ａ）２個のレベルマトリクスデコード（第３図）第１
のレベルは電流スイッチエミッタフォロアアドレス受信
器のエミッタ点である。また、第２のレベルは電流スイ
ッチの入力と高速プッシュプル出力とをもつビットデコ
ーダである。

（ｂ）　　分配的ビット選択回路（第３図と第６図）こ
の回路は、回路の速度を高め且つ回路の電力消費を低減
するために飽和したベース−コレクタダイオード（Ｔ４
）の静電容量的な放電機構金利用している。この回路は
また、読み取り及び書き込み用の電流を電源Ｖｐから直
接供給するためにトランジスタＴ１とＴ２とを備えてい
る。さらにビット選択回路は選択解除の間にビットレー
ルを能動的にプルダウンするためにショットキー障壁ダ
イオードＤ１、Ｄ２を使用する。さらにまたこの回路に
おいてハ、゛差動モードの書き込み″の高速書き込み性
能を保証するために、書き込み制御回路と接続したショ
ットキーダイオードＤ３、Ｄ４が使用されている。

（Ｃ）　　ビット高レベルクランプ回路（第３図と第７
図） 選択したビットラインの読み取りと書き込みの高レベル
は、動作点の調節を容易にするように基準回路（ＵＰＣ
Ｌ）によって制御される。尚、以下で詳しく説明するが
、この回路は（読み取りモードにおける選択されたドレ
インラインのレベルとの追従のような）さまざまな追従
の要求にも応えるように設計されている。

第３図のブロック図でパワードデコードとあられしたワ
ードラインデコーダ及び制御回路については、その詳細
が第８図と第９図に示されている。第８図は電圧モード
ワード選択構造を示すものであり、第９図はワードデコ
ーダを詳細に示すものである。

第８図には、６４行のうちの１つの行をデコードするた
めの６ワードアドレスが示されている。

そのワードアドレスデコードには、ビット経路の２つの
レベルマトリクステコードと同様な構造が採用されてい
る。第１のレベルデコードは６個のワードアドレス受信
器の出カニミッタ点からなる、４本のアドレスラインの
３つのグループ（ＷＡＯ−ＷＡ３、ＷＡ４−ＷＡ７、Ｗ
Ａ８−ＷＡＩＬ）を備えている。ワードアドレス受信器
は電流スイッチエミッタフォロア回路（第４図）である
。それらはアドレス入力を相補的な信号に変換する。

そのアドレス受信器の対のエミッタフォロア出力点によ
り、各グループから４中の１を選択する部分的なデコー
ドが行なわれ、これによシ３つの選択された（低レベル
の）ラインの全体が与えられる。

第２のレベルデコードの機能は６４個のワードデコーダ
（第９図）により実行される。各ワードデコーダは３個
の電流スイッチ入力（ＩＮ、１−ＩＮ３）と２個の高速
高出力プッシュプル出力（ＷＬ及びＤＬ）とを備えてい
る。ワードデコーダのＩＮｌはアドレスグループＷＡ　
Ｏ−ＷＡ　Ｂ中の４つのラインの１つに接続されている
。また、ＩＮ２は第２のアドレスグループ（ＷＡ４−Ｗ
Ａ７）中の４つのラインの１つに接続され、ＩＮ３は第
３のアドレスグループ（ＷＡ８−ＷＡｌｌ）中の４つの
ラインの１つに接続されている。１つの行ラインを選択
するためにはこれ□ら３つの入力がすべて低レベルでな
くてはならない。ワードデコーダの２つの出力は図示す
るようにメモリセルのワードライン（ＷＬ）とドレイン
ライン（ＤＬ）とに接続されている。本発明に基づくワ
ードデコーダの作用は次のとおシである。

非選択状態 非選択状態のワードデコーダは、その３つの出力の少く
とも１つが高レベルである。すなわち、デコード用のト
ランジスタＴＩ、Ｔ２またはＴ３のうちのどれかが、ノ
ード１をプルダウンするためにターンオンされている。

トランジスタＴ５とトランジスタＴ６は双対位相レベル
シフト器を形成し、これによりノード４がＶＮ付近の電
圧にプルダウンされ、ノード３がＶｐにプルアップされ
る。ノード４が低レベルであるので開放コレクタノトラ
ンジスタＴＬが遮断され、これによシワ−ドラインＷＬ
とドレインラインＤＬが非選択（高）レベルに上昇する
。この状態では、セルのスタンバイ電流と、ワードライ
ン及びドレインラインの電圧が電流源ｌ５ＢＨ及び工ｓ
ＢＬにより決定される。

また、スイッチングを高速にするため、トランジスタＴ
５とトランジスタＴ６とは遮断されることなく、わずか
に導通状態に保たれる。ワードラインがその非選択の飽
和ＤＣレベル（ＶＰよりも約Ｖ　Ｂ　Ｅ　Ｘ　３／２低
い電圧）に達すると、能動プルアップデバイス（Ｔ７及
びＴＨ）がオフとなる。

選択状態 ワードデコーダが選択されると、その３つの入力はすべ
て低レベルである。すなわち、トランジスタＴＩ、Ｔ２
及びＴ３がオフである。そして、トランジスタＴ５及び
Ｔ６を急速にターンオンさせるためにノード１が高レベ
ルに立ち上がる。ノード３はトランジスタＴ７及びＴＨ
をオフに保つためにトランジスタＴ５のコレクタによっ
てプルダウンされ、これによりワードラインＷＬとドレ
インラインＤＬが選択レベルまで立ち下がることが可能
となる。これと同時に、トランジスタＴＬをターンオン
させるためにノード４が高レベルに駆動される。セルの
高速選択動作を可能とするのはドレインラインＤＬ上に
おけるこの高電力開放コレクタのプルダウン動作である
。ドレインラインが低レベルに駆動されている間に、ワ
ードラインはセルによって設定される電圧オフセットと
同じ速度でドレインラインに追従する。

ワードラインＷＬとドレインラインＤＬが完全に選択さ
れると、トランジスタＴ７及びＴＨがオフとなり、選択
されたセルから導通する読み出し・書き込み用の大量の
電流を低減するためにトランジスタＴ　Ｌがオンに保た
れる。この状態では、ワードラインとドレインラインの
電圧は次の２つの式により定められる： Ｖ（ＤＬ）−ＶＮ＋ＶＣＥ（ＴＬ） ■（ＷＬ）−■（ＤＬ）十ｖ（セル） 選択されたドレインラインが高電力の開放コレクタトラ
ンジスタＴＬによりプルダウンされるので、ワード選択
動作はきわめて高速であり、その駆動能力は、従来技術
のような定電流源による限定等を被ることがない。さら
に、選択されたドレインラインとワードラインのレベル
は電源ＶＮからの電圧オフセットに確実に設定されるの
で、それらのレベルは従来技術におけるラインのレベル
よりも安定している。このワード選択の技術は°゛電圧
モードのワード選択″と呼ぶことにする。

読み取りあるいは書き込み動作のためにある行ラインが
選択されたあとは、その行ラインはスタンバイ状態に選
択解除される。選択解除を行うワードデコーダは、その
入力のうち少くとも一つが高レベルである。そして、デ
コーディング用のトランジスタ’ｒｉ、Ｔ２あるいはＴ
３のうちの少くとも一つが再びオンになり、開放コレク
タトランジスタＴＬを遮断するためにノード１がプルダ
ウンされる。これと同時にノード４がＶｐまでプルアッ
プされ、これによりワードラインが非選択ＤＣレベルに
達するまでワードラインをプルアップするためにエミッ
タフォロアデバイ、ｚ、Ｔ７−ＴＩ（が一時的にオンに
駆動される。ワードラインがプルアップされつつある間
に、ドレインラインＤＬはセルによって設定される電圧
オフセットと同じ速度でワードラインに追従する。そし
て、ワードラインとドレインラインとが完全にスタンバ
イレベルに達すると、トランジスタＴ７−ＴＨ及びトラ
ンジスタＴＬがすべてオフになる。この行ラインはこの
とき非選択状態にあると称される。

行ライン（ＷＬ％ＤＬ）とビットライン（ＢＬ。

ＢＲ，）がともに選択されている（第１２図）とき、セ
ルは読み取り動作用に選択されている。行ラインは既述
した電圧モードワード選択構成によって選択される。ま
た、ビットラインは上に述べた（第３図）ビット選択構
成によって選択される。セルが完全に選択されたあとは
、読み取り電流■ＬとＩ（３がビットレールショットキ
ーダイオードＳＬ及びＳＲ中に供給される。ショットキ
ーダイオードＳＬ及びＳＲは次にセルの内部電圧（”　
ｏ　”及び”　１”　）を読み取り感知のためにビット
ラインに結合させる。読み取りの間のセルの安定性を保
証するために、ＩＬとＩＧとは予め選ばれた動作範囲内
に制御する必要がある。この制御は、ＵＣラインからビ
ットレール駆動用トランジスタ（第１２図のトランジス
タＴ１及びトランジスタＴ２）に加えられた読み取り基
準レベル電圧によって達成される。この読み取シ基準電
圧は選択されたセルに完全に追従するビット高レベルフ
ラング回路（ＵＰＣＬ、第７図）により発生され、これ
によシミ流ＩＬ及びＩＧを設定するためにビントレール
抵抗ＲＢ　Ｌ及びＲＢＲの両端で十分な電圧（Ｖ　”　
ｏ　”及びＶ　”　１　”　）が常に保証される。この
読み取り基準レベルの発生及びビット高レベルクランプ
回路の動作については後により詳しく説明する。

電圧モードのワード選択技術においては、書き込み動作
は３つの継起するステップで実行される（第１３図及び
第１４図）。

（ａ）　　行ラインの選択及び選択解除は既に述べたよ
うに実行される。

（ｂ）　　選択と非選択ドレインラインの交差（第１４
図参照）の後、書き込み動作が開始される。次にＵＣラ
イン上に書き込み基準電圧を発生するためにＲＷ倍信号
ビット高レベルクランプ回路を切換える。このＲＷ倍信
号書き込み制御回路にも加えられる。すると、書き込み
制御回路はそのデータ入力に応じて、２つの出力ライン
ＰＤＬまたはＰＤＲのうちどちらか一方を低レベルに駆
動する。

次に低レベルに設定されたＰＤＬまたはＰＤＲはショッ
トキーダイオードＤ３またはＤ４によってビットライン
ＢＬまたはＢＲをプルダウンさせ、これにより書き込み
に先立ってセルのこの側に流入するビット電流が遮断さ
れる。書き込みよりも前にセルに通常流入するゲート電
流を遮断することは書き込み動作を正しく実行するため
に重要である。というのは、もし書き込みの間にゲート
電流が存在すると、セル中の現在オン状態にあるＮＰＮ
）ランジスタがオンのままとどまり、このＮＰＮ）ラン
ジスタは書き込み電流ＩＷにより書き込みを受けること
ができなくなるからである。

（ｃ）　　ゲート電流が遮断されたあとは、ビットレー
ルトランジスタ（第１３図のトランジスタＴ１あるいは
Ｔ２）によって１１．、ＩＩを書き込むべきビットライ
ンの側が高レベルに引き上げられる。書き込み電流ＩＷ
は次に、所望のセルの状態が達成サレルまでビットレー
ルトランジスタＲＢＬｔたはＲＢＲを介してセル中に流
入される。

尚、読み取り動作と同様に、書き込み電流ＩＷの太きさ
もまた、ＵＣラインを介してトランジスタ′■゛１及び
Ｔ２の駆動するビットレールに加えられた書き込み基準
レベルによっても制御される。

この書き込み電流はビット高レベルクランプ回路の基準
レベルを変更することによって容易に調節することがで
きる。

上記の書き込み動作は“差動モードの書き込み″と称さ
れる、というのは書き込みの間にビットラインの一方の
側が高レベルに引き上げられるのに対して、他方のレベ
ルが低レベルに保たれるからである。

この書き込み動作の主な長所は、ドレインラインがＶＮ
よりも上の一定電圧ＶＣ，Ｅに選択されているので、書
き込み電流がセル中に注入されるときに、このラインの
レベルが上昇しないで安定にとどまる、ということにあ
る。これにより、従来技術によって使用されるパ電流モ
ード″のワード選択スキーム中に存在していたような、
選択解除するセルに関する追跡効果が防止される。ここ
でＲＷ倍信号、選択解除されたセルの退避を待つことな
く（選択と非選択ドレイン線が交差するとすぐに）すぐ
に入力できる。このことにより書き込みに先立って必要
なアドレスセットアツプ時間が低減される。このように
、ワード選択が高速でありアドレスセットアツプ時間が
短いので１．ｓｔ込み性能が著しく改善される。さらに
、選択されたドレインラインが所定の電圧レベルに確固
として保持され、選択解除されたドレインラインは非選
択レベルまで迅速に能動的にプルアップされるので、パ
途中書き込み″（すなわち、スタンバイセルのみならず
選択解除されつつあるセルにも書き込みを行うこと）の
問題が存在することはない。

さて、以上の記載から明らかなように、本発明に基づく
電圧モードワード選択技術を特にＣＴＳを用いたＲＡＭ
に適用することにより、次に示す利点が得られる： （ａ）　　きわめて高速の選択及び選択解除動作が可能
であるので、読み取りの高速性能が得られる。

ω）多数の行ラインを駆動する能力が与えられるので、
集積密度の高いデバイスに好適である。

（Ｃ）　　選択されたドレインラインレベルの安定化を
はかることができるので、データ保存や途中書き込み（
ｗｒｉｔｅ−１ｈｒｏｕｇｈ　）の問題を避けることが
できる。

（ｄ）　　高速の書き込み動作が可能である。

ビット高レベルクランプ回路 ＣＴＳを用いたＲＡＭにおいて電圧モードのワード選択
スキームを正常に動作させるためには、選択されたセル
の動作レベルを設定すべくビット高レベルクランプ回路
が必要である。このことは特に読み取り動作において重
要である。読み取り基準信号は、温度や、電源（ＶＮ）
や、デバイス（ＶＢｇ及びＶＦ’ＳＢＤ　’）の変動に
応じて選択されたセルに追従するためにビット高レベル
クランプ回路によって発生され、これにより適正な読み
取り電流（ＩＧ及びＩＬ）が常にセルの安定性を確保す
るべくあらゆる条件下で保証される。”　Ｕ　ＰＣＬ　
”というブロック図で第３図と第３Ａ図とに示されたビ
ット高レベルクランプ回路（第７図）を次に第８．１２
、及び１３図を参照して説明する。

（Ｉ）読み取り基準 第１２図を参照すると、読み取りモードにおいてクラン
プ用ダイオードＴ３のエミッタに要求される電圧レベル
は、ワードデコーダ中のＶＮからの電位の上昇／下降を
総和することによって決定することができる。

ダイオードＴ３のエミッタの電圧＝　Ｖ　Ｎ　＋　Ｖ　
Ｂ　Ｅ（ＴＬ）−ＶＦ（Ｓ２）＋ＶＢＥ（ＴＲ）＋ＶＦ
（ＳＬ）＋Ｖ”１”＋ＶＢＥ（Ｔｌ）−ＶＢＥ（Ｔ３）
この式でＶＢＥの上昇と下降、及びＶＦの上昇と下降を
相殺すると、読み取り基準電圧を設定するための次のよ
うな簡単な式が得られる：ダイオードＴ３のエミッタの
電圧＝’　Ｖ　Ｎ　＋　２　Ｖ　Ｂ　Ｅ＋　Ｖ　”　１
”・（ｅｌ） 読み取り動作においては、ビット高レベルクランプ回路
（第７図）のＲ／ｗ制御入力は高レベルである。そして
、トランジスタＴ１がオンでトランジスタＴ２がオフで
あるため、ノード３が高レベルとなりこれによりトラン
ジスタＴ３、Ｔ４、Ｔ５がターンオンする。出力ライン
ＵＣは、次の式で設定される読み取り基準電圧を発生す
るためにトランジスタＴ３によって低レベルにクランプ
される。

ＶＵＣ（読み取り）−ＶＮ十■ＢＥ（Ｔ５）十ｖＢＥ（
Ｔ４）十ＶＢＢ（Ｔ５）−ＶＦ（８１）−ＶＮ、＋３”
ＢＥ−Ｖ　Ｆ・・・（ｅ２） そして、条件：ダイオードＴ３のエミッタの電圧−ＶＵ
Ｃ（読み取り）から、上記式（ｅｌ）と（ｅ２）とを等
しいと置いて、 ＶＮ＋ＺＶＢＢ十Ｖ”　１　”＝ＶＮ＋３ＶＢＥ−ＶＦ
ｆなわちＶ”１　”＝ＶＢＥ−ＶＦ−（ｅ　３）■“’
１”ｄビットレール抵抗の”　１　”側の電圧である。

読み取シの間にセルの安定性を維持すべくゲート電流Ｉ
Ｇを決定するのがこの）ＬＢＬの両端の電圧である。読
み取シ電流Ｉ（３とＩＬは次の式で関係づけられている
： Ｖ　１１　、　ＩＩ　　、　　　　　　Ｖ　ＩＩ　ＯＩ
Ｉ１Ｇ″″　　　　’　　ＩＬ＝ＲＢＬ ＢＬ ’Ｃ１，、テＶ　”　０　”　＝Ｖ　”　１　”　十Ｖ
　ｐ式（ｅ３）から見てとれるように、Ｖ”ｌ”はＶ　
Ｂ　Ｂ　（Ｎ、Ｐ　Ｎ　）ランジスタの順方向モードの
ペース−エミッタ電圧）とＶＦ（ショットキーダイオー
ドの順方向導通電圧）との間の差で定まるので、Ｖ　”
　１　”は電源（Ｖｐ及びＶＮ）の変動には無関係であ
る。さらに、デバイス上の温度による影響も同様に除去
される。

（ＩＩ）　　書き込み基準 書き込みモードにおいては、ルＷ入力が低レベルである
。すると、トランジスタＴ１がオフで、トランジスタＴ
２がオンとなる。ノード１はトランジスタＴ６をプルア
ップするべく高レベルであシ、一方ノード３はトランジ
スタＴ３を遮断するために低レベルである。ＵＣライン
での書き込み基準レベルは次の式で与えられる： ＶＵＣ（書き込み）＝Ｖｐ−ＶＢＥ（Ｔ６）−（ｅ４）
、　　この書き込み基準信号は、書き込み電流ＩＷを設
定するためにビットレール駆動用トランジスタ（Ｔ１及
びＴ２、第１３図）に加えられる。

読み取り感知回路 第３図中で゛感知回路″としてブロック図で示した回路
について、ここで第１０図と第１１図を参照して説明す
る。

第３Ａ図は第２図のＲＡ、Ｍに使用された感知スキーム
についてあられすものである。このＲＡＭの６４ピツト
列は１６ピツトからなる４つのグループに分割される。

各データグループは読み取り感知のための感知回路（第
１０図）を１個づつ備えている。感知回路の状態はその
データグループ内での選択されたセルによって決定され
る。この感知回路によって読み取られたデータはオフチ
ップ駆動（ｏ　Ｄ　Ｃ）、回路を介してチップ外に送ら
れる。

第１１図は、データグループに使用される感知回路の回
路図である。データグループ内で、（は、電圧感知のた
めに各ビット列にはビットラインに一対の感知用トラン
ジスタ（ＴＬ及びＴＲ）が接続されている。そして、読
み取りを行うためにセルが選択されるときに、その列ラ
イン（ＷＬ及びＤＬ）が対応するワードデコーダによっ
てプルダウンされ、そのビットライン（ＢＬ及びＢＲ）
はそのビット選択回路によってプルアップされる。各デ
ータグループには１６ピツト列が存在するので、ビット
の選択は１６から１を選択する動作である。

３２本のビットラインについては、一度に２本のみがプ
ルアップされる。この２つの選択されたビットが高レベ
ルに立ち上がることにより、感知回路中の対応する感知
用トランジスタがターンオンされる。

感知回路の作用 第１０図は、上記感知スキーム用に設計された高速感知
回路の回路図である。この回路は、きわめて高速のスイ
ッチング性能を可能とするために電流操舵技術を利用す
るものである。その感知速度は、データグループ中のビ
ット列の数とは無関係である。

第１０図を参照すると、３２個の感知トランジスタＴＬ
Ｉ〜ＴＬ１６及びＴＲ，１〜ＴＲｔ６が、感知増幅を行
うための大電流のスイッチ入力を形成する。これらのト
ランジスタのベースハチ−タグループ中の１６ピツト列
に接続されている。トランジスタＴ１及びＴ２はオフチ
ップ駆動回路を駆動するために双対位相出力を供給する
エミッタフォロアである。トランジスタＴ３及びＴ４は
一定電圧をノードＡとノードＢに設定すべきあらゆる場
合にオンにセットされ、これによりこれら２つのデバイ
スの切換は電流モードで行なわれる。

尚、選択されたビット列の左ビットか右ビットのどちら
か一方が常に高電圧レベルにある。そして、高レベルに
あるビットラインは対応する感知トランジスタをターン
オンさせる。次に電流源としてのトランジスタＴ５から
の感知電流Ｉ３がトランジスタＴ３またはＴ４を介して
、オン状態にある感知トランジスタによシ操舵され、こ
れによりノード１′！！たはノード２がプルダウンされ
る。

また、ノードＡ及びＢでの電圧レベルは切換られないで
一定にとどまるめで、これらのノードでのキャパシタン
スが切換時間に影響を及ぼすことはない。実際、入力段
に接続された感知トランジスタの数に関係なく、回路の
時定数は一定にとどまる。さらに、トランジスタＴＩ、
Ｔ２とトランジスタＴ３、Ｔ４は常に能動的であるため
、それらのスイッチングの遅延は最小値にとどめられる
。

第１０図の感知回路の特徴は次のように要約され計 （ａ）　　感知トランジスタはビット電流スイッチとし
て構成されており、それらのベースはデータグループ内
のビットラインに接続されている。これは感知回路の入
力段を形成する。

（ｂ）回路の切換は電流モードで行なわれる。すなわち
、ノードＡとノードＢでの入力電圧は一定であり、スイ
ッチングはトランジスタＴ３またはＴ４を介して感知電
流Ｉｓを操舵することにより実行される。この動作モー
ドは、きわめて大きいファンイン容量とともに、入力負
荷には無関係な回路の高速動作を可能ならしめる。

（ｃ）すべてのスイッチング用デバイス（Ｔ１、Ｔ２及
びＴ３、Ｔ４）は回路の時定数（遅延）を最小限にとど
めるために常時能動状態に保たれている。

尚、上述の説明は、便宜上６４行や６４列などの具体的
な個数を挙げて記載されているが、本発明の技術的範囲
がそれらの具体的個数に限定されないことは当業者によ
って容易に認識されるところであろう。

〔発明の効果〕

以上のように、この発明によれば、ＣＴＳセルを使用し
たＲＡＭにおいて電圧モードでワードを選択するように
したので、ワードランに沿う電圧降下を防止でき、デー
タ保持の安定性を高めるとともに、書き込みのためのセ
ットアツプ時間の短縮、及びＲＡＭの動作の高速化をは
かることができるという効果がある。

【図面の簡単な説明】

第１図Ｈ１ＣＴＳメモリセルを利用した従来のＲＡ、　
Ｍに基づくビット及びワード選択回路の図、第１Ａ図は
、従来０ＣＴＳメモリセルの回路図、第２図は、本発明
に基づ＜ＩＫＸ４のＲ，ＡＭの図、 第３図は、第２図に示し；４ＲＡ、Ｍのビット経路の回
路を示す図、 第３Ａ図は、第３図に基づ（ＲＡＭの感知及び書き込み
制御回路の図、 第４図は、本発明に基づ＜ＲＡＭに使用可能なアドレス
受信器の回路図、 第５図は、本発明に基づ（ＲＡＭに使用可能なビットデ
コーダの回路図、 第６図は、本発明に基づ＜ＲＡＭに使用可能なビット選
択回路の回路図、 第７図は、本発明に基づ（Ｒ，ＡＭに使用可能なビット
高レベルクランプ回路の回路図、第８図は、本発明に基
づ＜ＲＡＭに使用可能々“電圧モード″ワード選択回路
の図、 第９図は、第８図に基づくワードデコーダの回路図、 第１０図は、本発明に基づくＲＡＭに使用可能な感知回
路の回路図、 第１１図は、第１０図の感知回路の他の構成を示す図、 第１２図は、本発明に基づ＜Ｒ，ＡＭの電圧モードの読
み敗り動作を説明するための図、第１３図は、本発明に
基づ（ＲＡＭの電圧モードの書き込み動作を説明するた
めの図、第１４図は、書き込み動作のタイミングの波形
をあられすタイムチャートである。 Ｂ’０−８３・・・・ピントアドレス、ＷＯ〜Ｂ５・・
・　ワードアドレス、ＢＬ、ＢＲ・・・・ビットライン
、ＷＬ・・・・ワードライン、ＤＬ・・・・ドレインラ
イン、Ｔ４・・・・ビット選択回路の放電用のダイオー
ド、ＵＰＣＬ・・・・ビット高レベルクランプ回路出願
人　インターナシタナノいビジネス・マンーンズ・コー
ポレーションＦＩＧ、１Ａ ＦＩＧ、３Ａ Ｎ ＦＩＧ、４

Claims (1)

1. 【特許請求の範囲】 　個別に２進信号を記憶可能としたｍ行×ｎ列（ｍ、ｎ
   は正の整数）のメモリセルからなるアレイと、 上記各メモリセルに接続され、第１のビットラインＢＬ
   及び第２のビットラインＢＲとからなるｍ個のビットラ
   イン対と、 上記各メモリセルに接続され、ワードラインＷＬ及びド
   レインラインＤＬとからなるｎ個のワードライン対と、 上記ｍ個のビットライン対に個別に接続されて、ベース
   −コレクタ間に静電容量を有するダイオードの放電機構
   を利用してビット選択動作を行うためのｍ個のビット選
   択回路と、 上記ビット選択回路に接続され、上記ビットラインを論
   理高レベルにセットし保持するための切換可能なビット
   高レベルクランプ回路と、 上記ｍ個のビット選択回路に接続され上記ビット選択回
   路の少くとも１つを選択して有効化するためのビットア
   ドレスデコーダと、 上記ｎ個のワードライン対に接続され、上記ｎ個のワー
   ドライン対のうち１つを選択するためのワードラインデ
   コーダとを具備するランダムアクセスメモリ。