JPH0561718B2 - - Google Patents

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JPH0561718B2
JPH0561718B2 JP62074597A JP7459787A JPH0561718B2 JP H0561718 B2 JPH0561718 B2 JP H0561718B2 JP 62074597 A JP62074597 A JP 62074597A JP 7459787 A JP7459787 A JP 7459787A JP H0561718 B2 JPH0561718 B2 JP H0561718B2
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JP
Japan
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bit
transistor
voltage
line
level
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JP62074597A
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Hyungu Chan Yuen
Robaato Sutoratsuku Jeemuzu
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPH0561718B2 publication Critical patent/JPH0561718B2/ja
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、改良されたランダム・アクセス・メ
モリ（RAM）に関し、具体的には、特にCTS
（相補トランジスタ・スイツチ）メモリ・セルま
たは「非クランプ型」CTSメモリ・セルを使用
するアレイのための改良されたビツト選択回路構
成に関する。
Ｂ 従来技術 CTS型メモリ・セルを利用したランダム・ア
クセス・メモリは、当該技術では周知である。た
とえば、ガーバツク（Gerback）の米国特許第
3863229号、ドーラ（Dorler）他のIBMテクニカ
ル・デイスクロージヤ・ブリテイン、第23巻、第
11号、1981年４月、第4960〜4962頁の論文および
ドーラ（Dorler）他のIBMジヤーナル・オブ・
リサーチ・アンド・デベロツプメント、第25巻、
第３号、1981年５月、第126〜134頁の論文を参照
されたい。
少なくとも数種の周知のランダム・アクセス・
メモリ、特に、CTSメモリ・セルを用いたメモ
リには、ビツト選択について２つの比較的重大な
欠点がある。第１に、ビツト・デコード・トラン
ジスタは、チツプを横断して多数のビツト列を駆
動しなければならない。金属線が長く、フアン・
アウト電流が大きいため、ビツト・デコード線に
よる電圧降下が大きくなる。ビツト・デコード線
の終端部のセルでは、「１」のビツト・レールの
抗抗にかかる電圧が、これらのセルに適切なゲー
ト電流を与えるのに不十分になることがある。こ
れによつて、選択されたセルにおけるデータの記
憶維持に関して問題が生じうる。第２に、ビツ
ト・デコード・トランジスタのフアン・アウト負
荷が大きいので、ビツト・レールの選択と選択解
除の動作が両方とも遅くなる。ビツト・レールの
放電速度は、ビツト・レール抗抗によつて制限さ
れる。本発明によるビツト選択方式は、上述の欠
点を取り除く。
CTSのようなセルを使用する高性能アレイで
は、セルの選択は、そのワード線の電圧を下げ、
そのビツト・レールの電圧を下げることによつて
行なわれる。少なくともある種の周知の設計は、
固定電流源を使用して、選ばれたワード線の電圧
を下げている。この「電流モード」のワード選択
方法に関連して、普通３つの問題が生じる。
(1) 低速度 CTSセルを使用すると、ワード線のキヤパシ
タンスが非常に大きくなる（60から80個のセルを
有するワード線では、そのキヤパシタンスは30か
ら40pf程度になる）。定電流源は、その大きなRC
時定数に応じて、選ばれたワード線の電圧を下げ
る。したがつて、セル選択は非常に遅く、その駆
動能力が固定電流源によつて制限されることがし
ばしばある。
(2) 不安定性 選択されたワード線の電圧は電流源によつて低
レベルに保持されるのであるから、それらの線電
圧レベルはノイズや電流源の変動によつて容易に
影響を受ける。ワード線の電圧レベルがドリフト
し、ビツト・レールの電圧レベルに追随できなく
なつた場合には、データの記憶維持に関して問題
が起こりうる。
(3) 「書込み」までの長いアドレス・セツト・ア
ツプ時間 書込み動作期間には、「１」を書込もうとした
側のビツト線が高い電圧に駆動される。これによ
つて、ビツト・レールとドレイン線のレベルが上
昇する。したがつて、選択されないセルへの誤書
込みの問題を回避するためには、前に選ばれたセ
ルの状態が落着くまで待つ必要があり、長いアド
レス・セツト・アツプ時間が必要となる。
上記の問題は、特開昭61−9896号に開示されて
いる「電圧モードのワード選択方法」によつて取
り除かれ克服されるものである。なお、CTSメ
モリに関する関連出願として、特開昭61−8794号
および特開昭61−9894号がある。
Ｃ 発明が解決しようとする問題点 本発明の主な目的は、改良型ランダム・アクセ
ス・メモリを提供することにある。
本発明の他の目的は、相補型トランジスタ・ス
イツチ（CTS）メモリ・セル、特に「非クラン
プ型」CTSセルを利用する改良型ランダム・ア
クセス・メモリを提供することにある。
本発明の他の目的は、ランダム・アクセス・メ
モリのための改良されたビツト選択技術を提供す
ることにある。
本発明の他の目的は、相補型トランジスタ・ス
イツチ（CTS）メモリ・セル、特に「非クラン
プ型」CTSセルを利用するランダム・アクセ
ス・メモリのための改良されたビツト選択技術を
提供することにある。
本発明のさらに他の目的は、特に非クランプ型
CTSセルを利用するRAMにおいて、ビツト線の
選択と選択解除の速度を向上させるビツト選択回
路を用いるランダム・アクセス・メモリを提供す
ることにある。
Ｄ 問題点を解決するための手段 本発明は、RAM、特にCTS（相補型トランジ
スタ・スイツチ）セルを使用するRAMの改良さ
れた列選択回路と要約できる。
列選択回路は第１レベルのデコード部であるア
ドレス・デコード手段と、第２レベルのデコード
部であるビツト選択回路を有する。ビツト選択回
路は行列状に配列されたメモリ・セル・アレイの
セル列毎に設けられ、アドレス・デコード手段に
よつて選択される。ビツト選択回路はアドレス・
デコード手段によつて選択されたとき、関連する
セル列のビツト線対のビツト線を駆動するための
駆動手段と、アドレス・デコード手段によつて選
択されないときに充電しアドレス・デコード手段
によつて選択されたときに放電して上記駆動手段
を駆動する容量性ブート・ストラツプ手段とを有
する。ビツト選択回路の動作点はレベル・クラン
プ回路によつて与えられる。
Ｅ 実施例 CTSセルを使用する高性能アレイでは、セル
の選択はそのワード線の電圧を下げ、そのビツ
ト・レールの電圧を上げることにより実行され
る。少なくともある種の周知の設計は固定電流源
を使用して選択されたワード線とドレイン線の電
圧を下げるものである。したがつて、しばしばこ
の「電流モード」のワード選択方法に関連して、
既述した３つの問題が生じる。
また、CTSセルを使用する周知の高性能アレ
イの中には、ビツト選択に関して次のような問題
を持つものがある。
(1) ビツト・デコード・トランジスタは、チツプ
を横切る多数のビツト列を駆動しなければなら
ない。金属線が長く、フアン・アウト電流が大
きいため、ビツト・デコード線による電圧降下
が大きくなる。ビツト・デコード線上の終端部
のセルでは、「１」のビツト・レールの抗抗に
かかる電圧が、これらのセルに適切なゲート
（ベース）電流を与えるのに不十分になること
がある。これによつて、選択されたセルにおけ
るデータの記憶維持に関して問題が生じうる。
(2) ビツト・デコード・トランジスタのフアン・
アウト負荷が大きいので、ビツト・レールの選
択と選択解除の動作が両方とも遅くなる。ビツ
ト・レールの放電速度は、ビツト・レール抵抗
によつて制限される。
上記の問題は、本明細書で開示されるランダ
ム・アクセス・メモリによつて処置され、克服さ
れる。
上記の問題は、第１図、第２図、第９図および
第１０図に示される分散ビツト選択回路とワード
線選択回路を使用することによつて解決される。
説明のため、第４図には本発明による1K×
4RAMの概略図が示されている。このRAMは
4096個のセルのアレイ密度を持ち、これらは、64
ワード（行）×64ビツト（列）に並べられている。
64ビツトの列は、さらに４つのデータ・グループ
に分割されているので、一度に４ビツト（すなわ
ち４つのデータ入力）の書込みを行ない、４ビツ
ト（４つのデータ出力）の読取りを行なう。その
RAMには６ビツトのワード・アドレス（64行か
ら１行を選ぶ）と４ビツトの列アドレス（64ビツ
トから４ビツトを選ぶ）がある。読取りと書込み
の動作は、RW入力によつて制御される。
第１図は本発明のメモリ構成を示しており、第
１図では、２レベルのマトリツクス・デコード方
式がビツト・アドレスのデコードに利用される。
第１レベルのデコード部は、４ビツト・アドレス
受信回路の出力エミツタのドツト結合によつて形
成される、それぞれ４つのアドレス線BA０〜
BA３とBA４〜BA７を含む２つのアドレス線グ
ループを含む。ビツト・アドレス受信回路は、第
５図に示してあるような電流スイツチ・エミツ
タ・ホロワ回路である。これらのエミツタ・ホロ
ワ回路はアドレス信号を真／補信号に変換する。
対になつたアドレス受信回路のエミツタ・ホロワ
出力をドツト結合することによつて、各アドレス
線グループについて４者択一の部分的デコードが
行なわれ、したがつて、全部で２本の選択された
線（低レベル）がもたらされる。
第２レベルのデコード部は、16個のビツト・ア
ドレス・デコーダ（第６図）によつて実行され
る。これらのデコーダは、電流スイツチ入力と高
速プツシユプル出力を有している。ビツト・デコ
ーダの入力１（IN１）は、BA０〜BA３のアド
レス線グループの４本の線の１つに接続され、入
力２（IN２）はBA４〜BA７のグループの１つ
に接続される。16本のBD出力線のうちの１つだ
けが、選択されたアツプ・レベルにデコードされ
る。各BD線はフアン・アウトして４つのビツト
列（各データ・グループから１つ）を駆動し、４
つのセルが同時に選ばれて読取りまたは書込み動
作を行なう。
各ビツト列は、ビツト線選択と選択解除機能を
実行するビツト選択回路（第１図と第７図）を有
している。選択されたビツト線のアツプ・レベル
は、ビツト・アツプ・レベル・クランプ回路（ビ
ツトUPCL、第８図）によつてセツトされるの
で、セルの読取りと書込みの動作点を、アツプ・
クランプ（UC）レベルを変えることによつて容
易に調整できる。
第３図に示すような非クランプ型CTSセルの
場合、SCRデバイスは飽和モードで動作する。
そのセルは、シヨツトキー・クランプを有する普
通のCTSよりもキヤパシタンスが大きい（Ｂ−
Ｃ接合飽和キヤパシタンスが高いため）。このた
め、非クランプ型セルの書込みが非常に難しくな
る。重要なことは、ビツト選択回路が大きな一時
的電流をセルに与えて、迅速な書込みを行なうこ
とができることである。迅速な読取りアクセス時
間を達成するためには、ビツト選択回路もスイツ
チング遅延が最小で、かつ選択したビツト線の充
電と放電を迅速に行なえるものでなければならな
い。容量性ブート・ストラツプと一時的駆動機構
を利用する本発明による新しい回路技術は、こう
した要件を満たすように設計されている。第１図
と第７図を参照して、ビツト選択回路の動作モー
ドを以下で説明する。
非選択状態 非選択状態では、BD線は対応するビツト・デ
コーダ（第６図）によつて、VNに近い電圧に保
持される。このとき、ビツト選択回路のトランジ
スタＴ３とＴ４は、逆飽和モードで作動するよう
に駆動される。ノード１と２はＴ３とＴ４のＢ−
Ｃ接合によつて、BDレベルよりもVBCだけ高い
電圧にクランプされる。ビツト線BLとBRの電圧
はそれぞれ抗抗Ｒ３−RLとＲ４−RRによつて、
非選択ダウン・レベルに下げられる。この状態に
おいて、トランジスタＴ１とＴ２はわずかに順方
向の導通状態に保たれるので、回路がスイツチす
るときのターン・オン遅延が最小限となる。ノー
ド１と２が低レベルに保持されているので、抗抗
Ｒ１とＲ２からの電流はＴ３とＴ４のＢ−Ｃ接合
に導かれる。大きな拡散キヤパシタンスがこれら
の接合の両端に生じ、BD線が高レベルの電圧に
選択されると、迅速にノード１と２をブート・ス
トラツプする。非選択状態では、トランジスタＴ
５とＴ６は遮断される。シヨツトキー・ダイオー
ドSL，SRおよびＤ１，Ｄ２に電流は全く流れな
い。
選択読取り ビツト列が選択されると、そのBD線は対応す
るビツト・デコーダによつて、VPよりもVBEだけ
低い程度の電圧に昇圧される。このため、Ｔ３と
Ｔ４のコレクタは同じ速度で迅速に昇圧される。
Ｔ３とＴ４のＢ−Ｃ接合の迅速な放電によつて、
ノード１と２はキヤパシタンスによるきわめて迅
速な押上げ作用を受ける。ノード１と２の電圧レ
ベルが増加している間に、トランジスタＴ１とＴ
２がONになり、同じ速度で立上つて迅速にビツ
ト線の電圧を上げる。ビツト線に高速な且つ大き
な、電流駆動能力を与えるのは、Ｔ１とＴ２によ
るこの迅速な一時的エミツタ・ホロワ作用であ
る。トランジスタＴ１−Ｔ２は待機状態において
もわずかにONに保たれ、トランジスタＴ３−Ｔ
４は結合コンデンサとしてのみ使用されるので、
この回路によるスイツチング遅延は最小のもとに
なる。BD線が高レベルに切換わり始めると直ち
にビツト線が立上がる。
ビツト選択中に、トランジスタＴ３とＴ４は一
時的に逆方向飽和モードから順方向飽和モードへ
切り換わる。抗抗Ｒ３とＲ４は、これらの２つの
トランジスタの一時的な順方向電流の量を制限す
るのに使用されるので、BD線上の電流負荷が減
少する。Ｔ３とＴ４はビツト線が所定の高レベル
に到達した後はOFF状態である。
選択された読取りモードでは、PDL線とPDR
線は両方とも高レベルで（VP程度の高レベル）、
シヨツトキー・ダイオードＤ１とＤ２はOFFで
ある。トランジスタＴ１またはＴ２は、順方向モ
ードで導通して、読取り電流ILの一部をセルに
与える。この電流の大きさは、ノード１と２の電
位によつて制御される。このノード１と２はそれ
ぞれ、トランジスタ・ダイオードＴ５とＴ６によ
つて、UC線によりセツトされる電圧にクランプ
される。（第１３図参照）。UC線の読取り基準レ
ベルは、適切な負荷電流ILを確保するため、選
択されたセルの電圧に応じて、ビツト・アツプ・
レベル・クランプ回路によつて発生される。
セルの全読取り電流（ILとIG）は、トランジ
スタＴ１とＴ２および抗抗RLとRRによつて供給
される。通常の読取り電流は、IL≒1.0mAとIG
≒0.2mAにセツトされる。その結果、ビツト線間
には、センス増幅器による読取り感知のために約
600〜700mVの電圧差が生じる。
選択書込み 書込みモードにおけるビツト線の選択は、上記
の読取りモードにおけるものと同様である。この
場合の唯一の相違は、書込み制御線の１本（書き
込むべきデータに応じて、PDLまたはPDRのい
ずれか）がビツト選択の前に書込み制御回路によ
つて、VNに近い電圧に下げられるという点であ
る（第１４図参照）。電圧の下がつたPDL線また
はPDR線は、ダイオードＴ５−Ｄ１またはＴ６
−Ｄ２のそれぞれによつて、ノード１とBLまた
はノード２とBRのどちらか一方を低いレベルの
電圧にクランプするので、ビツト・レールが選択
されると、ビツト線の一方の側だけが高レベルに
なり、書込み電流をセルに入力する。他方の側は
低レベルのままであり、通セルに流されるビツト
線電流を遮断する。このモードの書込み動作は
「差動モード書込み」と呼ばれる。
書込みモード中は、ノード１または２のアツ
プ・レベルは、トランジスタ・ダイオードＴ５ま
たはＴ６によつて、UC線によつてセツトされた
電圧にクランプされる。書込み基準電圧は通常読
取り基準電圧より高い600〜800mVであるので、
十分な過電圧と書込み電流が常に保証されて迅速
な書込み性能がもたらされる。非クランプ型
CTSセルでは、書込みは主として、セルの元の
状態に打勝つだけの大きな一時的電流をセルに導
入することによつて実行される。この大きな一時
的書込み電流（通常２〜３ミリ・アンペア）は、
Ｔ１またはＴ２のどちらかによつて、直接VPか
らもたらされる。セルへの書込み後、そのビツト
線電圧は「１」レベルに上がる。トランジスタＴ
１またはＴ２は除々に遮断されて、大きな一時的
書込み電流が消滅する。その後、抗抗RLまたは
RRは少量の書込み電流IWを供給し、新しく書込
まれたセルの状態を補強する。読取りモードの場
合と同様に、その大きな一時的書込み電流はＴ１
またはＴ２を介して直接VPからもたらされる。
したがつて、書込み性能が、BD線レベルの変動
によつて影響されることはない。
選択解除 ビツト列が選択解除されると、それに対応する
ビツト・デコーダ出力は非選択のダウン・レベル
になる。ビツト選択回路のトランジスタＴ３とＴ
４は、再び逆モードで動作する。ノード１と２の
電圧は低下し、読取りまたは書込みビツト・レー
ル電流を遮断する。同様に、ビツト線の電圧もシ
ヨツトキー・ダイオードSLとSR、逆モード・ト
ランジスタＴ３とＴ４およびビツト・レール抗抗
RLとRRによつて迅速に低下する。ビツト線の選
択解除中には、Ｔ３とＴ４は一時的に逆モードで
作動する。ビツト線が非選択ダウン・レベルまで
完全に放電された後、Ｔ３とＴ４は再び逆飽和モ
ードになる。その後、シヨツトキー・ダイオード
SLとSRは導通しなくなる。この場合、ビツト列
が非選択状態にあるという。
ここに開示されたビツト選択手法は、CTS（相
補型トランジスタ・スイツチ）セルを用いている
アレイに特に有用である。この手法によつて、周
知の設計に対して少なくとも２つの以下の利点が
達成された。
() ビツト線スイツチング遅延が小さいこと、
すなわちより高速なアレイ・アクセス性能が得
られること。
トランジスタ対Ｔ１−Ｔ３ならびにＴ２−Ｔ
４が並列に構成され、より直接的な結合を可能
にするようになつた。Ｔ１とＴ２は待機状態の
間わずかにONの状態に保たれ、Ｔ３とＴ４は
ビツト選択中に結合コンデンサとしてだけ使用
されるので、ビツト選択回路のスイツチング遅
延がかなり減少する。
() ビツト線選択解除速度の改改良、すなわち
より高速なチツプ・サイクル時間が得られるこ
と。
ビツトの選択解除中に、ビツト線は、３つの
手段によつて迅速に放電される。すなわち、Ｔ
３−Ｔ４による逆モード・トランジスタの放
電、SL−SRによるシヨツトキー・ダイオード
の放電、およびRL−RRによる抗抗器の放電で
ある。これら３つの放電機構の組合せによつ
て、ビツト線をより迅速に選択解除できるの
で、次のアレイ・サイクルがより迅速に始めら
れる。
本発明による改良型ビツト選択回路手段は下記
の要素を含んでいる。
１ ２つのレベルのマトリツクス・デコード（第
１図）。第１レベルは、電流スイツチ・エミツ
タ・ホロワ・アドレス受信回路のエミツタ・ド
ツト結合である。第２レベルは、電流スイツチ
入力と高速プツシユプル出力を有するビツト・
デコーダである。
２ 分散ビツト選択回路（第１図と第７図）。こ
れには、ビツト・レール選択速度を向上させる
ため、逆飽和トランジスタ（Ｔ３とＴ４）の容
量結合機構が利用される。同じトランジスタ
は、ビツト線を放電するため活性な逆モード
（ビツト行が選択解除される時）でも使用され
る。この選択回路は、迅速な読取り／書込み性
能を可能にするため、ビツト線に高速な一時的
大電流駆動機構を与えるトランジスタＴ１とＴ
２を有する。この回路はビツト・レールを下げ
て迅速なビツト列選択解除を可能にするため
に、ビツト・レール抗抗器RLとRRと共にシヨ
ツトキー・バリヤ・ダイオード（SLとSR）を
含んでいる。さらに、この回路は、読取り／書
込み制御、ならびに選択されたセルの動作点の
設定のため、シヨツトキー・ダイオードＤ１と
Ｄ２と共に多エミツタ・トランジスタ・ダイオ
ードＴ５とＴ６も使用している。
３ ビツト・アツプ・レベル・クランプ（第１図
と第８図）−選択されたビツト線の読取りおよ
び書込みのアツプ・レベルは基準回路（ビツト
UPCL）によつて制御されるので、動作点の調
整を容易に行なうことができる。以下で詳細に
説明するが、この回路はさまざまなトラツキン
グ要件（読取りモードにおける選択ドレイン線
レベルとのトラツキングなど）を満たすように
も設計されている。
第１図に「ワード・デコード」というブロツク
によつて表わされたワード線デコーダと制御回路
の詳細を、第９図と第１０図に示す。第９図は電
圧モード・ワード選択方法を示しており、第９図
はワード・デコーダの回路を詳細に示している。
第９図には、64行の中の１つの行をデコードす
る６つのワード・アドレスが示してある。ビツト
経路の場合と同じ２レベルのマトリツクス・デコ
ード方式が、ワード・アドレスのデコーデイング
に利用されている。第１のレベルのデコードは、
６つのワード・アドレス受信回路の出力エミツ
タ・ドツト結合によつて形成される４本のアドレ
ス線WA０〜WA３，WA４〜WA７，WA８〜
WA１１から成る３つのグループを含んでいる。
ワード・アドレス受信回路は、電流スイツチ・エ
ミツタ・ホロワ回路（第５図）である。これらの
回路は、アドレス入力を真／補信号に変換する。
アドレス受信回路対のエミツタ・ホロワ出力ドツ
ト結合によつて、各グループについて４者択一の
部分デコードが行なわれる。したがつて、合計で
３本の（低レベル）線が選択される。
第２レベルのデコード機能は、64個のワード・
デコーダ（第１０図）によつて行なわれる。各ワ
ード・デコーダは３つの電流スイツチ入力IN１
〜IN３と、２つの高速高電力プツシユプル出力
WLとDLを有している。ワード・デコーダのIN
１は、WA０〜WA３アドレス・グループの４つ
の線の中の１本に接続される。IN２は第２のグ
ループWA４〜WA７の１つに接続される。IN３
は第３のグループWA８〜WA１１の１つに接続
される。行線を選択するためには、３つの入力が
すべて低レベルでなければならない。ワード・デ
コーダの２つの出力は図示のように、メモリ・セ
ルのワード線WLとドレイン線DLに接続されて
いる。
ワード・デコーダの動作を以下で説明する。
非選択状態 非選択状態のワード・デコーダでは、３つの入
力の中の少なくとも１つが高レベルになつてい
る。デコード・トランジスタＴ１，Ｔ２またはＴ
３はONになり、ノード１の電圧を下げる。トラ
ンジスタＴ５とＴ６は２段レベル・シフタを形成
するので、ノード４もVNに近い電圧に低下し、
ノード３のレベルはVPに上がる。電圧の低下し
たノード４によつて、オープン・コレクタ・トラ
ンジスタTLが遮断されて、ワード線WLとドレ
イン線DLが非選択（高）レベルに上げられる。
この状態では、セルの待機電流ならびにワード線
とドレイン線の電圧は、電流源ISBHとISBLによつて
定められる。
迅速なスイツチング速度を可能にするため、ト
ランジスタＴ５とＴ６が遮断されることはなく、
わずかに導通した状態に保たれている。活動中の
プル・アツプ装置T7とTHは、ワード線が完全な
非選択DCレベル（VPよりも約1.5VBEだけ低いレ
ベル）に達すると、OFF状態になる。
選択状態 ワード・デコーダが選択されると、その３つの
入力はすべて低レベルになる。トランジスタＴ
１，Ｔ２，Ｔ３はOFF状態である。ノード１が
高電圧になつて、Ｔ５とＴ６が強くONになる。
ノード３の電圧がＴ５のコレクタによつて下が
り、T7−THをOFF状態に保持するので、WLと
DLの電圧がそれらの選択レベルに下がることが
可能となる。同時に、ノード４は高電圧にされ、
TLをONにする。迅速にセルを選択できるのは、
ドレイン線におけるこの高電力のオープン・コレ
クタのプル・ダウン作用のためである。ドレイン
線が低レベル電圧にされている間、ワード線のレ
ベルは、セルによつて定まる電圧オフセツトを持
つたまま、同じ割合でドレイン線のレベルに追随
する。
ワード線とドレイン線が完全に選択されたと
き、T7とTHはOFF状態で、TLはON状態に維持
されて、選択されたセルから導かれる大きい読取
り／書込み電流をシンクする。この状態では、ワ
ード線とドレイン線の電圧は、次の２つの式によ
つて表わされる。
V(DL)＝VN＋VCE(TL) ……(1) V(WL)＝V(DL)＋V(セル) ……(2) 選択されたドレイン線の電圧が、高電力のオー
プンコレクタ・トランジスタTLによつて下げら
れるので、ワード選択はきわめて迅速であり、そ
の駆動能力はいくつかの従来技術の設計の場合の
ように固定電流源によつて制限されることはな
い。さらに、選択されたドレイン線とワード線の
レベルは、電源VNの電圧によつて決まるので、
従来技術のそれらの電圧よりも安定している。ワ
ード選択のこの技術を、この明細書では「電圧モ
ード・ワード選択」と称する。
選択解除状態 行線は読取りまたは書込み動作のために選択さ
れた後に、選択解除されて、待機状態に戻る。選
択解除を行なうワード・デコーダはその入力の少
なくとも１つの電圧を上げる。デコード・トラン
ジスタＴ１，Ｔ２またはＴ３は、再びON状態に
なり、ノード１の電圧を下げて、オープン・コレ
クタ・トランジスタTLを遮断する。同時に、ノ
ード３の電圧がVPに上がり、エミツタ・ホロワ
装置T7−THを一時的にONにして、非選択状態
のDCレベルに達するまでワード線WLの電圧を
上げる。ワード線の電圧が上がつている間、ドレ
イン線DLはセルによつて定まる電圧オフセツト
をもつて、同じ割合でワード線に追随して昇圧す
る。ワード線とドレイン線がそれらの待機レベル
に完全に昇圧すると、T7−THとTLはすべてOFF
状態になる。その行線は、その時に非選択状態に
ある。
読取り動作 セルが読取り作動を行なうよう選択されるの
は、行線WL，DLとビツト線BL，BRの両方が
選択される場合である（第１３図）。行線は前述
のように、電圧モード・ワード選択法によつて選
択される。ビツト線は、以前に設明した（第１
図）ビツト選択法によつて選択される。セルが完
全に選択された後に、読取り電流ILとIGがビツ
ト・レール・シヨツトキー・ダイオードSLとSR
に供給され、次いでSLとSRはセルの内部電圧
（「０」と「１」）を読取り感知のためにビツト線
に結合する。読取り作動中のセルの安定性を保証
するために、ILとIG電流を選択された作動範囲内
に制御しなければならない。この制御は、前述し
たようなワード・アツプ・レベル・クランプ回路
と共に、ビツト選択回路によつて行なわれる。
書込み動作 電圧モード・ワード選択技術によつて、書込み
動作は３つの連続するステツプで実行される（第
１４図と第１５図）。
１ 行線は前述のように選択／選択解除される。
２ 選択したドレイン線と選択解除したドレイン
線のレベルが交差した後（第１５図参照）、書
込み動作が開始される。RWクロツクがビツ
ト・アツプ・レベル・クランプ回路をスイツチ
し、UC線に書込み基準電圧を発生させる。こ
のRW信号は、書込み制御回路にも印加され
る。この制御回路はそのデータ入力に応じて、
２つの出力線PDLとPDRのどちらか一方を低
レベルにする。その後、電圧が下がつたPDL
線またはPDR線は、それぞれのトランジス
タ・ダイオードＴ５／Ｄ１またはＴ６／Ｄ２に
よつて、ビツト選択回路のノード１とBL、ま
たはノード２とBRの電圧を下げるので、ビツ
ト・レールが選択されると、ビツト線の一方側
だけが高レベルになり、WRITE電流をセルに
もたらす。もう一方の側は低レベルのままであ
り、セルのこれらの側に通常流れるビツト線電
流を遮断する。書込み動作の前にセルに通常流
れるゲート電流の遮断は、書込み動作を完全に
行なうのに必要不可欠である。書込み動作中に
ゲート電流があると、セルの中の現在ONの
NPNトランジスタはONの状態を維持して、
書込電流IWによつて制御できない。
３ PDL線またはPDR線の電圧が下げられた後
に、ビツト選択回路が選択される。「１」を書
き込むべきビツト線の側は、ビツト・レール駆
動トランジスタＴ１またはＴ２によつて、昇圧
される。大きな一時的書込み電流が、所望のセ
ル状態が得られるまでＴ１−RLまたはＴ２−
RRを介してセルに流れ込む。セルへの書込み
が行なわれた後、「１」側のビツト線電圧は本
来の「１」レベルに上がる。このためＴ１また
はＴ２のＢ−Ｅ接合間の電位差が減少するの
で、大きな一時的書込み電流が遮断される。そ
の後、ビツト・レール抗抗RLまたはRRによつ
て、小さなDC書込電流IWが供給されて、新し
く書込まれたセルの状態を補強する。
一時的書込み電流の大きさは、UC線を介し
てビツト・レール駆動トランジスタＴ１または
Ｔ２に印加される書込み基準電圧のレベルによ
つて制御される。この書込み電流は、ビツト・
アツプ・レベル・クランプ回路の書込み基準電
圧レベルを変えることによつて容易に調整でき
る。
上記の書込み法が「差動モード書込み」と呼
ばれるのは、ビツト線の一方の側が高レベルに
上がつているのに対し、他方の側が書込み時間
中低レベルに保持されているからである。
この書込み法の主な利点は、ドレイン線が
VNよりも固定電圧線VCEだけ高い電圧に選択さ
れているので、書込み電流がセルに流入してい
るときに、この線のレベルが上がらないで安定
しているということである。したがつて、従来
技術の設計によつて使用されている「電流モー
ド」ワード選択法にあるような、選択解除され
たセルでの後追い効果（chasing effect）は取
り除かれる。RWクロツクは、選択解除セルが
落着くのを持つ必要なく、迅速に（選択ドレイ
ン線と選択解除ドレイン線のレベルが交差した
ら直ちに）入力できる。このため、書込む前に
必要なアドレス・セツト・アツプ時間が最小限
のものになる。ワード選択がより迅速になり、
アドレス・セツト・アツプ時間がより短くなる
ので、書込み性能が大幅に向上する。さらに、
選択されたドレイン線は、一定の電圧レベルに
保持され、選択解除されたドレイン線は迅速に
非選択レベルへ上がるので、選択解除のセルな
らびに待機中のセルへの誤書込みの問題も存在
しない。
上記の説明から明らかに示されるように、本発
明による電圧モード・ワード選択技術を、特に
CTS RAMで使用すると、下記の利点がもたら
される。
(1) きわめて高速なワード選択と選択解除を可能
にするので、一層迅速な読取り動作が可能にな
る。
(2) 行線駆動能力が大きいので、高密度メモリに
非常に有望である。
(3) 選択されたドレイン線のレベルが安定化する
ので、データの維持と誤書込みに関する問題の
発生の可能性がなくなる。
(4) 一層迅速な書込み動作が可能になる。
ビツト・アツプ・レベル・クランプ回路 CTS RAMにおける分散ビツト選択法の適切
な動作には、選択されたセルの動作点を画定する
ためのビツト・アツプ・レベル・クランプ回路が
必要である。ビツト・アツプ・レベル・クランプ
回路は、読取りと書込みの基準レベルを発生し
て、セルの読取り電流と書込み電流を制御する。
この２つの基準レベルは、温度、電力およびデバ
イス変動の点で選択されたセルが一致するように
発生される。したがつて、チツプの性能を保証す
るため、あらゆる条件下で適切な動作電流が常に
確保されている。第１図および第２図において
「ビツトUPCL」というブロツクで表わしてある
ビツト・アツプ・レベル・クランプ回路（第８
図）を、特に第９図、第１３図および第１４図を
参照にして説明する。
(1) 読取り基準 読取り動作では、ビツト・アツプ・レベル・ク
ランプ回路（第８図）のＲ／Ｗ入力が高レベルに
ある。トランジスタＴ１はONでＴ２はOFFなの
で、ノード１の電圧は上がり、Ｔ３とＴ７をON
状態にする。出力線UCはＴ７によつて低レベル
にクランプされ、次の式によつて決められる読取
り基準電圧を発生する。
VUC（読取り）＝VN＋2VBE−VFSBD ……(1) この読取り基準電圧によつて、セルに流れる負
荷電流ILの大きさが制御される。
第１３図を参照すると、読取りモードにおいて
クランプ・デコードＴ６のエミツタに必要な電圧
レベルは、ワード・デコーダとセルにおけるVN
からの電位の上昇／下降を合計することによつて
決定される。
VE（T6）＝VN＋VBE（T2）＋VCE（TR） ……(2) (1)式と(2)式を等しくすると、次の式が得られ
る。
VBE（T2）＝2VBE−VFSBD−VCE（TR） ……(3) ビツト・アツプ・レベル・クランプ回路とビツ
ト選択回路の適切なトランジスタとシヨツトキ
ー・デバイスのサイズを選択することによつて、
等式(3)のVBEとVFSBDを、所望の動作電流ITを発
生するよう調整できる。等式(3)から理解できるよ
うに、VBE（Ｔ２）は電源（VPとVN）の変動の影
響を受けないように決められている。温度とVBE
のトラツキングも補償される。セルの全読取り電
流ILとIGは、次のように表わされる。
IG＝〔VBD−Ｖ“１”〕／RL IL＝〔VBD−Ｖ“０”〕／RR＋IT IGはRL値を変えることによつて調整でき、ILは
ITの大きさを設定することによつて調整できる。
(2) 書込み基準 書込みモードでは、Ｒ／Ｗ入力は低レベルであ
る。トランジスタＴ１はOFFでＴ２はONであ
る。ノード３は高レベルでＴ６の電圧を上げ、一
方ノード６は低レベルでT7を遮断する。UC線で
の書込み基準レベルは、次の式によつて与えられ
る。
VUC（書込み）＝VN＋VBE＋VR4 ……(4) この書込み基準電圧によつて、セルに流れ込む
一時的書込み電流ITの大きさが制御される。第１
４図参照すると、Ｔ６のエミツタで必要な電圧レ
ベルは、次に示す式によつて得られる。
VE（T6）＝VN＋VBE（T2）＋VCE（TR） ……(5) (4)式と(5)式を等しくすると、次の式が得られ
る。
VBE（T2）＝VBE＋VR4−VCE（TR） ……(6) 書込みの開始時に、TRはONでTLはOFFであ
り、次のようになつている。
VCE（TR）≒０ VBE（T2）≒VBE＋VR4 したがつて、Ｔ２は非常に強くONになり、セ
ルに大きな一時的書込み電流を与える。書込みが
完了すると、TRがOFFとなりTLがONになつ
て、次の関係が成立する。
VCE（TR）≒VBE（TL）；VBE（T2）≒VR4 それ故、トランジスタＴ２は遮断される。次い
で、小さなDC書込み電流IWがRRによつて供給さ
れて、新たに書き込まれたを補強する。
等式(6)から理解されるように、VBE（Ｔ２）は
電源電圧VNとは無関係に決められている。温度
とデバイス変動も補償される。書込み基準レベル
はビツト・アツプ・レベル・クランプ回路のＲ３
とＲ４の抵抗比を変えることによつて調整でき
る。
読取り感知回路 第１図において、「感知回路」というブロツク
で表わされる回路の動作を、特に第１１図と第１
２図を参照して説明する。
第２図には、第４図に示したRAMに利用され
る感知手法が示されている。このRAMの64のビ
ツト列が、それぞれ16ビツトよりなる４つのデー
タ・グループに分割される。各データ・グループ
は読取り感知を行なう感知増幅器（第１１図）を
含んでいる。感知増幅器の状態は、そのデータ・
グループ内の選択されたセルによつて決められ
る。感知増幅器によつて読み取られたデータは、
オフ・チツプ駆動（OCD）回路によつてチツプ
から送り出される。
第１２図には、データ・グループの感知増幅器
の構成が示されている。データ・グループ内の各
ビツト列は、電圧感知を行なうビツト線に接続さ
れた感知トランジスタ（WLとDL）の対を有し
ている。セルが読取りモードでの動作を行なうよ
う選択されると、その行線（WLとDL）の電圧
は対応するワード・デコーダによつて下げられ、
そのビツト線は対応するビツト選択回路によつて
上げられる。１データ・グループにつき16のビツ
ト列があるので、常に16ビツト列の中の１つがビ
ツト選択される。任意の時間では、32のビツト線
の中で２つのビツト線だけが高レベルにある。選
択された２つのビツト線の高い方が、感知増幅器
回路の中の対応する感知トランジスタをONにす
る。
感知増幅器回路の動作 第１１図には、上記の感知手法のために設計さ
れた高速感知増幅器が示されている。この回路に
は、高速なスイツチング動作を可能にするために
電流ステアリング技術が使用してある。その感知
速度は、データ・グループのビツト列の数とは無
関係である。
第１１図においては、32の感知トランジスタ
TL１〜TL１６とTR１〜TR１６が感知増幅器
の大電流スイツチ入力を形成する。これらのトラ
ンジスタのベースは、データ・グループの中の16
のビツト列に接続されている。トランジスタＴ１
とＴ２は、オフ・チツプ駆動回路を駆動する２位
相出力をもたらすエミツタ・ホロワである。トラ
ンジスタＴ３とＴ４は常にONにセツトされ、ノ
ードＡとＢに固定電圧を与えるので、これら２つ
のデバイスのスイツチングは、電流モードで行な
われる。
任意の時点で、選択されたビツト列の左ビツト
と右ビツトのどちらか一方が、高電圧レベルに上
がる。電圧の高い方のビツト線がそれに対応する
感知トランジスタをONにする。このとき、電流
源Ｔ５からの感知電流ISはON状態の感知トラン
ジスタによつてＴ３またはＴ４に導かれるので、
ノード１かノード２の電圧が下がる。
ノードＡとＢの電圧レベルはスイツチされるこ
とがなく固定されているので、これらのノードの
キヤパシタンスがスイツチング時間に影響を与え
ることはない。実際、回路の遅延は一定であるの
で、その入力段に接続されている感知トランジス
タの数は無視される。さらに、トランジスタＴ
１，Ｔ２とＴ３、Ｔ４は常に付勢されているの
で、それらのスイツチング遅延は最小限に保たれ
る。
第１１図の感知増幅器回路の特徴を要約すれ
ば、以下のとおりである。
１ 複数の感知トランジスタが大電流スイツチと
して構成され、それらのベースはデータ・グル
ープ内のビツト線に接続されている。これによ
つて、感知増幅器の入力段が形成される。
２ 回路のスイツチングが電流モードで行なわれ
る。すなわち、ＡとＢの入力電圧は一定であ
り、スイツチングはＴ３またはＴ４を介してセ
ンス電流ISを導くことによつて行なわれる。こ
の動作モードによつて、非常に大きなフアン・
イン能力、ならびに入力負荷に依存しない高速
回路動作が可能になる。
３ すべてのスイツチング・トランジスタＴ１，
Ｔ２とＴ３，Ｔ４は、常に付勢されており、回
路の遅延が最小限になる。
Ｆ 発明の効果 本発明の如くアドレス・デコード手段とビツト
選択回路の２レベルのデコード構成を用い、アド
レス・デコード手段の選択に応じてビツト選択回
路のビツト駆動を加速する容量性ブート・ストラ
ツプを用いることにより、列選択を極めて迅速に
行なうことができ、読取り／書込み動作速度を高
め、メモリ・サイクル時間を短縮することができ
る。
【図面の簡単な説明】
第１図は本発明によるメモリの構成を示す図で
ある。第２図は本発明によるメモリにおける感
知／書込み構成を示す図である。第３図は、公知
の「非クランプ型」CTSメモリ・セルの回路を
示す図である。第４図は、本発明による1K×４
のランダム・アクセス・メモリの全体を示す概略
図である。第５図は、本発明によるメモリ（第１
図）に利用できるアドレス受信回路（ビツト／ワ
ード）の回路図である。第６図は、本発明による
メモリ（第１図）に利用できるビツト・デコーダ
回路の回路図である。第７図は、本発明によるメ
モリ（第１図）に利用できるビツト選択回路の回
路図である。第８図は、本発明によるメモリ（第
１図）に利用でいるビツト・アツプ・レベル・ク
ランプ（ビツトUPCL）の回路図である。第９図
は、本発明によるメモリ（第１図）に利用できる
「電圧モード」ワード選択構成の回路図である。
第１０図は、本発明によるメモリ（第１図）に利
用できるワード・デコーダ回路の回路図である。
第１１図は、本発明によるメモリ（第１図）に利
用できる感知増幅器の回路図である。第１２図
は、第１１図の感知増幅器を用いる感知構成を示
す図である。第１３図は、本発明によるメモリの
電圧モード読取り動作を示す図である。第１４図
は、本発明によるメモリの電圧モード読取り動作
を示す図である。第１５図は、書込み動作波形を
示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 行列に配列されたメモリ・セルを含み、各列
    のメモリ・セルが１対のビツト線に接続されてい
    るメモリ・セルのアレイと、メモリ・セルの行を
    選択する行選択回路と、メモリ・セルの列を選択
    する列選択回路とを有するランダム・アクセス・
    メモリにおいて、上記列選択回路は、 各ビツト線対毎に設けられたビツト選択回路
    と、 上記ビツト選択回路に共通に接続され、上記ビ
    ツト選択回路の動作点を設定するレベル・クラン
    プ回路と、 列アドレス信号に応答して上記ビツト選択回路
    を選択する列アドレス・デコード手段とを有し、 各上記ビツト選択回路は、 当該ビツト選択回路の入力に接続されたコレク
    タを有する第１のトランジスタと、 当該ビツト選択回路の上記入力に接続されたコ
    レクタを有する第２のトランジスタと、 上記第１のトランジスタのエミツタと、関連す
    るビツト線対の一方のビツト線との間に接続され
    た第１の抗抗と、 上記第２のトランジスタのエミツタと、関連す
    るビツト線対の他方のビツト線との間に接続され
    た第２の抗抗と、 コレクタが電源に接続され、ベースが上記第１
    のトランジスタのベースに接続され、エミツタが
    上記一方のビツト線に接続された第３のトランジ
    スタと、 コレクタが上記電源に接続され、ベースが上記
    第２のトランジスタのベースに接続され、エミツ
    タが上記他方のビツト線に接続された第４のトラ
    ンジスタと、 上記電源と上記第３のトランジスタのベースと
    の間に接続された第３の抗抗と、 上記電源と上記第４のトランジスタのベースと
    の間に接続された第４の抗抗とを含むことを特徴
    とするランダム・アクセス・メモリ。
JP62074597A 1986-04-30 1987-03-30 ランダム・アクセス・メモリ Granted JPS62262295A (ja)

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