DE3787046T2

DE3787046T2 - RAM-Speicher mit Komplementärtransistor-Schalterspeicherzellen.

Info

Publication number: DE3787046T2
Application number: DE87104578T
Authority: DE
Inventors: Yuen Hung Chan; James Robert Struk
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-04-30
Filing date: 1987-03-27
Publication date: 1994-03-17
Anticipated expiration: 2007-03-28
Also published as: JPS62262295A; JPH0561718B2; DE3787046D1; EP0247324A2; EP0247324A3; US4752913A; EP0247324B1

Description

Verweis auf bezugnehmende US Patente

US-Patentschrift 4,596,002, betitelt "Improved Random Access Memory Array Employing Complementary Transistor Switch (CTS) Memory Cells", eingereicht am 25. Juni 1984, von Y. H. Chan, F. D. Jones und W. F. Stinson, übereinstimmend mit EP-A-0169355.
US-Patentschrift 4,578,779, betitelt "Voltage Mode Operation Scheme For Bipolar Array", eingereicht am 25. Juni 1984, von Y. H. Chan und J. R. Struk, übereinstimmend mit EP-A-0168633.
US-Patentschrift 4,598,390, betitelt "Random Access Memory RAM Employing Complementary Transistor Switch (CTS) Memory Cells", eingereicht am 25. Juni 1984, von Y. H. Chan, übereinstimmend mit EP-A-0169360.

Hintergrund der Erfindung

Gebiet der Erfindung

Die Erfindung ist auf einen verbesserten Speicher mit wahlfreiem Zugriff (RAM) gerichtet. Genauer ist die Erfindung auf eine verbesserte Schaltungsanordnung für die Bitauswahl einer Matrix gerichtet, die CTS (komplementäre Transistorschalt-) Speicherzellen oder "ungeklemmte" CTS Speicherzellen nutzt.

Stand der Technik

Die folgenden Patente und Veröffentlichungen beziehen sich auf eine Schaltungsanordnung für eine Speicherzellenmatrix und genauer auf die Bitauswahl-, Wortleitungsauswahl- und sich darauf beziehende Schaltungsanordnungen, die darin angewandt werden. Es muß eingeschätzt werden, daß die folgende Technik nicht als einzigste, beste oder zutreffendste Technik zu betrachten ist.

Patente

US-Patentschrift 3,423,737, betitelt "Nondestructive Read Transistor Memory Cell", erteilt am 21. Januar 1969 an L.R. Harper.
US-Patentschrift 3,525,084, betitelt "Memory Sense System with Fast Recovery", erteilt am 18. August 1970 an L.J. Dunlop et al.
US-Patentschrift 3,582,911, betitelt "Core Memory Selection Matrix", erteilt am 1. Juni 1971 an J.P. Smith.
US-Patentschrift 3,623,033, betitelt "Cross-Coupelt Bridge Core Memory Adressing System", erteilt am 23. November 1971 an P.A.Harding.
US-Patentschrift 3,636,377, betitelt "Bipolar Semiconductor Random Access Memory", erteilt am 18. Januar 1972 an P.C. Economopoulos et al.
US-Patentschrift 3,736,574, betitelt "Pseudo-Hierarchy Memory System", erteilt am 30. Dezember 1971 an E.D. Gersbach et al.
US-Patentschrift 3,753,008, betitelt "Memory Pre-Driver Circuit", erteilt am 14. August 1973 an G. Guarnashelli.
US-Patentschrift 3,771,147, betitelt "IGFET Memory System", erteilt am 6. November 1973 an H.J. Boll et al.
US-Patentschrift 3,786,442, betitelt "Rapid Recovery Circuit For Capacitively Loaded Bit Lines", erteilt am 15. Januar 1974 an S.B. Alexander et al.
US-Patentschrift 3,789,243, betitelt "Monolithic Memory Sense Amplifier/Bit Driver Having Active Bit/Sense Pull-Up", erteilt am 29. Januar 1974 an N.M. Donofrio et al.
US-Patentschrift 3,843,954, betitelt "High-Voltage Integrated Driver Circuit and Memory Embodying Same", erteilt am 22. Oktober 1974 an A.A. Hansen et al.
US-Patentschrift 3,863,229, betitelt "SCR (or SCS) Memory Array With Internal and External Load Resistors", erteilt am 28. Januar 1975 an J.E. Gersbach.
US-Patentschrift 3,919,566, betitelt "Sense-Write Circuit for Bipolar Integrated Circuit Ram", erteilt am 11. November 1975 an M.S. Millhollan et al.
US-Patentschrift 3,942,160, betitelt "Bit Sence Line Speed-Up Circuit for MOS Ram", erteilt am 2. März 1976 an R.T. Yu.
US-Patentschrift 4,007,451, betitelt "Method and Circuit Arrangement for Operating A Highly Integrated Monolithic Information Storell, erteilt am 8. Februar 1977 an K. Heuber et al.
US-Patentschrift 4,042,915, betitelt "Mos Dynamic Random Access Memory Having An Improved Address Decoder Circuit", erteilt am 16. August 1977 an J.A. Reed.
US-Patentschrift 4,078,261, betitelt "Sense/Write Circuits for Bipolar Random Access Memory", erteilt am 7. März 1978 an M.S. Millhollan et al.
US-Patentschrift 4,090,254, betitelt "Charge Injector Transistor Memory", erteilt am 16. Mai 1978 an I.T. Ho et al.
US-Patentschrift 4,090,255, betitelt "Circuit Arrangement For Operating A Semionductor Memory System", erteilt am 16. May 1978 an H.H. Berger et al.
US-Patentschrift 4,104,735, betitelt "Arrangement for Addressing A Mos Store", erteilt am 1. August 1978 an R. Hofmann.
US-Patentschrift 4,172,291, betitelt "Preset Circuit For Information Storage Devices", erteilt am 23. Oktober 1979 an W.K. Owens et al.
US-Patentschrift 4,174,541, betitelt "Bipolar Monolithic Integrated Circuit Memory With Standby Power Enable", erteilt am 13. November 1979 an C.R. Schmitz.
US-Patentschrift 4,194,130, betitelt "Digital Predecoding System", erteilt am 18. März 1980 an J.D. Moench.
US-Patentschrift 4,200,918, betitelt "Control Circuit For The Adaptation of Storage Cells In Bipolar Integrated Circuits", erteilt am 29. April 1980 an H. Glock et al.
US-Patentschrift 4,242,605, betitelt "Transient Array Drive For Bipolar Rom/Prom", erteilt am 30. Dezember 1980 an W.C. Seelbach.
US-Patentschrift 4,264,828, betitelt "Mos Static Decoding Circuit", erteilt am 28. April 1981 an G. Peregos et al.
US-Patentschrift 4,287,575, betitelt "High Speed High Density, Multi-Port Random Access Memory Cell", erteilt am 1. September 1981 an D.H. Eardley et al.
US-Patentschrift 4,308,595, betitelt "Array Driver", erteilt am 29. Dezember 1981 an R.J. Houghton.
US-Patentschrift 4,322,820, betitelt "Semiconductor Integrated Circuit Device", erteilt am 30. März 1982 an K Toyoda.
US-Patentschrift 4,323,986, betitelt "Electric Storage Array Having DC Stable Conductivity Modulated Storage Cells", erteilt am 6. April 1982 an S.D. Malaviva.
US-Patentschrift 4,326,270, betitelt "Preset Circuit For Information Storage Devices", erteilt am 20. April 1982 an W.K Owens et al.
US-Patentschrift 4,330,853, betitelt "Method of and Circuit Arrangement For Reading and/or Writing An Integrated Semiconductor Storage With Storage Cells In MLT (I²L) Technology", erteilt am 18. May 1982 an H.H. Heimeier et al.
US-Patentschrift 4,413,191, betitelt "Array Word Line Driver System", erteilt am 1. November 1983 an R.J. Houghton.
US-Patentschrift 4,417,159, betitelt "Diode-Transistor Active Pull Up Driver", erteilt am 22. November 1983 an J.A. Dorler et al.
US-Patentschrift 4,417,326, betitelt "Static Semiconductor Memory Device", erteilt am 22. November 1983 an K. Toyoda et al.

Veröffentlichungen

IBM Technical Disclosure Bulletin (IBM TDB) "Static Cell Array Circuit to Enable Write by Turning Off The Cell Load Devices" von D.B. Eardley, IBM TDB, Vol. 24, Nr. 6, November 1981, Seiten 3044-47.
"AC Write Scheme For Bipolar Random-Access Memories Using Schottky Coupled Cells" von J.A. Dorler et al, IBM TDB, Vol. 23, Nr. 11, April 1981, Seiten 4960-2.
"Constant Voltage, Current Sensing Circuit" von V. Marcello et al, IBM TDB, Vol. 24, Nr. 1B, Juni 1981, Seiten 483-4.
"Tri-State Read/Write Control Circuit" von V. Marcello et al, IBM TDB Vol. 24, Nr. 1B, Juni 1981, Seiten 480-2.
"Read/Write Control Circuit Reference Voltage Generator" von V.
Marcello et al, IBM-TDB, Vol. 24, Nr. 1B, Juni 1981, Seiten 478- 9.
"Bit Current Steering Network" von V. Marcello et al, IBM TDB Vol. 24, Nr. 1B, Juni 1981, Seiten 475-77.
"Complementary Transistor Switch Memory Cell" von J.A. Dorler et al, IBM TDB, Vol. 16, Nr. 12, Mai 1984.
"Memory Cell" von S.K. Wiedmann, IBM TDB Vol. 13, Nr. 3, August 1970, Seiten 616-7.
"A 1024 Byte ECL Random Access Memory Using a Complementary Transistor Switch (CTS) Cell" von J.A. Dorler et al, IBM Journal of Research and Development, Vol. 25, Nr. 3, Mai 1981, Seiten 126-34.
"Bit Driver and Select Circuit For Schottky-Coupled Cell Arrays" von C.U. Buscaglia et al, IBM TDB, Vol. 24, Nr. 10, März 1982, Seiten 5167-8.
"Low Power Write Circuit For Fast VLSI Arrays" von R.D. Dussault et al, IBM TDB, Vol. 24, Nr. 11A, April 1982, Seiten 5630-1.
"Read/Write Scheme For Bipolar Random-Access Memories Using Schottky Coupled Cells" von R.D. Daussault et al, IBM TDB, Vol. 24, Nr. 11A, April 1982, Seiten 5632-3.
Speicher mit wahlfreiem Zugriff, die Speicherzellen vom CTS-Typ einsetzen, sind vom Stand der Technik her bekannt. Als Beispiele betrachte man das Gerbach-Patent 3,863,229, die Veröffentlichung von Dorler et al in IBM TDB und den Artikel von Dorler et al in IBM Journal of Research and Development, die alle oben ausgewiesen wurden.

Zusammenfassung der Erfindung

Es ist ein primärer Gegenstand der Erfindung, einen verbesserten Speicher mit wahlfreiem Zugriff zu liefern.
Es ist ein weiterer Gegenstand der Erfindung, einen verbesserten Speicher mit wahlfreiem Zugriff zu liefern, der komplementäre Transistorschalt- (CTS-) Speicherzellen, speziell die "ungeklemmte" CTS-Zelle, einsetzt.
Es ist ein weiterer Gegenstand der Erfindung, ein verbessertes Schema für die Bitauswahl für Speicher mit wahlfreiem Zugriff zu liefern.
Es ist ein weiterer Gegenstand der Erfindung, ein verbessertes Schema für die Bitauswahl für Speicher mit wahlfreiem Zugriff zu liefern, der komplementäre Transistorschalt- (CTS-) Speicherzellen, speziell die "ungeklemmte" CTS-Zelle, einsetzt.
Es ist noch ein weiterer Gegenstand der Erfindung, einen Speicher mit wahlfreiem Zugriff zu liefern, der eine Bit-Auswahlschaltung einsetzt, die, besonders in einem RAM, der ungeklemmte CTS-Zellen einsetzt, die Geschwindigkeiten die Auswahl und das Rücksetzen der Auswahl der Bitleitungen verbessert.
Die Erfindung kann zusammengefaßt werden als eine verbesserte Bit-Auswahlschaltung für einen RAM, insbesondere für einen, der CTS- (Komplementäre Transistorschalt-) Zellen einsetzt. Die Bitauswahlschaltung umfaßt zusammengeschaltete Matrixdecoder der ersten und zweiten Stufe, jede Spalte des Speichers besitzt ein Paar Bitleitungen, jedes Paar Bitleitungen hat damit verbundene Schaltungsmittel zur Bitauswahl, jedes der Schaltungsmittel zur Bitauswahl ist mit einem Ausgang der Decoder der zweiten Stufe verbunden, eine Bit-Hochpegel-Klemmschaltung ist mit jedem der Schaltungsmittel zur Bitauswahl von jedem Bitleitungspaar verbunden, jedes der Schaltungsmittel zur Bitauswahl umfaßt erste Schaltungsmittel für die Erhöhung der Auswahlgeschwindigkeit für das ausgewählte Bitleitungspaar, die Bit-Hochpegel-Klemmschaltung kooperiert mit den Schaltungsmitteln zur Bitauswahl des ausgewählten Bitleitungspaares für die zwangsläufige Begrenzung des oberen Potentialniveaus des ausgewählten Bitleitungspaares und jedes Schaltungsmittel für die Bitauswahl umfaßt zweite Schaltungsmittel für die Geschwindigkeitserhöhung des Rücksetzen der Auswahl des ausgewählten Bitleitungspaares. Die Erfindung umfaßt ebenfalls Mittel zur Wortauswahl im Spannungsmodus in einem RAM, der vorzugsweise Speicherzellen vom CTS-Typ einsetzt.
Die Merkmale und Vorteile der Erfindung werden aus der folgenden, detailierteren Beschreibung der bevorzugten Ausführungsformen der Erfindung, wie sie in den begleitenden Zeichnungen illustriert werden, offenbar.

Kurzbeschreibung der Zeichnungen

Fig. 1 illustriert die Schaltung einer bekannten "ungeklemmten" CTS-Speicherzelle.
Fig. 2 illustriert einen die Erfindung einschließenden 1k·4 Speicher mit wahlfreiem Zugriff.
Fig. 3 illustriert die Schaltungsanordnung der Bit-Wege des in Fig. 2 dargestellten Speichers mit wahlfreiem Zugriff.
Fig. 3A (die in Verbindung mit Fig. 3 betrachtet werden muß) illustriert die Abtast- und Schreibkontroll-Schaltungsanordnung des Speichers mit wahlfreiem Zugriff gemäß Fig. 3.
Fig. 4 ist ein Schaltbild der Adreß-Empfängerschaltungen (Bit REC und Wort REC), die in einem RAM (Fig. 3) angewandt werden können.
Fig. 5 ist ein Schaltbild einer Bit-Decoderschaltung, die in einem RAM (Fig. 3) gemäß der Erfindung angewandt werden kann.
Fig. 6 ist ein Schaltbild einer Bit-Auswahlschaltung in Übereinstimmung mit der Erfindung und kann in einem RAM (Fig. 3) gemäß der Erfindung angewandt werden.
Fig. 7 ist ein Schaltbild einer Bit-Hochpegel-Klemmung (Bit- UPCL), die in einem RAM (Fig. 3) gemäß der Erfindung angewandt werden kann.
Fig. 8 illustriert das Schaltbild eines Schemas für die Wortauswahl im "Spannungsmodus", das in einem die Erfindung einschließenden RAM (Fig. 3) angewandt werden kann.
Fig. 9 illustriert das Schaltbild der Wortdecoderschaltung gemäß Fig. 8.
Fig. 10 illustriert die Schaltungsanordnung eines Abtastverstärkers, der in einem RAM (Fig. 3) angewandt werden kann.
Fig. 11 ist eine Neuanordnung und weitere Illustration der Schaltung des Abtastverstärkers von Fig. 10.
Fig. 12 ist eine weitere Darstellung, die sich auf die nachfolgende Erklärung des LESE-Vorganges im Spannungsmodus des RAMs (Fig. 3 & 8) gemäß der Erfindung bezieht.
Fig. 13 ist eine weitere Darstellung, die sich auf die nachfolgende Erklärung des SCHREIB-Vorganges im Spannungsmodus des RAMs gemäß der Erfindung bezieht.
Fig. 14 offenbart idealisierte Kurvenformen der Zeitfolge des "SCHREIB"-Vorganges. Fig. 14 ist in Verbindung mit der Erklärung des SCHREIB-Vorganges (Fig. 13) des RAMs (Fig. 3) zu betrachten.

Beschreibung der bevorzugten Ausführungsform

In Hochleistungs-Matrizen die CTS-Zellen einsetzen erfolgt die Auswahl einer Zelle durch Absenken ihrer Wortleitungen und Anheben ihrer Bitschienen. Wenigstens bestimmte bekannte Entwürfe nutzen eine feste Stromquelle, um die ausgewählten Wortleitungen und Drainleitungen herunterzuziehen. Es gibt drei Probleme, die häufig mit der "Strommodus"-Methode der Wortauswahl verbunden sind.
(1) Niedrige Geschwindigkeit.
Mit CTS-Zellen sind die Wortleitungen sehr kapazitiv. (Für Wortleitungen, die 60 bis 80 Zellen haben, kann die Kapazität der Wortleitungen eine Höhe von bis zu 30 bis 40 pF erreichen). Eine Konstantstromquelle zieht die ausgewählte Wortleitung in Übereinstimmung mit ihrer großen RC Zeitkonstante herunter. Folglich ist die Zellauswahl sehr langsam und deren Treiber-Fähigkeit ist oft durch die Feststromquelle begrenzt.
(2) Instabilität.
Da die ausgewählten Wortleitungen durch eine Stromquelle unten gehalten werden, werden deren Spannungswerte leicht durch Rauschen und Stromveränderungen beeinflußt. Wenn die Pegel der Wortleitung mit einem solchen Grad driften, daß sie nicht länger mit denen der Bitschienen im Gleichlauf sind, kann dies zu Problemen der Daten-Klassifizierung führen.
(3) Lange Aufbauzeit der Adresse beim "Schreiben"
Während des Schreibvorganges wird die Spannung der Bitleitung der Seite, auf die eine "1" geschrieben werden soll, mit HIGH angesteuert. Dies bewirkt, daß die Pegel der Bitschiene und der Drainleitung steigen. Es wird eine lange Aufbauzeit der Adresse benötigt, um darauf zu warten, daß die vorher ausgewählte Zelle Platz macht, bevor das Schrieben beginnen kann, um Probleme des Durchschreibens zu verhindern. Die oben aufgeführten Probleme werden überwunden und ihnen wird vorgebeugt durch die "Wortauswahltechnik im Spannungsmodus" in Übereinstimmung mit der Erfindung, die in der oben identifizierten US-Patentschrift 4,578,779, übereinstimmend mit EP-A-0169633 offenbart und beansprucht wird. Fig. 8 zeigt die schematische Darstellung dieses Schemas.
Auch wenigstens bestimmte bekannte Hochleistungsmatrizen, die CTS-Zellen nutzen, haben Schwierigkeiten mit der Bitauswahl oder mit Kurzschlüssen. Diese Schwierigkeiten sind die folgenden:
1. Der Bit-Decodiertransistor hat eine Anzahl von Bitreihen entlang des Chips anzusteuern. Infolge der langen Metalleiterbahnen und eines hohen Ausgangslaststromes ist der Spannungsabfall entlang der Leitung des Bitdecoders hoch. Die Zellen am Ende des Bitdecodierleitung können ein ungenügendes Spannungspotential entlang ihrer "l" Bit-Schienenwiderstände besitzen um angemessene Gateströme in die Zellen festzulegen. Dies kann zu potentiellen Daten-Klassifizierungsproblemen an den ausgewählten Zellen führen.
2. Sowohl die Auswahl als auch das Rücksetzen der Auswahl der Bitschienen ist infolge der Tatsache, daß der Bit- Decodiertransistor beträchtliche Ausgangslasten hat, langsam. Die Entladungsgeschwindigkeit der Bitschienen ist durch den Widerstand der Bitschienen begrenzt.
Die oben genannten Probleme und Schwierigkeiten werden durch den Speicher mit wahlfreiem Zugriff gemäß Anspruch 1 angesprochen und überwunden. Die Merkmale des vorcharakterisierenden Teils von Anspruch 1 sind von EP-A-0 169 360 her bekannt. Es wird auf die vorher identifizierten US-Patentschriften 4,592,002, 4,578,779 und 4,598,390 Bezug genommen.
Die obigen Probleme werden durch Nutzung verteilter Bit-Auswahlschaltungen und Schaltungen für die Wortleitungsauswahl, wie sie durch die Fig. 3, 3A, 8 und 9 illustriert werden, überwunden.
Mit der Absicht der Illustration zeigt Fig. 2 einen 1k x 4 RAM gemäß der Erfindung. Dieser RAM besitzt eine Matrixdichte von 4096 Zellen, die in 64 Wörtern (Spalten) zu 64 Bit (Zeilen) angeordnet sind. Die 64-Bit-Zeilen sind weiterhin in 4 Datengruppen eingeteilt, so daß man auf einmal 4 Bits (deshalb 4 Dateneingänge) schreiben und 4 Bits (4 Datenausgänge) lesen kann. Das RAM besitzt 6-Bit-Wortadressen (um 1-aus-64 Spalten auszuwählen) und 4-Bit-Zeilenadressen (um 4-aus-64 Bits auszuwählen). Schreib- und Leseoperationen werden durch den RW-Eingang gesteuert.
Bezugnehmend auf Fig. 3 wird ein zweistufiges Matrixdecodierschema für die Decodierung der Bit-Adresse eingesetzt. Die erste Stufe des Decoders umfaßt zwei Gruppen aus 4 Adreßleitungen (BA0-BA3 und BA4-BA7), die von den Ausgangsemittern der vier gekoppelten Bitadressenempfänger gebildet werden. Die Bitadressenempfänger sind in Fig. 4 dargestellte stromschaltende Emitterfolger-Schaltungen. Sie konvertieren die Adresseneingangssignale in wahre und komplemente Signale. Mittels der gekoppelten Ausgangsemitterfolger der Adreßempfängerpaare wird eine teilweise Decodierung von 1-aus-4 von jeder Gruppe gebildet, folglich ergibt sich eine Summe aus zwei ausgewählten (LOW-Pegel) Leitungen.
Die zweite Stufe der Decodierfunktion wird durch die 16-Bit-Decoder (Fig. 5) dargestellt, die Stromschaltereingänge und Hochgeschwindigkeits-Gegentaktausgänge besitzen. Eingang 1 des Bitdecoders ist mit einer der 4 Leitungen in der BA0-BA3-Adreßgruppe und Eingang 2 ist mit einer in der BA4-BA7-Gruppe verbunden. Von den 16-BD-Ausgangsleitungen ist nur eine zu einem ausgewählten Hochpegel decodiert. Jede BD Leitung verzweigt zur Ansteuerung von vier Bitspalten (eine aus jeder Datengruppe) auf, so daß auf einmal vier Zellen für einen LESE- oder SCHREIB- Vorgang ausgewählt werden.
Jede Bitspalte besitzt eine Bit-Auswahlschaltung (Fig. 3 und 6), um Funktionen zur Bitleitungsauswahl und zum Rücksetzen der Auswahl auszuführen. Bei den ausgewählten Bitleitungen wird der Hochpegel durch eine Bit-Hochpegel-Klemmschaltung gesetzt (Bit UPCL, Fig. 7), so daß die Arbeitspunkte der Zelle für das Lesen und Schreiben leicht durch ändern des Hochklemm- (UC-) Pegels eingestellt werden können.
Für eine ungeklemmte CTS-Zelle arbeitet das SCR-Bauteil im Sättigungsmodus. Die Zelle ist kapazitiver (infolge der höheren Sättigungskapazität der B-C-Sperrschicht) als eine normale CTS mit Schottky-Klemmung. Dies macht es sehr schwer, in die ungeklemmte Zelle zu schreiben. Wesentlich ist, daß die Bit-Auswahlschaltung für das Steuern von kurzzeitig hohem Strom in die Zellen fähig ist, um ein schnelles Schreibverhalten zu ermöglichen. Um schnelle Lesezugriffszeiten zu ermöglichen, sollte eine Bit- Auswahlschaltung ebenfalls eine minimale Schaltverzögerung besitzen und zum schnellen Laden und Entladen einer ausgewählten Bitleitung fähig sein. Es wurde eine neue Schaltungstechnik entworfen, die kapazitives Bootstrapping und einen nichtstationären Mechanismus der Ansteuerung nutzt, um diese Anfordernisse zu befriedigen. Unter Bezugnahme auf die Fig. 3 und 6 werden die Betriebsarten der Bit-Auswahlschaltung weiter unten beschrieben.

Nichtausgewählter Zustand

In einem nichtausgewählten Zustand wird die BD-Leitung durch ihren zugehörigen Bitdecoder auf eine Spannung heruntergehalten, die nahe UN liegt. Die Transistoren T3 und T4 der Bit-Auswahlschaltung werden in die Betriebsweise des inversen Sättigungsmode gesteuert. Die Knoten 1 und 2 sind über die B-C-Sperrschichten von T4 und T5 auf eine Spannung UBC oberhalb des BD- Pegels heruntergeklemmt. Die Bitleitungen BL und BR werden auf einen nichtausgewählten Niedrigpegel über die Widerstände R3-RL beziehungsweise R4-RR heruntergezogen. In diesem Zustand werden die Transistoren T1 und T2 leicht in Vorwärtsrichtung leitend gehalten, so daß deren Einschaltverzögerung minimiert wird, wenn die Schaltung umschaltet. Mit den Knoten 1 und 2, die auf niedrigem Pegel gehalten werden, werden kleine Ströme von den Widerständen R1 und R2 in die B-C Sperrschichten von T3 und T4 eingesteuert. Große Diffusionskapazitäten werden entlang dieser Sperrschichten entwickelt, um die Knoten 1 und 2 rasch hochzuladen. Während des nichtausgewählten Zustandes sind die Transistoren T5 und T6 abgeschaltet. In den Schottky-Dioden SL, SR und D1, D2 fließt kein Strom.

Ausgewähltes LESEN

Wenn eine Bitspalte ausgewählt wurde, wurde deren BD-Leitung aktiv über den dazugehörenden Bitdecoder auf eine Spannung von etwa UBE unterhalb Up heraufgezogen. Dies zwingt die Kollektoren von T3 und T4, sich schnell mit der selben Geschwindigkeit hochzubewegen. Die schnelle Entladung der B-C-Sperrschichten von T3 und T4 führt zu einem sehr schnellen kapazitiven Anheben an den Knoten 1 beziehungsweise 2. Während sich die Knoten 1 und 2 sich aufwärts bewegen, werden die Transistoren T1 und T2 ebenfalls auf EIN geschaltet und steigen mit der gleichen Geschwindigkeit, um das Hochziehen der Bitleitungen zu ermöglichen. Es ist der schnelle Übergangsvorgang der Emitterfolger von T1 und T2, der die Hochgeschwindigkeits- und Hochstrom-Treiberfähigkeiten auf den Bitleitungen ermöglicht. Da die Transistoren T1-T2 auch im Standby-Zustand schwach auf EIN gehalten werden, befindet sich die Schaltverzögerung dieser Schaltung auf ihrem Minimum. Man sieht, daß die Bitleitungen hochkommen, sobald die BD-Leitung beginnt, aufzuschalten.
Während der Bitauswahl werden die Transistoren T3 und T4 vorübergehend vom inversen gesättigten Zustand in den aktiven Vorwärtszustand geschaltet. Die Widerstände R3 und R4 werden zur Begrenzung des Betrages des kurzzeitigen Stromes in Vorwärtsrichtung in diesen zwei Bauelementen eingesetzt, so daß der Ladestrom auf der BD-Leitung verringert wird. T3 und T4 verharren im AUS-Zustand, nachdem die Bitleitungen BL-BR ihren vollen oberen Pegel erreicht haben.
Im ausgewählten LESE-Zustand sind beide PDL- und PDR-Leitungen auf HIGH (bis etwa Up), die Schottkydioden D1 und D2 sind AUS. Die Transistoren T1 und T2 leiten im Vorwärtszustand, um einen Teil des Lesestromes IL in die Zelle zu leiten. Die Größe dieses Stromes wird durch das Potential an den Knoten 1 und 2 gesteuert, die durch die Transistordioden T5 beziehungsweise T6 auf eine durch die UC-Leitung festgelegte Spannung geklemmt wurden. (Siehe Fig. 12). Der Lese-Bezugspegel auf der UC-Leitung wird durch die Bithochpegel-Klemmschaltung auf eine solche Weise erzeugt, daß er der Spannung der ausgewählten Zellen nachläuft, um einen passenden Ladestrom IL zu sichern.
Der gesamte Lesestrom der Zelle (IL und IG) wird durch die Widerstände RL und RR in Verbindung mit den Transistoren T1 und T2 angelegt. Typische LESE-Ströme werden auf IL 1,0 mA und IG 0,2 mA festgelegt. Dies resultiert in einem Spannungsdifferential von etwa 600 bis 700 mV entlang der Bitleitungen für die Leseabtastung durch den Abtastverstärker.

Ausgewähltes SCHREIBEN

Im SCHREIB-Zustand ist die Bitleitungsauswahl ähnlich zu der oben für das LESEN beschriebenen. Der einzige Unterschied ist hier, daß eine der Schreibsteuerleitungen (entweder PDL oder PDR, abhängig von den zu schreibenden Daten) negativ zu einer Spannung angesteuert wird, die eng an UN durch die Schreibsteuerschaltung vor der Bitauswahl angelehnt ist. (Siehe Fig. 13). Die abgesenkte PDL- oder PDR-Leitung wird entweder den Knoten 1 und BL oder den Knoten 2 und BR durch die Dioden T5-D1 beziehungsweise T6-D2 herunterklemmen, so daß, wenn die Bitschiene ausgewählt wird, nur eine Seite der Bitleitungen mit HIGH angesteuert wird, um einen Schreibstrom in die Zelle zu ermöglichen. Die andere Seite wird auf unterem Pegel liegen, um den normalerweise in die Zellen fließenden Bitleitungsstrom abzusperren. Diese Betriebsart des Schreibvorganges wird im weiteren als "Schreiben im Differentialmodus" bezeichnet.
Während des SCHREIB-Modus ist der Hochpegel der Knoten 1 oder 2 ebenfalls durch die Transistordiode T5 oder T6 auf eine durch die UC-Leitung festgelegte Spannung geklemmt. Die Schreib-Bezugsspannung liegt typischerweise 600 bis 899 mV über der LESE- Bezugsspannung, so daß für die Gewährleistung eines schnellen Schreibverhaltens immer eine genügende Überspannung und ein genügender Schreibstrom garantiert werden. Für die ungeklemmte CTS-Zelle wird das Schreiben primär durch das Einsteuern eines kurzzeitig großen Stromes in die Zelle realisiert, um deren Originalzustand zu überwinden. Dieser kurzzeitig große Schreibstrom (typischerweise einige Milliampere) wird entweder durch T1 oder T2 von Up direkt gespeist. Nachdem die Zelle beschrieben wurde, wird deren Bitleitungsspannung auf den "1" -Pegel ansteigen.
Transistor T1 oder T2 wird allmählich ausgeschaltet, um den kurzzeitig großen Schreibstrom zu entfernen. Der Widerstand RL oder RR wird dann einen kleinen Schreibstrom Iw liefern, um den Zustand der neu beschriebenen Zelle zu verstärken. Wie im LESE- Modus wird der kurzzeitig große Schreibstrom direkt von Up durch T1 oder T2 geliefert. Das Schreibverhalten wird deshalb nicht durch die Veränderung des BD-Leitungspegels beeinflußt.

Rücksetzen der Auswahl

Wenn die Auswahl einer Bitspalte rückgesetzt wird, fällt deren zugehöriger Bitdecoder-Ausgang auf den nichtausgewählten Niedrigpegel ab. Die Transistoren T3 und T4 der Bitauswahlschaltung werden wieder in den inversen Betriebsmodus gesteuert. Die Knoten 1 und 2 werden negativ herabgezogen, um die Lese- oder Schreibströme der Bitschiene abzusperren. Die Bitleitungen werden zur selben Zeit durch die folgenden Mittel ebenfalls aktiv heruntergezogen: Schottkydioden SL und SR, Inverstransistoren T3 und T4 und Bitschienenwiderstände RL und RR. Während des Rücksetzens der Auswahl der Bitleitungen arbeiten T3 und T4 vorübergehend im aktiven Inversmodus. Nachdem die Bitleitungen vollständig auf ihren nichtausgewählten Niedrigpegel entladen wurden, werden T3 und T4 wieder in den inversen Sättigungsmodus gebracht. Die Schottkydioden SL und SR bestimmen dann die Leitung. Die Bitspalte befindet sich nun im nichtausgewählten Zustand. Das offenbarte Schema für die Bitauswahl ist von besonderem Vorteil in Matrizen, die CTS- (Komplementäre-Transistorschalter-) Zellen einsetzen. Mit diesem Schema wurden wenigstens die folgenden zwei Vorteile gegenüber den bekannten Entwürfen erzielt.
(I) Minimierte Bitleitungs-Schaltverzögerung, folglich schnelleres Zugriffsverhalten auf die Matrix. Sowohl die Transistorpaare T1-T3 als auch T2-T4 sind parallel aufgebaut um eine direktere Kopplung zu ermöglichen. Da T1 und T2 im Standby-Zustand leicht auf EIN gehalten werden und T3-T3 nur als Koppelkondensatoren während der Bitauswahl genutzt werden, wird deshalb die Schaltverzögerung der Bit-Auswahlschaltung stark verringert.
(II) Verbesserte Geschwindigkeit zum Rücksetzen der Bitleitungsauswahl, folglich schnellere Chipzykluszeit. Während des Rücksetzens der Bitauswahl werden die Bitleitungen auf drei Arten aktiv entladen: das Herunterziehen mittels invers betriebenem Transistor durch T3-T4; das Herunterziehen mittels Schottkydiode durch SL-SR und das Herunterziehen mittels Widerstand durch RL-RR. Die Kombination dieser drei Entladungsmechanismen ermöglicht es, die Bitleitungsauswahl schneller zurückzusetzen, so daß der nächste Matrixzyklus eher beginnen kann.
In Übereinstimmung mit der Erfindung umfassen die verbesserten Schaltungsmittel zur Bitauswahl die folgenden Elemente:
1. Zwei-Stufen Matrix-Decodierung (Fig. 3) - Die erste Stufe ist die Emitterkopplung des Adreßempfängers des stromschaltenden Emitterfolgers. Die zweite Stufe sind die Bitdecoder mit Stromschalteingang und Hochgeschwindigkeits-Gegentaktausgängen.
2. Verteilende Bit-Auswahlschaltung (Fig. 3 & 6): Sie nutzt den kapazitiven Kopplungsmechanismus von invers gesättigten Transistoren (T3 & T4) um die Auswahlgeschwindigkeit der Bitschienen zu erhöhen. Die gleichen Transistoren werden ebenfalls im aktiven Inversemodus genutzt (wenn die Auswahl der Bitspalte zurückgesetzt wird), um die Bitleitungen zu entladen. Sie enthält die Transistoren T1 und T2 um hohe Geschwindigkeit und einen kurzzeitig hohen Strom des Treibermechanismus auf den Bitleitungen zu liefern und somit ein schnelles SCHREIB/LESE-Verhalten zu ermöglichen. Es nutzt Schottkybarrierendioden (SL und SR) in Verbindung mit den Bitschienenwiderständen RL & RR für das wirksame Herunterziehen der Bitschiene um ein schnelles Rücksetzen der Bitspalten zu ermöglichen. Es nutzt ebenfalls Multi-Emitter-Transistordioden T5 und T6 in Verbindung mit Schottkydioden D1 und D2 für sowohl die SCHREIB/LESE-Steuerung als auch für das Setzen der Arbeitspunkte für die ausgewählte Zelle.
3. Bit-Hochpegelklemmung (Fig. 3 und 7) - Die Lese- und Schreibpegel der ausgewählten Bitleitungen werden durch eine Referenzschaltung (Bit-OPCL) geregelt, um eine einfache Arbeitspunkteinstellung zu ermöglichen.
Diese Schaltung wurde, wie im folgenden vollständiger erklärt wird, auch entworfen, um verschiedene Gleichlaufforderungen (wie der Gleichlauf mit dem ausgewählten Drainleitungspegel in Echtzeit) zu erfüllen.
Die Wortleitungsdecoder- und -kontrollschaltung, dargestellt durch den mit "Wortdecodierung" bezeichneten Block in Fig. 3 wird im Detail in den Fig. 8 und 9 gezeigt. Fig. 8 zeigt das Wortauswahlschema im Spannungsmodus, wobei Fig. 9 im Detail die Schaltung des Wortdecoders beschreibt. Es wird auf die US-Patentschrift Serien Nr. 624,486, registriert am 25. Juni 1984 Bezug genommen.
Bezugnehmend auf Fig. 8 gibt es 6 Wortadressen um 1-aus-64 Zeilen zu decodieren. Ein Zweistufen-Matrixdecodierschema ähnlich dem des Bitpfades wird für die Decodierung der Wortadressen angewandt. Die erste Stufe der Decodierung umfaßt drei Gruppen aus 4 Adreßleitungen (WA0-WA3, WA4-WA7 und WA8-WAll), die von den markierten Emitterausgängen der 6 Wortadreßempfänger gebildet werden. Die Wortadreßempfänger sind stromschaltende Emitterfolgerschaltungen (Fig. 4). Sie konvertieren die Adreßeingänge in wahre und komplementäre Signale. Mittels gekoppelten Emitterfolgerausgängen der Adreßempfängerpaare wird eine teilweise Decodierung von 1-aus-4 aus jeder Gruppe erzielt, und ergibt folglich eine Summe aus drei ausgewählten (LOW-Pegel-) Leitungen.
Die zweite Pegeldecodierfunktion wird durch die 64 Wortdecoder (Fig. 9) dargestellt. Jeder Wortdecoder besitzt drei Stromschalteingänge (IN1-IN3) und zwei Hochgeschwindigkeits-Hochleistungs-Gegentaktausgänge (WL und DL). IN1 des Wortdecoders ist mit einer der vier Leitungen in der WA0-WA3 Adreßgruppe verbunden. IN2 ist mit einer in der zweiten Gruppe (WA4-WA7) und IN3 mit einer in der dritten Gruppe (WA8-WA11) verbunden. Alle diese drei Eingänge müssen LOW sein, um eine Reihenleitung auszuwählen. Die zwei Ausgänge des Wortdecoders sind mit der Wortleitung (WL) und der Leitung der Datensenke (DL) der Speicherzellen wie dargestellt verbunden.
Die Betriebsweisen des Wortdecoders werden im folgenden beschrieben.

Nichtausgewählter Zustand

Bei einem nichtausgewählten Wortdecoder ist wenigstens einer seiner drei Eingänge HIGH. Die Decodiertransistoren T1, T2 oder T3 sind auf EIN geschaltet, um den Knoten 1 herunterzuziehen. Die Transistoren T5 und T6 bilden einen Zweiphasen-Pegelumsetzer so daß Knoten 4 ebenfalls auf eine Spannung dicht an UN in negative Richtung und Knoten 3 in positive Richtung nach Up gezogen wird. Mit dem Knoten 4, der nach unten gezogen ist, ist der Transistor mit offenem Kollektor TL abgeschaltet. Dies erlaubt der Wortleitung WL und der Drainleitung DL, sich nach oben zu ihren Pegeln im nichtausgewählten Zustand (HIGH) zu bewegen. In diesem Zustand werden der Standby-Strom, ebenso wie die Wort- und Drainleitungsspannungen, durch die Stromquellen ISBH und ISBL festgelegt.
Um eine schnelle Schaltgeschwindigkeit zu ermöglichen, werden die Transistoren T5 und T6 niemals abgeschaltet, sondern in einem leicht leitenden Zustand gehalten. Die aktiven Pull-up-Bauelemente (T&sub7; und TH) sind AUS, wenn die Wortleitung ihren vollen
Gleichstrompegel für den nichtausgewählten Zustand erreicht (etwa ein und einhalb UBE unterhalb von Up)

Ausgewählter Zustand:

Wenn ein Wortdecoder ausgewählt wird, sind alle seine drei Eingänge LOW. Die Transistoren T1, T2 und T3 sind AUS. Knoten 1 bewegt sich nach HIGH, um T5 und T6 hart einzuschalten. Knoten 3 ist durch den Kollektor von T5 heruntergezogen, um T&sub7;-TH im AUS-Zustand zu halten, so daß es WL und DL erlaubt wird, sich herunter auf ihre Pegel für den ausgewählten Zustand zu bewegen. Zur gleichen Zeit wird Knoten 4 mit HIGH angesteuert, um TL auf EIN zu schalten. Dieser Herunterziehvorgang mit hoher Leistung des offenen Kollektors auf die Drainleitung ist es, der es den Zellen ermöglicht, schnell ausgewählt zu werden. Während die Drainleitung auf LOW gelegt wurde, folgt die Wortleitung mit der gleichen Geschwindigkeit mit einem Spannungsversatz, der durch die Zellen festgelegt wurde.
Wenn die Wort- und Drainleitungen vollständig ausgewählt wurden, sind T&sub7;-TH AUS und TL wird auf EIN gehalten, um die großen SCHREIB/LESE-Ströme, die von den ausgewählten Zellen abfließen, aufzunehmen. In diesem Zustand werden die Wortleitungsspannungen und die Spannungen der Drainleitungen durch die folgenden zwei Gleichungen definiert:
U(DL) = UN + UCE(TL) (1)
U(WL) = U(DL) + U(CELL) (2)
Da die ausgewählte Drainleitung durch einen Hochleistungstransistor mit offenem Kollektor (TL) abgesenkt wird, ist die Wortauswahl sehr schnell und ihre Treiberfähigkeit wird nicht, wie in einigen vorhergehenden Entwürfen, durch Feststromquellen begrenzt. Die Pegel der ausgewählten Drainleitungen und der Wortleitungen sind des weiteren fest in Bezug auf Spannungen, die von der Stromversorgung UN versetzt sind, definiert, sie sind stabiler als die nach dem Stand der Technik. Diese Technik der Wortauswahl wird hier als "Wortauswahl im Spannungsmodus" bezeichnet.

Nichtausgewählter Zustand:

Nachdem eine Zeilenleitung für eine LESE- oder SCHREIB-Operation ausgewählt wurde, wird ihre Auswahl zu ihrem STANDBY-Zustand rückgesetzt. Bei einem Wortdecoder, dessen Auswahl zurückgesetzt wurde, wird wenigstens einer seiner Eingänge positiv. Die Decodiertransistoren T1, T2 oder T3 werden erneut eingeschaltet und steuern den Knoten 1 herunter, um den Transistor mit offenem Kollektor TL abzuschalten. Zur gleichen Zeit zu der Knoten 3 gegenüber Up positiv angehoben wird, steuern die Emitterfolger-Bauelemente T&sub7;-TH vorübergehend auf EIN, um die Wortleitung WL abzusenken, bis sie ihren Gleichstrompegel im nichtausgewählten Zustand erreicht. Während die Wortleitung positiv angehoben wird, folgt die Drainleitung DL ihr mit der gleichen Geschwindigkeit mit einem Spannungsversatz aufwärts, der durch die Zellen festgelegt wird. Wenn sich die Wortleitungen und Drainleitungen vollständig oben auf ihrem Standby-Werten befinden, sind T&sub7;-TH und TL AUS. Von der Zeilenleitung sagt man nun, daß sie sich im nichtausgewählten Zustand befindet.

LESE-Operation

Eine Zelle ist für die LESE-Operation ausgewählt, wenn ihre Zeilenleitungen (WL, DL) und Bitleitungen (BL, BR) gemeinsam ausgewählt sind (Fig. 12). Die Zeilenleitungen werden durch das vorher beschriebene Wortauswahlschema im Spannungsmodus ausgewählt. Die Bitleitungen werden durch ein früher beschriebenes Bitauswahlschema ausgewählt (Fig. 3). Nachdem eine Zelle vollständig ausgewählt wurde, werden die Leseströme IL und IG in ihre Bitschienen-Schottkydioden SL und SR gespeist, die dann die internen Spannungen der Zellen ("0" und "l") auf die Bitleitungen koppeln, um das LESEN zu erfassen. Um die Stabilität der Zelle während des LESENS zu gewährleisten, müssen die Ströme IL und IG innerhalb eines gewählten Arbeitsbereiches kontrolliert werden.
Dies wird, wie vorher beschrieben, durch die Bitauswahlschaltung in Verbindung mit der Bit-Hochpegel-Klemmschaltung erreicht.

SCHREIB-Operation

Mit der Wortauswahltechnik im Spannungsmodus wird die SCHREIB- Operation in drei aufeinderfolgenden Schritten ausgeführt (Fig. 13 und 14).
1. Die Zeilenleitungen werden, wie vorher beschrieben, ausgewählt, beziehungsweise die Auswahl wird rückgesetzt.
2. Nachdem sich die Pegel der Drainleitungen für die Auswahl und das Rücksetzen der Auswahl gekreuzt haben (siehe Fig. 14), wird die SCHREIB-Operation ausgelöst. Der RW-Takt schaltet die Hochpegel-Klemmschaltung, um eine SCHREIB-Referenzspannung auf der UC-Leitung zu generieren. Dieses RW- Signal wird ebenfalls an eine Schreib-Steuerschaltung angelegt, die in Abhängigkeit von ihrem Dateneingang eine ihrer zwei Ausgangsleitungen PDL oder PDR mit LOW ansteuern wird. Die abgesenkte PDL- oder PDR-Leitung wird dann den Knoten 1 und BL oder Knoten 2 und BR der Bit-Auswahlschaltung beziehungsweise über die Transistor-Dioden T5/D1 oder T6/D2 herunterziehen, so daß, wenn die Bitschiene ausgewählt wurde, nur eine Seite der Bitleitungen auf HIGH gesteuert wird, um einen Schreibstrom in die Zelle bereitzustellen. Die andere Seite wird sich auf LOW-Pegel befinden, um den Bitleitungsstrom, der normalerweise in diese Seite der Zelle fließt, abzuschalten. Das Abschalten des Gatestromes, der normalerweise vor dem SCHREIBEN in die Zelle fließt, ist für eine erfolgreiche Schreib-Operation wichtig. In Gegenwart eines Gatestromes während des SCHREIBENS wird der gegenwärtig auf EIN geschaltete NPN-Transistor in der Zelle im EIN-Zustand verweilen und nicht in der Lage sein, durch den Schreibstrom Iw diesen Zustand zu überwinden.
3. Nachdem die PDL- oder PDR-Leitung abgesenkt wurde, wurde die Bit-Auswahlschaltung ausgewählt. Die Seite der Bitleitung, die mit "1" beschrieben werden soll wird durch die Bitschienen-Treibertransistoren T1 und T2 auf HIGH angehoben. Ein kurzzeitiger großer Schreibstrom wird über T1-RL oder T2-RR in die Zelle injiziert, bis der gewünschte Zustand der Zelle erreicht wird. Nachdem die Zelle beschrieben wurde, wird die Bitleitungsspannung der "1"-Seite bis zu ihrem normalen "1"-Pegel ansteigen. Dies verringert die Potentialdifferenz entlang des B-E-Übergangs von T1 oder T2, folglich ist der kurzzeitig große Schreibstrom abgeschaltet. Der Bitschienenwiderstand RL oder RR wird dann einen kleinen Gleichstrom-SCHREIB-Strom (Iw) liefern, um den Zustand der neu beschriebenen Zelle zu verstärken.
Die Größenordnung des kurzzeitigen SCHREIB-Stromes wird durch einen SCHREIB-Referenzpegel gesteuert, der an den Bitschienen-Treibertransistor T1 oder T2 über die UC-Leitung angelegt wurde. Dieser Schreibstrom kann leicht durch Änderung des SCHREIB-Referenzpegels der Bithochpegel-Klemmung eingestellt werden.
Das obige Schreibschema wird als "Schreiben im Differentialmodus" bezeichnet, da eine Seite der Bitleitung auf HIGH angestiegen ist während die andere Seite während der Schreibzeit auf LOW gehalten wurde.
Der Hauptvorteil dieses Schreibschemas liegt darin, daß, da die Drainleitung auf eine feste Spannung UCE oberhalb UN ausgewählt wurde, der Pegel dieser Leitung nicht hochläuft sondern stabil bleibt, wenn ein Schreibstrom in die Zelle injiziert wird. Der Chasingeffekt mit den nichtausgewählten Zellen, wie er in Wortauswahlschemata im "Strommodus" existiert, die in Entwürfen nach dem Stand der Technik eingesetzt werden, ist folglich eliminiert. Der RW-Takt kann jetzt früher eintreffen (so früh, wie sich die Pegel der Drainleitungen für die Auswahl und das Rücksetzen der Auswahl überkreuzen) ohne darauf zu warten, daß die nichtausgewählten Zellen aus dem Weg gehen. Dies minimiert die Adreß-Setupzeit, die vor dem Schreiben erforderlich ist. Infolge schnellerer Wortauswahl und kürzerer Adreß-Setupzeit wird das Schreibverhalten deshalb stark verbessert. Da die ausgewählte Drainleitung des weiteren fest auf einen Spannungspegel gehalten wird und die Drainleitung, für die die Auswahl rückgängig gemacht wurde, rasch wirksam zu ihrem nichtausgewählten Pegel hochgezogen wurde, gibt es keine Probleme mit dem "Durchschreiben" (d. h., genauso gutes Schreiben in die nichtausgewählten Zellen wie in die Standby-Zellen).
Wie aus der obigen Beschreibung offensichtlich geworden ist, bringt der Einsatz der Wortauswahltechnik im Spannungsmodus besonders in CTS-RAMs den folgenden Nutzen und die folgenden Vorteile:
(1) Sie ermöglicht sehr hohe Geschwindigkeiten für die Wortauswahl und das Rückgängigmachen der Auswahl und somit ein schnelleres "SCHREIB" -Verhalten.
(2) Sie liefert eine beträchtliche Fähigkeit zur Ansteuerung von Zeilenleitungen und ist somit sehr gut für Hochintegrierte-Anwendungen geeignet.
(3) Sie stabilisiert den Pegel der ausgewählten Drainleitung und eliminiert somit mögliche Probleme der Datenspeicherung und Durch-SCHREIBENS.
(4) Sie ermöglicht ein schnelleres "SCHREIB"-Verhalten. Bit-Hochpegel-Klemmschaltung.
Der korrekte Betrieb eines verteilten Schemas für die Bitauswahl in einem CTS-RAM erfordert eine Bit-Hochpegel- Klemmschaltung, um die Arbeitspunkte der ausgewählten Zellen festzulegen. Die Bit-Hochpegelklemmung generiert einen LESE- und einen SCHREIB-Referenzpegel, um die LESE- und SCHREIB-Ströme der Zellen zu steuern. Die zwei Referenzpegel werden so generiert, daß sie sich mit der ausgewählten Zelle in Temperatur, Stromversorgung und Bauelementevariationen im Gleichlauf befinden, so daß die korrekten Betriebsströme unter allen Bedingungen immer garantiert werden, um das Betriebsverhalten des Chips zu gewährleisten. Die Bit-Hochpegel-Klemmschaltung (Fig. 7), die in Fig. 3 und 3A durch den mit "BIT-UPCL" bezeichneten Block repräsentiert wird, wird jetzt unter besonderer Bezugnahme auf die Fig. 8, 12 und 13 erklärt.
(1) Beziehung für das LESEN:
Für eine LESE-Operation ist der R/W-Eingang der Bit-Hochpegel-Klemmschaltung (Fig. 7) HIGH. Transistor T1 ist EIN und T2 ist AUS, so daß Knoten 1 hochgelegt ist, um T3 und T7 auf EIN zu schalten. Die Ausgangsleitung UC ist durch T7 nach unten geklemmt, um eine LESE-Referenzspannung zu generieren, die durch die unten folgende Gleichung definiert wird.
UUC (LESEN) = UN + 2UBE-UFSBD- (1)
Diese Beziehung für das LESEN steuert den Wert des Ladestromes IL in die Zelle.
Bezugnehmend auf Fig. 12 ist der Spannungspegel, der am Emitter der Klemmdiode T6 im LESE-Modus benötigt wird, durch Aufsummierung der Potentialanstiege und -abfälle von UN im Wortdecoder und in der Zelle festgelegt.
UE (T6) = UN + UBE (T2) + UCE (TR) - (2)
Durch Gleichsetzen der Gleichungen (1) und (2) erhalten wir
UBE (T2) = 2UBE-UFSBD - UCE (TR) - (3)
Durch Auswählen passender Transistor- und Schottkydiodengrößen in den Bit-Hochpegel-Klemm- und den Bit-Auswahl- Schaltungen können UBE und UFSBD von Gleichung (3) so eingestellt werden, daß sich ein erwünschter Betriebsstrom IT ergibt. Wie aus Gleichung (3) ersichtlich, ist UBE (T2) so definiert, daß dieser Wert unabhängig von Änderungen der Stromversorgung (Up & UN) ist. Temperatur- und UBE-Nachläufe werden ebenfalls kompensiert. Der gesamte LESE-Strom der Zelle IL und IG ist definiert als
IG = (UBE - U"1")/RL
IL = (UBE - U"0")/RR + IT
IG kann durch Änderung des Wertes von RL und IL durch festlegen des IT-Wertes eingestellt werden.
(2) Beziehung für das SCHREIBEN
Im SCHREIB-Modus ist der R/W-Eingang LOW. Transistor T1 ist AUS und T2 ist EIN. Knoten 3 ist HIGH um T6 hochzuziehen, während Knoten 6 unten ist, um T7 auf AUS zu schalten. Der SCHREIB-Bezugspegel an der UC-Leitung ist gegeben durch:
UUC (SCHREIBEN) = UN + UBE + UCE - (4)
Diese SCHREIB-Beziehung steuert den Wert des kurzzeitigen Schreibstromes IT in die Zelle. Bezugnehmend auf Fig. 13 ist der am Emitter von T6 erforderliche Spannungspegel durch die folgende Gleichung gegeben.
UE (T6) = UN + UBE (T2) + UCE (TR) - (5)
Durch Gleichsetzen der Ausdrücke (4) und (5) erhalten wir
UBE (T2) = UBE + UR4 - UCE (TR) - (6)
Am Anfang des SCHREIB-Vorganges, während TR EIN und TL AUS sind, ist
UCE (TR) 0.
UBE (T2) UBE + UR4
T2 wird deshalb sehr hart eingeschaltet um einen kurzzeitigen großen Schreibstrom in die Zelle zu liefern. Nachdem das Schreiben beendet wurde, ist TR AUS und TL ON,
UCE (TR) UBE (TL) UBE(T2) UR4.
Transistor T2 schaltet somit AUS. Ein kleiner Gleichstrom- Schreibstrom Iw wird anschließend wieder über RR eingeprägt, um die neu beschriebenen Zellen zu verstärken.
Wie aus Gleichung (6) ersichtlich, ist UBE (T2) als unabhängig von der Stromversorgung UN definiert. Temperatur- und Bauelementeschwankungen sind ebenfalls kompensiert. Der SCHREIB-Bezugspegel kann durch Änderung des Widerstandsverhältnisses von R3 und R4 in der Bit-Hochpegel-Klemmschaltung eingestellt werden.

Lese-Abtast-Schaltungsanordnung

Die Betriebsweise der Schaltungsanordnung, die in Fig. 3 durch den als "Abtast-Schaltung" bezeichneten Block repräsentiert wird, wird jetzt unter besonderer Bezugnahme auf die Fig. 10 und 11 erklärt.
Fig. 3A illustriert das Abtastschema, das für den in Fig. 2 dargestellten RAM eingesetzt wird. Die 64 Bitspalten dieses RAMs sind in vier Datengruppen von 16 Bit eingeteilt. Jede Datengruppe enthält einen Abtastverstärker (Fig. 10) für die LESE-Abtastung. Der Zustand der Abtastverstärker ist durch die ausgewählte Zelle innerhalb ihrer Datengruppe bestimmt. Daten, die von dem Abtastverstärker gelesen wurden, werden durch eine Off-Chip-Treiberschaltung (OCD) aus den Chip heraus geleitet.
Fig. 11 illustriert die Abtastverstärkeranordnung für eine Datengruppe. Innerhalb einer Datengruppe hat jede Bitspalte ein Paar Abtasttransistoren (TL und TR), die an ihren Bitleitungen zum Abtasten der Spannung angeordnet sind. Wenn eine Zelle zum LESEN ausgewählt wurde, sind deren Zeilenleitungen (WL und DL) auf ihre zugehörigen Wortdecoder heruntergezogen und ihre Bitleitungen (BL und BR) durch ihre Bitauswahlschaltung angehoben. Da es 16 Bitspalten je Datengruppe gibt, ist die Bitauswahl immer 1-aus-16. Aus den 32 Bitleitungen sind zu einem beliebigen Zeitpunkt nur zwei hochgelegt. Die höhere dieser zwei ausgewählten Bitleitungen schaltet den zugehörigen Abtasttransistor in der Abtast-Verstärkerschaltung ein.

Betriebsweise der Abtastverstärkerschaltung

Fig. 10 illustriert eine Hochgeschwindigkeits-Abtastvestärkerschaltung, die für das obige Abtastschema entworfen wurde. Die Schaltung nutzt die Stromsteuertechnik, um ein sehr schnelles Schaltverhalten zu ermöglichen. Ihre Abtastgeschwindigkeit ist unabhängig von der Anzahl der Bitspalten in der Datengruppe.
Bezugnehmend auf Fig. 10 bilden die zweiunddreißig Abtasttransistoren TL1 bis TL16 und TR1 bis TR16 einen großen Stromschalter-Eingang für den Abtastverstärker. Die Basen dieser Transistoren sind mit den sechzehn Bitspalten in der Datengruppe verbunden. Die Transistoren T1 und T2 sind Emitterfolger, die Zweiphasen-Ausgänge bilden, um die Off- Chip-Treiber anzusteuern. Die Transistoren T3 und T4 sind die ganze Zeit auf EIN geschaltet, um eine Festspannung an den Knoten A und B festzulegen, so daß das Schalten dieser zwei Bauelemente im Strommodus erfolgt.
Zu jeder Zeit befindet sich entweder die bitlinke oder die bitrechte der ausgewählten Bitspalte auf einem Hochspannungspegel. Die Hochspannungs-Bitleitung schaltet den ihr zugeordneten Abtasttransistor ein. Der Abtaststrom Is von der Stromquelle T5 ist dann von dem EIN-Abtasttransistor entweder durch T3 oder T4, der die Knoten 1 oder 2 demgemäß herunter zieht, festgelegt.
Da die Spannungspegel am Knoten A und B nie geschaltet werden sondern feststehen, wird jegliche Kapazität an diesen Knoten keine Auswirkung auf die Schaltzeit haben. Faktisch bleibt die Verzögerung der Schaltung konstant, unbeachtet der Anzahl der Abtasttransistoren, die an ihren Eingangsbereich angeschlossen sind. Weiterhin sind die Transistoren T1, T2, T3 und T4 die gesamte Zeit aktiv, folglich wird ihre Schaltverzögerung auf einem Minimum gehalten.
Die Merkmale der Abtastverstärkerschaltung in Fig. 10 sind zusammengefaßt die folgenden:
1. Die Abtasttransistoren sind als ein großer Stromschalter konfiguriert, deren Basen mit den Bitleitungen innerhalb der Datengruppe verbunden sind. Dies bildet den Eingangsbereich des Abtastverstärkers.
2. Das Schalten der Schaltung erfolgt im Strom-Modus, d. h., die Eingangsspannungen an A und B sind festgelegt und das Schalten wird durch Steuern des Abtaststromes Is durch T3 oder T4 ausgeführt. Dieser Betriebsmodus ermöglicht einen sehr hohen Eingangslastfaktor sowie eine hohe Schaltgeschwindigkeit, die unabhängig von der Eingangsbelastung ist.
3. Alle schaltenden Bauelemente (T1, T2, T3 und T4) werden die gesamte Zeit aktiv gehalten, um die Verzögerung der Schaltung gering zu halten.
Es muß eingeschätzt werden, daß der einfacheren Erklärung und des Verständnisses wegen in der vorangegangenen Beschreibung der Anwendungen der Erfindung nur eine begrenzte Anzahl Speicherzellen, Wortleitungen usw. gezeigt und beschrieben wurden. Fachleute erkennen leicht, daß die Größe der Matrix, die in den Zeichnungen dargestellt und in der Patentbeschreibung beschrieben wurde, nicht als eine Begrenzung der Anwendungen der Erfindung ausgelegt werden soll.
Während diese Erfindung besonders unter Bezugnahme auf ihre bevorzugte Ausführungsform beschrieben wurde, wird es der Fachmann verstehen, daß die vorangegangenen und weiteren Änderungen in der Form und in Details hierin gemacht werden können, ohne vom Geist und Bereich der Erfindung abzuweichen.

Claims

1. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten, bestehend aus: einer Speicherzellenmatrix mit m Spalten und n Zeilen, wobei m und n positive ganze Zahlen sind und die Speichermatrix m·n Speicherzellen umfaßt, wobei jede der Zellen die Kapazität für das Speichern eines binären Bits und jede der n Zeilen Speicherzellen die Kapazität für das Speichern von m binären Bits besitzt.

m Bitleitungspaaren, wobei jedes Paar der m Bitleitungspaare eine erste Bitleitung BL und eine zweite Bitleitung BR umfaßt;

n Wortleitungspaaren, wobei jedes Paar der n Wortleitungspaare eine obere Wortleitung und eine untere (Senke) Wortleitung umfaßt;

jede der Speicherzellen der m·n Speicherzellenmatrix ist mit der ersten Bitleitung BL und der zweiten Bitleitung BR eines vorgegebenen der m Bitleitungspaare verbunden;

jede der Speicherzellen der m·n Speicherzellenmatrix ist ebenfalls mit der oberen Wortleitung und der unteren (Senke) Wortleitung eines vorgegebenen der n Wortleitungspaare (WLO . . . WL63) verbunden;

m Bit-Auswahlschaltungen, wobei jede der m Bit-Auswahlschaltungen mit einem einzelnen der m Bitleitungspaare (BD0 . . . BD15) verbunden ist;

einer umschaltbaren Bit-Hochpegel-Klemmschaltung (BIT UPCL) mit einem Ausgangsanschluß, der mit jeder der m Bit-Auswahlschaltungen verbunden ist;

Bit-Adreßdecoder-Schaltungsmittel, das mit den m Bit-Auswahlschaltungen für die Auswahl mindestens einer der m Bit- Auswahlschaltungen verbunden ist;

Wortleitungsdecoder-Schaltungsmittel (WORD DECODE); das mit den n Wortleitungspaaren für die Auswahl eines der n Wortleitungspaare verbunden ist; und

dem monolithischen Speicher mit wahlfreiem Zugriff, der dadurch charakterisiert ist, daß jede der m Bit-Auswahlschaltungen

erste, zweite, dritte, vierte, fünfte und sechste Transistoren (T1, T2, T3, T4, T5, T6), wobei die ersten, zweiten, dritten und vierten Transistoren jeweils einen Emitter, eine Basis und einen Kollektor besitzen, und wobei die fünften und sechsten Transistoren jeweils erste und zweite Emitter, eine Basis und einen Kollektor besitzen, wobei der Kollektor des ersten Transistors (T1) mit einer ersten Potentialquelle (VP) und der Kollektor des zweiten Transistors (T2) mit der ersten Potentialquelle (VP) verbunden sind,

erste Verbindungsmittel, die gemeinsam mit der Basis des ersten Transistors (T1), der Basis des dritten Transistors (T3), dem Kollektor des fünften Transistors (T5) und der Basis des fünften Transistors (T5) verbunden sind;

zweite Verbindungsmittel, die gemeinsam mit der Basis des zweiten Transistors (T2), der Basis des vierten Transistors (T4), dem Kollektor des sechsten Transistors (T6) und der Basis des sechsten Transistors (T6) verbunden sind,

dritte Verbindungsmittel, die gemeinsam mit dem Kollektor des dritten Transistors (T3), dem Kollektor des vierten Transistors (T4) und dem Bit-Adreßdecoder-Schaltungsmittel verbunden sind,

einen ersten Widerstand (Rl), der zwischen die Basis des ersten Transistors (T1) und der ersten Potentialquelle (VP) geschaltet ist,

einen zweiten Widerstand (R2), der zwischen die Basis des zweiten Transistors (T2) und der ersten Potentialquelle (VP) geschaltet ist,

einen dritten Widerstand (R3), der zwischen den Emitter des ersten Transistors (T1) und den Emitter des dritten Transistors (T3) geschaltet ist,

einen vierten Widerstand (R4), der zwischen den Emitter des zweiten Transistors (T2) und den Emitter des vierten Transistors (T4) geschaltet ist,

einen fünften Widerstand (RL), der zwischen den Emitter des ersten Transistors (T1) und den Kollektor des dritten Transistors (T3) geschaltet ist,

einen sechsten Widerstand (RR), der zwischen den Emitter des zweiten Transistors (T2) und den Kollektor des vierten Transistors (T4) geschaltet ist,

eine erste Schottkydiode (SL), die parallel zu dem fünften Widerstand (RL) geschaltet ist,

eine zweite Schottkydiode (SR), die parallel zu dem sechsten Widerstand (RR) geschaltet ist,

der ersten Bitleitung (BL) des einen Paares der m Bitleitungspaare, die mit dem Emitter des ersten Transistors (T1) verbunden ist,

der zweiten Bitleitung (BR) des einen Paares der m Bitleitungspaare, die mit dem Emitter des zweiten Transistors (T2) verbunden ist,

eine dritte Schottkydiode (D1), die zwischen die erste Bitleitung des einen Paares der m Bitleitungspaare und dem ersten Emitter des fünften Transistors (T5) geschaltet ist,

eine fünfte Schottkydiode (D2), die zwischen die zweite Bitleitung des einen Paares der m Bitleitungspaare und dem ersten Emitter des sechsten Transistors (T6) geschaltet ist,

eine gemeinsame Verbindung zwischen den zweiten Emittern des fünften und sechsten Transistors und dem Ausgangsanschluß (VC) der umschaltbaren Bit-Hochpegel-Klemmschaltung und

die ersten Emitter der fünften und sechsten Transistoren, die mit einer Schreibsteuerschaltung (UNSEL/SEL) verbunden sind, umfaßt.

2. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 1 aufgeführt, wobei jede der Speicherzellen eine CTS (komplementäre Transistorschalt-) Speicherzelle darstellt.

3. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 1 aufgeführt, wobei jede der Speicherzellen eine "ungeklemmte" CTS (komplementäre Transistorschalt-) Speicherzelle darstellt.

4. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 1 aufgeführt, wobei jede der Zellen

siebente, achte, neunte und zehnte Transistoren (TL, TR, PL, PR) wobei jeder der siebenten, achten, neunten und zehnten Transistoren einen Emitter, eine Basis und einen Kollektor besitzt und die neunten (PL) und zehnten (PR) Transistoren vom entgegengesetzten Leitungstyp wie die ersten bis achten Transistoren entgegengesetztem Leitungstyp sind;

eine erste gemeinsame Verbindung der Emitter der neunten (PL) und zehnten (PR) Transistoren und der oberen Wortleitung (WL) des einen Paares der n Wortleitungspaare,

eine zweite gemeinsame Verbindung der Emitter der siebenten (TL) und achten (TR) Transistoren und der unteren (Senke) Wortleitung (WL) des einen Paares der n Wortleitungspaare;

eine dritte gemeinsame Verbindung des Kollektors des neunten Transistors (PL), der Basis des siebenten Transistors (TL), dem Kollektor des achten Transistors (TR) und der Basis des zehnten Transistors (PR);

eine vierte gemeinsame Verbindung des Kollektors des zehnten Transistors(PR), der Basis des achten Transistors (TR), dem Kollektor des siebenten Transistors (TL) und der Basis des neunten Transistors (PL);

eine fünfte Schottkydiode, die zwischen die Basis des neunten Transistors (PL) und der ersten Bitleitung BL des einen Paares der m Bitleitungspaare geschaltet ist und

eine sechste Schottkydiode, die zwischen die Basis des zehnten Transistors (PR) und der ersten Bitleitung BR des einen Paares der m Bitleitungspaare geschaltet ist, enthält.

5. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 1 aufgeführt, wobei die umschaltbare Bit-Hochpegel-Klemmschaltung einen Schreib-/Lesesteuereingang (R/W) besitzt und die umschaltbare Bit-Hochpegel-Klemmung das Hochpotential des Bitleitungspaares, das in Erwiderung des Aufrufes einer Schreiboperation der Schreib-/Lese-Steuerschaltung ausgewählt wurde, begrenzt.

6. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 5 aufgeführt, wobei die umschaltbare Bit-Hochpegel-Klemmschaltung (Fig. 7) Stromschalter-Schaltungsmittel (T1, T2, R1, R2 in Fig. 7) umfaßt und der Schreib-/Lesesteuereingang (R/W) dessen umschaltbarer Steuereingang ist.

7. Ein monolithischer Speicher mit wahlfreiem Zugriff für die Speicherung binärer Daten wie in Anspruch 6 aufgeführt, wobei die umschaltbare Bit-Hochpegel-Klemmschaltung folgende Komponenten besitzt:

elfte, zwölfte, dreizehnte, vierzehnte und fünfzehnte Transistoren (T1, T2, T3, T6 und T7 in Fig. 7), die einen Emitter, eine Basis und einen Kollektor besitzen, wobei die Emitter des elften (T1) und zwölften (T2) Transistors miteinander verbunden sind, der Schreib-/Lese-Steuereingang der umschaltbaren Bit-Hochpegel-Klemmschaltung mit der Basis des elften Transistors (T2) verbunden ist, die Basis des zwölften Transistors (T2) mit der ersten Bezugspotentialquelle (VR) verbunden ist, der Kollektor des zwölften Transistors (T2) mit der Basis des dreizehnten Transistors (T3) verbunden ist, der Kollektor des dreizehnten Transistors (T3) mit der Basis des vierzehnten Transistors (T6) verbunden ist, der Kollektor des vierzehnten Transistors (T6) mit der ersten Bezugspotentialquelle (VP) verbunden ist, die Basis des fünfzehnten Transistors (T7) mit dem Emitter des vierzehnten Transistors (T6) verbunden ist, der Kollektor des fünfzehnten Transistors (T7) mit dem Emitter des dreizehnten Transistors (T3) verbunden ist und der Kollektor des elften Transistors (T1) mit der ersten Bezugspotentialquelle (VP) verbunden ist;

einen siebenten Widerstand (Rl in Fig. 7), wobei der siebente Widerstand den Kollektor des zwölften Transistors (T2) mit der ersten Potentialquelle (VP) verbindet;

einen achten Widerstand (R2 in Fig. 7), wobei der achte Widerstand die gemeinsame Verbindung der Emitter der elften und zwölften Transistoren (T1, T2) mit einer zweiten Potentialquelle (VN) verbindet;

einen neunten Widerstand (R3 in Fig. 7), wobei der neunte Widerstand den Kollektor des dreizehnten Transistors (T3) mit der ersten Potentialquelle (VP) verbindet;

einen zehnten Widerstand (R5 in Fig. 7), wobei der zehnte Widerstand den Emitter des dreizehnten Widerstandes (T3) mit der zweiten Potentialquelle (VN) verbindet;

einen elften Widerstand (R4 in Fig. 7), eine fünfte Diode (T4) und eine sechste Diode (T5), wobei der Widerstand, die fünfte Diode und die sechste Diode in Reihe verbunden und zwischen den Kollektor des dreizehnten Transistors (T3) und die zweite Potentialquelle (VN) geschaltet sind;

eine siebente Diode (T8), die zwischen den Emitter des fünfzehnten Transistors (T7) und die zweite Potentialquelle (VN) geschaltet ist und

den Ausgangsanschluß der umschaltbaren Bit-Hochpotential- Klemmschaltung, der mit dem Emitter des vierzehnten Transistors (T6) und jeder der m Bit-Auswahlschaltungen verbunden ist.