EP0031001A2 - Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik - Google Patents

Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik Download PDF

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EP0031001A2
EP0031001A2 EP80105782A EP80105782A EP0031001A2 EP 0031001 A2 EP0031001 A2 EP 0031001A2 EP 80105782 A EP80105782 A EP 80105782A EP 80105782 A EP80105782 A EP 80105782A EP 0031001 A2 EP0031001 A2 EP 0031001A2
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EP
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transistor
potential
word
line
word line
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EP0031001A3 (en
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Rudolf Brosch
Helmut Heimeier
Wielfried Klein
Friedrich Wernicke
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International Business Machines Corp
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors

Definitions

  • the invention relates to a circuit arrangement according to the preamble of patent claim 1.
  • a method of operating a semiconductor memory and a circuit arrangement have already been proposed in DE-OS 28 55 866, which no longer have these disadvantages.
  • the method is characterized in that a control circuit known per se, prior to selection for the memory matrix, simultaneously emits control signals to a discharge circuit, which is common to all memory cells, and to switching transistors, which are then switched on, as a result of the fact that a and control lines, the discharge currents of the line capacitances flow through the switching transistors and flow off together via the discharge circuit.
  • the discharge currents from the bit line and injector junction capacitances of the non-selected memory cells charge the injector diffusion capacitances of the selected cell.
  • the discharge of these diffusion capacitances takes place via internal cell currents, namely on the side of the memory cell which is in the off state, much more rapidly than on the side which is in the on state, so that the read signal is the difference signal which can differ from one another Degradation of the loads on the out and one side results.
  • a relatively large read signal is achieved in that the MTL memory cells are operated with very small injector currents during the read.
  • the current amplification of the cell PNr transistors has not yet dropped appreciably, so that a considerable proportion of the current which is in the on-off condition stand side of the cell flows, is back-injected and thus causes the read signal.
  • the proportion of the back-injected current in the total injection current into the one side is relatively high, the back-injection current is absolutely small. This causes the read signal to have a low edge steepness.
  • the invention is therefore based on the object of providing a circuit arrangement for capacitive read signal amplification of an integrated semiconductor memory, the memory cells of which consist of flip-flops with bipolar transistors in MTL technology, which significantly influence the rising edge of the read signal by influencing the two charge-reversal currents acting on the selected bit lines improved, the tolerance dependency on the circuit components reduced and the access time improved by approx. 20%.
  • Embodiments of these solutions are characterized in the characterizing part of claims 2, 5 and 6.
  • the steepness of the rising edge of the read signal is significantly improved by briefly increasing the difference between the two charge-reversal currents acting on the selected bit lines.
  • Computer analyzes have shown that the access time in a highly integrated MTL semiconductor memory can be reduced by more than 20%.
  • the tolerance dependency is significantly reduced and the technical complexity of switching means is kept small despite all of this.
  • the memory cell itself consists of the two cross-coupled bipolar transis disturb T1 and T2 and the two coupling transistors T3 and T4, which are connected at their base to the word line WL and with their emitters to a bit line BLO or BL1.
  • the collectors of the two coupling transistors T3 and T4 are connected to the base of the cross-coupled transistors T1 and T2.
  • the collectors of the two cross-coupled transistors T1 and T2 are also connected to the word line WL. This in turn is connected to a word line transistor TWL for switching on and off, which is controlled at its base by the upstream decoder, not shown.
  • the two bit line capacitances CBLO and CBL1 for the bit lines BLO and BL1 are also shown. Is in the upper part of FIG. 1 also between the bit lines BLO and BL1, the voltage curve V-BL to the Bitleitun- g en BLO and shown in a small diagram BL1 as well as above the word line transistor TWL the voltage curve V-WL on the word line WL.
  • bit line capacitances CBLO and CBL1 shown In order for a read signal to form on a selected bit line pair BLO and BL1, the bit line capacitances CBLO and CBL1 shown must be reloaded. These bit line capacities CBLO and CBL1 consist approximately 80% of injector capacities of the unselected cells and 20% of metal capacities. With a 2K x 9 RAM with 128 memory cells on a bit line, the bit line capacitance is, for example, approximately 12 pF.
  • the difference in the recharging currents from the bit line capacitances CBLO and CBL1 should be as large as possible. This difference results from the back injection current of the saturated Zcll PNP transistor.
  • the back-injection current With today's PNP transistors, there are favorable values for the back-injection current only at low read currents, since at high read currents Current gain of this PNP transistor drops sharply.
  • the rising edge of the read signal is then correspondingly flat.
  • a steeper rising edge of the read signal is very desirable, as has already been explained, since this reduces the access time and the tolerance of the access time as well as the tolerance of the circuit components.
  • the voltage V-WL (FIG. 3) on the word line WL is pulled down by approximately 400 mmV, as a result of which a capacitive read current flows from the bit line capacitances CBLO and CBL1 into the selected memory cell when reading via both injectors.
  • the diffusion capacitances CDO and CD1 are charged by the read current around the same charge.
  • one of the two PNP transistors is operated in saturation while the other works in the active region (see FIG. 2). Due to the back injection of the saturated transistor, the charge dissipation in the diffusion capacitance CDO or CD1 takes place more slowly on the saturated side than on the active side.
  • the difference signal thus generated via the injectors is relatively small and has a flat rising edge.
  • D a is the difference signal to the memory cell is equal to the difference of the voltages VIO and VI1 is about two Injektordioden, the diffusion capacity CDO, CD1 of the right and left injector are of different sizes.
  • the charge in the capacity of the injector is therefore larger with higher potential.
  • the potential of the selected word line WL is quickly uploaded again by a certain value.
  • a certain amount in the exemplary embodiment, approximately 400 mV
  • the injector capacitances CDO and CD1 of the selected cells and the bit line capacitances CBLO and CBL1 again form a capacitive voltage divider as in the selection, as can be clearly seen from FIG. 3.
  • a mean constant value of 10 pF is assumed for the diffusion capacitance CDO, which increases to a maximum value of more than 30 pF during the switching down of the selected word line WL.
  • the reading voltage before uploading the word line WL is in the present example
  • FIG. 4 now shows the time course of the difference between the two injector currents I0 and I1 of a selected cell.
  • bit line capacitances CBLO and CBL1 are reloaded the faster the greater the difference between the two currents I1 and IO.
  • the read signal is applied to the diffusion capacitances CDO and CD1 earlier than to the bit lines BLO and BL1.
  • the diffusion capacitances CDO and CD1 already have a clear difference at a time when the read signal on the bit lines BLO and BL1 is almost zero. Accordingly, the required differential charge is already stored in the diffusion capacitances CDO and CD1 of the two cell injectors before the establishment of a valid read signal on the bit lines BLO and BL1.
  • the curves shown in FIG. 4 show the differential current at the inputs of a selected memory cell in the upper part and the associated course of the voltage V-WL on a selected word line WL for three different cases in the lower diagrams A to C.
  • the curves are the result of experimental measurements and examinations on an actually executed RAM.
  • the curve A should first be considered, which shows the course of ⁇ I of the injector currents I1 and I0 when the word line WL is kept at a constant selection potential V-WL after the addressing.
  • the selected word line WL is pulled down to this potential by approximately 400 mV, specifically here between approximately 10 and 20 ns.
  • the selected word line WL can be slowly uploaded from the current of the semi-selected memory cells on the same word line WL.
  • a significant increase in ⁇ I and thus a corresponding amplification of the read signal is shown in curve C.
  • the selected word line WL is also quickly uploaded by a transistor (in Fig. 5 the transistor TWP) is turned on in the word driver stage. Due to the much steeper rise of the rising edge of the read signal, the influence of the tolerances of the subsequent amplifier stage is greatly reduced, which results in a significant reduction in the access time of the memory.
  • FIG. 5 now shows a detailed circuit diagram for capacitive read signal amplification. The operation of this circuit is explained on the basis of the pulse diagram of FIG. 6, whereby it is first assumed that the memory is in the idle state.
  • the internal clock signals CLK1 and CLK2 are held at a level of 1.4 V by pull-up resistors RPU.
  • the transistors T1, T5, T6 and T8 are thus de-energized and the subsequent transistors T2 and T9 in the circuit according to FIG. 5 are switched on.
  • CLK1 holds the emitter of transistor T8 at a potential which is above approximately 0.8 V (V1 ⁇ 1.4 V)
  • transistor T8 remains switched off and the base current can flow from resistor R9 into the base of transistor T9 .
  • the voltage at the collector of transistor T9 controls a clamping circuit which consists of transistors T10 and T11 and of resistors R10 and R11, with which the word-emitter line WEL is pulled to its lower switching level (see FIG. 6). As long as transistor T9 is on, transistor T10 remains off. The word emitter line WEL is held by one of the word line transistors TWL at the potential of the word line W L (the word base line WBL is selected). Then a current flows from the resistor R14 over the base collector path of the transistor TWL and through the saturated transistor TWP into the word potential line WPL.
  • the transistor T1 in FIG. 5 is switched off in the idle mode, so that the transistor T2 can hold the current mirror consisting of the transistors T3 and T4 inactive. If one neglects the very small current through the resistor R4, which is supposed to keep the word separator line WTL at a low level in the idle state, then the transistor T12 can be considered as practically currentless consider, and the entire current through the resistor R13 is available as the base current for the word potential transistor TWP. This transistor is deeply saturated and can therefore couple the associated word line WL to the word potential solution WPL.
  • the voltage on the word potential line WPL is set to approximately 1 V by the word potential generator WPG.
  • the selection of the word line WL is described. After the outputs of the T / C generators have been set to a fixed switching state in accordance with the address signals, the selection of a word line WL is initiated by switching down the internal clock signal CLK1. As soon as the potential of the line with the clock signal CLK1 falls below the threshold of 0.7 V, the transistors T1 and T8 connected to this line turn on. The transistors T5 and T6, on the other hand, remain switched off since the voltage of the clock signal CLK2 is still 1.4 V. Transistor T9 is turned off via transistor T8, so that the voltage at the base of transistor T10 rises. As a result, the transistor T10 turns on and pulls the word-emitter line WEL to the lower switching level of approximately -0.35 V set by the resistor divider, consisting of the resistors R10 and R11.
  • switching off transistor T2 activates the current mirror, consisting of transistors T3 and T4. Since the collector of the transistor T4 via the word separator line WTL to the emitter of the transistor T12 lies, the base current of the word potential transistor TWP is withdrawn via the transistor T12. The base potential of the word potential transistor TWP drops to the voltage value of approximately 0.6 V defined by the clamping diode D1. As a result, the word potential transistor TWP is switched off and the word line WL can reach its selection potential of approximately 0 from the word line transistor TWL , 4 V can be pulled down. Due to the rapid pulling down of the word line WL, the internal capacities of the selected memory cells are strongly charged and a read signal begins to build up on the bit lines BLO and BL1 with a certain delay.
  • the voltage curve on the word and bit lines WL or BLO and BL1 corresponds in circuits as were previously used (section 1 in FIG. 6). It is only through the controlled delayed downshifting of the clock signal CLK2 on the corresponding line that the switching operation to increase the slope and to increase the peak value of the read signal is initiated.
  • the collector potential of transistor T8 then rises up to the switch-on point of transistor T9.
  • the collector current of T9 reduces the voltage at the base of the transistor T10, which blocks it, and the cell current of the selected and semi-selected memory cells C, which had previously been discharged to ground via the word line transistor TWL and the transistor T10, begins the potential to upload quickly on the word line WL.
  • the current mirror consisting of the transistors T3 and T4, is switched off by the transistor T2.
  • the transistor T12 is de-energized and the base potential of the word potential transistor TWP is pulled up by the current through the resistor R13.
  • the voltage at the base of the word potential transistor TWP has risen to approximately 0.7 V above the potential of the selected word lines WL, it switches on and the word line WL is switched to the voltage of in accordance with the voltage increase at the base of the transistor TWP 1 V of the word potential line WPL uploaded.
  • the injector capacitances CDO and CD1 of the selected cell feed capacitive currents of different sizes into the bit lines BLO and BL1, as a result of which the relatively large read signal is built up with a steep rising edge (see section 2 in FIG. 6).

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Nach einem kontrollierten starken Absenken des Potentials (V-WL) auf der Wortleitung (WL) zum Zwecke der Adressierung einer Zelle (C) wird dieses Potential sofort wieder hochgeladen, wodurch gleichzeitig das Potential an der N-Seite der beiden PNP-Injektoren der Zelle (C) angehoben wird und die Injektorkapazitäten (CD0, CD1) der selektierten Speicherzellen und die Bitleitungskapazitäten (CBL0, CBL1) einen kapazitiven Spannungsteiler bilden, wodurch die damit verbundenen Bitleitungen (BL0, BL1) durch die unterschiedliche Größe der beiden Injektorkapazitäten (CD0, CD1) verschieden stark umgeladen werden. Das Differenzsignal, das sich an den Bitleitungen (BL0, BL1) ausbildet, wird somit durch Einspeisung unterschiedlich großer Ströme wesentlich verstärkt.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.
  • In den letzten Jahren hat auf dem Gebiet der logischen Verknüpfungsschaltungen und der integrierten Halbleiterspeicher in bipolarer Technik eine rege Entwicklung stattgefunden, die unter der Bezeichnung MTL (Merged Transistor Logic) oder auch I2 L (Integrated Injection Logic) Eingang in die Fachliteratur gefunden hat. Dazu wird auf die Aufsätze im IEEE Journal auf Solid State Circuits, Bd. SC/7, Nr. 5, Oktober 1972, Seiten 340ff und 346ff, verwiesen. Außerdem sind derartige Speicherzellen durch die US-PS 3 736 477 sowie US-PS 3 816 748 bekanntgeworden.
  • Diese Speicherkonzepte mit bipolaren Transistoren zeichnen sich durch kurze Schaltzeiten aus und sind zum Aufbau von extrem hochintegrierten Speichern und logischen Schaltungsverbänden (PLA) besonders geeignet.
  • Speicher, die mit Speicherzellen aus bipolaren Transistoren aufgebaut sind, die eine MTL-Struktur aufweisen, verlangen zur Selektion einer Speicherzelle die Umladung von Bitdaten-und/oder Steuerleitungskapazitäten. Der Spannungshub der Bitleitungen entspricht dabei ungefähr dem Spannungshub der selektierten Wortleitungen. Wie bereits in der DE-PS 2 511 518 beschrieben ist, werden die kapazitiven Entladeströme über die Speicherzellen der selektrierten Wortleitung und über den Wortleitungstreiber nach Masse abgeführt. Dies hat jedoch bei einer größeren Anzahl von Speicherzellen innerhalb einer hochintegrierten Speichermatrix den Nachteil, daß der Flächenbedarf der Treiberschaltkreise, die elektrische Verlustleistung für jeden Treiber und die Verzögerungszeit bei der Selektion der Wortleitung unverhältnismäßig groß wird, so daß die Vorteile der verwendeten MTL-Struktur dadurch teilweise wieder zunichte gemacht würden.
  • Um diesen-Nachteil zu beseitigen, wurden bereits in der DE-OS 28 55 866 ein Verfahren zum Betreiben eines Halbleiterspeichers und eine Schaltungsanordnung vorgeschlagen, die diese Nachteile nicht mehr aufweisen. Das Verfahren ist dadurch charakterisiert, daß eine an sich bekannte Kontrollschaltung frühzeitig vor dem Selektieren für die Speichermatrix aufgrund eines Auswahlsignals gleichzeitig Steuersignale auf eine Entladeschaltung, die allen Speicherzellen gemeinsam ist, und auf Schalttransistoren abgibt, die daraufhin eingeschaltet werden, daß dadurch auf den Bitdaten- und -Steuerleitungen die Entladeströme der Leitungskapazitäten durch die Schalttransistoren fließen und über die Entladeschaltung gemeinsam abfließen.
  • Obwohl es durch dieses Entladeverfahren möglich ist, den minimalen Hub auf der Wortleitung zu verwenden, kapazitive Spitzenströme auf den Spannungsversorgungsleitungen zu verhindern und eine relativ hohe Integration ermöglicht wird, haben diese Lösungen folgende Nachteile:
    • Der Ablauf der Selektionsoperation und der Entladeoperation der Bitleitungen muß zeitlich nacheinander erfolgen. Der Anstieg des Abfühlstroms aus dem Abfühlschaltkreis nach der Selektion der Bitleitungen bestimmt mit maßgeblich die Zugriffszeit zur Speicherzelle. Die parallel arbeitenden Bit-und Wortleitungs-Potential-Transistoren müssen am Ende der Selektionszeit alle eingeschaltet sein, so daß sich die Zykluszeit des Speicherchips verlängert.
  • Die Zahl der erforderlichen Komponenten in den peripheren Schaltkreisen eines derartig aufgebauten Speichers ist auch noch zu hoch. Außerdem ist das gelieferte Lesesignal vom Gleichstrom abhängig, der von dem Lese-/Schreibverstärker geliefert wird. Um ein höheres und steileres Lese- und Schreibsignal bei Verringerung der Komponenten in den Lese-und Schreibschaltkreisen und eine Verringerung der erforderlichen Steuerleitungen zu erreichen, wurde bereits in der deutschen Patentanmeldung P 29 26 050.2 ein Verfahren zum Lesen und Schreiben vorgeschlagen, das dadurch charakterisiert ist, daß der zum Lesen und/oder Schreiben der Speicherzellen erforderliche Strom nur durch die Entladung von Injektorkapazitäten der nicht angesteuerten Speicherzellen erzeugt und direkt den angesteuerten Speicherzellen zum Lesen und/oder Schreiben zugeführt wird. Die entstehenden Bitleitungs-Entladeströme werden zum Zwecke des Lesens und/oder Schreibens einer selektierten Speicherzelle des jeweiligen Bitleitungspaares benutzt. Die Entladeströme aus Bitleitungs-und Injektor-Sperrschichtkapazitäten der nicht selektierten Speicherzellen laden die Injektor-Diffusionskapazitäten der selektierten Zelle. Dabei erfolgt die Entladung dieser Diffusionskapazitäten über interne Zellströme, und zwar auf der sich im Aus-Zustand befindlichen Seite der Speicherzelle wesentlich rascher als auf der sich im Ein-Zustand befindlichen Seite, so daß das Lesesignal das Differenzsignal ist, das sich aus dem unterschiedlich raschen Abbau der Ladungen auf der Aus- und Einseite ergibt. Ein relativ großes Lesesignal wird dadurch erreicht, daß die MTL-Speicherzellen während des Lesens mit sehr kleinen Injektorströmen betrieben werden. In diesem Strombereich ist aber die Stromverstärkung der Zell-PNr-Transistoren noch nicht nennenswert abgefallen, so daß ein beträchtlicher Anteil des Stromes, der in die im Ein-Zustand befindliche Seite der Zelle fließt, rückinjiziert wird und damit das Lesesignal bewirkt. Obwohl der Anteil des rückinjizierten Stromes am Gesamtinjektionsstrom in die Ein-Seite relativ hoch ist, ist der Rückinjektionsstrom absolut jedoch klein. Dies bewirkt, daß das Lesesignal eine geringe Flankensteilheit hat.
  • Dies führt dazu, daß die Zugriffszeit eines derart betriebenen Speichers relativ groß ist und daß auch die Abhängigkeit der Betriebssicherheit von den Toleranzen der Schaltungskomponenten relativ groß ist.
  • Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zur kapazitiven Lesesignalverstärkung eines integrierten Halbleiterspeichers, dessen Speicherzellen aus Flipflops- mit bipolaren Transistoren in MTL-Technik bestehen, zu schaffen, die durch Beeinflussung der beiden auf die selektierten Bitleitungen einwirkenden Umladeströme die Anstiegsflanke des Lesesignals bedeutend verbessert, die Toleranzabhängigkeit von den Schaltungskomponenten verringert und die Zugriffszeit um ca. 20 % verbessert.
  • Die erfindungsgemäße Lösung ist im kennzeichnenden Teil des Patentanspruchs 1 charakterisiert.
  • Weitere Lösungen der Aufgabe ergeben sich aus dem kennzeichnenden Teil der Patentansprüche 3 und 4.
  • Ausgestaltungen dieser Lösungen sind im kennzeichnenden Teil der Patentansprüche 2, 5 und 6 charakterisiert.
  • Mit dem vorgeschlagenen Schaltungsprinzip wird durch die kurzzeitige Erhöhung der Differenz der beiden auf die selektierten Bitleitungen einwirkenden Umladeströme die Steilheit der Anstiegsflanke des Lesesignals wesentlich verbessert. Rechneranalysen haben gezeigt, daß sich dadurch die Zugriffszeit in einem hochintegrierten MTL-Halbleiterspeicher um mehr als 20 % verringern läßt. Außerdem wird die Toleranzabhängigkeit wesentlich verringert und der technische Aufwand an Schaltungsmittel wird trotz alledem klein gehalten.
  • Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher beschrieben.
  • In der Zeichnung bedeuten:
    • Fig. 1 die prinzipielle Anordnung einer MTL-Speicherzelle in einer Speicherebene;
    • Fig. 2 ein teilweises Ersatzschaltbild einer MTL-Speicherzelle (nach Fig. 1);
    • Fig. 3 ein Ersatz-Schaltbild, das aufzeigt, daß die Bitleitungskapazität und die Zell-Diffusionskapazität einen kapazitiven Spannungsteiler bilden;
    • Fig. 4 den Differenzstrom an den Eingängen einer selektierten Zelle mit zugehörigem Verlauf der Spannung an der Wortleitung für drei verschiedene Fälle;
    • Fig. 5 eine detailiertes Schaltbild zur kapazitiven Lesesignalverstärkung und
    • Fig. 6 ein Diagramm für den prinzipiellen Spannungsverlauf an verschiedenen Leitungen der Schaltung nach Fig. 4.
  • In Fig. 1 ist die prinzipielle Anordnung einer Speicherzelle C innerhalb einer Speicherebene mit den Wortleitungen WL, den Bitleitungen BLO bzw. BL1, dem Leseverstärker SA und dem dazugehörigen Decoder dargestellt. Die Speicherzelle selbst besteht aus den beiden kreuzgekoppelten bipolaren Transistoren T1 und T2 sowie den beiden Koppeltransistoren T3 und T4, die an ihrer Basis mit der Wortleitung WL und mit ihren Emittern mit einer Bitleitung BLO oder BL1 verbunden sind. Die Kollektoren der beiden Koppeltransistoren T3 und T4 sind mit der Basis der kreuzgekoppelten Transistoren T1 bzw. T2 verbunden. Die Kollektoren der beiden kreuzgekoppelten Transistoren T1 und T2 sind ebenfalls mit der Wortleitung WL verbunden. Diese ist ihrerseits mit einem Wortleitungstransistor TWL zum Ein- und Ausschalten verbunden, der an seiner Basis vom vorgeschalteten nicht dargestellten Decoder gesteuert wird.
  • Außerdem sind die beiden Bitleitungskapazitäten CBLO und CBL1 für die Bitleitungen BLO bzw. BL1 eingezeichnet. Im oberen Teil der Fig. 1 ist außerdem zwischen den Bitleitungen BLO und BL1 der Spannungsverlauf V-BL an den Bitleitun- gen BLO und BL1 in einem kleinen Diagramm gezeigt wie auch oberhalb des Wortleitungs-Transistors TWL der Spannungsverlauf V-WL auf der Wortleitung WL.
  • Damit sich an einem selektierten Bitleitungspaar BLO und BL1 ein Lesesignal ausbilden kann, müssen die gezeigten Bitleitungskapazitäten CBLO und CBL1 umgeladen werden. Diese Bitleitungskapazitäten CBLO und CBL1 bestehen zu ungefähr 80 % aus Injektorkapazitäten der nicht selektierten Zellen und zu 20 % aus Metallkapazitäten. Bei einem 2K x 9 RAM mit 128 Speicherzellen an einer Bitleitung beträgt die Bitleitungskapazität beispielsweise ca. 12 pF.
  • Um bei einem Speicher mit den in Fig. 1 dargestellten Speicherzellen ein hohes und steiles Lesesignal zu erreichen, soll die Differenz der Umladeströme von den Bitleitungskapazitäten CBLO und CBL1 möglichst groß sein. Diese Differenz ergibt sich aus dem Rückinjektionsstrom des gesättigten Zcll-PNP-Transistors. Bei heute üblichen PNP-Transistoren ergeben sich günstige Werte für den Rückinjektionsstrom nur bei niedrigen Leseströmen, da bei hohen Leseströmen die Stromverstärkung dieses PNP-Transistors stark abfällt. Entsprechend flach ist dann auch der Verlauf der Anstiegsflanke des Lesesignals. Eine steilere Anstiegsflanke des Lesesignals ist aber wie bereits dargelegt wurde, sehr wünschenswert, da dadurch die Zugriffszeit und die Toleranz der Zugriffszeit sowie die Toleranz von den Schaltungskomponenten verringert wird.
  • Durch eine kurzzeitige Erhöhung der Differenz der beiden auf die selektierten Bitleitungen BLO und BL1 einwirkenden Umladeströme I0 und I1 wird, wie noch näher beschrieben wird, die Anstiegsflanke des Lesesignals bedeutend vergrößert. Rechneranalysen haben gezeigt, daß sich dadurch die Zugriffszeit bei einem MTL-Speicher sogar um mehr als 20 % verringern läßt.
  • Die Erklärung der prinzipiellen Wirkungsweise und die erfindungsgemäßen Maßnahmen werden nun anhand der in den Fign. 2 und 3 dargestellten Ersatzschaltbilder eingehend erklärt.
  • Zur Selektion wird die Spannung V-WL (Fig. 3) auf der Wortleitung WL um ungefähr 400 mmV heruntergezogen, wodurch beim Lesen über beide Injektoren ein kapazitiver Lesestrom aus den Bitleitungskapazitäten CBLO und CBL1 in die selektierte Speicherzelle fließt. Die Diffusionskapazitäten CDO und CD1 werden dabei vom Lesestrom um die gleiche Ladung aufgeladen. Entsprechend der im Zell-Flipflop gespeicherten Information wird einer der beiden PNP-Transistoren in Sättigung betrieben, während der andere im aktiven Bereich arbeitet (siehe Fig. 2). Durch die Rückinjektion beim gesättigten Transistor erfolgt der Ladungsabbau in der Diffusionskapazität CDO oder CD1 auf der gesättigten Seite langsamer als auf der aktiven Seite. Das auf diese Weise über die Injektoren entstehende Differenzsignal ist relativ klein und besitzt eine flache Anstiegsflanke.
  • Da das Differenzsignal an der Speicherzelle gleich dem Unterschied der Spannungen VIO und VI1 über beiden Injektordioden ist, sind die Diffusionskapazitäten CDO, CD1 des rechten und linken Injektors unterschiedlich groß.
    Figure imgb0001
  • Schon bei einer Spannungsdifferenz von VIO - VI1 = 4 mV, ergibt sich ein 17 %-iger Unterschied in der Größe der Diffusionskapazitäten CDO und CD1.
    Figure imgb0002
  • Dadurch, daß unterschiedlich große Spannungen über den PNP-Sperrschichten der Injektoren liegen, ist auch die in den Diffusionskapazitäten CDO und CD1 gespeicherte Ladung unterschiedlich groß.
    Figure imgb0003
  • Die Ladung in der Kapazität des Injektors ist mit höherem Potential demnach größer.
  • Im nachfolgenden wird nun gezeigt, daß durch die unterschiedlich große gespeicherte Ladung in den beiden Injektorkapazitäten die Erhöhung des Spitzenwertes und eine Verbesserung der Flankensteilheit des Lesesignals erreicht wird.
  • Dies geschieht, das Potential der selektierten Wortleitung WL, nachdem es entsprechend den bisher üblichen Verfahren beim Adressieren um einem bestimmten Betrag (im Ausführungs- . beispiel ca. 400 mV) abgesenkt wurde, wieder um einen bestimmten Wert schnell hochgeladen wird. Durch dieses Hochladen der selektierten Wortleitung WL wird gleichzeitig das Potential an der N-Seite beider PN-Injcktorcn angehoben. Dann bilden die Injektorkapazitäten CDO und CD1 der selektierten Zellen und die Bitleitungskapazitäten CBLO und CBL1 wie bei der Selektion wieder einen kapazitiven Spannungsteiler, wie aus Fig. 3 deutlich zu ersehen ist. Aufgrund der unterschiedlichen Größe beider Injektorkapazitäten CDO und CD1 werden die beiden Bitleitungen BLO und BL1 verschieden stark umgeladen und somit wird eine Verbesserung des Lesesignals erreicht. Um diese Aussage zu erhärten, wird im nachfolgenden ein vereinfachtes Zahlenbeispiel angegeben. Dabei wird angenommen, daß die gesamte Bitleitungskapazität
    Figure imgb0004
  • Für die Diffusionskapazität CDO, die während des Herunterschaltens der selektierten Wortleitung WL auf einen Maximalwert von über 30 pF ansteigt, wird zur Vereinfachung der Rechnung ein mittlerer konstanter Wert von 10 pF angenommen.
  • Die Lesespannung vor dem Hochladen der Wortleitung WL wird im vorliegenden Beispiel mit
    Figure imgb0005
  • Dies entspricht einer mittleren Diffusionskapazität
    Figure imgb0006
    mit einem Wortleitungshub von
    Figure imgb0007
    ergibt sich dann:
    Figure imgb0008
    Figure imgb0009
    d. h., das Lesesignal vergrößert sich durch das Hochladen um
    Figure imgb0010
    womit sich das gesamte Lesesignal auf
    Figure imgb0011
    sehr wesentlich verbessert.
  • In dem Diagramm in Fig. 4 ist nun der zeitliche Verlauf der Differenz der beiden Injektorströme I0 und I1 einer selektierten Zelle dargestellt.
  • Aus diesem Diagramm nach Fig. 4 ist deutlich zu sehen, daß die Bitleitungskapazitäten CBLO und CBL1 um so schneller umgeladen werden, je größer die Differenz der beiden Ströme I1 und IO ist. Aus einer großen Differenz resultiert sehr schnell ein starkes Lesesignal.
  • Zur Erklärung sei nun hinzugefügt, daß aufgrund des Spannungsabfalls über den Injektorwiderständen RIO und RI1 (Fig. 3) das Lesesignal an den Diffusionskapazitäten CDO und CD1 früher anliegt als an den Bitleitungen BLO bzw. BL1. Dies bedeutet, daß die Diffusionskapazitäten CDO und CD1 schon einen deutlichen Unterschied zu einem Zeitpunkt aufweisen, zu dem das Lesesignal an den Bitleitungen BLO und BL1 fast Null ist. Demzufolge wird vor dem Aufbau eines gültigen Lesesignals an den Bitleitungen BLO und BL1 in den Diffusionskapazitäten CDO und CD1 der beiden Zellinjektoren die benötigte Differenzladung schon gespeichert.
  • Die in Fig. 4 dargestellten Kurven zeigen im oberen Teil den Differenzstrom an den Eingängen einer selektierten Speicherzelle und in den unteren Diagrammen A bis C den zugehörigen Verlauf der Spannung V-WL an einer selektierten Wortleitung WL für drei verschiedene Fälle. Die Kurven sind das Ergebnis experimentieller Messungen und Untersuchungen an einem tatsächlich ausgeführten RAM.
  • Zunächst soll die Kurve A betrachtet werden, die den Verlauf von ΔI der Injektorströme I1 und I0 zeigt, wenn die Wortleitung WL nach der Adressierung auf einem konstanten Selektionspotential V-WL gehalten wird. Auf dieses Potential wird die selektierte Wortleitung WL um etwa 400 mV heruntergezogen, und zwar hier zwischen ca. 10 und 20 ns.
  • Die Anfangsbedingungen der Kurve B sind die gleichen wie die der Kurve A, aber zum Zeitpunkt t = 25 ns wird jetzt über einen Lesekontroll-Schaltkreis, dessen Verzögerung mit den übrigen Schaltkreisen mitläuft, der Wortleitungstransistor TWL abgeschaltet. Somit kann die selektierte Wortleitung WL von dem Strom der halbselektierten Speicherzellen an der gleichen Wortleitung WL langsam hochgeladen werden. Eine deutliche Vergrößerung von ΔI und damit eine entsprechende Verstärkung des Lesesignals zeigt die Kurve C. Im Fall C wird nicht nur wie im Fall B der Wortleitungs-transistor TWL abgeschaltet, sondern es wird auch gleichzeitig noch die selektierte Wortleitung WL schnell hochgeladen, indem ein Transistor (in Fig. 5 der Transistor TWP) in der Worttreiberstufe eingeschaltet wird. Durch das wesentlich steilere Ansteigen der Anstiegsflanke des Lesesignals wird der Einfluß der Toleranzen der nachfolgenden Verstärkerstufe stark verringert, woraus sich eine wesentliche Verkürzung der Zugriffszeit des Speichers ergibt.
  • Die Speicherzellenstabilität wird durch die Anwendung der kapazitiven Lesesignalverstärkung nicht gefährdet. Da während des Einschaltens der Wortleitung WL die selektierte Speicherzelle stark überladen wird, ist auch im Fall C der Fig. 4 das interne Differenzsignal des Speicherzell-Flip-Flops am Ende der Selektionsphase immer noch mehr als 100 mV größer als im Ruhezustand. Die Anwendung dieses Verfahrens der kapazitiven Lesesignalverstärkung ermöglicht, wie gezeigt, eine Verringerung der Zugriffszeit um ungefähr 20 %, wobei auch der Schaltungsaufwand hierfür - wie nachfolgend gezeigt wird - äußerst klein gehalten wird.
  • In Fig. 5 ist nun ein detailiertes Schaltbild zur kapazitiven Lesesignalverstärkung gezeigt. Die Wirkungsweise dieser Schaltung wird anhand des Impulsdiagramms der Fig. 6 erklärt, wobei zunächst angenommen wird, daß sich der Speicher im Ruhezustand befindet.
  • Während dieser Ruhezustands-Phase des Speichers werden die internen Takt-Signale CLK1 und CLK2 von Pull-Up-Widerständen RPU auf einem Pegel von 1,4 V gehalten. Damit sind die Transistoren T1, T5, T6 und T8 stromlos und die nachfolgenden Transistoren T2 und T9 in der Schaltung nach Fig. 5 sind eingeschaltet. Solange CLK1 den Emitter des Transistors T8 auf einem Potential hält, das über ca. 0,8 V liegt (V1 ≈ 1,4 V), bleibt der Transistor T8 ausgeschaltet und der Basisstrom kann von dem Widerstand R9 in die Basis des Transistors T9 fließen. Die Spannung am Kollektor des Transistors T9 steuert eine Klemmschaltung, die aus den Transistoren T10 und T11 sowie aus den Widerständen R10 und R11 besteht, mit der die Wort-Emitter-Leitung WEL auf ihren unteren Schaltpegel gezogen wird (siehe Fig. 6). Solange der Transistor T9 eingeschaltet ist, bleibt der Transistor T10 ausgeschaltet. Die Wort-Emitter-Leitung WEL wird von einem der Wort- Leitungs-Transistoren TWL auf dem Potential der Wortleitung WL festgehalten (die Wortbasisleitung WBL ist selektiert) . Dann fließt ein Strom vom Widerstand R14 über die Basiskollektorstrecke des Transistors TWL und durch den gesättigten Transistor TWP in die Wortpotentialleitung WPL.
  • Wie anfangs erwähnt, ist im Ruhezustands-Betrieb der Transistor T1 in Fig. 5 ausgeschaltet, so daß der Transistor T2 den aus den Transistoren T3 und T4 bestehenden Stromspiegel inaktiv halton kann. Vernachlässigt man den sehr kleinen Strom durch den Widerstand R4, der im Ruhezustand die Wort-Trenn-Leitung WTL auf ein n niedrigen Pegel halten soll, dann Kann man dcn Transistor T12 als praktisch stromlos betrachten, und der gesamte Strom durch den Widerstand R13 steht als Basisstrom für den Wort-Potential-Transistor TWP zur Verfügung. Dieser Transistor ist in tiefer Sättigung und kann deshalb die zugehörige Wortleitung WL fest an die Wort-Potential-Loitung WPL ankoppeln. Die Spannung auf der Wort-Potential-Leitung WPL wird durch den Wort-Potential-Generator WPG auf ungefähr 1 V eingestellt. In Fig. 6 ist aus dem Diagramm zu ersehen, daß links der Potentialverlauf während der Ruhezustands-Phase STDBY, danach der Potentialverlauf wie er bisher in Schaltungen zur Lesesignalverstärkung auf trat (Abschnitt 1) und im Abschnitt 2 wie der Spannungsverlauf bei einem aktiven Hochschalten des Wort-Leitungs-Potentials verläuft, gezeigt ist.
  • Zunächst sei die Selektion der Wortleitung WL beschrieben. Nachdem die Ausgänge der T/C-Generatoren entsprechend den Adreß-Signalen auf einen festen Schaltzustand gesetzt wurden, wird durch Herunterschalten des internen Taktsignals CLK1 die Selektion einer Wortleitung WL eingeleitet. Sobald das Potential der Leitung mit dem Taktsignal CLK1 die Schwelle von 0,7 V unterschreitet, schalten die mit dieser Leitung verbundenen Transistoren T1 und T8 ein. Die Transistoren T5 und T6 bleiben hingegen weiterhin ausgeschaltet, da die Spannung des Taktsignals CLK2 noch bei 1,4 V liegt. Über den Transistor T8 wird der Transistor T9 ausgeschaltet, so daß die Spannung an der Basis vom Transistor T10 ansteigt. Dadurch schaltet der Transistor T10 ein und zieht die Wort-Emitter-leitung WEL auf den durch den WiderstandsTeiler, bestehend aus den Widerständen R10 und R11, eingestellten unteren Schaltpegel von ungefähr -0,35 V.
  • Zur gleichen Zeit wird durch das Ausschalten des Transistors T2 der Stromspiegel, bestehend aus den Transistoren T3 und T4-aktiviert. Da der Kollektor des Transistors T4 über die Wort-Trenn-Leitung WTL an den Emitter des Transistors T12 liegt, wird der Basisstrom des Wort-Potential-Transistors TWP über den Transistor T12 abgezogen. Das Basispotential des Wortpotentialtransistors TWP fällt auf den durch die Klemmdiode D1 festgelegten Spannungswert von ungefähr 0,6 V. Dadurch wird der Wort-Potential-Transistor TWP ausgeschaltet und die Wortleitung WL kann von dem Wort-Leitungs-Transistor TWL auf ihr Selektionspotential von ungefähr 0,4 V heruntergezogen werden. Durch das schnelle Herunterziehen der Wortleitung WL werden die internen Kapazitäten der selektierten Speicherzellen stark aufgeladen und ein Lesesignal beginnt sich mit einer gewissen Verzögerung an den Bitleitungen BLO und BL1 aufzubauen.
  • Im nachfolgenden wird nun die Verstärkung des Lesesignals durch das aktive Hochschalten der selektierten Wortleitung WL beschrieben. Dies entspricht dem Abschnitt 2 im Diagramm der Fig. 6.
  • Solange das Potential des Taktsignals CLK2 über dem Schwellwert von 0,7 V liegt, entspricht der Spannungsverlauf auf den Wort und Bitleitungen WL bzw. BLO und BL1 in Schaltungen, wie sie bisher verwendet wurden (Abschnitt 1 in Fig. 6). Erst durch das kontrolliert verzögerte Herunterschalten des Taktsignals CLK2 auf der entsprechenden Leitung wird die Schaltungsoperation zur Verstärkung der Flankensteilheit und zur Erhöhung des Spitzenwertes des Lesesignals eingeleitet.
  • Während die Spannung des Taktsignals CLK1 zu Beginn des Lesevorgangs unter den Wert von 0, 7 V abfällt, wird im Lesekontroll-Schaltkreis RC eine nicht dargestellte Verzögerungsschaltung getriggert, deren Ausgang nach ungefähr 15 ns die Leitung, die das Taktsignal CLK2 führt, auf ihren unteren Schaltpegel von 0,2 V herunterzieht. Dadurch werden die beiden mit dieser Leitung verbundenen Transistoren T5 und T6 eingeschalter, die anschließend die mit der Leitung für das Taktsignal CLK1 verbundenen Transistoren T1 und T8 sperren.
  • Daraufhin steigt das Kollektorpotential des Transistors T8 bis zum Einschaltpunkt des Transistors T9 an. Der Kollektorstrom von T9 verringert die Spannung an der Basis des Transistors T10, wodurch dieser sperrt und der Zellstrom der selektierten und halbselektierten Speicherzellen C, der bis dahin über den Wort-Leitungs-Transistor TWL und den Transistor T10 nach Masse abgeführt wurde, beginnt das Potential auf der Wortleitung WL schnell hochzuladen.
  • Praktisch gleichzeitig mit dem Sperren des Transistors T10 wird der Stromspiegel, bestehend aus den Transistoren T3 und T4, vom Transistor T2 ausgeschaltet. Der Transistor T12 wird stromlos, und das Basispotential des Wort-Potential-Transistors TWP wird von dem Strom durch den Widerstand R13 hochgezogen. Sobald die Spannung an der Basis des Wort-Potential-Transistors TWP auf ungefähr 0,7 V über das Potential der selektierten Wortleitungen WL angestiegen ist, schaltet er ein und die Wortleitung WL wird entsprechend dem Spannungsanstieg an der Basis des Transistors TWP auf die Spannung von 1 V der Wort-Potential-Leitung WPL hochgeladen. Während des Anstiegs des Wort-Leitungs-Potentials speisen die Injektorkapazitäten CDO und CD1 der selektierten Zelle unterschiedlich große kapazitive Ströme in die Bitleitungen BLO und BL1 ein, wodurch das relativ große Lesesignal mit steiler Anstiegsflanke aufgebaut wird (siehe Abschnitt 2 in Fig. 6).

Claims (6)

1. Schaltungsanordnung zur kapazitiven Lesesignalverstär- kung in,einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik, die in Kreuzungspunkten von Wortleitungen und Bitleitungspaaren angeordnet sind und über Decodierschaltkreise adressiert sowie über Lese-/Schreibschaltkreise und Taktschaltkreise gesteuert werden, dadurch gekennzeichnet,
daß das Potential (V-WL) auf der Wortleitung (WL) nach einem kontrollierten starken Absenken zur Adressierung einer Zelle (C) um einen bestimmten Wert sofort wieder hochgeladen wird, wodurch gleichzeitig das Potential (VIO, VI1) an der N-Seite beider PN-Injektoren (LI, RI) der Zelle (C) angehoben wird, daß die Injektorkapazitäten (CDO und CD1) der selektierten Speicherzellen (C) und die Bitleitungskapazitäten (CBLO und CBL1) einen kapazitiven Spannungsteiler bilden und daß die damit verbundenen Bitleitungen (BLO und BL1) durch die unterschiedliche Größe der beiden Injektorkapazitäten (CDO und CD1) verschieden stark umgeladen werden, so daß sich das Differenzsignal an den Bitleitungen (BLO und BL1) durch Einspeisung unterschiedlich großer Ströme vergrößert.
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß das als Lesesignal dienende Differenzsignal an der Speicherzelle (C) gleich dem Unterschied der Spannungen (VIO, VI1) über beiden Injektordioden ist, wodurch die Diffusionskapazitäten (CDO und CD1) des rechten und linken Injektors einer Speicherzelle (C) unterschiedlich groß sind.
3. Schaltungsanordnung nach den Ansprüchen 1 und 2,
dadurch gekennzeichnet,
daß die Schaltungsoperation zur Verstärkung der Flankensteilheit und zur Erhöhung des Spitzenwertes des Lesesignals durch ein kontrolliert verzögertes Herunterschalten des Potentials eines Taktsignals (CLK2) eingeleitet wird, und daß der Zellstrom der selektierten und der halbselektierten Speicherzellen (C) beginnt das Pctential auf der Wortleitung (WL) hochzuladen, daß dadurch das Basispotential eines mit der Wortleitung (WL) und einer Wortpotentialleitung (WPL) verbundenen Wort-Potential-Transistors (TWP) hochgezogen wird, und daß bei einer Überschreitung der Spannung an der Basis dieses Transistors (TWP) um einen bestimmten Wert über das Potential der selektierten Wortleitung (WL) dieser eingeschaltet und die Wortleitung (WL) entsprechend dem Spannungsanstieg an der Basis auf die Spannung der Wort-Potential-Leitung (WPL) hochgeladen wird, wodurch während des Anstiegs des Potentials auf der Wortleitung (WL) die Injektorkapazitäten (CDO und CD1) unterschiedlich grcße kapazitive Ströme in die Bitleitungen (BLO und BL1) einspeisen.
4. Schaltungsanordnung nach den Ansprüchen 1 bis 3,
dadurch gekennzeichnet,
daß während einer Ruhezustands-Phase (STDBY) die Takt-signale (CLK1 und CLK2) von Widerständen auf einen bestimmten Pegel festgehalten werden, daß dadurch damit beaufschlagte Transistoren (T1, T5 , T6 und T8) stromlos sind, während nachfolgende Transistoren (T2 und T9) eingeschaltet sind, daß solange der Transistor (T8) ausgeschaltet ist, ein Basisstrom in die Basis eines nachgeschalteten Transistors (T9) fließt und daß eine Spannung am Kollektor dieses Transistors (T9) eine Klemmschaltung (T10), T11, R10 und R11) steuert, mit der eine Wort-Emitter-Leitung (WEL) auf ihren unteren Schaltpegel gezogen wird, daß der eine Transistor (T10) der Klemmschaltung solange ausgeschaltet bleibt wie der vorgeschaltete Transistor (T9) eingeschaltet ist und die Wort-Emitter-Leitung (WEL) von einem Wortleitungs-Transistor (TWL) auf dem Potential der Wortleitung (WL) festgehalten wird, daß ein Strom von einem Widerstand (R14) über die Basis-Kollektor-Strecke des Wortleitungs-Transistors (TWL) und durch den gesättigten Wort-Potential-Transistor (TWP) in eine Wort-Potential-Leitung (WPL) fließt, die mit einem Potentialgenerator (WPG) zur Einstellung eines Potentials (V2) verbunden ist, daß nach dem Einleiten der Selektion einer Wortleitung (WL) die beiden Transistoren (T5 und T6) die von den anderen Taktsignal (CLK2) gesteuert sind, ausgeschaltet bleiben, daß über den Transistor (T8) der nachgeschaltete Transistor (T9) ausgeschaltet wird, wodurch die Spannung an der Basis von Transistor (T10) ansteigt, daß dadurch die Wort-Emitter-Leitung (WEL) auf einen unteren Schaltpegel gezogen wird, während zur gleichen Zeit Stromspiegel (T3, T4) durch Ausschalten des Transistors (T2) aktiviert werden, daß der Kollektor des einen Transistors (T4) über eine Wort-Trennleitung (WTL) mit dem Emitter eines Transistors (T12) verbunden ist, wodurch der Basisstrom des Wort-Potential-Transistors (TWP) über diesen Transistor (T12) abgezogen wird und daß das Basis-Potential des Wort-Potential-Transistors (TWP) abfällt, der dadurch ausge-schaltet wird, wodurch die Wortleitung (WL) von dem Wortleitungs-Transistor (TWL) auf ihr Selektionspotential heruntergezogen wird.
5. Schaltungsanordnung nach Anspruch 4,
dadurch gekennzeichnet,
daß durch das schnelle Herunterziehen des Potentials der Wortleitung (WL) die internen Kapazitäten der selektierten Speicherzellen (C) stark aufgeladen werden, und durch Rückinjektion im gesättigten PNP-Transistor (T3 oder T4) ein Lesesignal an den Bitleitungen (BLO und BL1) mit einer Verzögerung aufgebaut wird, daß zu Beginn des Lesevorgangs die Spannung auf der das Taktsignal (CLK1) führenden Leitung abfällt, wodurch im LeseKontroll-Schaltkreis (RC) eine Verzögerungsschaltung getriggert wird, deren Ausgang nach einer bestimmten Zeit das Potential der das zweite Taktsignal (CLK2) führenden Leitung auf ihren unteren Schaltpegel herunterzieht, daß dadurch die beiden damit verbundenen Transistoren (T5 und T6) eingeschaltet werden, die anschließend die beiden mit dem ersten Taktsignal (CLK1) verbundenen Transistoren (T1 und T8) sperren, daß daraufhin das Kollektorpotential des Transistors (T8) bis zum Einschaltpunkt des nachgeschalteten Transistors (T9) ansteigt, daß der Kollektorstrom dieses Transistors die Spannung an der Basis des nachgeschalteten Transistors (T10) verringert, der daraufhin gesperrt wird, daß der Zellstrom der selektierten und halbselektierten Zellen, der bis dahin über den Wortleitungs-Transistor (TWL) und den Transistor (T10) nach Masse abgeführt wurde, beginnt das Potential auf der Wortleitung (WL) hochzuladen, daß praktisch gleichzeitig mit dem Sperren des Transistors (T10) der Stromspiegel (T3, T4) vom Transistor (T2) ausgeschaltet wird, daß der Transistor (T12) stromlos und das Basispotential des Wort-Potential-Transistors (TWP) hochgezogen wird, daß so bald die Spannung an der Basis des Wort-Potential-Transistors (TWP) einen bestimmten Wert über das Potential der selektierten Wortleitung (WL) angestiegen ist, der Wort-Potential-Transistor (TWP) einschaltet und die Wortleitung (WL) entsprechend dem Spannungsanstieg an der Basis dieses Transistors auf die Spannung der Wort-Potential-Leitung hochgeladen wird, und daß während des Anstiegs des Wortleitungs-Potentials die Injektorkapazitäten (CDO und CD1) unterschiedlich große kapazitive Ströme in die Bitleitungen (BLO und BL1) einspeisen.
6. Schaltungsanordnungen nach den Ansprüchen 1 bis 5,
dadurch gekennzeichnet,
daß der Decoder (DEC) mit der Wort-Basis-Leitung (WBL) verbunden ist, die ihrerseits an die Basis des Transistors (T12) zur Steuerung des Wort-Potential-Transistors (TWP) führt.
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