DE3938638C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Leseverstärker für eine Halbleiterspeicher­ einrichtung nach dem Oberbegriff des Patentanspruches 1.

Obwohl die Erfindung sowohl auf einen Nur-Lese-Speicher (ROM) als auch auf einen Speicher mit wahlfreiem Zugriff (RAM) anwendbar ist, erfolgt die Beschreibung im weiteren durch die Anwendung der Erfindung auf einen ROM.

Die Fig. 3 stellt ein Schaltbild eines herkömmlichen Masken-ROM dar. In dieser Figur ist ein Beispiel eines Masken-ROMs gezeigt, der zur Vereinfachung nur 16 Speicherzellen besitzt. Bezüglich der Fig. 3 umfaßt der Masken-ROM eine Speicherzellenmatrix 11 mit 16 Speicherzellen 15, einen damit verbundenen Zeilendekodierer 22 zum Empfangen von Zeilenadreßsignalen A0 und A1, einen damit verbundenen Spaltendekodierer 24 zum Empfangen von Spaltenadreß­ signalen A2 und A3 und einen Leseverstärker 1 vom Stromtyp zum Verstärken von aus den Speicherzellen 15 ausgelesenen Signalen.

Wortleitungstreiber 20 zum Treiben der Wortleitungen 13 sind zwischen die Ausgänge des Zeilendekodierers 22 und die Speicher­ zellenmatrix 11 geschaltet. Ein Spaltenwähler 38 ist zwischen der Speicherzellenmatrix 11 und dem Leseverstärker 1 geschaltet. Der Spaltenwähler 38 umfaßt vier NMOS-Transistoren, die zwischen jeder Bitleitung 14 und dem Eingang des Leseverstärkers 1 geschaltet sind. Diese vier Transistoren werden selektiv als Reaktion auf Ausgangssignale des Spaltendekodierers 24 einge­ schaltet.

Beim Betrieb reagiert der Zeilendekodierer 22 auf die Adreßsignale A0 und A1, um eine der Wortleitungen 13 auf ein hohes Niveau zu setzen. Der Spaltendekodierer 24 reagiert auf die Adreßsignale A2 und A3, um einen der Transistoren im Y-Gate 38 einzuschalten. Daher werden die in einer der 16 Speicherzellen gespeicherten Daten über das Y-Gate 38 an den Eingang des Leseverstärkers 1 angelegt. Der Leseverstärker 1 verstärkt dieses Signal, um ein verstärktes Signal auszugeben.

Die Fig. 4 stellt das Schaltbild eines Beispieles eines derartigen herkömm­ lichen Stromtypleseverstärkers dar. Dieser Leseverstärker ist z.B. auf den Seiten 70 und 71 im "Digest of Technical Papers of the IEEE International Solid State Circuits Conference", die 1987 stattfand, dargestellt.

Bezüglich der Fig. 4 umfaßt der Leseverstärker 1 einen Inverter 2, der mit einem Eingangsknoten N1 verbunden ist, einen Ladeversor­ gungsschaltkreis 4, der auf die Ausgangsspannung des Inverters 2 reagiert, um den Knoten N1 auf ein vorgewähltes Potential aufzu­ laden, und einen Ausgangsschaltkreis 3, der auf die Ausgangsspannung des Inverters 2 reagiert, um ein verstärktes Signal auszugeben. Der Inverter 2 umfaßt einen PMOS-Transistor Q4 und einen NMOS- Transistor Q5, die zwischen einem Versorgungspotential Vcc und dem Massepotential in Reihe geschaltet sind. Die Gates von jedem der Transistoren Q4 und Q5 sind zusammen mit dem Eingangsknoten N1 verbunden. Der Ladeversorgungsschaltkreis 4 umfaßt einen NMOS- Transistor Q8, der zwischen das Versorgungspotential Vcc und den Knoten N1 geschaltet ist. Das Gate des Transistors Q8 ist mit einem Ausgangsknoten des Inverters 2, der im weiteren als Knoten N2 bezeichnet wird, verbunden. Der Ausgangsschaltkreis 3 umfaßt einen PMOS-Transistor Q6 und einen NMOS-Transistor Q7; die zwischen dem Versorgungspotential Vcc und dem Knoten N1 in Reihe geschaltet sind. Das Gate des Transistors Q6 ist mit dem Massepotential und das Gate des Transistors Q7 mit dem Knoten N2 verbunden. Das Ausgangssignal des Leseverstärkers 1 wird über einen allgemeinen Anschlußknoten der Transistoren Q6 und Q7 ausgegeben.

In Fig. 4 sind zur Verdeutlichung der Wirkungsweise des Lesever­ stärkers 1 vier Speicherzellen Q1, Q2, Q11 und Q12 der Speicher­ zellenmatrix 11 gezeigt. Die mit den Transistoren Q1 und Q2 verbundene Bitleitung BL1 ist mit dem Eingangsknoten N1 des Leseverstärkers 1 über den den Y-Gateschaltkreis bildenden NMOS- Transistor Q3 verbunden. In ähnlicher Weise ist die mit den Transistoren Q11 und Q12 verbundene Bitleitung BL11 mit dem Knoten N1 über den NMOS-Transistor Q13 verbunden.

Bei einem Masken-ROM werden die im ROM zu speichernden Datensignale während des Herstellungsprozesses eingeschrieben. Die Schreibver­ fahren umfassen z.B. das Kontaktschreibeverfahren, bei dem die Daten abhängig davon, ob ein Fenster zum Verbinden der Drain des die Speicherzelle bildenden Transistors gebildet wird, und ein Ionenimplantationsverfahren, bei dem die Daten durch selektives Bilden eines Sperrschichttransistors oder eines Anreicherungstransistors durch Ionenimplantation geschrieben werden. Unabhängig vom verwendeten Verfahren werden die in die Speicher­ zellen geschriebenen Datensignale dadurch ausgelesen, daß ermittelt wird, ob der die gewählte Speicherzelle bildende Transistor durch­ geschaltet ist. In der weiteren Beschreibung wird angenommen, daß "0" in der Speicherzelle gespeichert ist, wenn der darin enthaltene Transistor durchgeschaltet ist, und daß "1" in der Speicherzelle gespeichert ist, wenn der darin enthaltene Transistor sperrt.

Der Betrieb dieses Schaltkreises wird im folgenden beschrieben. In der folgenden Beschreibung wird vorausgesetzt, daß "1" in derjenigen Speicherzelle gespeichert ist, die den Transistor Q1 umfaßt, und daß "0" in derjenigen Speicher­ zelle gespeichert ist, die den Transistor Q2 umfaßt.

Zuerst wird die Wirkungsweise des Leseverstärkers 1 beschrieben, bevor die Ausleseoperation beginnt, das heißt, bevor die Transi­ storen Q3 und Q13 gesperrt werden. Falls sich der Knoten N1 auf einem low-Potentialniveau befindet, schaltet der Transistor Q4 durch, während der Transistor Q5 sperrt. Daher gibt der Inverter 2 eine Spannung von hohen Niveau aus, um den Knoten N2 auf ein hohes Niveau zu setzen. Die Transistoren Q7 und Q8 schalten abhängig von der Spannung am Knoten N2 durch. Wenn der Transistor Q8 durchschaltet, beginnt das Potential am Knoten N1 anzusteigen. Im Inverter 2 werden die Transistoren Q4 und Q5 abhängig vom erhöhten Potential am Knoten N1 gesperrt bzw. durchgeschaltet. Falls sich die Spannung am Knoten N2 auf eine Spannung, die kleiner ist als die Summe der Spannungen am Knoten N1 und der Schwellenspannung Vth des Transistors Q8, vermindert, wird der Transistor Q8 daher gesperrt. Folglich hört das Potential am Knoten N1 auf, zu steigen, und als Folge davon hört auch das Potential am Knoten N2 auf, abzusinken. Zu diesem Zeitpunkt wird das Potential am Knoten N1 durch VO1 ausgedrückt, während dasjenige des Knotens N2 durch VO2 ausgedrückt wird.

Andererseits bringt der Inverter 2 nur ein kleineres Potential als VO2 für den Knoten N2 auf, falls der Knoten N1 auf ein höheres Potential als VO1 gesetzt wird. Da die Transistoren Q7 und Q8 abhängig von der Spannung, die niedriger als VO2 ist, gesperrt werden, ändert sich das Potential am Knoten N1 nicht.

Aus dem vorhergehenden ergibt sich, daß vor der Ausleseoperation der Knoten N1 auf ein Potential, das nicht niedriger ist als VO1, und der Knoten N2 auf ein Potential, das nicht höher als VO2 ist, gesetzt wird.

Nun wird beschrieben, daß die Bitleitung vorher allgemein auf das Potential vom low-Niveau (low level potential) gebracht wird. Falls z.B. auf die den Transistor Q12 umfassende Speicherzelle zugegriffen wird, wird eine Spannung vom high-Niveau (high level potential) vom Zeilendekodierer an die Wortleitung WL2 angelegt. Der Transistor Q12 ist auf der Basis des gespeicherten Daten­ signales ein- oder ausgeschaltet. Andererseits ist auch der Transistor Q2 durchgeschaltet, da das Signal "0" in der den Transistor Q2 umfassenden Speicherzelle gespeichert ist. Daher ist die Bitleitung BL1 über den Transistor Q2 mit dem Masse­ potential verbunden. Da die Speicherzellenmatrix 11 mindestens ein paar Speicherzellen umfaßt, in denen Datensignale "0" gespeichert sind, ist im allgemeinen die Mehrheit der Bitleitungen zuvor auf das low-Niveau Potential gebracht. Die Fig. 5 stellt ein Zeitdiagramm zur Verdeutlichung der Ausleseoperation durch den in Fig. 4 gezeigten Leseverstärker dar. Mit Bezugnahme auf die Fig. 4 und 5 wird die Ausleseoperation für denjenigen Fall beschrieben, bei dem die in der den Transistor Q1 umfassenden Speicherzelle und der den Transistor Q2 umfassende Speicherzelle gespeicherten Datensignale hintereinander aus diesen Speicherzellen ausgelesen werden.

Wenn auf den Transistor Q1 zugegriffen wird, wird die Wortleitung WL1 durch den Zeilendekodierer auf ein hohes Niveau gebracht, während der Spaltendekodierer ein Signal Y1 mit hohem Niveau ausgibt. Der Transistor Q3 schaltet als Reaktion auf das Signal Y1 durch. Der Transistor Q1 kann nicht durchschalten, da "1" in ihm gespeichert ist. Da die Bitleitung BL1 vorher auf das low-Niveau Potential gebracht worden ist, wird die Bitleitung BL1 sehr schnell durch den Leseverstärker aufgeladen, nachdem der Transistor Q3 durchgeschaltet ist. Damit wird das Potential am Knoten N1 zeit­ weise abgesenkt. Da das Potential am Knoten N2 von den Änderungen im Potential des Knotens N1, das zeitweise vom Inverter erhöht werden soll, abhängt, muß der Transistor Q8 abhängig davon durch­ schalten. Mit dem Durchschalten des Transistors Q8 werden der Knoten N1 und die Bitleitung BL1 sehr schnell aufgeladen. Da das Potential am Knoten N1 durch dieses Aufladen erhöht wird, beginnt das Potential am Knoten N2, das wie oben beschrieben zeitweise erhöht ist, durch den Betrieb des Inverters 2 sehr schnell abzusinken. Da der Inverter 2 die invertierte Spannung mit einer Verzögerung ausgibt, wird das Potential am Knoten N2 nicht auf VO2 abgesenkt, wenn das Potential am Knoten N1 VO1 erreicht. Folglich bleibt der Transistor Q8 durchgeschaltet (ON), so daß der Knoten N1 weiter geladen wird und auf ein Potential, das höher ist als VO1, gebracht wird. Falls das Potential am Knoten N2 durch den Inverter 2 auf VO2 abgesenkt wird, wird der Transistor Q8 gesperrt. Zu diesem Zeitpunkt liegt der Knoten N1 bereits auf einem Potential, das VO1 überschreitet. Als Folge der Spannung am Knoten N1 zu diesem Zeitpunkt ist der Kanalwiderstand des Transistors Q4 hoch und der des Transistors Q5 niedrig, verglichen mit dem Fall, bei dem das Potential am Knoten N1 gleich VO1 ist. Als Folge davon wird die Ladung am Knoten N2 über den Transistor Q5 entladen und das Potential am Knoten N2 wird in die Nähe des Massepotentiales abgesenkt.

Der Ausgangsschaltkreis 3 ist von der Spannung am Knoten N2 abhängig, um ein Ausgangssignal So mit hohem Niveau auszugeben.

Dieser Zustand wird, selbst nachdem der Transistor Q3 sperrt, nicht geändert. Obwohl im obigen Beispiel angenommen wird, daß der Knoten N1 im Angangszustand auf dem Potential VO1 liegt, ist das Potential am Knoten N1 nach dem Aufladen der Bitleitungen ungefähr gleich dem des Beispieles, selbst wenn sich die Spannung am Knoten N1 auf einem Potential befindet, das höher ist als VO1. Dies ergibt sich aus der Tatsache, daß die parasitäre Kapazität der Bitleitung BL1 genügend groß ist, verglichen mit der Kapazität des Knotens N1.

Nun wird der Fall beschrieben, daß auf den Transistor Q2 nach diesem Zustand zugegriffen wird. Um auf den Transistor Q2 zuzu­ greifen, wird die Wortleitung WL2 durch den Zeilendekodierer auf ein hohes Niveau gebracht, während der Spaltendekodierer ein Signal Y1 mit hohem Niveau ausgibt. Der Transistor Q3 schaltet als Reaktion auf das Signal Y1 durch. Da auch der Transistor Q2 als Reaktion auf die an die Wortleitung WL2 angelegte Spannung durch­ schaltet, bildet sich ein Strompfad, der den Knoten N1 mit dem Massepotential verbindet, über den Transistor Q3, die Bitleitung BL1 und den Transistor Q2, aus. Damit wird das Potential am Knoten N1 und der Bitleitung BL1 vermindert. Der Inverter 2 ist abhängig vom Potential am Knoten N1, um das Potential am Knoten N2 zu erhöhen. Damit werden die Transistoren Q8 und Q7 durchgeschaltet und der Ausgangsschaltkreis 3 gibt ein Ausgangssignal So mit einem niedrigen Niveau aus.

Wie oben beschrieben, wurde der Knoten N2 auf etwa das Massepoten­ tial durch einen vorhergehenden Zugriff auf den Transistor Q1 gebracht, so daß es eine gewisse Zeit dauert, bis das Potential am Knoten N2 vom Inverter 2 angehoben wird, wenn auf den Transistor Q2 zugegriffen wird. Damit schaltet der Transistor Q7 im Ausgangs­ schaltkreis 3 verzögert durch. Das heißt, daß, wie in Fig. 5 gezeigt, eine längere Zeitspanne vom Ansteigen der Spannung auf der Wortleitung W2 oder des Ausgangssignales Y1 des Spaltendekodierers bis zum Abfall des Ausgangssignales So verstreicht. Dies bedeutet, daß die Auslesegeschwindigkeit klein ist.

Aus der EP 02 41 327 A2 ist ein Leseverstärker der eingangs beschriebenen Art bekannt. Wenn der interne Knoten nahe bei dem zweiten Potential liegt, kann es, wie oben diskutiert, eine längere Zeit dauern, ehe über den Inverter der interne Knoten bei Anliegen eines niedrigen Potentiales an dem Eingangsknoten aufgeladen wird. Daher kann die Lesegeschwindigkeit des bekannten Leseverstärkers nicht sehr groß gemacht werden.

Aus der DD 2 42 888 A1 ist eine Spannungsbegrenzerschaltung für einen Leseverstärker bekannt. Diese Spannungsbegrenzerschaltung ist im wesentlichen aus einer Diode gebildet. Wann immer die Spannung an einem Knoten in dem Leseverstärker über einen bestimmten Wert steigt, wird die Diode leitend, so daß die Spannung an dem Knoten wieder reduziert werden kann.

Eine Technologie des Standes der Technik, die für die Erfindung besonders interessant ist, ist in der japanischen Offenlegungs­ schrift 1 30 492/1983 beschrieben. Bei diesem Stand der Technik ist ein Leseverstärker beschrieben. Der Leseverstärker umfaßt einen Schaltkreis zum vorherigen Halten eines Eingangsknotens des mit der Bitleitung verbundenen Leseverstärkers, das heißt, des dem Knoten N1 der Fig. 4 entsprechenden Knotens, auf einem vorgewählten Potential.

Aufgabe der Erfindung ist es, die Arbeitsgeschwindigkeit des Lese­ verstärkers in einer Halbleiterspeichereinrichtung zu erhöhen.

Diese Aufgabe wird durch einen Leseverstärker der eingangs beschriebenen Art gelöst, der durch die kennzeichnenden Merkmale des Patentanspruches 1 gekennzeichnet ist.

Beim Betrieb kann die Bitleitung gelegentlich auf ein Potential gebracht werden, das nahe beim ersten Potential liegt, bevor die erste Schalteinrichtung durchgeschaltet wird. In diesem Fall wird der erste Knoten durch diesen Effekt auf ein Potential gebracht, das näher beim zweiten Potential liegt, nach dem Durchschalten der ersten Schalteinrichtung. Zu diesem Zeitpunkt tendiert das Potential des Inverterausganges dazu, durch den Betrieb des Inverters in Richtung des ersten Potentiales geändert zu werden. Da der Potentialhalteschaltkreis jedoch mit dem Ausgang des Inverters verbunden ist, wird der Inverterausgang auf einem Potential, das nicht wesentlich niedriger als das dritte Potential ist, gehalten. Damit wird der Umfang der Änderungen in den vom Inverter ausgegebenen Spannungen während der Ausleseoperation vermindert. Daher gibt der abhängig von der Inverterausgangs­ spannung betriebene Verstärkungsschaltkreis das verstärkte Signal schneller aus.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Es folgt die Erläuterung der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild einer Ausführungsform eines Leseverstärkers;

Fig. 2 ein Zeitdiagramm zur Darstellung einer Ausleseoperation des in Fig. 1 gezeigten Leseverstärkers;

Fig. 3 ein Schaltbild eines herkömmlichen Masken-ROMs;

Fig. 4 ein Schaltbild eines Beispieles eines herkömmlichen Leseverstärkers; und

Fig. 5 ein Zeitdiagramm zur Darstellung der Ausleseoperation des in Fig. 4 gezeigten Leseverstärkers.

Bezüglich der Fig. 1 unterscheidet sich der darin gezeigte Schalt­ kreis von dem in Fig. 4 gezeigten herkömmlichen Schaltkreis dadurch, daß eine zusätzliche Spannungsversorgungsschaltung 5 im Leseverstärker 1 gebildet ist. Die Spannungsversorgungsschaltung 5 ist mit dem Ausgangsknoten N2 des Inverters 2 verbunden. Die Spannungsversorgungsschaltung 5 umfaßt zwei NMOS-Transistoren Q9 und Q10, die in Reihe zwischen dem Versorgungspotential Vcc und dem Knoten N2 geschaltet sind. Die Gates der beiden Transistoren Q9 und Q10 sind mit ihrem Drain verbunden. Jeder der Transistoren Q9 und Q10 schaltet durch, wenn die Spannung zwischen der Source und dem Gate eine Schwellenspannung Vth übersteigt, um das Auftreten einer Situation zu verhindern, bei der die Spannung zwischen der Source und dem Drain über die Schwellenspannung angehoben wird. Damit verhindert die Spannungsversorgungsschaltung 5 das Auftreten einer Situation, bei der das Potential am Knoten N2 auf ein Potential, das niedriger ist, als das Potential gleich dem Versorgungspotential Vcc minus der Summe der Schwellenspannungen der zwei Transistoren Q9 und Q10, oder 2Vth abgesenkt wird (im weiteren als VR bezeichnet).

Nun wird der Zustand des Leseverstärkers vor der Ausleseoperation beschrieben. Zu diesem Zeitpunkt sind die Transistoren Q3 und Q13 gesperrt, und der Leseverstärker 1 ist nicht mit der Bit­ leitung BL1 oder BL11 verbunden. Wenn der Knoten N1 auf ein niedriges Niveau gebracht wird, wird der Knoten N2 durch den Inverter 2 auf ein hohes Niveau gesetzt. Die Transistoren Q7 und Q8 schalten abhängig vom Potential am Knoten N2 durch. Das Potential am Knoten N1 erhöht sich als Reaktion auf das Durchschalten des Transistors Q8. Andererseits wird das Potential am Knoten N2 durch die Operation des Inverters 2 erniedrigt. Wenn das Potential am Knoten N2 auf einen Wert, der niedriger ist als die Summe des Potentiales am Knoten N1 und der Schwellenspannung Vth des Transistors Q8, abgesenkt wird, sperrt der Transistor Q8. Es ist zu bemerken, daß die Spannung VR, die für einen gewissen Ladever­ sorgungsschaltkreis 5 vorgewählt ist, so gesetzt wird, daß diese ein wenig niedriger ist als das Potential am Knoten N2 zu diesem Zeitpunkt. Daher hört das Potential am Knoten N1 auf, zu steigen, während das Potential am Knoten N2 aufhört, zu sinken. Das Potential am Knoten N1 zu diesem Zeitpunkt wird durch VO1 und dasjenige am Knoten N2 durch VO2 ausgedrückt.

Wenn der Knoten N1 auf das hohe Niveau gesetzt wird, tendiert andererseits der Knoten N2 dazu, durch den Inverter 2 auf das niedrige Niveau gesetzt zu werden. Falls jedoch das Potential durch den Inverter 2 am Knoten N2 auf einen Wert, der niedriger ist als VR, geändert wird, schalten die Transistoren Q9 und Q10 im Lade­ versorgungsschaltkreis 5 durch. Damit fließt ein Strom vom Versorgungspotential Vcc über die Transistoren Q9, Q10 und Q5 zum Massepotential. Daher wird das Potential am Knoten N2 bestimmt durch das Verhältnis der Summe der Leitwiderstände (Widerstand des Transistors im durchgeschaltenen Zustand) der Transistoren Q9 und Q10 zum Leitwiderstand des Transistors Q5.

Bezüglich der Fig. 1 und 2 wird nun die Operation des Schaltkreises, wenn auf die den Transistor Q1 umfassende Speicherzelle und die den Transistor Q2 umfassende Speicherzelle nacheinander zugegriffen wird, beschrieben.

Bei der folgenden Beschreibung wird angenommen, daß "1" in der den Transistor Q1 umfassenden Speicherzelle und "0" in der den Transistor Q2 umfassenden Speicherzelle gespeichert ist. Das heißt, daß angenommen wird, daß der Transistor Q1 sperrt, wenn auf den Transistor Q1 zugegriffen wird, und daß der Transistor Q2 durchschaltet, wenn auf den Transistor Q2 zugegriffen wird.

Wenn auf den Transistor Q1 zugegriffen wird, wird die Wortleitung WL1 durch den Zeilendekodierer auf ein hohes Niveau gebracht und ein Signal Y1 mit hohem Niveau wird vom Spaltendekodierer ausgegeben. Der Transistor Q3 schaltet abhängig vom Signal Y1 durch, während der Transistor Q1 nicht durchschaltet. Wie im vorhergehenden beschrieben worden ist, ist die Bitleitung BL1 vorher auf das Massepotential gesetzt worden. Nachdem der Transistor Q3 durchschaltet, wird die Bitleitung BL1 sehr schnell vom Leseverstärker 1 geladen. Damit wird das Potential am Knoten N1 zeitweise erniedrigt, während das Potential am Knoten N2 zeitweise sehr schnell ansteigt. Da der Transistor Q8 abhängig von Änderungen im Potential am Knoten N2 durchschaltet, werden der Knoten N1 und die Bitleitung BL1 über den Transistor Q8 sehr schnell geladen. Wenn das Potential am Knoten N1 durch eine solche Aufladung ansteigt, beginnt das Potential am Knoten N2, das wie oben beschrieben zeitweise erhöht ist, sehr schnell abzufallen. Wenn das Potential am Knoten N1 den Wert VO1 erreicht, wird das Potential am Knoten aufgrund des Verzögerungseffektes beim Inverter 2 nicht auf den Wert VO2 vermindert. Damit bleibt der Transistor Q8 weiterhin durchgeschaltet, so daß der Knoten N1 weiter geladen wird und sein Potential daher ansteigt.

Wenn das Potential am Knoten N2 auf VO2 vermindert ist, sperrt der Transistor Q8. Zu diesem Zeitpunkt liegt der Knoten N1 bereits auf einem Potential, das höher ist als VO1. Damit sind die Leitwider­ stände der Transistoren Q4 und Q5 im Inverter 2 größer bzw. kleiner als in demjenigen Fall, wenn das Potential am Knoten N1 gleich VO1 ist. Die Ladung am Knoten N2 wird über den Transistor Q5 entladen, so daß das Potential am Knoten N2 unter den Wert VO2 absinkt. Wenn das Potential am Knoten N2 den Wert VR erreicht, schalten die Transistoren Q9 und Q10 im Ladeversorgungsschaltkreis 5 durch. Dadurch wird verhindert, daß das Potential am Knoten N2 vermindert wird, oder mit anderen Worten, der Knoten N2 wird auf einem Potential, das ungefähr gleich VR ist, gehalten.

Nun wird auf den Transistor Q2 zugegriffen. Die Wortleitung WL2 wird auf ein hohes Niveau gebracht und ein Signal Y1 mit hohem Niveau wird angelegt, um die Transistoren Q3 und Q2 durchzuschalten. Die Ladung am Knoten N1 wird über den Transistor Q3, die Bitleitung BL1 und den Transistor Q2 entladen. Daher wird das Potential am Knoten N1 und auf der Bitleitung BL1 vermindert, während das Potential am Knoten N2 durch die Operation des Inverters 2 erhöht wird. Da das Potential am Knoten N2 von einem Potential nahe bei VR durch die Operation des Inverters 2 ansteigt, wird die Zeitspanne, bis der Transistor Q7 als Reaktion auf das Potential am Knoten N2 durchschaltet, verkürzt. Der Ausgangsschaltkreis 3 gibt ein Signal So mit einem niedrigen Niveau durch das Durch­ schalten des Transistors Q1 aus.

Wie in der Fig. 2 gezeigt, ist die Zeitspanne T1, die vom Ansteigen der Spannung auf der Wortleitung WL2 oder dem Ansteigen des Ausgangssignales Y1 des Spaltendekodierers bis zum Abfallen des Ausgangssignales So verstreicht, kürzer als die in Fig. 5 gezeigte Zeitspanne T2. Dies ergibt daraus, daß das Potential am Knoten N2 auf einem Wert, der ungefähr gleich VR ist, durch den Ladeversor­ gungsschaltkreis 5 gehalten wird. Da das Potential am Knoten N2 schnell vom Wert VR durch den Inverter 2 geändert wird, schaltet der Transistor Q7 schnell durch. Damit wird das Ausgangssignal S5 mit niedrigem Niveau schneller als in einem herkömmlichen Schaltkreis ausgegeben.

Obwohl der Ladeversorgungsschaltkreis 5 bei der oben beschriebenen Ausführung aus zwei NMOS-Transistoren Q9 und Q10 gebildet ist, können diese Transistoren durch Dioden ersetzt werden, die so geschaltet sind, daß der Vorwärtsstrom vom Versorgungspotential Vcc zum Knoten N2 fließt.

Obwohl der Leseverstärker bei der obigen Ausführung durch einen CMOS-Schaltkreis gebildet wird, kann dieser auch durch einen NMOS- Schaltkreis, bei dem verschiedene Transistoren zur Verminderung der Leistungsaufnahme gebildet sind, gebildet werden. Es kann auch ein Leckstrompfad vom Knoten N1 zum Massepotential gebildet sein, z.B. ist ein kleiner NMOS-Transistor zwischen dem Knoten N1 und dem Massepotential geschaltet. Das Gate des Transistors ist dabei mit dem Knoten N2 verbunden. Schließlich kann dieser Lese­ verstärker 1 auch allgemein auf Speicher mit wahlfreiem Zugriff (RAMs) angewendet werden, obwohl die Beschreibung der obigen Ausführung für den Fall, bei dem der Leseverstärker 1 für ROMs benutzt wird, erfolgt ist.

Nachdem der Transistor Q3 für einen ersten Zugriff durchgeschaltet worden ist, wird beim Leseverstärker der Fig. 1 der Knoten N1 durch das Durchschalten des Transistors Q8 auf ein zusätzliches hohes Potentialniveau gebracht. Daher tendiert der Knoten N2 durch die Operation des Inverters 2 dazu, in Richtung auf das Masse­ potential geändert zu werden. Da der Ladeversorgungsschaltkreis 5 den Knoten N2 auf einem Potential, das etwa gleich VR ist, hält, wird das Potential des Knotens N2 zum Zeitpunkt des zweiten Zugriffes in kurzer Zeit erhöht. Damit kann der Transistor Q1 schnell durchschalten. Das bedeutet, daß die Verstärkungsge­ schwindigkeit dieses Leseverstärkers 1 vom Stromtyp oder die Arbeitsgeschwindigkeit des Leseverstärkers in der Halbleiter­ speichereinrichtung im Vergleich mit einem herkömmlichen Schaltkreis erhöht werden kann.

Claims (10)

1. Leseverstärker für eine Halbleiterspeichereinrichtung, die eine Mehrzahl von Bitleitungen (BL1, BL11) und eine zwischen den Bitleitungen (BL1, BL11) und dem Leseverstärker (1) geschaltete erste Schalteinrichtung (Q3, Q13) aufweist; mit
einem mit der ersten Schalteinrichtung (Q3, Q13) verbundenen Eingangsknoten (N1);
einer mit dem Eingangsknoten (N1) verbundenen und von der Spannung am Eingangsknoten (N1) abhängenden ersten Invertierungseinrichtung (2) zum verzögerten Ausgeben einer gegenüber der Spannung am Eingangsknoten (N1) invertierten Ausgangsspannung;
einer zwischen einem ersten Potential (Vcc) und dem Eingangsknoten (N1) geschalteten und über einen internen Knoten (N2) von der Ausgangsspannung der ersten Invertierungseinrichtung (2) abhängenden zweiten Schalteinrichtung (Q8);
wobei im Betrieb das Potential auf den Bitleitungen (BL1, BL11) vor dem Durchschalten der ersten Schalteinrichtung (Q3, Q13) im allgemeinen nahe einem zweiten Potential (GND) ist;
gekennzeichnet durch eine Spannungsversorgungsschaltung (5) zum Halten des internen Knotens (N2) auf einem dritten Potential (VR) zwischen dem ersten Potential (Vcc) und dem zweiten Potential (GND) und zum Beschleunigen des Ladens des internen Knotens (N2), wenn die Spannung am Eingangsknoten (N1) höher als ein Standardpotential (VO1) steigt.

2. Leseverstärker nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Spannungsversorgungsschaltung (5) zwischen dem ersten Potential (Vcc) und dem Ausgang der ersten Invertierungs­ einrichtung (2) geschaltet ist.

3. Leseverstärker nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Spannungsversorgungsschaltung (5) eine dritte Schalteinrichtung (Q9, Q10) aufweist, die zwischen dem ersten Potential (Vcc) und dem Ausgang der ersten Invertierungsein­ richtung (2) geschaltet und derart angepaßt ist, daß die dritte Schalteinrichtung (Q9, Q10) in Abhängigkeit des Ausgangssignales der ersten Invertierungseinrichtung (2) durchgeschaltet wird.

4. Leseverstärker nach Anspruch 3, dadurch gekenn­ zeichnet, daß die dritte Schalteinrichtung eine Diodeneinrichtung (Q9, Q10) umfaßt, die zwischen dem ersten Potential (Vcc) und dem Ausgang der ersten Invertierungseinrichtung (2) geschaltet ist, wobei die Diodeneinrichtung (Q9, Q10) in einer Richtung geschaltet ist, um das erste Potential (Vcc) an den Ausgang der ersten Inver­ tierungseinrichtung (2) zu geben.

5. Leseverstärker nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Diodeneinrichtung mindestens einen ersten Feldeffekttransistor (Q9, Q10) eines Leitungstypes mit einer Sourceelektrode, einer Drainelektrode und einer Gateelek­ trode aufweist, wobei die Drainelektrode und die Gateelektrode miteinander verbunden sind zum Empfangen des ersten Potentiales (Vcc), und die Sourceelektrode mit dem Ausgang der ersten Invertierungseinrichtung (2) verbunden ist.

6. Leseverstärker nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß die zweite Schalteinrichtung einen zweiten Feldeffekttransistor (Q8) des einen Leitungstypes mit einer Sourceelektrode, einer Drainelektrode und einer Gateelektrode aufweist, wobei die Drainelektrode mit dem ersten Potential (Vcc), die Sourceelektrode mit dem ersten Knoten (N1) und die Gateelek­ trode mit dem Ausgang der ersten Invertierungseinrichtung (2) verbunden ist.

7. Leseverstärker nach einem der Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß die verzögerte invertierte Ausgangsspannung an eine Verstärkungseinrichtung mit einer zweiten Invertierungs­ einrichtung (3) angelegt wird, die mit dem Ausgang der ersten Invertierungseinrichtung (2) verbunden und vom Ausgangspotential der ersten Invertierungseinrichtung (2) abhängig ist, zum Ausgeben einer invertierten Spannung.

8. Leseverstärker nach Anspruch 7, dadurch gekenn­ zeichnet, daß die erste und die zweite Invertierungseinrichtung jeweils Inverter (2, 3) vom Komplementärtyp umfassen.

9. Leseverstärker nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß das zweite Potential ein Massepotential (GND), das erste Potential ein Versorgungspotential (Vcc) und der Leitungstyp einen N-Typ umfaßt.

10. Leseverstärker nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß dieser Teil eines Nur-Lese-Speichers (ROM) ist.