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QUERVERWEIS
AUF VERWANDTE ANMELDUNGEN
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Die
vorliegende Erfindung nimmt Bezug auf und beansprucht den Vorteil
aus und die Priorität
der vorläufigen
Anmeldung Nr. 60/245,913, eingereicht am 3. November 2000, mit dem
Titel "Very Small
High Performance CMOS Static Memory (Multi-Port Register File) With
Power Reducing Column Multiplexing Scheme" (sehr kleiner statischer Hochleistungs-CMOS-Speicher
(Multi-Port-Registerdatei) mit energiereduzierender Spalten-Multiplexing-Konfiguration),
dessen kompletter Gegenstand hier durch Bezugnahme vollständig eingefügt wird.
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HINTERGRUND
DER ERFINDUNG
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung betrifft statische Speicher oder Multi-Port-Registerdateien.
Genauer gesagt betrifft ein Ausführungsbeispiel
der vorliegenden Erfindung einen asynchronen statischen Hochleistungs-CMOS-Speicher mit
sehr kleinem Hub, der ein Spalten-Multiplexing-Verfahren aufweist.
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Gegenwärtig werden
Speicher oder Registerdateien in zahlreichen Anwendungen in verschiedenen
Industriezweigen in hohem Maße
benutzt. Obwohl es typischerweise erwünscht ist, so viele Speicherzellen
wie möglich
in einen gegebenen Bereich zu integrieren, werden einige bekannte
Speicher oder Registerdateien oftmals als physisch zu groß angesehen
(d.h. sie nehmen zuviel Siliziumfläche ein) und/oder sind für eine gegebene
Produktdefinition zu langsam. Außerdem ist der Leistungsverlust ein
weiterer Parameter, den alle Speicherdesigner zwangsweise in Betracht
ziehen müssen,
um ein Produkt kosteneffektiv zu machen. Außerdem erfordern es einige
Anwendungen, dass derartige Speicher oder Registerdateien synchron
oder asynchron funktionieren.
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Ein
Typ eines grundlegenden Datenspeichers oder einer grundlegenden
Registerdatei ist der statische CMOS-Direktzugriffsspeicher (alternativ
als "SRAM" bezeichnet), der
seinen Speicherzustand bewahrt, ohne dass eine Auffrischung nötig ist,
solange der Zelle Strom zugeführt
wird. In einem Ausführungsbeispiel
des SRAM ist der Speicherzustand normalerweise als eine Spannungsdifferenz
in einem bistabilen Funktionselement wie etwa einer Inverterschleife
gespeichert. Aber einige gegenwärtig
bekannte SRAM-Speicher arbeiten nicht in Verbindung mit niedrigen
Speisespannungen. Das heißt,
wenn sich die Speisespannung etwa 1,0 Volt oder weniger nähert, steigt
die Zugriffszeit exponentiell. Darüber hinaus sind solche gegenwärtig bekannte SRAM-Speicher
rauschanfällig.
Das heißt,
es kann zum Beispiel in einer Bitleitung ein Rauschen vorhanden
sein und kann eine oder mehrere damit verknüpfte Geräte wie etwa einen Leseverstärker irrtümlicherweise
schalten (trip).
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Weitere
Beschränkungen
und Nachteile von herkömmlichen
und traditionellen Lösungswegen werden
den Fachleuten auf dem Gebiet durch den Vergleich solcher Systeme
mit der vorliegenden Erfindung deutlich, wie diese in dem Rest der
vorliegenden Anmeldung unter Bezugnahme auf die Zeichnungen dargelegt
ist.
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Das
Dokument
US 5,608,681 offenbart
ein Speichersystem, das eine Vielzahl von asymmetrischen Leseverstärkern umfasst,
die auf einen ersten Logikzustand vorgeladen sind und optimiert
sind, um sich schnell in Richtung auf den ersten Logikzustand einzustellen.
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Das
Dokument
US 5,590,087 offenbart
eine verbesserte Multi-Port-Datenspeicherungsvorrichtung
des Speichertyps, die die Zellenstabilitätsprobleme durch eine unidirektionale
Isolierung von Speicherzellen der Multi-Port-Datenspeicherungsvorrichtung
gegenüber
Leseports der Multi-Port-Datenspeicherungsvorrichtung überwindet.
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Das
Dokument
JP 9186535 offenbart
eine Differenzeingangs-Leseverstärker-Schaltung, die einen
MOS-Transistor umfasst, dessen Drain oder Source eine Verbindung
zu einem Ausgangsknoten der Verstärkerschaltung schafft, und
dessen Gate eine der Differenzeingangsspannungen empfängt.
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Das
Dokument
EP 0 681 293
A1 offenbart einen Leseverstärker, der eine Differenzeingangsstufe umfasst,
die mit einer positiven Rückkopplung
zur Einführung
einer vordefinierbaren Hysterese versehen ist.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen Multi-Port-Registerdateispeicher
bereitzustellen, der in der Lage ist, in Verbindung mit niedrigen
Versorgungsspannungen zu arbeiten, ohne die Zugriffszeit zu erhöhen.
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Diese
Aufgabe wird von einem Multi-Port-Registerdateispeicher verwirklicht,
wie er in Anspruch 1 angegeben ist.
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Vorteilhafte
Ausführungsbeispiele
der Erfindung sind in den angehängten
Ansprüchen
definiert.
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Merkmale
der vorliegenden Erfindung können
in einem statischen Hochleistungs-CMOS-Speicher gefunden werden.
In einem Ausführungsbeispiel
kann die vorliegende Erfindung in einem differentiellen statischen
Hochgeschwindigkeits-CMOS-Speicher
gefunden werden, der synchron oder asynchron mit einer niedrigen
Stromversorgungsspannung arbeitet. In diesem Ausführungsbeispiel
weist der statische CMOS-Speicher eine Lesezugriffszeit von etwa
3 Nanosekunden oder weniger auf und ist robuster als gegenwärtig bekannte statische
Speicher, wobei Rauscheffekte eliminiert werden, die irrtümlicherweise
einen Leseverstärker schalten
könnten,
der mit dem statischen Speicher verwendet wird.
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung betrifft einen Multi-Port-Registerdateispeicher, der in Anwendungen
verwendet werden kann, in denen eine Stromversorgung von weniger
als etwa 1,08 Volt auftritt. In diesem Ausführungsbeispielumfasst der Speicher
wenigstens eine Speicherzelle, eine differentielle Abfühlvorrichtung
(differential sensing device), die mit einer Spannungsreferenzvorrichtung
gekoppelt ist und einen kleinen Spannungshub (voltage swing) abfühlen kann.
Dieses Ausführungsbeispiel
umfasst auch eine mit einem Latch versehene Ausgangsschaltung, die
mit der differentiellen Abfühlvorrichtung
gekoppelt ist.
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In
einem anderen Ausführungsbeispiel
bezieht sich der Registerdateispeicher auf einen Multi-Port-Registerdateispeicher,
der in Anwendungen verwendet werden kann, in denen eine Stromversorgung
von weniger als etwa 1,08 Volt auftritt. In diesem Ausführungsbeispiel
umfasst der Speicher eine Vielzahl von Speicherzellen, die in einer
Vielzahl von Zeilen und Spalten angeordnet sind. Der Speicher umfasst
des Weiteren wenigstens einen Leseport und einen Schreibport, die
mit jedem der Speicherelemente gekoppelt sind. Eine differentielle
Abfühlvorrichtung
ist enthalten, die einen kleinen Spannungshub abfühlen kann.
Diese Vorrichtung umfasst auch eine Spannungsreferenzschaltung und
eine mit einem Latch versehene Ausgangsschaltung, die mit der differentiellen
Abfühlvorrichtung
gekoppelt sind.
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In
noch einem anderen Ausführungsbeispiel betrifft
die vorliegende Erfindung einen Multi-Port-Registerdateispeicher,
bei dem der Speicher eine Vielzahl von Speicherzellen, die in Zeilen
und Spalten angeordnet sind, eine Einrichtung zum Auswählen einer
oder mehrerer der Speicherzellen und eine Einrichtung zum Abfühlen eines
kleinen Bitleitungs-Spannungshubs umfasst.
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Noch
ein anderes Ausführungsbeispiel
der vorliegenden Erfindung betrifft ein Verfahren zur Verbesserung
der Geschwindigkeit und zur Steigerung der Performanz in einem Multi-Port-Registerdateispeicher,
der eine Vielzahl von Speicherelementen aufweist. In diesem Ausführungsbeispiel
umfasst das Verfahren das Auswählen
wenigstens einer der Speicherzellen und das differentielle Abfühlen eines
kleinen Spannungshubs.
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Noch
ein weiteres Ausführungsbeispiel
der vorliegenden Erfindung betrifft ein Verfahren zum Lesen von
Daten, die in einem Multi-Port-Registerdateispeicher gespeichert
sind, der eine Vielzahl von Speicherzellen aufweist, die in Zeilen
und Spalten angeordnet sind. Dieses Ausführungsbeispiel umfasst das
Auswählen
einer der Speicherzellen, das Fließen eines Stroms durch wenigstens
ein Lesetransistorpaar einer Speicherzelle in einer (oder möglicherweise
mehreren) Spalte(n), das Bewirken, dass ein Ausgang (eines Leseverstärkers, der
mit wenigstens einer Spalte verbunden ist) Daten, auf die zugegriffen
worden ist, auf volle CMOS-Logikpegel wechselt.
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Weitere
Aspekte, Vorteile und neuartige Merkmale der vorliegenden Erfindung
sowie auch Einzelheiten eines veranschaulichten Ausführungsbeispiels
davon werden aus der nachfolgenden Beschreibung und den nachfolgenden
Zeichnungen besser verständlich,
wobei sich gleiche Bezugszeichen auf gleiche Teile beziehen.
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KURZE BESCHREIBUNG VON
MEHREREN ANSICHTEN DER ZEICHNUNGEN
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1 veranschaulicht
ein Blockdiagramm eines asynchronen statischen Hochleistungs-CMOS-Speichers
(Multi-Port-Registerdatei) gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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2 veranschaulicht
ein Blockdiagramm eines alternativen Ausführungsbeispiels eines asynchronen
statischen Hochleistungs-CMOS-Speichers (Multi-Port-Registerdatei) gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, der einen Spalten-Multiplexer umfasst;
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3 veranschaulicht
ein Beispiel einer Speichervorrichtung, die gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung verwendet wird;
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4 veranschaulicht
ein Schaltbild eines asynchronen statischen Hochleistungs-CMOS-Speichers
(Multi-Port-Registerdatei) gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, der Pull-Up- und Spalten-Multiplexer
umfasst, die ähnlich dem
sind, der in 2 veranschaulicht ist;
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5 veranschaulicht
ein Schaltbild für
einen differentiellen analogen zweistufigen Leseverstärker gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, der dem ähnlich ist, der in 4 veranschaulicht
ist;
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6 veranschaulicht
ein Schaltbild für
eine Speicherzelle gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung mit einem Leseport-Paar, das dem ähnlich ist,
das in 4 veranschaulicht ist;
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7 veranschaulicht
ein Schaltbild einer Spannungsreferenzschaltung gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, die der ähnlich ist, die in 4 veranschaulicht
ist;
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8 veranschaulicht
ein Schaltbild eines Pull-Up- und Spalten-Multiplexers gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung, der dem ähnlich ist, der in 4 veranschaulicht
ist; und
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9 veranschaulicht
eine graphische Darstellung, die die Wellenformen für den Lesepfad
darstellt, der gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung verwendet wird.
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GENAUE BESCHREIBUNG
DER ERFINDUNG
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung betrifft einen differentiell abfühlenden Hochgeschwindigkeits-Registerdateispeicher
mit hoher Schreibdichte bzw. einen SRAM, der synchron oder asynchron
mit einer niedrigen Spannungsstromzufuhr arbeitet. Es kommt in Betracht,
dass dieses Ausführungsbeispiel
Rauscheffekte in den Bitleitungen reduziert oder eliminiert, robuster
ist, weniger Schaltungen verwendet und weniger Raum einnimmt als
gegenwärtig
bekannte SRAM-Speicher.
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In
einem Ausführungsbeispiel
weist der Registerdateispeicher oder SRAM einen verbesserten Leistungsverlust
(d.h. moderat), der zum Beispiel in dem 64kb (Kilobit) oder kleineren
Bereich mit einer Stromzufuhrspannung verwendet wird, die größer als 0,
aber kleiner als etwa 2,00 Volt ist. Der Registerdateispeicher kann
in einem Ausführungsbeispiel zum
Beispiel ein unidirektionaler Multi-Port-Speicher sein (d.h. er
weist dedizierte Schreibport(s) und dedizierte Leseport(s) auf,
die einen differentiellen zweitstufigen Leseverstärker der
analogen Bauweise verwenden, um einen kleinen Bitleitungshub abzufühlen, zum
Beispiel etwa 100 Millivolt (differentiell), der sich bei der oberen
Spannungsschiene der Spannungsquelle befindet. Dieser Registerdateispeicher wird
allgemein bei Anwendungen in dem Bereich von 16kb oder kleiner mit
einer Stromversorgungsspannung verwendet, die weniger als etwa 1,08
Volt betragen könnte
und zum Beispiel (im schlimmsten Fall) nur 30 Milliwatt an Strom
für eine
Konfiguration mit 128 Kanälen
abführen
würde.
Dieser Registerdateispeicher reduziert die Zugriffszeit auf etwa
3 Nanosekunden oder weniger, kann als robuster betrachtet werden
als früher
bekannte SRAM-Speicher und beseitigt Rauscheffekte in den Bitleitungen,
die irrtümlicherweise
den Leseverstärker
schalten könnten.
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Ein
Blockdiagramm von zwei Ausführungsbeispielen
der vorliegenden Erfindung ist jeweils in den 1 und 2 veranschaulicht.
Der statische CMOS-Speicher oder Multi-Port-Registerdateispeicher,
der in den 1 und 2 jeweils
allgemein als Speicher 10 und 110 bezeichnet wird,
arbeitet entweder synchron oder asynchron und umfasst zum Beispiel
eine Registerdateispeicherzelle 12 oder 112, die
direkt oder indirekt mit einer Abfühlvorrichtung oder einem Leseverstärker 20 oder 120 gekoppelt
ist, damit verbunden ist oder auf andere Weise elektrisch damit
kom muniziert (wie in den 1 und 2 veranschaulicht
ist), obwohl auch andere Anordnungen in Betracht kommen. Die Speicher 10 und 110 speichern
Daten (d.h. "Worte" und "Bits pro Wort"), die zum Beispiel
während
eines Schreibprozesses bereitgestellt werden. Die Abfühlvorrichtung
bzw. der Leseverstärker 20 und 120 fühlt einen
kleinen Bitleitungs-Spannungshub ab, wodurch die Performanz der
Speicher 10 und 110 jeweils gesteigert wird.
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Wie
in 1 veranschaulicht ist, umfasst die Registerdateispeicherzelle 12 ein
Leseport-Paar 16, das mit einem Speicherelement 14 gekoppelt
ist. Der differentielle Leseverstärker 20 ist mit der
Registerdateispeicherzelle 12 gekoppelt. Genauer gesagt
ist der Leseverstärker 20 mit
dem Leseport-Paar 16 gekoppelt. Die Spannungsreferenz 18 ist
mit dem differentiellen Leseverstärker 20 gekoppelt,
der wiederum mit der mit einem Latch versehenen Ausgangsschaltung 22 gekoppelt
ist, die einen Ausgang 23 aufweist. Der Leseverstärker 20 fühlt differentiell
eine kleine Bitleitungs-Hubausgabe durch die Leseport-Paare ab.
Mit anderen Worten, der Leseverstärker 20 fühlt effektiv
einen Differenzstrom an den lokalen Lese-Bitleitungen rbit und rbitb 27 ab.
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1 veranschaulicht
des Weiteren eine Vielzahl von elektrischen Verbindungen oder Kopplungen.
Die elektrischen Kopplungen wwd (= write wordline; Schreibwortleitung),
Schreib-Bitleitungen (alternativ als wbit und wbib 29 bezeichnet)
sind so gezeigt, dass sie mit dem Speicherelement 14 gekoppelt
sind. Das Speicherelement 14 ist mit dem Leseport-Paar 16 über die
Kopplungen oder Verbindungen 28 gekoppelt. Die Rwd (= read
wordline; Lesewortleitung) ist veranschaulicht, wie sie mit dem
Leseport-Paar 16 gekoppelt ist. In diesem Ausführungsbeispiel
besitzt der Speicher 10 keinen Spalten-Multiplexer (d.h.
wo jede Spalte mit ihrem eigenen Ausgangskanal gekoppelt ist), so
dass das Leseport-Paar 16 direkt mit dem Leseverstärker 20 über lokale
Lese-Bitleitungen (alternativ als rbit und rbitb 27 bezeichnet)
gekoppelt ist. Der Ausgang bzw. die Ausgangsleitung 23 ist
veranschaulicht, wie sie mit der mit einem Latch versehenen Ausgangsschaltung 22 verbunden
ist.
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Die
Speicherzellen sind in einem Ausführungsbeispiel in einer Vielzahl
von Zeilen und in wenigstens einer Spalte angeordnet, wobei jede
Spalte mit einem einzelnen Ausgangskanal gekoppelt ist, wodurch
aufgezeichnete Informationen gespeichert werden. Die Leseport-Paare
sind mit den Speicherelementen in einer isolierten Art und Weise
gekoppelt (d.h. die Leseport-Paare beeinträchtigen nicht die statische
Stabilität
der Registerdateispeicherzelle 12), wodurch ermöglicht wird,
dass eine Vielzahl von Speicherzellen in einer solchen Vielzahl
von Zeilen und in einer (oder mehreren) Spalte(n) angeordnet werden
können,
um die aufgezeichneten Informationen zu speichern.
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In
einem Ausführungsbeispiel
der vorliegenden Erfindung wird der Speicherzustand als eine Spannungsdifferenz
in einem bistabilen Speicherelement 14, z.B. etwa einer
Inverterschleife gespeichert. Diese Speichervorrichtungen befinden
sich entweder in einem niedrigen gespeicherten (low stored) oder
in einem hohen gespeicherten (high stored) Speicherzustand. Wenn
sich die Speichervorrichtung in einem niedrigen gespeicherten Zustand
befindet, ändert das
Aufzeichnen von neuen und völlig
verschiedenen Informationen die Speichervorrichtung in einen hohen
gespeicherten Zustand (jeweils eine logische "0" in
eine logische "1 "). Wenn sich die
Speichervorrichtung in einem hohen gespeicherten Zustand befindet (logische
1), ändert
das Aufzeichnen von neuen und völlig
verschiedenen Informationen die Speichervorrichtung in einen niedrigen
gespeicherten Zustand (logische 0).
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Bei
diesem Ausführungsbeispiel
bestimmt das Vorhandensein oder das Fehlen eines Stroms an dem Leseverstärker 20 den
Zustand, der in dem ausgewählten
Speicherplatz enthalten ist. Der Leseverstärker 20 fühlt differentiell
die Bitleitungen rbit und rbitb ab und gibt eine entsprechende Spannung
aus, um mit dem Ausgangsspeicher des Speichers zu kommunizieren,
der eine volle CMOS-Logikpegeleingabe benötigt. Der Leseverstärker fühlt einen
kleinen vorbestimmten Bitleitungshub ab, zum Beispiel etwa 100 Millivolt,
der sich an der oberen Spannungsschiene der Spannungszufuhr befindet.
Wenn man einen kleinen vorbestimmten Bitleitungshub hat, reduziert
sich der Betrag an Zeit, der für
das vollständige
Schalten der hochkapazitiven Bitleitungen benötigt wird. Der Bitleitungshub
ist wenigstens ein Teil der gesamten Spannungszufuhr. Selbst mit
so einem kleinen Bitleitungshub ist es für den zweistufigen Leseverstärker ausreichend,
die Standard-CMOS-Logikpegel an dem Ausgang des Leseverstärkers beinahe
vollständig
wiederherzustellen.
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Ein
Blockdiagramm eines anderen Ausführungsbeispiels
der vorliegenden Erfindung ist in 2 veranschaulicht.
Der Speicher 110, der in 2 veranschaulicht
ist, umfasst eine Vielzahl von Speicherzellen 112, wobei
jede Speicherzelle 112 ein Leseport-Paar 116 und
ein Speicherelement 114 umfasst. Jede Speicherzelle 112 ist
mit einem Pull-Up- und Spalten-Multiplexer 124 und einer
Spalten-Multiplexer-Standby-Steuerung 126 gekoppelt,
damit verbunden oder kommuniziert auf andere Art und Weise elektrisch
damit. Außerdem
ist der Pull-Up- und Spalten-Multiplexer 124 mit der Spalten-Multiplexer-
und Standby-Steuerung 126 gekoppelt. Der Speicher 110 umfasst
auch eine Spannungsreferenz 118, die mit jedem der differentiellen
Leseverstärker 120 verbunden
ist, um einen konstanten Strom einzustellen, der wiederum mit der
mit einem Latch versehenen Ausgangsschaltung 122 gekoppelt
ist, die einen Ausgang 123 aufweist. Der Leseverstärker 120 fühlt differentiell
einen kleinen Bitleitungshub ab, der von den Leseport-Paaren ausgegeben
wird. Mit anderen Worten, der Leseverstärker 120 fühlt effektiv
einen Strom ab, indem er diesen in eine Spannung in den lokalen Lese-Bitleitungen
rbit und rbitb umwandelt.
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Obwohl
es in 2 nicht speziell veranschaulicht ist, kommt es
in Betracht, dass der Speicher 110 elektrische Kopplungen
wwd, wbit, wbitb, rwd, rbit und rbitb umfasst, ähnlich wie bei dem Ausführungsbeispiel,
das in 1 veranschaulicht ist. Die Kopplungen 128 und
der Ausgang 123 sind veranschaulicht. Die Speicherelemente
sind in einem Beispiel dieses Ausführungsbeispiels in einer Vielzahl
von N Zeilen und einer Vielzahl von M Spalten angeordnet und speichern
die aufgezeichneten Informationen. In 2 ist zum
Beispiel N = 1 und M = 3. Wiederum in diesem Beispiel sind die Leseport-Paare 116 mit
dem Registerdateispeicherelement 114 in einer isolierten
Art und Weise gekoppelt, so dass die Leseports die statische Stabilität der Speicherzelle nicht
beeinträchtigen.
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Wie
vorher vorgesehen worden ist, bestimmt das Vorhandensein bzw. das
Fehlen eines Stroms an dem Leseverstärker 120 den Datenzustand,
der in dem ausgewählten
Speicherplatz gespeichert ist. Der Leseverstärker 120 fühlt den
Strom ab oder erfasst diesen und gibt eine entsprechende Spannung aus,
um mit der vollen CMOS-Ausgangsstufe des Speichers zu kommunizieren.
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In
einem Beispiel des Ausführungsbeispiels, das
in 2 veranschaulicht ist, wird eine Vielzahl von
Spalten (die als ein Multi-Spalten-Multiplexer-Registerdateispeicher
konfiguriert sind) in Betracht gezogen, wie vorher vorgesehen worden
ist. Das Spaltenmultiplexen optimiert Speicher mit vielen Worten,
aber mit relativ wenigen Bits pro Wort. Sowohl von einem topologischen
als auch von einem leistungsmäßigen Standpunkt
aus stellt das Spaltenmultiplexen flexible eingebettete Speicherlösungen bereit.
Eine Pull-Up- und Spaltenmultiplexerschaltung (am besten in
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8 zu
sehen) wird verwendet, um eine solche Spaltenmultiplexing-Fähigkeit
zu implementieren. Diese Schaltung befindet sich konzeptionell zwischen
der Registerdateispeicherzelle 112 und dem Leseverstärker 120.
Wie aus der vorhergehenden Erläuterung
und den Figuren deutlich sein sollte, ist die Anzahl an Spaltenmultiplexerschaltungen
im Allgemeinen abhängig
von der Anzahl an Spalten und der Anzahl an Bits pro Wort.
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Im
Vergleich zu bekannten SRAM-Speichern und Registerdateien reduzieren
die Ausführungsbeispiele
von 1 und 2 die Speichersiliziumfläche, während sie
die Geschwindigkeit verbessern. Die Verwendung von dedizierten Schreib-
und Leseports in Kombination mit einem oder mehreren differentiellen
zweistufigen Leseverstärker(n)
beseitigt doppelte Spannungskreise und/oder reduziert die gesamte
Transistoranzahl in dem Speicher 10 und 110, was
zu einem reduzierten Betrag an benötigter Siliziumfläche führt. Das
veranschaulichte Ausführungsbeispiel
optimiert auch die Speicherlesezugriffszeit, da sich die hohe Transistordichte
in eine geringere Querverbindungskapazität und folglich höhere Geschwindigkeiten
für einen
gegebenen oder speziellen Leistungspegel umwandelt.
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Unter
Bezugnahme auf 3 ist ein Ausführungsbeispiel
des Speicherelements 14 veranschaulicht, zum Beispiel ein
6T CMOS SRAM Speicherelement. Die 6T CMOS SRAM Speichervorrichtung
umfasst zwei P-Kanal-Feldeffekttransistoren (Pfets) 150 und 152 und
vier N-Kanal-Feldeffekttransistoren (Nfets) 154, 156, 158 und 160.
Ein Pfet-Transistor wird von einer logischen 0 an seinem Gate eingeschaltet
und kann eine logische 1 weiterleiten oder übertragen. Ein Nfet-Transistor
wird von einer logischen 1 an seinem Gate eingeschaltet und kann
eine logische 0 weiterleiten oder übertragen.
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Es
sollte erkannt werden, dass sich die Speichervorrichtung entweder
in einem niedrigen oder hohen gespeicherten Speicherzustand befindet,
wie oben dargelegt worden ist. Wenn eine logische 0 gespeichert
ist (d.h. die Speichervorrichtung befindet sich in einem niedrigen
gespeicherten Zustand), dann speichert das Aufzeichnen von neuen
und vollständig
anderen Informationen eine logische 1 (d.h. einen hohen gespeicherten
Zustand). Wenn eine logische 1 in der Speichervorrichtung aufgezeichnet
ist (d.h. die Speichervorrichtung befindet sich in einem hohen gespeicherten
Zustand), dann zeichnet das Aufzeichnen von neuen und vollständig andern Informationen
eine logische 0 auf (d.h. wandelt die Speicherelementdaten in einen
niedrigen gespeicherten Zustand um).
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Ein
Schaltbild eines SRAM oder einer Multi-Port-Registerdatei 200,
die dem Speicher 110 in 2 ähnlich ist,
ist in 4 veranschaulicht. Das veranschaulichte Ausführungsbeispiel
stellt einen verbesserten Leistungsverlust (d.h. moderat) bereit, der
in dem Bereich von 64kb (Kilobit) oder in einem kleineren Bereich
verwendet wird, mit einer Stromversorgungsspannung von zum Beispiel
größer als
0, aber kleiner als etwa 2,00 Volt. Der Registerdateispeicher kann
in einem Ausführungsbeispiel
zum Beispiel in Anwendungen in dem 16kb Bereich oder in einem kleineren
Bereich mit einer Stromversorgungsspannung verwendet werden, die
weniger als etwa 1,08 Volt betragen könnte, ohne dass eine beträchtliche
Geschwindigkeit von derjenigen, die typischerweise erwartet würde, geopfert
werden müsste, wobei
(im schlimmsten Fall) nur 30 Milliwatt an Strom bei einer Konfiguration
mit 128 Kanälen
abgeführt würde. In
diesem Ausführungsbeispiel
verringert der Registerdateispeicher 200 die Lesezugriffszeit
auf etwa 3 Nanosekunden oder weniger, ist robuster als bisher bekannte
SRAMs und beseitigt die Rauscheffekte der Bitleitungen, die irrtümlicherweise
den Leseverstärker
schalten könnten.
In dem veranschaulichten Ausführungsbeispielumfasst
die Registerdatei 200 ein Leseport-Paar 216, einen
Pull-Up- und Spaltenmultiplexer 224, eine Spaltenmultiplexer-
und Standby-Steuerung 226, eine Spannungsreferenz 218,
einen differentiellen analogen zweistufigen Leseverstärker 220 und
eine mit einem Latch versehene Ausgangsschaltung 222.
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Ein
Schaltbild eines Ausführungsbeispiels
eines differentiellen analogen zweistufigen Leseverstärkers, der ähnlich wie
die differentiellen Leseverstärker, 20, 120 und 220 ist,
die in den 1, 2 und 4 veranschaulicht
sind, ist in 5 veranschaulicht. In diesem
veranschaulichten Ausführungsbeispiel
sind die Abschnitte A-E nur zu Erläuterungszwecken veranschaulicht.
Zwei Abschnitte, die Abschnitte A und B genannt sind, können die
Geschwindigkeit des differentiellen Leseverstärkers verbessern (alternativ
als Verstärkerverbesserungsvorrichtungen
bezeichnet). Der differentielle Leseverstärker arbeitet aufgrund der
Transistoren der Abschnitte A und B etwa 150 Picosekunden schneller als
gegenwärtig
erhältliche
Leseverstärker.
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In
diesem Ausführungsbeispiel
umfasst der Abschnitt A einen Pfet-Transistor 349, der
mit der Versorgungsspannung VDD gekoppelt ist, mit den Transistoren 310, 314, 324 und
dem Abschnitt C über sein
Gate gekoppelt ist, und mit dem Knoten imir, den Transistoren 310, 312 und 316 über seinen
Drain gekoppelt ist. In ähnlicher
Weise umfasst der Abschnitt B einen Pfet-Transistor 346,
der mit der VDD gekoppelt ist, mit der Masse über sein Gate und mit dem Transistor 312 über seinen
Drain gekoppelt ist.
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Abschnitt
A, die erste Verstärkerverbesserungsvorrichtung,
erhöht
die Gleichstromspannungsgrenze auf die zweite Stufe, wodurch die
funktionelle Zuverlässigkeit
erhöht
wird. Genauer gesagt ermöglicht
es Abschnitt A, der den Pfet-Transistor 349 umfasst, dem
Ausgang der ersten Stufe des differentiellen analogen zweistufigen
Leseverstärkers,
die absolute Spannung (in dem niedrigen Zustand) gegenüber bekannten
Verstärkerschaltungen
herabzusetzen. Unter Bezugnahme auf 5 schaltet
der Transistor 349 ein und versucht, den Knoten imir hochzuziehen
(pull up). Wenn der Knoten imir hochzieht, schaltet der Transistor 310 ein
wenig ab, was es schließlich
dem Ausgang der ersten Stufe erlaubt, weiter abzufallen (da der
Transistor 310 in einen höheren Impedanzmodus gesetzt
worden ist). Dass der Ausgang der ersten Stufe in die Lage versetzt
wird, weiter abzufallen als bisher bekannte Verstärker, fügt dem Eingang
der zweiten Stufe einen Spielraum (margin) hinzu.
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Abschnitt
B, die zweite Verstärkerverbesserungsvorrichtung
(die die Geschwindigkeit verbessert) umfasst den Pfet-Transistor 346.
Der Transistor 346 steuert den Transistor 310 (durch
den Transistor 312) härter
und stärker
durch (als dies anderenfalls der Fall gewesen wäre), wodurch bewirkt wird,
dass der Transistor 310 den Ausgang der ersten Stufe schneller
hochzieht. Außerdem
ermöglicht
es diese "Übersteuerung" des Transistors 310,
dass der Transistor 310 kleiner ausgelegt werden kann,
wodurch die Kapazität
an dem Ausgangsknoten der ersten Stufe herabgesetzt wird, was die
Geschwindigkeit des Leseverstärkers
noch weiter verbessert. In der Tat ermöglicht es das Hinzufügen des
Transistors 346 in einer Linie mit Transistor 312,
dass der Ausgang der ersten Stufe den Übergang schneller schafft,
und wenn er mit dem Vorteil gekoppelt ist, der über den Transistor 349 bereitgestellt
wird, fügt
er dem Eingang der zweiten Stufe eine Rauschtoleranz hinzu. Somit
reduziert in einem Ausführungsbeispiel der
vorliegenden Erfindung die Tatsache, dass Transistoren 346 und 349 vorhanden
sind, Effekte aufgrund von Prozessschwankung, reduziert die Siliziumfläche (aufgrund
der Tatsache, dass der Transistor 310 beträchtlich
schrumpft) und steigert die Leistung (Geschwindigkeit).
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Es
kommt in Betracht, dass der differentielle analoge zweistufige Leseverstärker einen
auslösepegelverschobenen
Inverter (trip-level-shifted inverter) umfasst, der Abschnitt C
genannt wird. In diesem Ausführungsbeispiel
umfasst der auslösepegelverschobene
Inverter zwei Transistoren, einen Pfet-Transistor 326 und
einen Nfet-Transistor 328. Der
Transistor 326 ist mit der VDD verbunden, ist mit den Transistoren 328, 324, 310, 314 und 349 über sein
Gate verbunden und ist mit einem Knoten senout, den Transistoren 328, 330, 332, 342 und 340 durch
seinen Drain verbunden. Der auslösepegelverschobene
Inverter umfasst auch den Nfet-Transistor 328, der mit
dem Knoten senout und den Transistoren 326, 330, 332, 340 und 342 gekoppelt
ist, mit den Transistoren 326, 324, 310, 314 und 349 durch
sein Gate gekoppelt ist und mit dem Transistor 348 durch seine
Source gekoppelt ist. Das Verschieben des Auslösepunktes der zweiten Stufe
weiter nach oben und das Herabsetzen der Ausgangsspannung der ersten
Stufe fügt
dem Leseverstärker
Betätigungsspielraum
(operating margin) hinzu.
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Es
wird weiterhin in Betracht gezogen, dass der differentielle analoge
zweistufige Leseverstärker auch
einen Stromversorgungsschalterabschnittumfasst, der Abschnitte D
und E genannt wird. Abschnitt D umfasst zwei Nfet-Transistoren 348 und 329.
Abschnitt E umfasst zwei Nfet-Transistoren 308 und 318.
In einem Ausführungsbeispiel
schalten die Abschnitte D und E den Strom zu dem Leseverstärker ab.
Der Nfet-Transistor 348 ist mit dem Transistor 328 gekoppelt,
ist mit stbyb2 durch sein Gate gekoppelt und ist mit dem Transistor 329 durch
seine Source gekoppelt. Der Nfet-Transistor 329 ist mit
dem Transistor 348 und dem Knoten ref über sein Gate gekoppelt und
ist mit der Masse über
seine Source gekoppelt. Der Nfet-Transistor 308 ist
mit dem differentiellen Transistorpaar 314 und 316 (Knoten
com) gekoppelt, ist mit stbyb1 durch sein Gate gekoppelt und ist
mit dem Transistor 318 durch seine Source gekoppelt. Der
Nfet-Transistor 318 ist mit dem Transistor 308 und
dem Knoten ref durch sein Gate gekoppelt und ist mit der Masse über seine
Source gekoppelt.
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Die
veranschaulichten differentiellen Leseverstärker benötigen auch eine Spannungsreferenz 218,
um einen konstanten Strom einzurichten. Der Abschnitt E zusammen
mit dieser Spannungsreferenz stellt die Schaltungsbauteile bereit,
die notwendig sind, um den geeigneten Strom für den Differentialverstärker zu
erzeugen.
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In
dem veranschaulichten Ausführungsbeispielumfasst
der differentielle analoge zweistufige Leseverstärker einen Leseverstärker der
ersten Stufe, der zwei Pfet-Transistoren 310 und 312 und
zwei Nfet-Transistoren 314 und 316 umfasst, und
einen Leseverstärker
der zweiten Stufe, der Transistoren 326, 328, 348 und 329 umfasst
(Abschnitte C und D). Der Pfet-Transistor 310 ist mit der
VDD gekoppelt, ist mit dem Knoten imir und den Transistoren 349, 316 und 312 über sein
Gate gekoppelt und ist mit den Transistoren 349, 324, 314 und
dem Abschnitt C über seinen
Drain gekoppelt. Der Pfet-Transistor 312 ist mit dem Transistor 346 gekoppelt,
ist mit dem Knoten imir, den Transistoren 310, 316, 349 und
seinem eigenen Drain über
sein Gate gekoppelt, und ist mit den Transistoren 316, 310, 349 und
seinem eigenen Gate über
seinen Drain gekoppelt. Der Nfet-Transistor 314 ist mit
den Transistoren 310, 349, 324 und dem
Abschnitt C gekoppelt, ist mit den Transistoren 320 und
dem Knoten sbit durch sein Gate gekoppelt, und ist mit dem Knoten
com gekoppelt sowie auch mit den Transistoren 308 und 316 durch
seine Source gekoppelt. Der Nfet-Transistor 316 ist
mit den Transistoren 312, 310 und 349 gekoppelt,
ist mit den Transistoren 322 und dem Knoten sbitb durch
sein Gate gekoppelt und ist mit dem Knoten com gekoppelt sowie mit
den Transistoren 308 und 314 durch seine Source
gekoppelt. Die Transistoren 310, 213, 314 und 316 zusammen
mit den Transistoren im Abschnitt E (308 und 318)
verstärken
die Signaleingänge
an den Knoten sbit und sbitb. Die sich ergebende Ausgabe wird an
die zweite Stufe zur Verstärkung weitergeleitet.
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Die
Transistoren 358, 360, 354, 356, 350, 352, 324, 320 und 322 stellen
die notwendige Logik bereit, um den analogen zweistufigen Leseverstärker korrekt
abzuschalten, wobei das/die Standby-Signal(e) (stby und/oder stbyb)
verwendet wird/werden.
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Die
Transistoren 330, 332, 334, 336, 338, 340, 342 und 334 bilden
die notwendigen Schaltungen, um die korrekte Ausgangslogikpolarität sowie auch
die Treiberstrom- und (Abschalt-)Latch-Funktion auszuführen.
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6 veranschaulicht
ein Ausführungsbeispiel
einer Speicherzelle 612, die ähnlich der Registerdateispeicherzelle 12 und 112 ist,
die vorher vorgesehen worden sind. In dem veranschaulichten Ausführungsbeispielumfasst
die Speicherzelle 612 einen Speicherabschnitt 614 und
einen Leseportabschnitt 613. Der Speicherabschnitt umfasst
zwei Pfet-Transistoren 684 und 682 und vier Nfet-Transistoren 670, 672, 674 und 688.
Außerdem
umfasst der Leseportabschnitt 613 zwei Leseport-Paare (dedizierte
Leseport(s)), die mit dem 6T-Speicherelement 614 gekoppelt
sind, nämlich
rbit und rbitb, wobei die Transistoren 676 und 686 ein
Leseport-Paar umfassen, das miteinander an einem Knoten a verbunden oder
gekoppelt ist, und die Transistoren 680 und 678 umfassen
ein zweites Leseport-Paar, das miteinander an dem Knoten b verbunden
oder gekoppelt ist. In einem Ausführungsbeispiel der vorliegenden
Erfindung umfassen die Transistoren 674 und 688 das
dedizierte Schreibport-Paar, das von einem Signal auf der wwd (=
write wordline; Schreibwortleitung) gesteuert wird und mit wbit
und wbitb (die Schreibbitleitungen) kommuniziert. Obwohl ein Ausführungsbeispiel
der vorliegenden Erfindung einen Leseport und einen Schreibport
umfasst, kommen ein, zwei oder mehr (d.h. eine Vielzahl von) Leseports
und Schreibports in Betracht.
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In
einem Ausführungsbeispiel
der vorliegenden Erfindung sind die Transistoren in wenigstens einem,
im Allgemeinen aber in beiden der Leseport-Paare größenmäßig unterschiedlich.
Genauer gesagt ist der Transistor 686 größer als
der Transistor 676, und der Transistor 678 ist
größer als
der Transistor 680. In einem Ausführungsbeispiel der vorliegenden
Erfindung sind die Transistoren 686 und 678 etwa
gleich in der Größe, und
die Transistoren 676 und 680 sind etwa gleich
in der Größe, obwohl
andere Ausführungsbeispiele
in Betracht kommen, bei denen die Transistoren 686 und 678 unterschiedliche
Größen aufweisen,
obwohl sie immer noch größer als
die Transistoren 676 und 680 sind (die in Abhängigkeit
von den Speicheranforderungen ebenfalls unterschiedliche Größen aufweisen
können).
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Wenn
die Transistoren 686 und 678 jeweils größer als
die Transistoren 676 und 680 ausgelegt werden, überträgt sich
dieses auf eine größere Geschwindigkeit
für die
Speicherzelle. Genauer gesagt, wenn Transistoren 686 und 678 vorhanden
sind, die jeweils größer als
die Transistoren 676 und 680 sind, dann zieht
dies die Knoten a und b weiter hinunter als vergleichbare Speicherzellen,
wodurch eine größere Spannung
vom Gate zur Source für
einen gegebenen Transistor geschaffen wird. Dies erhöht den Strom
in dem ausgewählten
Leseport-Paar, was bewirkt, dass die zugehörige Bitleitung für eine gegebene
Siliziumfläche
schneller entlädt.
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Außerdem wandelt
sich das größenmäßige Verkleinern
der Transistoren 676 und 680 gegenüber ähnlichen
Speicherzellen auch in eine größere Geschwindigkeit
für die
Speicherzelle um. Genauer gesagt verringert die Reduzierung der
Größe der Transistoren 676 und 680 die
Kapazität
in den zugehörigen
Bitleitungen. Das Reduzieren der Kapazität in den Bitleitungen in Kombination
mit einer größeren Gate-Source-Spannung für die Transistoren 676 und 680 erhöht den Strom
pro Kapazität
in den Bitleitungen.
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7 veranschaulicht
ein Ausführungsbeispiel
der Spannungsreferenz bzw. Referenzspannung 718, die ähnlich ist
wie die Spannungsreferenz 18 und 118, die vorher
vorgesehen wurde. Die Spannungsreferenz 718 umfasst einen
Pfet-Transistor 790 und drei Nfet-Transistoren 792, 794 und 796.
Der Transistor 790 ist mit dem VDD gekoppelt, ist mit der Masse über sein
Gate gekoppelt und ist mit dem Widerstand R1 und dem Transistor 792 durch
seinen Drain gekoppelt. Der Transistor 792 ist mit dem
Widerstand R1 und dem Knoten ref gekoppelt, ist mit der anderen
Seite des Widerstands R1 und dem Transistor 790 durch sein
Gate gekoppelt und ist mit dem Transistor 794 durch seine
Source gekoppelt. Der Transistor 794 ist mit dem Transistor 792 gekoppelt,
ist mit dem Knoten stbyb durch sein Gate gekoppelt und mit dem Transistor 796 durch
seine Source gekoppelt. Der Transistor 796 ist mit dem
Transistor 794 und seinem Gate gekoppelt, ist mit dem Transistor 794 und
sich selbst durch sein Gate gekoppelt und ist mit der Masse über seine
Source gekoppelt.
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Der
Pull-Up- und Spaltenmultiplexer (ähnlich wie der Pull-Up- und
Spaltenmultiplexer 124, der in 2 veranschaulicht
ist) kann ein nicht leistungsoptimiertes logisches Speicherfeld
in eine praktischere physikalische Speicherfeld-Implementierung
verändern,
indem er eine Spalte aus einer Vielzahl von Spalten auswählt. Mit
anderen Worten, der Spaltenmultiplexer ermöglicht es einer Vielzahl von
Spalten, Ausgänge
gemeinsam zu nutzen, wobei wenigstens eine Spalte aus der Vielzahl
von Spalten ausgewählt werden
kann. Wenn die Vielzahl von Spalten Ausgänge nicht gemeinsam nutzen
würde,
würde jede Spalte
ihren eigenen Ausgang benötigen.
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8 stellt
ein Ausführungsbeispiel
der Schaltungsbauteile dar, die verwendet werden können, um
eine Spalten-Multiplexing-Fähigkeit
zu implementieren. Diese Spaltenmultiplexerschaltung 800 befindet
sich konzeptionell zwischen den Registerdateispeicherzellen und
dem differentiellen Leseverstärker.
Die veranschaulichte Spaltenmultiplexerschaltung 800 veranschaulicht
nur ein Beispiel des Spaltenmultiplexens. In diesem Ausführungsbeispiel umfasst
die Schaltung vier Pfet-Transistoren 810, 812, 814 und 816.
Die Transistoren 812 und 814 sind durch ihr Gate
mit der Spaltenmultiplexer- und Standby-Steuerungsschaltung gekoppelt
und werden von dieser gesteuert und in dieser Figur "auswählen" genannt (ähnlich wie
die Spaltenmultiplexer- und Standby-Steuerung 226, die
in 4 veranschaulicht ist); sie sind mit differentiellen
Leseverstärkern durch
ihre Drains gekoppelt, während
ihre Sources separat mit rbit und rbitb verbunden sind.
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Wie
aus der vorhergehenden Erläuterung und
den Figuren deutlich sein sollte, ist die Anzahl an Spaltenmultiplexerschaltungen
im Allgemeinen abhängig
von der Anzahl an Spalten. Wenn der Speicher nur eine oder zwei
Spalten verwendet, wird keine Spaltenmultiplexerschaltung eingesetzt.
Aber die Verwendung eines Spaltenmultiplexers ist eher angebracht,
um Speicher mit vielen Worten und wenigen Bits pro Wort in ein physikalisches
Feld mit weniger Zeilen und mehr Spalten zu verschieben.
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In
einem Ausführungsbeispiel
der vorliegenden Erfindung sind die Pull-Ups alle die ganze Zeit über aktiv
und ziehen die Bitleitungen hoch (pulling up). Eine der Adressen
(genannt R1, R2 und R3) in 4 wird ausgewählt. Es
sind zwar nur drei Adressen (Wortleitungen) veranschaulicht, aber
es kommt eine Vielzahl von Adressen (Wortleitungen) in Betracht.
Das Auswählen
einer der Wortleitungen wählt effektiv
eine Seite oder die andere Seite des Speicherelements in jeder ausgewählten Spalte
aus.
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Strom
wird durch die linke Seite oder die rechte Seite der Speicherzellen-Leseports und dann durch
einen Pull-Up-Transistor fließen,
und zwar auf der Grundlage der Daten, die in dem Speicherelement
gespeichert oder aufgezeichnet sind. Die Daten werden durch den
Spaltenmultiplexer zu dem Eingang der ersten Stufe des Leseverstärkers übertragen.
Die Ausgabe der ersten Stufe wird zu dem Eingang der zweiten Stufe übertragen.
Schließlich
wird die Ausgabe der zweiten Stufe zu der mit einem Latch versehenen
Ausgangsschaltung kommuniziert, an der der Speicher die Daten, auf
die neu zugriffen worden ist, präsentiert.
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Wellenformen
eines Ausführungsbeispiels des
Lesepfades sind in 9 veranschaulicht. Die großgestrichelte
Linie 912 stellt die Spannungsänderung für das Auswählen einer Adresse über der
Zeit dar. Während
eines Lesezyklus wechseln die Spannungswellenformen von 912,
wie dies die Abwähl-Adresse
(deselecting address) tut, die von der durchgehenden Linie 926 dargestellt
wird. In einem Ausführungsbeispiel
geht die Linie der ausgewählten Adresse
(zum Beispiel 912) hoch (goes high), während die Linie der abgewählten Adresse
(zum Beispiel 926) herunter geht (goes low). Dies beginnt
den Lesezyklus bei etwa 33,1 Nanosekunden, wie gezeigt ist. Diese
neue Adressauswahl (genauer gesagt die Auswahl einer Wortleitung
und die Abwahl einer anderen Wortleitung) bewirkt, dass eine Reihe
von Ereignissen beginnt.
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Die
kurzgestrichelte Linie 914 stellt die Spannungsänderung
für rbit über der
Zeit dar, während
ihr Gegenstück,
die kurzgestrichelte Linie 916 (rbitb) gesehen werden kann,
wie sie differentiell mit einem Hub von etwa 140 Millivolt arbeitet.
In einem Ausführungsbeispiel
geht eine der Bitleitungen hoch (zum Beispiel rbit, wie durch die
Linie 914 veranschaulicht ist), während die Spannung in der anderen
Bitleitung herunter geht (zum Beispiel rbitb, wie mit der Linie 916 veranschaulicht
ist).
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Die
abwechselnd groß-
und kleingestrichelte Linie 920 stellt die Spannung des
Auslösepunkts
für die
zweite Stufe des Leseverstärkers
dar. Der auslösepegelverschobene
Inverter verschiebt den Auslösepunkt
im Vergleich zu einem standardmäßigen logischen
Inverter nach oben. In diesem Ausführungsbeispiel und bei diesem
simulierten Betätigungspunkt beträgt der Auslösepegel
etwa 620 Millivolt. Die großgestrichelte
Linie 918 stellt die Ausgabe der ersten Stufe (und die
Eingabe zu der zweiten Stufe) des Leseverstärkers dar, die nach unten verschoben
wird (wodurch die Toleranz (margin) auf der niedrigen Seite erhöht wird),
wie vorher vorgesehen worden ist. Die Spannungsänderungen in den Bitleitungen
(rbit und rbitb, die durch die Linien 914 und 916 dargestellt sind)
bewirkt, dass sich die Spannung bei 918 ändert (abfällt), wodurch
sie den spannungsverschobenen Auslösepegel des Verstärkers der
zweiten Stufe kreuzt.
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Diese
abwechselnd groß-
und kleingestrichelten Linien 922 und 924 stellen
jeweils die Spannungsänderung
für senout
und den Ausgang des Speichers über
der Zeit dar. Natürlich
wird eine ähnliche
Operation in der entgegengesetzten Richtung auftreten, wenn der
entgegengesetzte Datenzustand aus den Speicherinhalten ausgelesen
wird.
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Es
ist zwar nur ein Leseverstärker 20, 120 veranschaulicht,
aber es kommt jede Anzahl von Leseverstärkern in Betracht, und zwar
in Abhängigkeit von
der Anzahl an Ausgangskanälen,
wobei ein Leseverstärker
für jeden
Ausgangskanal verwendet wird. Es sollte klar sein, dass es ein physikalisches Speicherfeld
und ein logi sche Speicherfeld gibt. Das physikalische Speicherfeld
wird durch die Begriffe Zeilen und Spalten gekennzeichnet, während das
logische Speicherfeld die Begriffe "Worte" und "Bits pro Wort" verwendet. Die Anzahl an Bits pro Wort
bestimmt die Anzahl an Ausgangskanälen und folglich die Anzahl
an Leseverstärkern 20, 120.
Bits pro Wort und Ausgangskanäle
weisen eine Eins-zu-Eins-Korrelation auf. Wenn zum Beispiel ein
bestimmter Speicher 16 Bits pro Wort aufweist, hat er 16 Ausgänge und
deshalb 16 Leseverstärker.
Das Spaltenmultiplexen ermöglicht
es, ein nicht leistungsoptimiertes logisches Speicherfeld in eine
praktischere physikalische Speicherfeld-Implementierung zu verändern.
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Viele
Modifikationen und Variationen der vorliegenden Erfindung sind angesichts
der obigen Lehren möglich.
Somit sollte es verstanden werden, dass die Erfindung innerhalb
des Schutzumfangs der angehängten
Ansprüche
auch auf andere Weise als hier oben beschrieben praktiziert werden
kann.