DE2723188B2 - MIS-FET-Speicher - Google Patents

Description

Die Erfindung bezieht sich auf einen MIS-FET-Speicher gemäß dem Oberbegriff des Patentanspruchs 1.

Zur weiteren Erläuterung wird auf die Zeichnung Bezug genommen. Es zeigt

F i g. 1 das schematische Schaltbild einer Speicherschaltung mit Speicherzellen, die je aus vier Transistoren aufgebaut sind, »5

F i g. 2 das Schaltbild des in der Schaltung der F i g. 1 zu verwendenden Dateneingabeverstärkers,

F i g. 3 ein Zeitablaufdiagramm ?.ur Erläuterung der Arbeitsweise der Schaltung der F i g. 1 und 2,

F i g. 4 das schematische Schaltbild einer Halbleiter- so speicherschaltung mit Speicherzellen, die je aus drei Transistoren aufgebaut sind,

F i g. 5 das Schaltbild eines in der Schaltung der F i g. 4 zu verwendenden Dateneingabeverstärkers,

Fig.6 ein Zeitablaufdiagramm zur Erläuterung der :>5 Arbeitsweise der Schaltung der F i g. 4 und 5,

F i g. 7 das Schaltbild eines Dateneingabeverstärkers gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig.8A und 8B Zeitablaufdiagramme zur Erläute- ω rung der Arbeitsweise der Schaltung der F i g. 7,

F i g. 9 das Schaltbild eines weiteren Beispiels der in der Schaltung der F i g. 7 zu verwendenden Treiberschaltung,

F i g. 10 das Schaltbild eines Dateneingabe Verstärkers t > gemäß einer weiteren bevorzugten Ausführungsform der Erfindung,

F i g. 11 ein Zeitablaufdiagramm zur Erläuterung der

Arbeitsweise der Schaltung der F i g. 10,

F i g. 12 das Schaltbild eines Dateneingabeverstärkers gemäß einer weiteren bevorzugten Ausführungsform der Erfindung,

F i g. 13 das Schaltbild eines Dateneingabeverstärkers gemäß einer weiteren Ausführungsform der Erfindung und

Fig. 14 ein Zeitablauf diagramm zur Erläuterung der Arbeitsweise der Schaltungen der F i g. 12 und 13.

Im folgenden sei zunächst der in F i g. 1 gezeigte Halbleiterspeicher mit willkürlichem Zugriff betrachtet Fig. 1 zeigt eine Spalte einer Speichermatrix, die insgesamt m Paare von Ziffern- oder Daten-Leitungen (/01 und /do), η Reihen von Wortleitungen /1 bis I_n und mn Speicherzellen enthält die in einer Matrix angeordnet sind. Die Speicherzellen sind in F i g. 1 mit 3a bis 3n bezeichnet Jede Grund-Speicherzelle 3a der Speichermatrix enthält vier FETs Q» bis Q;. Die Drains der Transfergate-FETs Q» und Qe sind an die Ziffernleitungen Id 1 und fco, ihre Gates an die Wortleitung h und ihre Sources über die FETs Q₅ und Q₇ an Masse angeschlossen. Die FETs Q₅ und Q? sind in Kreuzschaltung geschaltet, d. h. die Gates der FETs Qs und Q₇ sind an die Dram des FET Q₇ bzw. Qs angeschlossen. Die parasitäien Gatekapazitäten der FETs Q₅ und Qj werden als Speicherkapazitäten Q und Ci verwendet Die anderen Speicherzellen 36 bis 3n sind ähnlich aufgebaut Zwei FETs Qi und Q>, die zwischen den Ziffernleitungen Id 1 und /do und der Speisespannungsquelle Vöd angeordnet sind, steuern die Vorladung der Ziffernleitungen fo\ und foo. Durch Rücksetzen des FET Q) werden die beiden Ziffernleitungen fo\ und /00 auf diese Vorladung hin auf den gleichen Pegel gebracht Die Gates der FETsQi bis Q₃ werden mit dem negierten Chip-Wählsignal CE gespeist das während der Nicht-Wählperiode den Pegel Vdd annimmt Eine Transistor-Transistor-Logikschaltung (TTL-Schaltung) 1 speist den Speicher auf der Grundlage eines externen Logiksignals mit einem Informationssignal. Das Ausgangssignal D_1n der TTL-Schaltung 1 wird einem Dateneingabeverstärker 2 zugeführt, der es auf den MIS-Pegel verstärkt und zwei komplementäre Ausgänge d_m and ~3_m speist Eine dieser Ausgangs- oder Datenleitungen cfc, ist über einen Transfergate-FET Qj an eine der Ziffernleitungen fo\ und die andere Ausgangsleitung dm über einen Transfergate-FET Qj an die andere Ziffernleitung /do angeschlossen. Die Transfergate-FETs _Qj und Q₉ werden durch einen Lese-Schreib-Befehl r/w gesteuert der durch Transformation eines Lese/Schreib-Signals R/W mit TTL-Pegel, der von einem externen System gesteuert wird, in ein invertiertes Signal mit MLS-Pegel umgewandelt wird, und zwar über einen Spalten-Adressen-Dekoder 5, der im folgenden als K-Dekoder bezeichnet wird. Ein Leseverstärker 4 speist Lese- oder Datenausgänge do und 3> aus. Dieser Leseverstärker 4 speist in die Ausgänge dann und nur dann, wenn die entsprechende Spalte durch den V-Dekoder 5 gewählt ist Bei dieser Anordnung ist angenommen, daß sämtliche FETs Qi bis Qj n-Kanal-Anreicherung-FETs sind und die Speisespannung positive Polarität hat.

Im folgenden wird die Arbeitsweise des Speichers der F i g. 1 beschrieben.

Während der Nicht-Wählperiode liegt das Signal CE auf dem Pegel Vdd, so daß die die Vorladung steuernden FETs Qi und Q₂ sowie der zur Vergleichmäßigung des Pegels dienende FET Qj eingeschaltet werden. Die Ziffernleitungen fo\ und foo werden zur Vorbereitung der Lese/Schreiboperation auf den Pegel Vdd- Vu,

vorgeladen. Während der Chip-Einschaltperiode fällt das Signal CEauf Massepegel GND, so daß die FETs Q₁, Qi und Qi ausgeschaltet und die Schreiboperation der Speicherzelle durch Zufuhr eines Schreibbefehls Ww eingeleitet wird.

Wenn bei der Schreiboperation eine Spalte gewählt wird, wie sie in F i g. 1 gezeigt ist, so liefert der y-Dekoder 5 einen Schreibbefehl r/w mit der Potentialhöhe Vdd, wodurch die Transfergate-FETs Qs und Qb eingeschaltet werden. Darauf wird die Information in eine willkürlich gewählte Speicherzelle eingeschrieben. Wird beispielsweise durch den .Y-Dekoder (Zeilen-Adressendekoder) eine Wortleitung Z₁ gewählt, so wird das Signal auf der Ziffernleitung in einer gewählten, hieran angeschlossenen Speicherzelle 3a gespeichert Wird nämlich die Potentialhöhe Vdd der Wortleitung h zugeführt, so werden hierdurch die Transfergate-FETs Q₄ und Q₆ der Speicherzelle 3a eingeschaltet Wenn beispielsweise die Ausgänge d_m und 'dia des Dateneingabeverstärkers 2 das Potential Vb₀ bzw. GND führen, so wird die Kapazität C₂ des FET Q₇ über die Ziffernleitung Id \ und den leitenden FET Qi aufdas Potential Vdd aufgeladen. Dann wird der FET Qr eingeschaltet Andererseits kann sich die gegebenenfalls auf der Kapazität Q des FET Q₅ vorhandene Ladung über den leitenden FET Qb und die Datenleitung /do entladen. Dann wird der FET Qs ausgeschaltet Die Speicherzelle 3a wird also in einem Zustand gehalten, in dem der Pegel auf der Seite der Datenleitung 1_D\ auf dem Potential Vdd und der auf der Seite der Datenleitung fco auf dem Potential GND liegt Wenn die Speicher- oder Schreiboperation der gewählten Speicherzelle durch Ausschalten der FETs Q₄ und Q₅Jn diesem Zustand beendet ist, wird das Signal CE zugeführt und die Ziffernleitungen Id\ und Ido werden wiederum über die FETs Qi und Qi vorgeladen.

Wenn bei der Leseoperation die in F i g. 1 gezeigte Spalte durch den y-Dekoder 5 gewählt wird, so wird der Leseverstärker 4 dieser Spalte aktiviert, das Signal r/w fällt auf den Pegel GND, und die Transfergate-FETs Q₃ und Qj werden ausgeschaltet. Wenn die Wortleitung A gewählt wurde, wird die Information in der Speicherzelle 3a (die Kapazität Cz ist geladen und die Kapazität C\ entladen) durch den Leseverstärker 4 ausgelesen. Da nämlich die Wortleitung l\ auf den Pegel Vdd angehoben ist, werden die Transfergate-FETs Qi und Qs der Speicherzelle 3a eingeschaltet Somit wird die Ladung auf der Ziffernleitung Ido über die FETs Qs und Qj entladen, während die Ziffernleitung Id ι auf dem Pegel Vdd— Va, gehalten wird, da der FET Qs ausgeschaltet wird. Somit entsprechen die Ladungen auf den Ziffernleitungen lot und foo denen der Kapazitäten Ci bzw. Ci. Diese Zustände der Ziffernleitungen werden vom Leseverstärker 4 erfaßt. Am Ausgang des Leseverstärkers 4 wird daher die gewählte Speicherzelle ausgelesen.

F i g. 2 zeigt den Schaltungsaufbau des bei der vorstehend beschriebenen Anordnung zu verwendenden Dateneingabeverstärkers 2.

In dem Dateneingabeverstärker 2 enthält eine Pegelverschiebungsschaltung 6 eine Kaskadenverbindung aus einer Umkehrstufe mit FETs Qu und Qm und einer weiteren Umkehrstufe mit FETs Qie und Q17. Jede dieser Umkehrstufen des Pegelschiebers 6 hat eine Lade- oder Vorlaufanordnung (Bootstrap-Schaltung), damit das Ausgangssignal den Pegel Vdd erreicht. Das Chip-Einschaltsignal CE wird nämlich über einen Kondensator C₃ dem Gate des Belastungs-FET Q13 der ersten Umkehrstufe (Qi₃, Qm) und ein umgekehrter Strom dem Sperr-FET Qi₂ zugeführt, dessen Gate und Drain miteinander verbunden sind, dh, der in sogenannter Diodenschaltung geschaltet ist und mit dem Gate des FET Q13 einerseits und der Speisespannungcklemme Vdd andererseits verbunden ist Wird die Gatespannung des FET Qi₃ größer als die Speisespannung Vdd, so sperrt der FET Q12 den entgegengesetzt fließenden Strom und verhindert daß sich die Spannung am Kondensator C₃ verringert

Ein Kondensator C₁ und ein Rückstrom-Sperr-FET Qi₅ sind an der nächsten Umkehrstufe (Qi₆, Q17) vorgesehen. Sie arbeiten ähnlich wie der Kondensator C₃ und der FET Qi₂. Ein FET Qn, der am Gate des FET Qn der eingangsseitigen Umkehrstufe vorgesehen ist bringt den Ausgang des Pegelschiebers 6 zwangsweise auf einen Wert, unabhängig vom Eingangssignal am Chip während der Nicht-Wählperiode (CF=I). Ein Transfergate-FET Q₁₀, der während der Chip-Einschaltperiode (CE=I) eingeschaltet wird, ist zwischen die TTL-Schaitung 1 und das Gate des FET Q_H geschaltet, um das Ausgangssignal D_1n der TTL-Schaltung 1 nur während der Chip-Einschaltperiode zum FET Qm zu übertragen. Der Pegelschieber 6 der vorstehend beschriebenen Anordnung bildet also eine Schnittstelle zwischen dem TTL-Pegel und dem Pegel der MISFETs.

In der Ausgangsstufe des Dateneingabeverstärkers 2

ist eine Treiberschaltung 7 vorgesehen, die eine erste Umkehrstufe mit FETs Qie und Q\g und eine zweite Umkehrstufe mit FETs Q₂₀ und Q21 enthält. Das Ausgangssignal der ersten Umkehrstufe (Qi₃, Qm) des vorgeschalteten Pegelschiebers 6 wird gemeinsam dem Treiber-FET Q19 der ersten Umkehrstufe und dem Belastungs-FET Q» der zweiten Umkehrstufe des

J5 Treibers 7 zugeführt während das Ausgaijgssignal der zweiten Umkehrstufe (Qie, Q17) des vorgeschalteten Pegelschiebers 6 gemeinsam dem Belastungs-FET Qie der ersten Umkehrstufe und dem Treiber-FET Q21 der zweiten Umkehrstufe des Treibers 7 zugeführt wird. Die Ausgangssignale der ersten und zweiten Umkehrstufe des Treibers 7 werden über die FETs Q₃ bzw. Q₉ als Signale d_m bzw. d_m den Ziffernleitungen fo\ bzw. Ido zugeführt.

Die Arbeitsweise des Dateneingabeverstärkers 2 der Fig.2 im Zusammenhang mit der Speicherschaltung der F i g. 1 wird anhand des Zeitablaufdiagramms der F i g. 3 näher erläutert Für die folgende Beschreibung sei angenommen, daß es sich bei sämtlichen FETs um n-Kanal-Anreicherungs-FETs handelt und die Speisespannung positive Polarität hat.

Während der Chip-Nichtwählperiode (fi in Fig.3) wird der an der Eingangsseite des Pegelschiebers 6 vorgesehene FET Qn, dem das Signal CE ( = 1) zugeführt wird, eingeschaltet, und damit der FET Qn ausgeschaltet. Somit wird das Ausgangssignal der ersten Umkehrstufe (Qi₃, Qm) des Pegelschiebers 6 etwa auf der Spannung Vdd—2 V_t/, gehalten. In der nächsten Umkehrstufe (Q16, Q17), die vom Ausgangs:>ignal der vorstehenden ersten Umkehrstufe gespeist wird, wird

bo der FET Qi₆ aus- und der FET Qi? eingeschaltet. Das Ausgangssignal dieser Umkehrstufe liegt somit auf Massepegel GND. In der folgenden Treiberstufe 7 nehmen daher die Ausgangssignale Ji_n und d,„ der ersten bzw. zweiten Umkehrstufe das Potential GND bzw.

b-5 Vdd-3 K,_Aan(Fig.3).

Während der Chip-Einschaltperiode (t2 in Fig.3) steigt das Signal CE auf den Pegel Vdd, so daß der Transfergate-FET Q10 eingeschaltet und das Eingangs-

signal D/ndem FET Q\a zugeführt wird. In dieser Periode bestimmt somit das Eingangssignal D_1n den Zustand am Ausgang des Pegelschiebers 6. Wenn das Eingangssignal Dm gemäß F i g. 3 auf dem Massepegel GND liegt, liegt das Ausgangssignal der ersten Umkehrstufe (Qn, Qu) des Pegelschiebers 6 auf dem Pegel Vdd und das der nächsten Umkehrstufe (Qm, Qn) auf Massepegel GND. Der Treiber 7 wird durch diese Ausgangssignale gesteuert. Somit nimmt das Ausgangssignal d_m der ersten Umkehrstufe (Qw, Qa) den Pegel GND und das Ausgangssignal c/,„ der zweiten Umkehrstufe (Q₂O, φι) den Pegel Vdd— V₁/, an. Wenn das Eingangssignal D,„ auf einen Pegel Vcc steigt, der ein logisch hoher Pegel ist, so werden die Ausgangssignale des Schreibverstärkers umgekehrt (dm steigt auf Vdd— Vm und d,„ fällt auf GND). Diese Ausgangssignale stehen an, bis das Chip-Einschaltsignal CEauf Massepegel G/VDabfälit

Dann wird in der Lese/Schreibperiode (i3 in F i g. 3) in der oben beschriebenen Weise durch das Signal R/W die Lese- oder Schreiboperation ausgeführt. In Fig.3 gibt die Differenz der Pegel des Lese/Schreib-Wähl-Signals R/W und des Lese/Schreib-Befehls r/w die Tatsache wieder, daß das Signal R/W außerhalb der integrierten^ IS-Schaltung (IC) erzeugt wird, während das Signal r/w\m MIS-IC gebildet wird. ;5

Untersuchungen haben gezeigt, daß der vorstehend beschriebene Dateneingabeverstärker folgende Schwierigkeiten bietet:

1. In der Chip-Nichtwählperiode (fi in F i g. 3) werden die Ausgangssignale dm und ~d_m des Dateneingabever- ν stärkers 2 auf den Potentialen GND bzw. V_DD-3 Vu, gehalten. Es können, wenn eine geringe Störung dem Befehl r/w (Fig. 1) überlagert ist, die Transfergate-FETs Qg und Qg eingeschaltet werden, wodurch der Vorladepegel der Ziffernleitungen 1d\ und /do ver- 3> schlechtert wird. Hierdurch wird der Ausnutzungswirkungsgrad der Speisespannung verringert. Ferner kann die Vorladung der Ziffernleitungen unzureichend werden. Hierdurch wird der Speicherinhalt in den Speicherzellen beeinflußt und es können fehlerhafte Schreib- oder Lesesignale auftreten.

2. Auch in der Einschaltperiode werden die Ausgangssignale des Dateneingabeverstärkers 2 bei der Leseoperation auf Pegeln gehalten, die dem Pegel des Eingangssignals Dj_n entsprechen. Ist beispielsweise das 4■-> Eingangssignal D,„ gering und ist dem Lese/Schreib-Befehl /TiV (Fig. 1) ein Störsignal einer gewissen Höhe überlagert, so können die Transfergate-FETs Qs und Qs eingeschaltet werden. Hierdurch nimmt der Vorladepegel der Ziffernleitung 4m, die an den Ausgang di„ ta (Massepegel GND) angeschlossen ist, ab, so daß Fehler bei der Leseoperation auftreten.

Die vorstehenden Schwierigkeiten sind nicht auf solche Speicher beschränkt, bei denen paarweise Datenleitungen verwendet werden, sondern bestehen bei allen Arten von Speicherschaltungen. Zum Nachweis dieser Feststellung sei die Speicherschaltung der Fig.4 untersucht, bei der für jede Spalte der Speichermatrix eine Ziffernleitung vorgesehen ist

F i g. 4 zeigt einen dynamischen Speicher, bei dem die fio Grund-Speicherzelle drei Transistoren enthält

Die in F i g. 4 gezeigte Speicherzelle 10 enthält drei FETs Q₂₃, Qu und Q₂₅. Die Drains der FETs Qu und Q₂₄ sind an eine Ziffernleitung h angeschlossea Das Gate des FET Qa ist mit einer Schreib-Wortwahlleitung Iw f>5 verbunden. Die parasitäre Gate-Kapazität Cs des FET Qa wird als Speicherkapazität verwendet

Eine Auffrischungsverstärkerschaltung 11 enthält ein Transfergate-FET Q₂₆, einen Leseverstärker A\ und einen Auffrischungsverstärker A₂. Die Information auf der Ziffernleitung Id wird dem Leseverstärker A\ über den Transfergate-FET Qx, zugeführt, der durch das Lesesignal r/w gesteuert wird. Das Ausgangssignal des Leseverstärkers A\ ist das Auslese- oder Datensignal Db, das über den Auffrischungsverstärker Ai auf die Ziffernleitung Id rückgekoppelt ist. Das Ausgangssignal Di_n einer TTL-Schaltung 9 wird einem Dateneingabeverstärker 8 zugeführt, dessen Ausgangssignal d,„ über einen vom Schreibsignal r/w gesteuerten FET Q₂₇ der Ziffernleitung Iozugeführt wird. Die Signale r/wund r/w stellen von einem nichtgezeigten Adressendekoder dekodierte Lese- und Schreibsignale dar. Die Ziffernleitung Id wird über einen FET Qn durch die Speisespannung Vdd vorgeladen, wenn das Signal CE hoch ist. Fig.4 zeigt lediglich eine Spalte und eine Zeile einer Speichermatrix mit m Spalten von Datenleitungen, η Zeilen von Lese-Wortwahlleitungen und η Zeilen von Schreib-Wortwahlleitungen. Die Speicherzellen sind in einer (m -/^-Matrix angeordnet.

Der Speicher der F i g. 4 arbeitet ganz ähnlich wie der der F i g. 1 (der Unterschied liegt lediglich in der Anzahl der Datenleitungen).

F i g. 5 zeigt den Aufbau des im Speicher der F i g. 4 zu verwendenden Dateneingabeverstärkers 8. Der in F i g. 5 gezeigte Pegelschieber 12 enthält zwei Umkehrstufen, von denen die eine FETs Q₂S und Q₂S und die andere FETs Q₃₀ und Qi\ enthält. Eine Treiberschaltung 13 enthält eine nichtbezogene Umkehrstufe mit FETs Q32 und Q&. Das Ausgangssignal des Pegelschiebers 12 wird dem Gate des Belastungs-FET Q₃₂ des Treibers 13 zugeführt Der Schreibverstärker verstärkt das Eingangssignal Dt, mit TTL-Pegel auf MIS-Pegel und erzeugt ein transformiertes Ausgangssignal d_m mit unveränderter Phasenlage.

Der vorstehend beschriebene Dateneingabeverstärker bietet die folgenden Schwierigkeiten:

1. Es sei angenommen, daß das Ausgangssignal d_m des Dateneingabeverstärkers 8 auf Massepegel GND liegt Während der Chip-Nichtwählperiode (CE= Vdd) ist der Vorlade-FET Q₂₂ eingeschaltet, so daß die Ziffernleitung /p vorgeladen wird. Wenn in diesem Zustand dem /•/»■-Befehl eine Störung überlagert wird, kann der FET Q₂₇ eingeschaltet werden. Dann nimmt der Vorladepegel der Datenleitung Ip infolge des Einflusses des Pegels GND des Ausgangssignals d_m ab, und der Ausnutzungsgrad der Speisespannung und der Schreibpegel werden geringer. Infolgedessen wird die Güte der Auffrischung verschlechtert

2. Wurde der Vorladepegel in der vorstehend beschriebenen Weise verringert, so nimmt die Spannung Vz am Verbindungspunkt Z der Auffrischungsschaltung 11 mit der Ziffernleitung fo von Vdd- Va, auf V/ ab, wie im Zeitablaufdiagramm der F i g. 6 gezeigt Selbst wenn die normale Schreiboperation in der Schreib-Operationsperiode (ft in F i g. 6) erreicht wird, kann das Ausgangssignal Vz während der Vorladeperiode (CE= 1) die Schwellenspannung VZrdes Leseverstärkers A\ nicht erreichen. Es kann datier während der Lese-Operationsperiode (fe in F i g. 6) fehlerhaft ausgelesen werden. Hierdurch werden die Zuverlässigkeit und die Möglichkeiten beim Aufbau der Schaltung verschlechtert bzw. eingeschränkt

Die vorstehenden Schwierigkeiten treten auch bei Speichern mit Speicherzellen auf, die je einen Transistor enthalten, und zwar nicht nur dann, wenn das Ausgangssignal einer TTL-Schaltung wie das Signal £>«,

der vorstehenden Ausführungsbeispiele verwendet wird, sondern auch dann, wenn das Eingangssignal D_m durch eine MIS-IC erzeugt wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicher zu schaffen, bei dem die Schwierigkeiten und Nachteile des Standes der Technik vermieden sind. Insbesondere soll ein Halbleiterspeicher mit großer Störunempfindlichkeit geschaffen werden, der bei kleinen Störungen fehlerfrei arbeitet, der weiter einen hohen Ausnutzungs wirkungsgrad der Speisespannung ι ο hat der breite Möglichkeiten beim Schaltungsaufbau bietet, und der zuverlässiger als bekannte Speicher arbeitet

Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruchs 1 gelöst

Im folgenden wird die Erfindung anhand bevorzugter Ausführungsbeispiele erläutert

F i g. 7 zeigt einen erfindungsgemäßen Dateneingabeverstärker.

Der Dateneingabeverstärker der F i g. 7 enthält einen Pegelschieber 14 und einen Treiber 15. Der Pegelverschieber 14 enthält eine erste Umkehrstufe mit einem Belastungs-FET Q₃₆ und einem Treiber-FET Q₃₇, sowie eine zweite Umkehrstufe mit einem Belastungs-FET Q₄₀ und einem Treiber-FET Q_4i. Der ersten Umkehrstufe wird ein Eingangssignal D_1n zugeführt das Ausgangssignal der ersten Umkehrstufe wird dem Eingang der zweiten Umkehrstufe zugeführt Die Belastungs-FETs dieser Umkehrstufen sind für den Ladeeffekt mit Kondensatoren C₆ und C₇ und mit Rückstrom-Sperr-FETs Q₃₅ und Qx, versehen. Das Gate des FET Q₃₆ (Q₄O) ist über einen Kondensator C₆ (C₇) mit der Source des FET Q_x (Q₄₀) verbunden. Ein Rückstrom-Sperr-FET Q₃₅ (Qss), der durch das Chip-Einschaltsignal CE gesteuert wird ist zwischen das Gate des FET Q_x (Qw) und die Klemme geschaltet der das Chip-Einschaltsignal CE zugeführt wird. Ein weiterer FET Q_x (Q_n) ist parallel zum Treiber-FET Q₃₇ (Qu) der Umkehrstufe geschaltet Er wird durch das Signal r/w gesteuert, das nur während der Schreiboperation den Pegel GAiD und ansonsten den Pegel Vdd hat Dieses Signal r/w kann von dem Signal r/w gemäß F i g. 1 invertiert sein.

Der Treiber 15 enthält eine erste Umkehrstufe mit einem Belastungs-FET Q₄₃ und einem Treiber-FET Q₄₄, sowie eine zweite Umkehrstufe mit einem BeIastungs-FET Q₄₆ und einem Treiber-FET <?₄₇. Parallel zum Belastungs-FET Q_n (Qi₆) ist um die Signale du, und dm auf den gleichen Pegel wie die Leitungen 1d\ und /do während der Chip-Nichtwählperiode zu bringen, ein Vorlade-FET Q₄₅ (<?«) geschaltet der durch das so Chip-Nichtwählsignal CE gesteuert wird. Das Ausgangssignal der zweiten Umkehrstufe Q₄O, <?4i) des Pegelschiebers 14 wird dem Belastungs-FET Qn der ersten Umkehrstufe und dem Treiber-FET Qa₇ der zweiten Umkehrstufe des Treibers 15 zugeführt, während das Ausgangssignal der ersten Umkehrstufe Qx (Qsr) des Pegelschiebers 14 dem Treiber-FET Q₄₄ der ersten Umkehrstufe und dem Belastungs-FET Qk der zweiten Umkehrstufe des Treibers 15 zugeführt wird. Die Ausgangssignale du, und dm des Dateneingabe-Verstärkers werden von der ersten und zweiten Umkehrstufe der Treiberschaltung 15 abgegriffen. Auf diese Weise kann vom Treiber 15 ein beziehungsloses Ausgangssignal erzeugt werden. Zwischen die Ausgangsleitungen du, und Ήά, ist ein FET Q« geschaltet, der den Betrieb der Schaltung sicherstellt, indem er während der Chip-NichtwÄlperiode (CE = Vdd) die beiden Ausgangspegel auf der gleichen Höhe hält

Der vorstehend beschriebene Dateneingabeverstärker kann bei der in F i g. 1 gezeigten Speicherschaltung eingesetzt werden, die Speicherzellen mit vier Transistoren enthält Im folgenden wird die Arbeitsweise dieser Schaltung beschrieben. Sämtliche FETs seien n-Kanal-Anreicherungs-FETs, die Spannungsquelle habe positive Polarität

Fig.8A und 8B sind Zeitablaufdiagramme zur Erläuterung der Arbeitsweise des Dateneingabeverstärkers der Fig. 7, angewendet beim Speicher der Fig. 1. Zur Vermeidung von Wiederholungen wird die Arbeitsweise nur so weit erläutert, als sie vorstehend nicht bereits beschrieben wurde.

1. Schreiboperation (F i g. 8A)

Beim Dateneingabeverstärker der F i g. 7 erhält das Signal r/w (invertiertes Signal des Lese/Schreibsignals /TS^während der Chip-Nichtwählperiode (CE - Vdd, fi in F i g. 8A) den Pegel Vdd- Damit werden die FETs Q_x und Qn an der Treiberseite der jeweiligen Umkehrstufe des Pegelschiebers 14 eingeschaltet Die Ausgänge der jeweiligen Verstärker erhalten damit zwangsweise GND-Potential. Die FETs Q₄₃, Q*₇ und Q₄₄, Q₄₆ des Treibers 15, denen der Pegel GND zugeführt wird, werden damit ausgeschaltet Die FETs Q₄s und Q₄S, denen das Chip-Nichtwählsignal CE zugeführt wird, werden beide eingeschaltet Ebenso wird der FET Q₄₉, der an die Ausgangsleitungen angeschlossen ist und dem das Signal CE zugeführt wird, eingeschaltet Die Ausgänge du, und d_m des Dateneingabeverstärkers erhalten damit den Pegel Vdd— V₁*.

Darauf werden die Ausgänge dm und d_m des Dateneingabeverstärkers auch dann beide auf dem Pegel Vdd— Va, gehalten und nicht verändert, auch wenn das Chip-Einschaltsignal CEden Pegel Vdd erhält und die FETs Qx und Q₄O auf der Belastungsseite der jeweiligen Umkehrstufen des Pegelschiebers 14 eingeschaltet werden. Dies liegt daran, daß die FETs Q_x und Qn leiten, wenn das Signal r/w nicht geändert wird (d. h. während t₂ in F i g. 8 A).

Wenn das Schreibsignal zugeführt wird (das Signal rTwliegt auf dem Pegel Vdd, Periode t₃ in F i g. 8A), liegt das Signal r/w auf Massepotential GND, so daß die FETs Q_x und <?« auf den Treiberseiten der jeweiligen Umkehrstufen des Pegelschiebers 14 ausgeschaltet werden. Da in diesem Zustand das Ausgangssignal D_1n der TTL-Schaltung auf dem Pegel Vcc liegt wird der FET Q₃₇ der eingangsseitigen Umkehrstufe eingeschaltet so daß das Ausgangssignal dieser Umkehrstufe auf Massepegel GND liegt Auf der anderen Seite wird der Treiber-FET Q_4i der nächsten Umkehrstufe, dem dieses Signal GND zugeführt wird, ausgeschaltet Der Ausgang dieser Umkehrstufe kommt damit auf den Pegel Vdd. daher werden im Treiber 15 die FETs Q₄₄ und Q₄₆, denen das Ausgangssignal (Pegel GND) der eingangsseitigen Umkehrstufe zugeführt wird, ausgeschaltet, dagegen die FETs Q₄₃ und <?₄7, denen das Ausgangssignal (Pegel Vdd) der nächsten Umkehrstufe zugeführt wird, eingeschaltet Da weiter das Signal CE auf Massepegel GND liegt werden die FETs Qu und Q₄S ausgeschaltet Demzufolge erhält ein Ausgang dm des Dateneingabeverstärkers den Pegel Vdd— V«*, während der andere Ausgang (J_n auf Massepegel GND kommt Unter diesen Schreibbedingungen wird in die Speicherzellen eingeschrieben.

2. Leseoperation (F i g. 8B)

Bei dem Dateneingabeverstärker der F i g. 7 liegt während der Chip-Nichtwählperiode (CE = Vdd, Periode ii in F i g. 8B) das Signal r/w auf dem Pegel Vdd-Damit sind die FETs Qx und Q₄₂ der zugehörigen Umkehrstufen des Pegelschiebers 14 eingeschaltet Die Ausgänge der zugehörigen Umkehrstufen liegen damit zwangsweise auf _Pegel GND. Somit werden die Ausgänge du, und dm des Treibers 15, der von diesen Ausgangssignalen (GND) der Umkehrstufen gesteuert wird, beide durch die leitenden FETs Q« und Q« auf dem Pegel Vdd- V,*gehalten.

Wenn darauf das Chip-Einschaltsignal CE den Pegel Vdd erhält und die FETs Qx und Q₄O der zugehörigen Umkehrstufe des Pegelschiebers 14 eingeschaltet werden, werden die Ausgänge der zugehörigen Umkehrstufen zwangsweise während dieser Periode <2 auf Pegel GND gebracht, da das Signal r/w dauernd auf dem Pegel Vdd gehalten wird. Daher werden die Ausgänge d;„ und %„ des Treibers 15 dauernd auf dem schwimmenden Potential Vdd- V_th gehalten, ähnlich wie in der vorausgehenden Periode. Während der Leseoperation des Speichers, d. h., wenn das Lesesignal r7w auf dem Pegel GM? liegt (Periode f₃ in Fig.8B), liegt das Signal r/w weiterhin auf dem Pegel Vdd, so daß sich der Ausgangszustand des Dateneingabeyerstärkers nicht ändert und die beiden Signale d_m und du, beide auf dem schwimmenden Potential Vdd- Va, liegen.

Bei dieser Ausführungsform des Dateneingabeverstärkers wird also der Ausgangszustand während der Schreiboperation des Speichers durch das Eingangssignal Di_n bestimmt, außerhalb der Schreiboperationsperiode, d. h. während der Chip-Nichtwählperiode und während der Leseoperation, werden die beiden Ausgänge d,„ und <2„ zwangsweise auf dem Potential Vdd— Vth gehalten. Dies ist ein wesentliches Merkmal und ein wesentlicher Vorteil der Erfindung.

Die Art wie die gesetzten Ziele der Erfindung erreicht werden, wird in Verbindung mit dem Speicher der F i g. 1 zusammen mit anderen Effekten der Erfindung näher erläutert

1. In der Chip-Nichtwählperiode (CE = Vdd, Periode ίρη F i g. 8A und 8B) liegen die Ausgangssignale du, und da, des Dateneingabeverstärkers beide auf dem Pegel Vdd— Vth. Auch wenn dem Lese/Schreibsignal r/w des Speichers der F i g. 1 eine geringe Störung überlagert ist, so daß die Transfergate-FETs Qb und Q) einschalten, werden die Vorladepegel der Ziffernleitungen l_D\ und /do von diesem Absenkungseffekt nicht beeinflußt, da die Schaltung auf GNO-Pegel gezogen wird. Die Ausnutzung der Speisespannung wird daher nicht vermindert Da weiter der Vorladepegel ausreichend hoch gehalten wird, ist der Einschreibpegel für die Speicherzellen ausreichend hoch. Der Speicherinhalt der Speicherzellen wird daher nicht nachteilig beeinflußt, und es kann nicht fehlerhaft eingeschrieben oder gelesen werden.

2. Während der Chip-Einschaltperiode (CE = V_DD) werden die Vorladepegel der Ziffernleitungen ausreichend hoch gehalten, auch wenn dem Signal r/w der F i g. 1 Störungen überlagert sind, durch die die FETs Qg und Qs eingeschaltet werden, weil die Ausgänge du, und Bu, des Dateneingabeverstärkers auf dem Pegel Vdd— Va liegen. Die Signalpegel können daher während der Schreiboperation nie verschlechtert werden, und die Ausnutzung der Speisespannung wird verbessert

3. Während der Leseoperationsperiode (Periode 6 in F i g. 8A und 8B) werden selbst, wenn dem Signal r/w der F i g. 1 Störungen überlagert sind, die ausreichen, die FETs Qa und Qj einzuschalten, die Ausgänge d,„ und dm

:i des Dateneingabeverstärkers beide auf dem schwimmenden Pegel Vdd- Vo, gehalten, so daß sich der Speicherinhalt der Speicherzellen nicht ändern kann und ein fehlerhaftes Lesen verhindert wird.

4. Da, wie oben beschrieben, der Speicher praktisch ίο frei wird von durch Störungen verursachten fehlerhaften Operationen, wird die Zuverlässigkeit verbessert. Weiter besteht keine unbedingte Einschränkung der zeitlichen Steuerung des Schreib-Lese- und Wortwahlvorganges in bezug auf den Ausgangszustand des

is Schreibverstärkers, so daß die Möglichkeiten bei der Auslegung der Schaltung verbessert werden.

5. Wenn die Ausgänge d,„ und dm des Dateneingabeverstärkers außer während der Schreiboperation wie in den vorausgehenden Ausführungsbeispielen während aller Perioden auf dem Pegel Vdd— V_th gehalten werden, kann die Schreiboperation schneller erreicht oder vollendet werden, weil bei einer Kapazität in MISFETs die Entladung im allgemeinen schneller vonstatten geht als die Ladung.

6. Da der Dateneingabeverstärker der vorstehend beschriebenen Ausführungsform den zwischen die Ausgänge d-,„ und d,„ geschalteten FET Q₄₉ enthält, liegen die Ausgänge d,„ und d_m während der Chip-Nichtwählperiode auf dem gleichen Pegel Vdd- Vth. Der FET Q₄S, der zwischen die beiden Ausgangsleitungen geschaltet ist bringt nämlich die beiden Ausgänge d_in und din selbst dann auf den gleichen Pegel, wenn die die Ausgangsstufen usw. bildenden FETs ungleiche Impedanzen haben. Hierdurch wird die Produktausbeute bei der Herstellung verbessert

Obwohl z. B. bei der vorstehend beschriebenen Ausführungsform der FET Q₄₉ zwischen den Ausgängen di„ und din vorgesehen ist, der in der Chip-Nichtwählperiode eingeschaltet wird, ist dieser nicht notwendiger- weise erforderlich, um die Vorteile der Erfindung zu gewährleisten. Alternativ können die Ausgangssignale des Treibers 15 ohne einen derartigen FET direkt als Signale d_m und d,„ verwendet werden (Fig.9). Der Treiber der Fig.9 ist ähnlich dem der Fig.7, mit der

Ausnahme, daß der Ausgleichs-FET Q₄₉ fehlt

Der Dateneingabeverstärker kann auch gemäß Fig. 10 aufgebaut sein. Die Schaltung der Fig. 10 basiert auf dem gleichen technischen Konzept wie die der Fig.7. Die Einzelheiten werden im folgenden

so erläutert

Ein Pegelschieber 16 enthält zwei miteinander in Kaskade geschaltete Umkehrstufen. Die eine ist die Eingangs-Umkehrstufe; sie enthält einen BeIastungs-FET Q₄₉-, der in der Chip-Einschaltperiode (CE = Vdd) eingeschaltet wird, und einen Treiber-FET Q50, dem das Eingangssignal Du, zugeführt wird. Die die nächste Stufe bildende Umkehrstufe enthält einen Belastungs-FET Q₅₂, der während der Chip-Einschaltperiode (CE = Vdd) eingeschaltet wird, und einen Treiber-FET Q₅₃, dem das Ausgangssignal der Eingangs-Umkehrstufe zugeführt wird. Parallel zu den Treiber-FETs Q₅₀ und Q₅₃ ist je ein FET Qsi bzw. Q₅₄ geschaltet, die vom negierten Chip-Wählsignal ~ÜE gesteuert werden. Eine Treiberschaltung 17 enthält ebenfalls eine erste und eine zweite Umkehrstufe. Die erste Umkehrstufe enthält einen Belastungs-FET Q₅₅ und einen Treiber-FET Q₅₆, die zweite Umkehrstufe enthält einen Belastungs-FET Qsa und einen Trei-

ber-FET Q₅₉. Einer der Ausgänge des Pegelschiebers 16 ist mit dem Belastungs-FET Q₅₅ der ersten Umkehrstufe und mit dem Treiber-FET Q₅₉ der zweiten Umkehrstufe verbunden, während der andere Ausgang des Pegelschiebers 16 an den Treiber-FET Q₅₆ der ersten Umkehrstufe und an den Belastungs-FET Q₅S der zweiten Umkehrstufe angeschlossen ist. Parallel zu den Belastungs-FETs Q55 und Qx liegt ein_FET Q>7 bzw. Q₆O, der vom negierten Chip-Wählsignal CE gesteuert wird. Um die Ziele der Erfindung zu erreichen, sind die Treiber-FETs Q₅₆ und Q₅₉ der ersten bzw. zweiten Umkehrstufe zunächst miteinander verbunden und dann über einen FET Q51 an Masse angeschlossen, der durch das Lese/Schreibsignal TTw gesteuert wird. Die erste und die zweite Umkehrstufe arbeiten somit als is verhältnislose (ratiqjess) Umkehrstufe. Ein zwischen die Ausgänge d_m und di„ geschalteter FET Qm bringt die Ausgangssignale d_m und 3_in während der Chip-Nichtwählperiode auf den gleichen Pegel, um den erfindungsgemäßen Effekt ähnlich wie der FET Q49 in der Schaltung der F i g. 7 sicherzustellen.

Aus der folgenden Beschreibung ergibt sich, daß der vorstehend beschriebene Dateneingabeverstärker die gleichen oder ähnliche Auswirkungen hat wie der der F i g. 7. Im folgenden sei wiederum angenommen, daß es sich bei sämtlichen FETs um n-Kanal-Anreicherungs-FETs handelt und die Spannungsquelle positive Polarität hat

F i g. 11 zeigt ein Zeitablaufdiagramm zur Erläuterung der Arbeitsweise der Schaltung der Fig. 10. Zunächst werden während der Chip-Nichtwählperiode (CE = Vdd) die FETs Qs\ und Q*, die parallel zu den Treiber-FETs Q₅₀ bzw. Q₅₃ der zugehörigen Umkehrstufen des Pegelschiebers 16 geschaltet sind, eingeschaltet, so daß die Ausgänge dieser Umkehrstufen zwangsweise auf den Massepegel GND gebracht werden. Daher werden die FETs Q₅₅ und Q₅₉ sowie die FETs Q_x und Q_x des Treibers 17, die mit diesem GND-Pegel beaufschlagt werden, ausgeschaltet Die vom Signal CE gesteuerten FETs ^7 und Qeo werden jedoch eingeschaltet Da weiter das Signal r/w auf Massepegel GND liegt,_wird der FET Q_6x ausgeschaltet Die Ausgänge d_m und dm liegen somit beide auf dem Pegel Vdd— Vu, und werden durch den FET Q₆₂ stabil auf dem gleichen Pegel gehalten. «

Darauf werden, wenn das Chip-Einschaltsignal CEauf den Pegel Vdd steigt, die Ausgangssignale des Pegelschiebers 16 in Abhängigkeit vom Eingangssignal D_m bestimmt Wenn nämlich das Eingangssignal D_1n auf den Pegel Vcc steigt, wird der mit diesem Eingangssignal gespeiste FET Qx eingeschaltet, so daß das Ausgangssignal der eingangsseitigen Umkehrstufe (Qw und Q_x) auf dem Massepegel GND liegt Der mit dem Massepegel GND gespeiste FET Q₅₃ wird ausgeschaltet so daß das Ausgangssignal der nächsten Umkehrstufe (Qs* Qa) auf Vdd Hegt Daher werden die FETs Q₅₅ und Q₅₉ des Treibers 17, denen Vdd zugeführt wird, eingeschaltet, und die mit dem Massepegel GJVD gespeisten FETs Q₅₆ und Q₅S des Treibers 17 werden ausgeschaltet Während der Leseoperation liegt das Signal r/w auf Massepotential GND. Auch wenn der FET Q₅₉ eingeschaltet wird, wird somit die Drain des FET Q₅₉ weiter auf dem Vorladepegel gehalten, da der auf der Masseseite angeschlossene FET Qn ausgeschaltet wird. Die beiden Ausgangssignale Ή,_η und d_m des Treibers 17 liegen somit auf dem Pegel Vdd— V^.

Während der Schreiboperation ist das Signal Ww hoch, so daß der an die Masseseite des Treibers 17 angeschlossene FET Qn eingeschaltet ist. Dann führt der Dateneingabeverstärker Ausgangssignale d,„ und din, die vom Eingangssignal D_1n gesteuert werden. Damit wird die normale Schreiboperation erreicht.

Außer während der Schreiboperation werden bei dem Ausführungsbeispiel der Fig. 10, wie_ oben beschrieben, die Ausgangssignale d,„ und d,„ des Dateneingabeverstärkers zwangsweise auf dem Potential Vdd— V,h gehalten. Die Ausführungsform der Fig. 10 bietet damit den gleichen Effekt wie die der Fig.7.

Die Ausführungsformen der Fig.7, 9 und 10 eignen sich zur Verwendung bei MIS-Speichern der in der japanischen Offenlegungsschrift 51-142 926 beschriebenen Art

Bei den obigen Ausführungsformen liefert der Dateneingabeverstärker zwei Ausgangssignale d_m und din die zwei Ziffernleitungen fo\ und /do des Speichers zugeführt werden. Mit anderen Worten, die Dateneingabeverstärker der obigen Ausführungsformen eignen sich zur Verwendung bei Speichern mit zwei Ziffernleitungen. Die Erfindung ist jedoch auf solche Speicher nicht beschränkt sondern ebenso anwendbar bei Speichern, bei denen, wie in F i g. 4 gezeigt je Spalte der Speicherzellen eine Ziffernleitung verwendet wird. Beispiele solcher Dateneingabeverstärker, die auf dem gleichen technischen Konzept beruhen, sind in den Fig. 12 und 13 gezeigt. Im folgenden seien die Schaltungen der F i g. 12 und !3 kurz beschrieben.

Bei dem Dateneingabeverstärker der Fig. 12 enthält ein Pegelschieber 18 eine Kaskadenverbindung aus zwei Umkehrstufen, von denen die eine FETs Qn und Qt₅ und die andere FETs Q₆S und Q₆₉ enthält. Um den Ladeeffekt bei den jeweiligen Umkehrstufen zu erreichen, sind an den Belastungs-FETs Qm und Qw Kondensatoren Q bzw. C₉ vorgesehen. Ferner sind Rückstrom-Sperr-FETs Qa und Qn an den FETs Q* bzw. Q» vorgesehen. Um die Ziele der Erfindung zu erreichen, sind parallel zu den Treiber-FETs Q₆₅ und Q₆₉ FETs Q₆₆ bzw. Qn geschaltet, die vom invertierten Signal r/w des Lese/Schreibsignals gesteuert werden. Ein Treiber 19 enthält eine Umkehrstufe mit FETs Qn und Qj₂. An den Ausgang dieser Umkehrstufe ist ein vom Chip-Nichtwählsignal CE gesteuerter FET Qi₃ angeschlossen, so daß sich ein beziehungsloses Ausgangssignal vom Treiber 19 ergibt Dem Eingang der ersteren Umkehrstufe Qn, Q₆₅ des Pegelschiebers 18 wird ein Eingangssignal D_m zugeführt. Das Ausgangssignal dieser Umkehrstufe (Qn, Cb) wird einerseits der anderen Umkehrstufe (Qes, Qx) und andererseits dem Treiber-FET Q₇₂ des Treibers 19 zugeführt Der Belastungs-FET Qt\ des Treibers 19 wird mit dem Ausgangssignal der anderen Umkehrstufe (Q₆S, Qa₉) beaufschlagt Das Ausgangssignal dm wird vom Ausgang der Umkehrstufe des Treibers 19 abgegriffen.

F i g. 14 zeigt ein Zeitablaufdiagramm zur Erläuterung der Arbeitsweise der Schaltung der Fig. 12. Im folgenden wird hauptsächlich die Arbeitsweise der Schaltung in dem Zeitraum erläutert, in dem das Eingangssignal Di_n auf Massepegel CND liegt da die Schwierigkeit im Betrieb unter dieser Bedingung besteht, wie in Verbindung mit F i g. 6 beschrieben.
_Zunächst liegt während der Chip-Nichtwählperiode (CE = Vdd) das Signal r/w auf dem Pegel Vdd, so daß die den Treiber-FETs Q₆₅ und Qe der zugehörigen Umkehrstufen des Pegelschiebers 18 parallelgeschalteten FETs Q_x und Qn eingeschaltet werden. Die Ausgangssignale der eingangsseitigen Umkehrstufe (Qn, Qa) und der nächsten Umkehrstufe (Qx, Qs)

liegen somit beide auf Massepegel GND. Hierdurch werden der Belastungs-FET Qi\ und der Treiber-FET Qi₂ des_Treibers 19 ausgeschaltet, während der vom Signal CE gesteuerte Yorlade-FET Q₇₃ eingeschaltet wird. Somit liegt das Ausgangssignal d_m auf dem Psgel 5 Vdd- Va,

Während der Leseoperation (Periode t\ in Fig. 14) innerhalb der Chip-Einschaltperiode (CE = Vdd) werden auch bei abgeschaltetem Vorlade-FET Qrs die FETs Q& und Qn der Umkehrstufe des Pegelschiebers 18 durch das Signal r/w eingeschaltet Somit bleiben die Ausgangssignale der zugehörigen Umkehrstufen unverändert auf Massepegel GND, und der Treiber-FET Qi₂ des Treibers 19 ist ausgeschaltet Daher wird das Ausgangssignal d,_n auf dem Vorladepegel Vdd— V& is gehalten.

Während der Schreiboperation (Periode t₂ in F i g. 14) liegt das Signal r/w auf Massepegel GND. Die den Treiber-FETs Qts und Q₆₉ der beiden Umkehrstufen des Pegelschiebers 18 parallelgeschalteten FETs Q* und Qio sind daher ausgeschaltet Dann wird das Ausgangssignal dieses Schreibverstärkers durch das Eingangssignal Di„ bestimmt Wenn nämlich, wie in F i g. 14 gezeigt das Eingangssignal D_m auf Massepegel GND liegt, wird der Treiber-FET Q& der eingangsseitigen Umkehrstufe des Pegelschiebers, der durch dieses Eingangssignal gesteuert wird, ausgeschaltet, so daß ein Ausgangssignal mit dem Pegel V_Dd entsteht Dann wird der Treiber-FET Qes der nächsten Umkehrstufe (Qes, Q&>), der durch dieses Ausgangssignal gesteuert wird, eingeschaltet und somit das Ausgangssignal auf dem Pegel GTVD gehalten. Die FETs Qi\ und Qn des Treibers 19, die durch die Ausgangssignale (GND und Vdd) der nächsten Umkehrstufe (Qes, Q59) und die eingangsseitige Umkehrstufe (Q^, Qa) gesteuert werden, werden somit aus- bzw. eingeschaltet. Im Ergebnis wird am Ausgang d,_n Massepotential GND erzeugt Bei dieser Steuerung erhält das Signal r/w den Pegel Vdd, so daß die Schreiboperation in eine gewählte Speicherzelle ausgeführt wird. Es sei nun ein Speicher mit Speicherzellen betrachtet, die gemäß Fig.4 je drei Transistoren enthalten. Die Spannung Vz am Knotenpunkt Z auf der Ziffernleitung Id ändert sich in der Leseoperation durch die in der Speicherzelle gespeicherten Daten gemäß F i g. 14 (Periode fi) vom Pegel Vdd- Vh, auf Massepegel GND. Wenn das in der Speicherzelle gespeicherte Signal entgegengesetzt ist, wird die Spannung Vz auf Vorladepegel gehalten. Wenn die Leseoperation beendet ist, wird durch Einschalten des FET Q73 wieder vorgeladen. Das Signal r/w liegt hier auf Vdd, so daß die FETs Qm, und Qio, wie oben beschrieben, eingeschaltet werden. Das Ausgangssignal dj„ wird so auf dem Pegel Vdd- Vu, gehalten (Periode t',).

Im folgenden wird die Schreiboperation beschrieben. Während der Periode fe der Fig. 14 nimmt das Ausgangssignal d,„ des Dateneingabeverstärkers den Pegel GND entsprechend dem Eingangssignal D_m an. Somit erhält die Spannung Vz auf der Ziffernleitung Id Massepegel GND entsprechend dem Eingangssignal Di„ und die Information wird in die Speicherzelle eingeschrieben.

Bei dem Dateneingabeverstärker gemäß diesem Ausführungsbeispiel wird das Ausgangssignal dm des Dateneingabeverstärkers mit Ausnahme während der Schreib/Leseoperation zwangsweise auf Vorladepegel, d. h. Vdd— Vth gehalten. Hierdurch ergeben sich die folgenden Vorteile:

1. Während der Vorladeoperation (CE = V_Dd) wird das Ausgangssignal d_m des Dateneingabeverstärkers au! Vdd— Vth gehalten. Selbst wenn daher dem Signal Ϊ75 Störungen überlagert sind, durch die der Transfergate-FET eingeschaltet wird, kann der Vorladepegel aui der Ziffernleitung nicht zufällig abfallen. Die Ausnutzung der Speisespannung ist daher gut

2. Da der Vorladepegel nie fällt, kann auch die Spannung am Knotenpunkt (Z in Fig.4) mit der Ziffernleitung der Auffrischungsschaltung nie fallen Der Pegel am Knotenpunkt wird daher ausreichend oberhalb der Schwellenspannung Vb-des Leseverstärkers Ai gehalten, so daß nicht fehlerhaft gelesen werden kann.

3. Im Ergebnis werden die Zuverlässigkeit verbessert und die Wahlmöglichkeiten beim Aufbau der Schaltung erweitert

F i g. 13 zeigt eine Abwandlung der Schaltung der Fig. 12, die auf dem gleichen technischen Konzept beruht

Wie in der Fig. 13 gezeigt, sind eine erste Umkehrstufe mit FETs Qiy und Qn und eine zweite Umkehrstufe mit FETs Qi₆ und Q_n jn_ Kaskade geschaltet Ein vom Chip-Nichtwählsignal CE gesteuerter FET Qis ist parallel zum Treiber-FET Qn der ersten Umkehrstufe geschähet Diese Bestandteile bilden einen Pegelschieber 20. Ein vom Ausgangssignal der zweiten Umkehrstufe gesteuerter Belastungs-FET Qis, ein vom Ausgangssignal der ersten Umkehrstufe gesteuerter Treiber-FET Q19 und ein vom Signal r/w gesteuerter Schalt-FET Qn sind in Reihe geschaltet Ein vom Chip-Nichtwählsignal ÜZT gesteuerter FET Q_x, ist parallel zum Belastungs-FET Qis geschaltet Diese Bestandteile bilden einen Treiber 21. Dem Pegelschieber 20 wird ein Eingangssignal D_1n zugeführt; am Treiber 21 wird ein Ausgangssignal d,„ abgegriffen. Diese Schaltung ist aus einem Vergleich mit den Schaltungen der F i g. 4,10 und 12 leicht verständlich.

Das Zeitablaufdiagramm dieser Schaltung ist gleich mit dem der F i g. 14. Eine nochmalige Beschreibung erübrigt sich daher. Die FETs Q15 und Qgo, denen das Signal UE zugeführt wird, gewährleisten einen hohen Pegel des Ausgangssignal d_m während der Chip-Nichtwählperiode. Durch den mit dem Signal r/w gespeisten FET Qu kann das Ausgangssignal du, nur während der Schreiboperation fallen.

Die Ausführungsbeispiele der F i g. 12 und 13 können beispielsweise bei dynamischen Zellen-M IS-Speichern mit willkürlichem Zugriff verwendet werden, wie sie in der japanischen Offenlegungsschrift 51-142 926 beschrieben sind.

Vorstehend wurden Dateneingabeverstärker beschrieben, denen ein Eingangssignal D_1n mit TTL-Pegel zugeführt wird. Die Erfindung ist jedoch ebenso anwendbar auf Dateneingabeverstärker, denen ein Eingangssignal D_1n mit MIS-Pegel zugeführt wird. In diesem Fall wird die hier als Pegelschieber bezeichnete Schaltung als Eingabeschaltung bezeichnet

Statt n-Kanal-Anreicherungs-FETs können auch p-Kanal-Anreicherungs-FETs verwendet werden; dabei muß die Polarität der Spannungsquellen umgekehrt werden.

Die Speicherschaltungen, bei denen der erfindungsgemäöe Dateneingabeverstärker angewendet werden kann, sind nicht auf die vorstehend erwähnten beschränkt. Die Erfindung kann vielmehr in weitem Maße auf praktisch beliebige Speicher angewendet werden.

Hierzu 8 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. MIS-FET-Speicher mit Speicherzellen, an die Speicherzellen angeschlossenen Datenleitungen, einem Dateneingabeverstärker zum Einschreiben der Informationen in die Zellen, und mit einem -zwischen die Datenleitungen und den Dateneingabeverstärker geschalteten Übertragungsgatter, das durch einen Lese-Schreibbefehl einschaltbar ist, dadurch gekennzeichnet, daß der Dateneingabeverstärker (2) eine Einrichtung zum Halten seines Ausgangssignals auf dem Vorlade-Potentialpegel der Datenleitung außer während der Schreiboperation enthält, die auf das Schreibsignal des Lese-Schreib-Befehls (r/w) anspricht

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Dateneingabeverstärker (2) sinen Pegslschieber (14) und einen Treiber (15) enthält

3. Speicher nach Anspruch 2, dadurch gekenn- ;>o zeichnet, daß der Pegelschieber (14) eine erste (Qx, Q₃₇) und eine zweite Umkehrstufe (Qw, Q41) enthält

4. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Treiber (15) zwei verhältnislose Umkehrstufen (Q43, Qh-Qw, Q47) und der Pegel- ;:5 schieber (14) einen Transistor (Q₃B, Q12), der während der Chip-Nichtwählperiode eingeschaltet ist und parallel zum jeweiligen Treibertransistor (Qn, Qu) der ersten (Q₃₆, Q₃₇) bzw. zweiten (Q₄₀, Q»i) Umkehrstufe geschaltet ist enthalten, wobei die ao Treiberseite der Treiberschaltung (15) die beiden verhältnislosen Umkehrstufen enthält und diese über einen Transistor an Masse liegen, der während der Leseoperation ausschaltbar ist

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