DE4211843A1 - Speicher fuer wahlfreien zugriff mit geteiltem speicherfeld - Google Patents

Speicher fuer wahlfreien zugriff mit geteiltem speicherfeld

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Description

Die vorliegende Erfindung bezieht sich auf einen Speicher für wahlfreien Zugriff mit geteiltem Speicherfeld. Insbesondere be­ zieht sich diese Erfindung auf ein Vorbelegungssystem von Ein­ gabe-/Ausgabeleitungen in einem RAM (random access memory = Speicher für wahlfreien Zugriff) mit einem in eine Mehrzahl von Speicherzellenbereiche eingeteilten Speicherfeld.
In den vergangenen Jahren wurde ein RAM mit einem in einer Mehr­ zahl von Speicherfeldbereiche eingeteilten Speicherfeld umfas­ send eingesetzt. Die Fig. 1 ist ein Diagramm zum schematischen Verdeutlichen des Aufbaus eines herkömmlichen dynamischen MOS RAM als einem Beispiel des so aufgebauten RAM.
Wie in Fig. 1 gezeigt, ist eine Mehrzahl von Speicherzellenbe­ reichen 2-1, 2-2, . . ., 2-n, die als Ganzes ein einzelnes Spei­ cherfeld bilden, auf einem Halbleiterchip 1 gebildet. Lesever­ stärkerbereiche 3-1, 3-2, . . ., 3-n sind entsprechend jeweils zugehörigen Speicherzellenbereichen 2-1, 2-2, . . ., 2-n gebildet.
Eine Mehrzahl von CSL-Leitungen erstreckt sich von einem Spal­ tendecoder 4 durch die Mehrzahl von Speicherzellenbereichen und die Mehrzahl von Leseverstärkerbereichen, entsprechend jeweili­ gen Speicherzellenspalten, die das Speicherfeld bilden. Der Spaltendecoder 4 aktiviert eine der Mehrzahl von CSL-Leitungen, die einer Y-Adresse einer Speicherzelle entsprechen, aus der Daten auszulesen sind, als Reaktion auf ein Spalten- (Y) Adreß- Signal, das von einer nichtgezeigten externen Adreß-Signalquel­ le angelegt wird.
Eine Mehrzahl von Wortleitungen (WL) erstreckt sich von einem Zeilendecoder in entsprechende Speicherzellenbereiche, entspre­ chend jeweiligen Zeilen von das Speicherfeld bildenden Speicher­ zellen. Der Zeilendecoder 5 reagiert auf ein Zeilen- (X) Adreß- Signal, das von einer nichtgezeigten externen Adreß-Signalquel­ le angelegt wird, zum Aktivieren einer der Mehrzahl von Wortlei­ tungen, die einer X-Adresse einer Speicherzelle entspricht, aus der Daten auszulesen sind.
Daten, die aus einer einzelnen Speicherzelle, die in einer be­ liebigen der Speicherzellenbereiche enthalten ist und durch die­ se X- und Y-Adressen angegeben wird, werden über ein nichtge­ zeigtes Bitleitungspaar an einen der Leseverstärkerbereiche 3-1, 3-2, . . ., 3-n angelegt, der dem obigen Speicherfeldbereich ent­ spricht. Die angelegten Daten werden im entsprechenden Lesever­ stärkerbereich verstärkt und dann nach außen über ein zugeord­ netes I/O-Leitungspaar (Datenleitungspaar) ausgegeben.
Die Fig. 2 zeigt ein teilweise vergrößertes Diagramm mit einem einer bestimmten CSL-Leitung zugehörigen Teil der Gesamtstruktur des in Fig. 1 gezeigten dynamischen RAM. Wie in Fig. 2 gezeigt, er­ streckt sich jede der Mehrzahl von CSL-Leitungen von dem Spal­ tendecoder 4 durch Speicherfeldbereiche 2-1, 2-2, . . ., 2-n und ist gemeinsam mit Steuereingängen von Gates 6-1, 6-2, . . ., 6-n verbunden, die den jeweiligen Speicherfeldbereichen entsprechen.
Eine einzelne Spalte, die durch eine Mehrzahl von (nichtgezeig­ ten) Speicherzellen gebildet wird und in jedem Speicherfeldbe­ reich (z. B. 2-1) bezüglich der einzelnen CSL-Leitung vorgesehen ist, ist mit einem Paar von Bitleitungen (BL, ) verbunden. Dieses Bitleitungspaar ist über einen Leseverstärker SA (z. B. 3-1) und ein Gate (z. B. 6-1), die dem jeweiligen Speicherfeldbe­ reich entsprechen, mit einem Paar von I/O-Leitungen (I/O, ) verbunden, die dem jeweiligen Speicherfeldbereich entsprechen. Bitleitungs-Vorbelegungsschaltungen 7-1, 7-2, . . ., 7-n zum Vor­ belegen der oben beschriebenen Bitleitungspaare (BL, ) sind entsprechend der jeweiligen Bitleitungspaare vorgesehen.
Signale auf den I/O-Leitungspaaren werden jeweils durch Vorver­ stärker 9-1, 9-2, . . ., 9-n verstärkt und dann nach außen ausge­ geben. I/O-Leitungs-Vorbelegungsschaltungen 8-1, 8-2, . . ., 8-n zum Vorbelegen der oben beschriebenen I/O-Leitungspaare (I/O, ) sind vorgesehen. Es wird angenommen, daß derselbe Aufbau wie in Fig. 2 auch für die übrigen nichtgezeigten CSL-Leitungen gilt.
Die Fig. 3 zeigt ein Schaltbild mit Details der ersten und zweiten Speicherfeldbereiche 2-1 und 2-2 aus Fig. 2. Nachfol­ gend wird eine Beschreibung des Aufbaus und des Betriebs des in Fig. 3 gezeigten ersten Speicherfeldbereichs 2-1 und jeder dem ersten Speicherfeldbereich zugehörigen Schaltung vorgenommen.
Während der Speicherfeldbereich 2-1 von sich aus eine Mehrzahl von zweidimensional in Zeilen und Spalten in angeordneten Spei­ cherzellen umfaßt, wird zur Vereinfachung der Beschreibung nur eine Speicherzelle MC aus Fig. 3 gezeigt, auf die zuzugreifen ist. Diese Speicherzelle MC ist an einem Kreuzungspunkt einer entsprechenden Wortleitung WL und einer entsprechenden Bitlei­ tung BL vorgesehen.
Ein aus Bitleitungen BL1 und gebildetes Bitleitungs­ paar 11-1 ist über den Leseverstärker 3-1, die Bitleitungs-Vor­ belegungsschaltung 7-1 und das Gate 6-1 mit einem entsprechenden I/O-Leitungspaar 10-1 verbunden. Die Bitleitungs-Vorbelegungs­ schaltung 7-1 umfaßt Transistoren Q1, Q2 und Q3, die als Reak­ tion auf ein von einer nichtgezeigten internen Signalgenerator­ schaltung angelegtes Taktsignal BLP1 ein- bzw. ausgeschaltet werden. Wenn diese Transistoren als Reaktion auf das Taktsignal BLP1 eingeschaltet werden, ist das Bitleitungspaar 11-1 über die Transistoren Q1 und Q2 mit einer Vorbelegungsspannungsquelle verbunden, und wird ferner durch den Transistor Q3 ausgeglichen.
Als Ergebnis werden die Bitleitungen BL1 bzw. auf eine Bitleitungs-Vorbelegungsspannung VBL vorbelegt (vorgeladen). Diese Vorbelegungsspannung VBL wird normalerweise auf die Hälfte (1/2) einer Versorgungspannung VCC festgelegt.
Die Gate-Schaltung 6-1 umfaßt Transistoren Q4 und Q5, die als Reaktion auf ein Potential auf der sich von dem Spaltendecoder 4 erstreckenden CSL-Leitung ein- bzw. ausgeschaltet werden. Wenn diese Transistoren als Reaktion auf das Potential auf der CSL- Leitung eingeschaltet werden, ist das Bitleitungspaar 11-1 über die Transistoren Q4 und Q5 mit dem I/O-Leitungspaar 10-1 verbun­ den.
Das I/O-Leitungspaar 10-1 ist mit seinem zugeordneten Vorver­ stärker 9-1 verbunden, und dieses I/O-Leitungspaar über einen ausgleichenden Transistor Q6 und eine I/O-Leitungsvorbelegungs­ schaltung 8-1 in seinem weiteren Verlauf verbunden. Die I/O-Lei­ tungs-Vorbelegungsschaltung 8-1 umfaßt Transistoren Q7 und Q8, die als Reaktion auf ein von einer nichtgezeigten internen Si­ gnalgeneratorquelle erzeugtes Taktsignal IOPC ein- bzw. ausge­ schaltet werden. Wenn diese Transistoren als Reaktion auf das Taktsignal IOPC eingeschaltet werden, ist das I/O-Leitungspaar 10-1 über die Transistoren Q7 und Q8 mit der oben beschriebenen Vorbelegungsspannungsquelle verbunden, und das I/O-Leitungspaar (I/O, ) wird auf die oben beschriebene Vorbelegungsspannung VBL vorgeladen. Dieses I/O-Leitungspaar 10-1 wird durch den Tran­ sistor Q6 ausgeglichen, der als Reaktion auf ein von einer nichtgezeigten internen Signalgeneratorquelle erzeugtes Aus­ gleichssignal EQ ein- bzw. ausgeschaltet wird. Die obige Struk­ tur gilt ebenso für andere Speicherfeldbereiche und dazugehörige Schaltungen.
Nachfolgend wird eine Beschreibung eines Betriebs der Schaltung nach Fig. 3 für den Fall vorgenommen, daß ein tatsächlicher Zugriff vorgenommen wird. Die folgende Beschreibung betrifft einen Fall, bei dem auf den ersten Speicherfeldbereich 2-1 in Fig. 3 zugegriffen wird, während auf den zweiten Speicherfeld­ bereich 2-2 nicht zugegriffen wird.
Zuerst befindet sich während einer Stand-by-Periode ein Potenti­ al auf der CSL-Leitung nach Fig. 3 auf logisch niedrigem Pegel, und jedes Bitleitungspaar und jedes I/O-Leitungspaar sind von­ einander über eine Gate-Schaltung in jeder der Speicherfeldbe­ reiche getrennt. Jeder Vorbelegungskreis wird als Reaktion auf jede Art von Taktsignalen aktiviert, und alle Bitleitungspaare und I/O-Leitungspaare werden auf die oben beschriebene Vorbele­ gungsspannung VBL = 1/2·VCC vorgeladen.
Wenn auf den ersten Speicherfeldbereich 2-1 zugegriffen wird, erreicht jedes der obigen Taktsignale BLP1 und IOPC sowie das Ausgleichssignal EQ logisch niedrigen Pegel, so daß die Transi­ storen Q1, Q2, Q3, Q6, Q7 und Q8 ausgeschaltet werden. Folglich werden sowohl das Bitleitungspaar 11-1 und das I/O-Leitungspaar 10-1 von der Vorbelegungsspannungsquelle VBL getrennt und erhal­ ten ihr jeweiliges Vorbelegungspotential.
Wenn ein Potential auf der Wortleitung, die der auszulesenden Speicherzelle MC entspricht, ansteigt, werden die in der Spei­ cherzelle gespeicherten Daten auf eine Bitleitung BL ausgelesen, und eine Potentialdifferenz tritt zwischen den gepaarten Bitlei­ tungen BL1 und auf. Die Potentialdifferenz wird durch den Leseverstärker 3-1 verstärkt. Das Potential auf der entsprechen­ den CSL-Leitung wird nachfolgend auf einen logisch hohen Pegel durch den Spaltendecoder 4 angehoben, so daß die das Gate 6-1 bildenden Transistoren Q4 und Q5 eingeschaltet werden. Als Er­ gebnis werden die Daten auf dem Bitleitungspaar über das Gate 6-1 auf das I/O-Leitungspaar 10-1 übertragen. Die übertragenen Daten werden dann durch den Vorverstärker 9-1 verstärkt und an­ schließend nach außen ausgegeben.
Im zweiten Speicherfeldbereich 2-2 befinden sich die Taktsignale BLP2 und IOC auf logisch hohem Pegel, und die Vorbelegungs­ schaltungen 7-2 und 8-2 verbleiben im aktivierten Zustand. Das bedeutet, daß die Potentiale sowohl auf dem Bitleitungspaar 11-2 und den I/O-Leitungspaar 10-2 auf VBL = 1/2·VCC gehalten werden.
Wenn jetzt das Potential auf der CSL-Leitung auf einen logisch hohen Pegel durch den Spaltendecoder 4 angehoben wird, wie oben beschrieben, werden die das Gate 6-2 bildenden Transistoren Q14 und Q15 wie die obigen Transistoren Q4 und Q5 eingeschaltet, so daß das Bitleitungspaar 11-2 und I/O-Leitungspaar 10-2 mitein­ ander verbunden sind. Da das Potential auf dem Bitleitungspaar 11-2 und das auf dem I/O-Leitungspaar 10-2 ursprünglich dasselbe ist, werden die jeweiligen Potentiale auf dem Bitleitungspaar 11-2 und dem I/O-Leitungspaar 10-2 auf VBL = 1/2·VCC gehalten, selbst nachdem das Gate 6-2 wie oben beschrieben geöffnet wird.
Bei einem derartigen RAM, das einen Aufbau benutzt (CSL-System), bei welchem jede Verbindung eines Bitleitungspaares und eines I/O-Leitungspaares gemeinsam durch ein Signal auf einer einzel­ nen CSL-Leitung aus dem Spaltendecoder 4 für sowohl den zu akti­ vierenden Speicherfeldbereich (d. h. 2-1 nach Fig. 3) als auch den nicht zu aktivierenden Speicherfeldbereich (d. h. 2-2 nach Fig. 3) gesteuert wird, und das Bitleitungspaar 11-2 und das I/O-Leitungspaar 10-2 werden während der Zugriffszeit auch für den nichtaktivierten Speicherfeldbereich (2-2) kurzgeschlossen. Wenn daher ein Vorbelegungspegel des Bitleitungspaares unter­ schiedlich von dem des I/O-Leitungspaares ist, fließt ein Strom zwischen dem Bitleitungspaar und dem I/O-Leitungspaar entspre­ chend dem Anstieg des Potentials auf der CSL-Leitung auch in dem Speicherfeldbereich, auf den nicht zuzugreifen ist, was zu einem Anstieg eines Stromverbrauchs führt.
Daher werden beim herkömmlichen RAM der Vorbelegungspegel des Bitleitungspaares und der des I/O-Leitungspaares auf denselben Pegel (1/2·VCC) gesetzt, wodurch ein derartiger unnötiger Stromverbrauch gemieden wird. Ein derartiger Ansatz, bei dem der Vorbelegungspegel des I/O-Leitungspaares wie oben beschrieben auf dem Pegel 1/2·VCC wie der Vorbelegungspegel des Bitlei­ tungspaares im RAM des CSL-Systems gesetzt wird, ist beispiels­ weise in "An experimental 1Mb DRAM with on-chip voltige limiter" von K. Itoh at all, Seite 282, Digest of Technical Papers, 1984 IEEE International Solid-State Circuits Conference, beschrieben. Allerdings hat das Setzen des Vorbelegungspegels und des I/O- Leitungspaares unabhängig auf verschiedene Potentiale die fol­ genden Vorteile.
Die Fig. 4 ist ein Zeitablaufdiagramm zum Zeigen von Änderungen des Logikpegels eines Bitleitungspaares für den Fall, daß ein Leseverstärker beim Datenlesen aus einer Speicherzelle MC akti­ viert wird, und die Fig. 5 ist ein Zeitablaufdiagramm zum Än­ dern eines Logikpegels eines I/O-Leitungspaares, das Daten des Bitleitungspaares empfangen hat. Eine Beschreibung wird nachfol­ gend derjenigen Vorteile vorgenommen, die entstehen, wenn die jeweiligen Vorbelegungspegel des Bitleitungspaares und des I/O- Leitungspaares unabhängig voneinander auf verschiedene Potentia­ le gesetzt werden, unter bezug auf die Fig. 4 und 5.
Wenn zuerst ein Potential auf einer Wortleitung WL (Fig. 4(a)) auf einen Pegel nicht niedriger als VCC ansteigt und eine Wort­ leitung WL aktiviert wird, dann werden Ladungen in einer mit dieser Wortleitung WL verbundenen Speicherzelle MC auf eine Bit­ leitung BL des Bitleitungspaares ausgelesen. In einem Fall, daß die Speicherzelle MC eines Speicherfeldbereichs 2-1 nach Fig. 1 gespeicherte Daten beispielsweise eines logisch niedrigen Pegels aufweist, ändert sich ein Potential auf der Bitleitung BL1 um ΔVL, wie in Fig. 4(b) gezeigt, während ein Potential auf der anderen Bitleitung BL1 sich nicht ändert.
Dann wird der Logigpegel der Bitleitung BL1 auf Erd-Potential GND durch den Leseverstärker 3-1 abgesenkt, so daß der Pegelun­ terschied ΔVL verstärkt wird (Zeitpunkt t1). Der Logikpegel der Bitleitung wird danach auf das Versorgungspotential VCC durch den Leseverstärker 3-1 angehoben (Zeitpunkt t2). Der Grund dafür, daß ein Entladen der Bitleitung BL1 auf logisch niedrigen Pegel zuerst durchgeführt wird, liegt im folgenden. Es wird an­ genommen, daß ein n-Kanaltransistor und ein p-Kanaltransistor dieselben physischen Abmessungen aufweisen, und, da die Beweg­ lichkeit von Elektronen größer als die von Löchern ist, schaltet der n-Kanaltransistor mit Elektronen als Ladungsträgern mit ei­ ner höheren Schaltgeschwindigkeit als der p-Kanaltransistor mit Löchern als Ladungsträgern, und daher kann er schneller ar­ beiten.
Die durch den Leseverstärker 3-1 verstärkten Daten, in Fig. 4(b) gezeigt, werden auf das I/O-Leitungspaar 10-1 übertragen, wenn das Gate 6-1 als Reaktion auf ein CSL-Ausgangssignal des Spaltendecoders 4 geöffnet wird. Dann wird das Potential auf diesem I/O-Leitungspaar durch einen Selbst-Verstärkungsvorgang des Leseverstärkers 3-1 verstärkt.
Die Fig. 5(a) zeigt eine Verstärkungsgeschwindigkeit einer Po­ tentialdifferenz zwischen einem Paar von I/O-Leitungen an, wenn der Vorbelegungspegel des I/O-Leitungspaares auf dem Pegel VCC -Vth höher als der Pegel 1/2·VCC gesetzt ist, und die Fig. 5(b) gibt eine Verstärkungsgeschwindigkeit einer Potentialdiffe­ renz zwischen dem I/O-Leitungspaar an, wenn der Vorbelegungspe­ gel des I/O-Leitungspaares auf dem Pegel 1/2·VCC gesetzt ist. Der Vergleich zwischen (a) und (b) in Fig. 3 bezüglich der be­ nötigten Zeit für das Verstärken der Potentialdifferenz der ge­ paarten I/O-Leitungen bis 200 mV zeigt, daß die Zeit t3 für den Fall, daß der Vorbelegungspegel des I/O-Leitungspaares VCC-Vth beträgt, kürzer ist, als die Zeit t4, mit dem Fall, daß der Vor­ belegungspegel 1/2·VCC beträgt. Da das Entladen mit einer höhe­ ren Geschwindigkeit über den n-Kanaltransistor des Leseverstär­ kers 3-1 für den Fall des höheren Vorbelegungspegels des I/O- Leitungspaares durchgeführt wird, wird die Potentialdifferenz zwischen den gepaarten I/O-Leitungen mit einer höheren Geschwin­ digkeit verstärkt. Dies führt zu der Schlußfolgerung, daß der Fall des höheren Vorbelegungspegels des I/O-Leitungspaares ge­ genüber dem Fall des niedrigeren Vorbelegungspegels vorteilhaft ist.
Wie oben beschrieben ist es zum Erreichen einer schnelleren Da­ tenleseoperation des RAM wünschenswert, daß der Vorbelegungspe­ gel des I/O-Leitungspaares auf den Pegel VCC-Vth gesetzt wird, der höher als ein 1/2·VCC ist, dem Vorbelegungspegel des Bit­ leitungspaares. Wenn ferner die Vorbelegungspegel sowohl des I/O-Leitungspaares und des Bitleitungspaares auf ein 1/2·VCC gesetzt werden, wird die auf die 1/2·VCC Spannungserzeugungs­ schaltung ausgeübte Last erhöht. In einem derartigen Fall be­ steht die Möglichkeit, daß das I/O-Leitungspaar nicht hinrei­ chend vorbelegt werden kann, wenn die Ausgleichszeitperiode ver­ gleichsweise kurz ist. Wenn die Treiberfähigkeit der 1/2·VCC Spannungsgeneratorschaltung vergrößert wird, besteht anderseits das Problem des erhöhten Stromverbrauchs durch die Erzeugungs­ schaltung selbst. Folglich ist es wünschenswert, daß der Pegel VCC-Vth, der leicht erzeugt werden kann, als Vorbelegungspegel des I/O-Leitungspaares benutzt wird, um die auf einen 1/2·VCC Spannungsgeneratorkreis ausgeübte Last zu vermindern.
Wenn allerdings der Vorbelegungspegel des I/O-Leitungspaares unabhängig von dem des Bitleitungspaares gesetzt wird, entsteht das Problem, daß ein unnötiger Strom durch den inaktiven Spei­ cherfeldbereich (auf den nicht zugegriffen wird) fließt, und daher der Stromverbrauch wie oben beschrieben ansteigt.
Um zusätzlich ein derartiges Problem wie erhöhten Stromverbrauch zu vermeiden, wird ein anderer Aufbau als das in den Fig. 1-3 gezeigte CSL-System in Erwägung gezogen, bei dem Spaltendeco­ der jeweils entsprechend einer Mehrzahl von Speicherfeldbereichen 2-1, 2-2, . . ., 2-n vorgesehen sind, so daß Kurzschlüsse zwischen dem Bitleitungspaar und dem I/O-Leitungspaar in den unbenutzten inaktiven Speicherfeldbereichen vermieden werden. Hier entsteht allerdings der Nachteil, daß, wenn ein Spaltendecoder für jeden Speicherfeldbereich vorgesehen ist, die Chip-Fläche wesentlich vergrößert ist.
Ziel der vorliegenden Erfindung ist es, einen Speicher für wahl­ freien Zugriff zu schaffen, mit dem eine schnellere Datenlese­ operation bewirkt werden kann. Ferner soll ein RAM mit CSL-Sy­ stem geschaffen werden, der diese schnellere Operation bewirkt, während ein Anstieg des Stromverbrauchs vermieden wird. Es soll dabei ein Ansteigen der Belegung von Chip-Fläche vermieden wer­ den, und die Vorbelegungsspannung eines Bitleitungspaares und die eines I/O-Leitungspaares sollen unabhängig voneinander auf verschiedene Werte gesetzt werden können.
Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 und den Speicher für wahlfreien Zugriff nach dem Patentanspruch 3 gelöst.
Ein Speicher für wahlfreien Zugriff mit einem CSL-System umfaßt ein in eine Mehrzahl von Speicherfeldbereichen eingeteiltes Speicherfeld, einen Decoder zum selektiven Zugreifen auf einen beliebigen der Mehrzahl von Speicherfeldbereichen, eine Mehrzahl von Bitleitungspaaren zum Lesen von Daten für betreffende Spal­ ten aus jedem der Speicherfeldbereiche, ein I/O-Leitungspaar, das selektiv mit der Mehrzahl von Bitleitungspaaren von jedem der Speicherfeldbereiche verbunden ist, sowie eine für jeden Speicherfeldbereich vorgesehene Schaltung zum Vorbelegen der Bitleitungspaare und des I/O-Leitungspaares auf dasselbe Poten­ tial während der Zeit des Nichtzugriffs auf den entsprechenden Speicherfeldbereich, und zum Vorbelegen des Bitleitungspaares und des I/O-Leitungspaares auf verschiedene Potentiale zum Zeit­ punkt des Zugriffs.
Gemäß einer Ausführungsform lädt die Vorbelegungsschaltung das I/O-Leitungspaar auf ein Potential, das höher ist, als das Po­ tential des Bitleitungspaares, während des Zugriffs auf den Speicherfeldbereich.
Es entsteht daher der Vorteil, daß ein schnelleres Datenlesen erreicht werden kann, ohne daß ein Anstieg des Stromverbrauchs entsteht, und ohne daß der Bedarf an Chip-Fläche erhöht wird, weil die Bitleitungspaare und das I/O-Leitungspaar auf dasselbe Potential während des Nichtzugriffs auf den Speicherfeldbereich vorgeladen werden und die Bitleitungspaare und das I/O-Leitungs­ paar auf verschiedene Potentiale während des Zugriffs vorgeladen werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.
Von den Figuren zeigen:
Fig. 1 ein Schaltbild zum Verdeutlichen des schemati­ schen Aufbaus eines herkömmlichen dynamischen RAM;
Fig. 2 ein teilweise vergrößertes Schaltbild des in Fig. 1 gezeigten dynamischen RAM;
Fig. 3 ein Schaltbild mit Detailbereichen der ersten und zweiten Speicherfeldbereiche aus Fig. 2;
Fig. 4 ein Zeitablaufdiagramm zum Verdeutlichen von Än­ derungen im Pegel auf einem Bitleitungspaar bei dem herkömmlichen dynamischen RAM;
Fig. 5 ein Zeitablaufdiagramm mit Änderungen des Pegels auf einem I/O-Leitungspaar beim herkömmlichen dynamischen RAM;
Fig. 6 ein Schaltbild mit einer Detailansicht von Berei­ chen der ersten und zweiten Speicherfeldbereiche eines dynamischen RAM entsprechend einer Ausfüh­ rungsform;
Fig. 7 ein Zeitdiagramm zum Verdeutlichen eines Betriebs der in Fig. 6 gezeigten Ausführungsform.
Die Fig. 6 ist ein Schaltbild mit einer Detailansicht von Be­ reichen, die dem in Fig. 3 gezeigten herkömmlichen Beispiel entsprechen, von Bereichen eines dynamischen RAM eines CSL-Sy­ stems entsprechend einer Ausführungsform. Sie betreffen die er­ sten und zweiten Speicherfeldbereiche 2-1 und 2-2.
Die in Fig. 6 gezeigte Ausführungsform unterscheidet sich von dem in Fig. 3 gezeigten herkömmlichen Beispiel durch die fol­ genden Merkmale. Bezüglich der gemeinsamen Teile der Ausfüh­ rungsform und des Beispiels wird eine Beschreibung nicht wieder­ holt. Bei dem in Fig. 6 gezeigten Ausführungsbeispiel werden zusätzliche Vorbelegungsschaltungen 12-1, 12-2, . . . entsprechend der jeweiligen I/O-Leitungspaare 10-1, 10-2, . . . vorgesehen.
Es wird auf einen Bereich des Ausführungsbeispiels in Fig. 6 hingewiesen, der mit dem ersten Speicherfeldbereich 2-1 zusam­ menhängt. Eine zweite I/O-Leitungsvorbelegungsschaltung 12-1 zusätzlich zur herkömmlichen ersten I/O-Leitungsvorbelegungs­ schaltung 8-1 ist mit dem I/O-Leitungspaar 10-1 verbunden. Diese zweite I/O-Leitungsvorbelegungsschaltung 12-1 wird durch Transi­ storen Q9 und Q10 gebildet, die als Reaktion auf ein von einer nichtgezeigten internen Signalgeneratorquelle erzeugte Taktsi­ gnal PCB1 ein- bzw. ausgeschaltet werden. Wenn diese Transisto­ ren als Reaktion auf das Taktsignal PCB1 eingeschaltet werden, wird das I/O-Leitungspaar 10-1 auf beispielsweise ein Potential VCC-Vth vorgeladen (Vth ist eine Schwellspannung der Transistoren Q9 und Q10).
Die Fig. 7 ist ein Zeitablaufdiagramm zum Verdeutlichen eines Betriebs der in Fig. 6 gezeigten Ausführungsform. Der Betrieb einer Ausführungsform wird nachfolgend unter bezug auf die Fig. 6 und 7 beschrieben. Die folgende Beschreibung wird auf ei­ nen Fall angewendet, bei dem auf den ersten Speicherfeldbereich 2-1 in Fig. 6 zugegriffen wird (aktivierter Zustand), während auf den zweiten Speicherfeldbereich 2-2 nicht zugegriffen wird.
Zuerst befindet sich während einer Stand-by-Periode das Potenti­ al auf einer CSL-Leitung (Fig. 7(g)) gemäß Fig. 6 auf logisch niedrigem Pegel und ein Bitleitungspaar und ein I/O-Leitungspaar sind voneinander durch eine Gate-Schaltung in jeder der Spei­ cherfeldbereiche getrennt. Bitleitungspaar-Vorbelegungsschaltun­ gen 7-1 und 7-2 reagieren auf Taktsignal BLP1 und BLP2 und ar­ beiten auf dieselbe Weise wie im Beispiel gemäß Fig. 3 und la­ den die Bitleitungspaare 11-1 und 11-2 in den jeweiligen Spei­ cherfeldbereichen auf VBL = 1/2·VCC.
Während eines Stand-by-Modus befinden sich Taktsignale PCA1 und PCA2 auf logisch hohem Pegel, und die I/O-Leitungsvorbelegungs­ schaltungen 8-1 und 8-2 in den jeweiligen Speicherfeldbereichen arbeiten auf dieselbe Weise wie im Beispiel der Fig. 3 und la­ den die I/O-Leitungspaare 10-1 und 10-2 der jeweiligen Speicher­ feldbereiche auf VBL = 1/2·VCC.
Dann fällt ein RAS-Signal ab (Fig. 7(a)) und eine Zeilenadresse (X) wird zuerst vom Zeilendecoder 5 empfangen (Fig. 7(b)). Ent­ sprechend bestimmten höherwertigen Bits der empfangenen Zeilen­ adresse erkennt zuerst eine nichtgezeigte Erkennungsschaltung, welcher der Mehrzahl von Speicherfeldbereichen zu aktivieren ist. Als Reaktion auf die Erkennung des zu aktivierenden Speicher­ feldbereichs fällt das dem zu aktivierenden Speicherfeldbereich 2-1 entsprechende Taktsignal PCA1 ab (Fig. 7(c)), und zum sel­ ben Zeitpunkt steigt das Taktsignal PCB1 an (Fig. 7(d)). Als Ergebnis wird im Speicherfeldbereich 2-1, auf den zurückzugrei­ fen ist, die Vorbelegungsschaltung 8-1 deaktiviert, während die Vorbelegungsschaltung 12-1 aktiviert wird, so daß ein Potential auf dem I/O-Leitungspaar 10-1 vom Pegel 1/2·VCC auf den Pegel VCC-Vth ansteigt. Wenn auf den Speicherfeldbereich 2-1 in einer vorhergehenden Leseoperation bereits zugegriffen worden ist, so daß dieser Speicherfeldbereich 2-1 aufeinanderfolgend aktiviert wird, wird das Potential auf dem I/O-Leitungspaar 10-1 durchge­ hend auf dem Pegel VCC-Vth gehalten, wie durch eine gestrichelte in Fig. 7 (h) gezeigt.
Im anderen Speicherfeldbereich 2-2, auf den nicht zugegriffen wird, befindet sich das Taktsignal PCA2 auf logisch hohem Pegel, während sich das Taktsignal PCB2 auf logisch niedrigem Pegel befindet, und ein Potential auf dem I/O-Leitungspaar 10-2 wird auf dem Pegel 1/2·VCC (Fig. 7(j)) gehalten.
Wenn jetzt ein Potential auf der Wortleitung WL (Fig. 7(e)) entsprechend der auszulesenden Speicherzelle ansteigt, werden die in der Speicherzelle gespeicherten Daten auf das Bitlei­ tungspaar 11-1 ausgelesen, so daß eine Potentialdifferenz zwi­ schen den gepaarten Bitleitungen erzeugt wird (Fig. 7(f)). Die­ se Potentialdifferenz wird durch den Leseverstärker 3-1 ver­ stärkt.
Wenn dann eine Spaltenadresse (Y) vom Spaltendecoder 4 empfangen wird (Fig. 7(b)), wird ein Potential auf einer entsprechenden CSL-Leitung auf logisch hohen Pegel angehoben (Fig. 7(g)), so daß die das Gate 6-1 bildenden Transistoren Q4 und Q5 einge­ schaltet werden. Folglich werden die Daten auf dem Bitleitungs­ paar 11-1 über das Gate 6-1 auf das I/O-Leitungspaar 10-1 über­ tragen, so daß ein Potential auf der I/O-Leitung des I/O-Lei­ tungspaares über das Gate 6-1 abgesenkt wird, um ein Potential auf der Bitleitung BL1, die sich auf logisch niedrigem Pegel befindet (Fig. 7(h)).
Im zweiten Speicherfeldbereich 2-2, auf den nicht zugegriffen wird, behält jedes Taktsignal denselben Zustand wie in der Stand-by-Periode, und sowohl das Bitleitungspaar 11-2 als auch das I/O-Leitungspaar 10-2 verbleiben mit VBL = 1/2·VCC vorbelegt (Fig. 7(i) und (j)). Selbst wenn in diesem Zustand ein von dem Spaltendecoder 4 angelegtes CSL-Signal (Fig. 7(g)) auf logisch hohen Pegel ansteigt und damit das Gate 6-2 geöffnet wird, fließt kein Strom zwischen dem Bitleitungspaar 11-2 und dem I/O- Leitungspaar 10-2.
Wie oben beschrieben, werden bei der Ausführungsform zusätzliche Vorbelegungsschaltungen 12-1, 12-2, . . . vorgesehen, und nur das I/O-Leitungspaar des Speich rfeldbereichs, auf den zugegriffen wird, wird auf den Pegel VCC-Vth vorbelegt, und das I/O-Lei­ tungspaar des Speicherfeldbereichs, auf den nicht zugegriffen wird, wird auf den Pegel VBL = 1/2·VCC vorbelegt, was dem Pegel des Bitleitungspaars entspricht. Folglich wird bei einem RAM eines CSL-Systems, bei dem Gates einer Mehrzahl von Speicher­ feldbereichen zur gleichen Zeit als Reaktion auf das Ausgangs­ signal einer einzelnen CSL-Leitung geöffnet wird, es möglich, ein schnelleres Datenlesen zu bewirken und unnötigen Stromver­ brauch durch die nichtaktivierten Speicherfeldbereiche zu ver­ meiden. Da der RAM das CSL-System einsetzt, ist es unnötig, einen Spaltendecoder für jeden Speicherfeldbereich zu benutzen und ein Anstieg in benötigter Chip-Fläche wird vermieden. Da ein Vorbelegungspotential des I/O-Leitungspaares im Speicherfeldbe­ reich, auf den zugegriffen wird, auf ein Potential verschieden von 1/2·VCC gesetzt wird, ist es ebenfalls möglich, die Last auf die 1/2·VCC Potentialerzeugerschaltung zu vermindern. Wäh­ rend das Vorbelegungspotential des I/O-Leitungspaares des Spei­ cherfeldbereichs, auf den zuzugreifen ist, bei der oben be­ schriebenen Ausführungsform auf den Potentialpegel VCC-Vth ge­ setzt wird, ist das Vorbelegungspotential in diesem Fall nicht auf diesen Pegel beschränkt und kann jedes beliebige Potential dazwischen annehmen, d. h. zwischen 1/2·VCC und VCC. Ein derarti­ ges Vorbelegungspotential kann frei im tatsächlichen Schaltungs­ entwurf gewählt werden, in dem die Transistoren Q9, Q10, Q19 und Q20 als p-Kanaltransistoren gebildet werden, oder in dem das Taktsignal PCA1 während des Zugriffszeitpunkts verstärkt wird.

Claims (5)

1. Halbleiterspeichervorrichtung mit einem CSL-System mit
einem in eine Mehrzahl von Speicherfeldbereichen (2-1, 2-2, . . ., 2-n) eingeteilten Speicherfeld,
einer Vorrichtung (5) zum selektiven Zugreifen auf einen belie­ bigen der Mehrzahl von Speicherfeldbereichen,einer Mehrzahl von Bitleitungspaaren (BL, ) zum Lesen von Daten für betreffende Spalten aus jedem der Speicherfeldberei­ che,einem I/O-Leitungspaar (I/O, ), das selektiv mit der Mehr­ zahl von Bitleitungspaaren aus jedem der Speicherfeldbereiche verbunden ist, und
einer für jeden Speicherfeldbereich vorgesehenen Vorrichtung (8, 12) zum Vorbelegen der Bitleitungspaare und des I/O-Leitungspaa­ res auf dasselbe Potential während des Nicht-Zugriffs auf den Speicherfeldbereich und zum Vorbelegen der Bitleitungspaare und des I/O-Leitungspaares auf verschiedene Potentiale während des Zugriffs.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Vorbelegungsvorrichtung (8, 12) die I/O-Leitungspaare auf ein höheres Potential als das Potential der Bitleitungspaare während des Zugriffszeitpunkts auf den Speicherfeldbereich lädt.
3. Speicher für wahlfreien Zugriff mit
einer Mehrzahl von Speicherfeldbereichen (2-1, 2-2, . . ., 2-n), die zum Bilden eines gesamten Speicherfeldes angeordnet sind, wobei jeder der Mehrzahl von Speicherfeldbereichen eine Mehrzahl von zweidimensional in Zeilen und Spalten angeordneten Speicher­ zellen (MC) umfaßt,einer Mehrzahl von Bitleitungspaaren (BL, ), die für jeden der Speicherfeldbereiche vorgesehen sind, zum Lesen von Daten aus jeweiligen Spalten der Spaltenzellen, die den Speicherfeld­ bereich bilden,
einer Mehrzahl von Verstärkungsvorrichtungen (3) zum jeweiligen Verstärken der über die Mehrzahl von Bitleitungspaaren ausgele­ senen Daten,einem I/O-Leitungspaar (I/O, ), das für jeden der Speicher­ feldbereiche vorgesehen ist, zum Empfangen von Daten der Mehr­ zahl von Bitleitungspaaren,
einer Mehrzahl von Gate-Vorrichtungen (6), die für jeden der Speicherfeldbereiche vorgesehen ist, zum Verbinden der Mehrzahl von Bitleitungspaaren mit dem I/O-Leitungspaar,
einer auf ein Spalten-Adreß-Signal reagierenden Vorrichtung (5) zum Aktivieren einer der Mehrzahl von Speicherfeldbereichen zum Lesen von Daten aus einer beliebigen der Speicherzellen in dem aktivierten Speicherfeldbereich auf ein entsprechendes der Bit­ leitungspaare,
einer Spaltendecodervorrichtung (4), die auf ein Spalten-Adreß- Signal zum gemeinsamen Steuern des Öffnens und des Schließens der Mehrzahl von Gate-Vorrichtungen reagiert, die einer gemein­ samen Spalten-Adresse in den jeweiligen Speicherfeldbereichen entsprechen,
einer ersten Vorbelegungsvorrichtung (7), die für jeden der Speicherfeldbereiche vorgesehen ist, zum Vorbelegen der Bitlei­ tungspaare mit einem ersten Potential unabhängig von einem Zeit­ punkt des Zugriffs oder des Nicht-Zugriffs auf den Speicherfeld­ bereich, und
einer zweiten Vorbelegungsvorrichtung (8, 12), die für jeden Speicherfeldbereich vorgesehen ist, zum Vorbelegen des I/O-Lei­ tungspaares auf das erste Potential während eines Nicht-Zugriffs auf den Speicherfeldbereich, und zum Vorbelegen des I/O-Lei­ tungspaares auf ein zweites Potential verschieden vom ersten Potential während des Zugriffs auf den Speicherfeldbereich.
4. Speicher für wahlfreien Zugriff nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Potential höher als das erste Potential gesetzt wird.
5. Speicher für wahlfreien Zugriff nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das erste Potential 1/2 einer vorbestimmten Versorgungsspannung ist und das zweite Potential ein beliebiges Potential zwischen dem ersten Potential und dem Versorgungspotential ist.
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