DE3220273A1 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung

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DE3220273A1
DE3220273A1 DE19823220273 DE3220273A DE3220273A1 DE 3220273 A1 DE3220273 A1 DE 3220273A1 DE 19823220273 DE19823220273 DE 19823220273 DE 3220273 A DE3220273 A DE 3220273A DE 3220273 A1 DE3220273 A1 DE 3220273A1
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Description

Beschreibung
Die Erfindung betrifft eine Halbleiterspeichervorrichtung (im folgenden einfach als Speicher bezeichnet), wie sie im Oberbegriff des Patentanspruches 1 näher angegeben ist. Insbesondere betrifft sie einen statischen Halbleiterspeicher mit wahlfreiem Zugriff (im folgenden einfach als statisches RAM bezeichnet).
Bei einem statischen RAM wird ein Paar von Informationen, die von einer Speicherzelle abgeleitet sind und komplementär zueinander sind, über ein Paar von Datenleitungen und ein Paar von gemeinsamen Datenleitungen CDL und CDL zu einem Leseverstärker übertragen. Der Leseverstärker verstärkt die zwischen dem Paar von Datenleitungen bestehende Potentialdifferenz, die sich nach Maßgabe des Paares von Informationseinheiten entwickelt hat, und überträgt ein Ausgangssignal von hohem Pegel oder von tiefem Pegel zu einem Datenausgangspuffer. Der Datenausgangspuffer stellt auf der Basis seiner logischen Schwellenspannung fest, ob das Ausgangssignal des Lese-Verstärkers den hohen Pegel oder den tiefen Pegel einnimmt, und er liefert eine Ausgangsinformation von hohem Pegel oder von tiefem Pegel aus dem statischen RAM nach Maßgabe des festgestellten Ergebnisses.
In "Nikkei Electronics 1980, 3.7, Seite 142, Fig. 12, Yasui u.a., ist vorgeschlagen worden und dargestellt worden, daß für den erwähnten Leseverstärker eine Differenzverstärkerschaltung eingesetzt wird, die ein Paar von Feldeffekttransistoren mit isoliertem Gate (im folgenden als "MISFETs" bezeichnet) aufweist,.nach Art einer Differenzschaltung miteinander gekoppelt sind, und die eine Stromspiegelschaltung (aktive Last) aufweist, die die Last der MISFETs darstellt. Bei dem Leseverstärker wird das Ausgangssignal nach Maßgabe eines Stromes gebildet, der gleich der Differenz zwischen den Drainströmen des Paares der MISFETs ist, die in Differenzschaltung miteinander gekoppelt sind. Aus diesem Grunde kann die Empfindlichkeit dieses Leseverstärkers sehr groß gemacht
werden.' Da" weiterhin die die Differenzverstärkerschaltung bildende Last eine aktive Last ist,, kann der Verstärkungsfaktor der Differenzverstärkerschaltung selbst verhältnismäßig groß, beispielsweise etwa 5 sein. Um die Arbeitsweise eines statischen RAM schneller zu gestalten ist jedoch aus den nachfolgenden Gründen ein Leseverstärker mit einem höheren Verstärkungsfaktor notwendig.
Da an das Paar von Datenleitungen eine große Zahl von Speicherzellen angeschlossen ist, zeigen sie vergleichsweise große parasitäre Kapazitäten. Bei einem statischen RAM von vergrößerter Speicherkapazität wird das Paar der gemeinsamen Datenleitungen lang, so daß ebenfalls das Paar der gemeinsamen Datenleitungen vergleichsweise große Speicherkapazitäten erhält. Wenn die Information der Speicherzelle ausgelesen wird, werden daher Potentialänderungen, die an das Paar von Datenleitungen durch die Speicherzelle angelegt werden, in der Änderungsgeschwindigkeit durch die parasitären Kapazitäten begrenzt. In entsprechender Weise werden Potentialänderungen, die von dem Paar von Datenleitungen an das Paar der gemeinsamen Datenleitungen angelegt werden, durch die Speicherkapazitäten der letzteren begrenzt. Mit anderen Worten wird die Potentialdifferenz, die zwischen dem Paar von gemeinsamen Datenleitungen nach Maßgabe der von der Speicherzelle ausgelesenen Information angelegt wird, nicht schnell, sondern nur langsam groß.
■ Obgleich der oben angegebene Leseverstärker einen vergleichsweise großen Verstärkungsfaktor besitzt, reicht dieser Verstärkungsfaktor nicht für einen Leseverstärker eines statischen RAM mit großer Speicherkapazität aus.
Daher wird dann, wenn die Potentialdifferenz zwischen einem Paar von gemeinsamen Datenleitungen einen verhältnismäßig großen Wert erreicht hat, ein Ausgangssignal, das einen Datenausgangspuffer ansteuern kann, zuerst von dem Lese-Verstärker geliefert. Dementsprechend ist eine verhältnismäßig lange Zeit erforderlich, bevor der Datenausgangspuffer in Betrieb gesetzt wird, nachdem eine
zueinander komplementäre Information von der Speicherzelle an das Paar von Datenleitungen abgegeben worden ist.
Weiterhin ist bei dem beschriebenen Leseverstärker die ihn aufbauende Differenzverstärkerschaltung eine unsymmetrische Differenzverstärkerschaltung, die ein Paar voneinander komplementären Eingangssignalen annimmt Und ein einzelnes Ausgangssignal bildet, das bezüglich des Massepotentials der Schaltung ein Potential zeigt, das der Potentialdifferenz zwischen den Eingangssignalen entspricht. Demzufolge erfaßt der Datenausgangspuffer das Potential des Ausgangssignals von dem Leseverstärker auf der Basis seiner logischen Schwellenspannung bezüglich des Massepotentials der Schaltung.
In dieser Hinsicht variieren jedoch die charakteristischen Werte der den Datenausgangspuffer aufbauenden Elemente aufgrund von Variationen der Herstellungsbedingungen usw. Die Abweichungen in den charakteristischen Größen der Elemente führt zu einer Abweichung der logischen Schwellenspannung der Datenausgangspuffer. Um eine Fehlfunktion des statischen RAM zu vermeiden, die einer solchen Abweichung der logischen Schwellenspannung der Datenausgangspuffer zuzurechnen ist, sollte vorzugsweise der Leseverstärker ein Ausgangssignal mit der größtmöglichen Amplitude bilden. Da jedoch der Verstärkungsfaktor des beschriebenen Leseverstärkers nicht sehr groß 'ist, muß die Potentialdifferenz zwischen dem Paar von gemeinsamen Datenleitungen noch größer sein zu dem Zweck, daß ein Ausgangssignal großer.Amplitude gebildet wird.
Daher wird eine noch längere Zeit beansprucht, bevor der Datenausgangspuffer in Gang gesetzt wird. Die Betriebsgeschwindigkeit des statischen RAM ist damit entsprechend beschränkt.
Weiterhin variieren die charakteristischen Werte der Leseverstärker bildenden Elemente aufgrund von Variationen der Herstellungsbedingungen usw. Weiterhin zeigt der Leseverstärker einen Offset. Damit hat der Lesever-
stärker den Nachteil, daß eine Offsetspannung, die durch den Offset verursacht wird, so,wie sie ist,zu dem Datenausgangspuffer übertragen wird.
Aus den genannten Gründen kann dann, wenn der voranbeschriebene Leseverstärker eingesetzt wird, der Ausgangspuffer nicht von dem Leseverstärker angesteuert werden, bis die zwischen dem Paar von gemeinsamen Datenleitungen CDL und CDL herrschende Potentialdifferenz einen vergleichsweise großen Wert wie 0,5 Volt erreicht. Dies stellt ein ernsthaftes Hindernis für das Erreichen eines Hochgeschwindigkeitsbetriebes eines statischen RAM dar.
Aufgabe der vorliegenden Erfindung ist demnach, eine Halbleiterspeichervorrichtung anzugeben, deren Arbeitsgeschwindigkeit hoch ist.
Ein weiteres Ziel der Erfindung besteht darin, eine Halbleiterspeichervorrichtung anzugeben, die mit einem Leseverstärker hoher Empfindlichkeit ausgestattet ist, bei dem Schwankungen in den charakteristischen Werten seiner Elemente und der Einfluß von Störungen reduziert ist.
Diese Aufgabe wird mit einem im Oberbegriff des Patentanspruches 1 gegebenen statischen Halbleiterspeicher mit wahlfreiem Zugriff gelöst, der gemäß dem kennzeichnenden Teil des Patentanspruches 1 ausgestaltet ist.
Gemäß der Erfindung besteht der Leseverstärker aus 'einer ersten und einer zweiten unsymmetrischen Differenzverstärkerschaltung, welche an einem Paar von gemeinsamen Datenleitungen CDL und CDL befindliche Signale empfängt. Die erste unsymmetrische Differenzverstärkerschaltung bildet ein Ausgangssignal mit einem Potential, das sich in der gleichen Richtung, (der gleichen Phase) wie die Richtung ändert, in der das Potential des Signals der gemeinsamen Datenleitung CDL ändert, wohingegen die zweite unsymmetrische Differenzverstärkershcaltung ein Ausgangssignal mit einem Potential bildet, das sich in der gleichen Richtung (der gleichen Phase) wie die Richtung ändert, in der sich das Potential des Signals
auf der gemeinsamen Datenleitung CDL ändert.
Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird nun die Erfindung anhand der in den Figuren dargestellten Ausführungsbexspiele beschrieben und näher erläutert.
Die Fig. 1 zeigt ein Blockschaltbild eines statischen Speichersystems;
die Fig. 2A zeigt ein Blockschaltbild der internen Anordnung eines statischen RAM gemäß einem Ausführungsbeispiel der Erfindung, die Fig. 2B und 2C zeigen Zeitdiagramme für das statische RAM der Fig. 2A;
die Fig. 3A zeigt ein Blockschaltbild für den internen Aufbau eines statischen RAM gemäß einem anderen Ausführungsbeispiel,
die Fig. 3B und 3C zeigen Zeitdiagramme für das statische RAM der Fig. 3A;
die Fig. 4 zeigt ein Schaltbild einer Speicherzelle für 1 Bit in einem Speicherzellenfeld; die Fig. 5 zeigt ein Schaltbild eines Datenausgangspuffers ;
die Fig. 6 zeigt ein Schaltbild eines Leseverstärkers ;
die Fig. 7 zeigt ein Blockschaltbild eines Leseverstärkers nach einem anderen Äusführungsbeispiel; die Fig. 8 zeigt ein Schaltbild einer unsymmetrischen Differenzverstärkerschaltung gemäß einem anderen Ausführungsbeispiel zur Verwendung in dem Leseverstärker und
die Fig. 9 zeigt in einem Diagramm das Layout für die Hauptteile des Leseverstärkers.
Im folgenden wird die Erfindung im einzelnen in Verbindung mit den Ausführungsbeispielen beschrieben.
Anordnung und Betrieb des statischen Speichersystems Die Anordnung eines statischen Speichersystems, wird unter Bezugnahme auf Fig. 1 beschrieben. Das statische
Speichersystem ist allgemein von einer durchbrochenen Linie umgeben. Dieses System umfaßt ein S-RAM-IC-FeId (im folgenden S-RAM bezeichnet), das aus einer Vielzahl von statischen RAMs besteht, ferner eine zentrale Prozeßeinheit in einem Computer (im folgenden als CPU bezeichnet wird, sie ist nicht dargestellt), sowie Interfaceschaltungen zwischen dem S-RAM und der CPU. Das Bezugszeichen E bezeichnet eine Leistungsschaltung, die eine Backup-Funktion (Sicherungsfunktion) hat.. Eine Spannungsversorgung E besteht beispielsweise aus einer Vorrichtung, die normale Wechselspannung heruntersetzt und gleichrichtet, während eine Spannungsversorgung EB aus einer Batterie besteht. Im Normalfall wird die Versorgungsspannung des Systems von der Spannungsversorgung E geliefert. Wenn die Spannungsversorgung E auf "aus" geschaltet ist oder wenn sie fehlerhaft arbeitet, so wird die Versorgungsspannung des Systems von der Hilfs-Spannungsversorgung EB geliefert. Damit bleiben selbst dann, wenn die Hauptspannungsversorgung auf "aus" geschaltet worden ist, die gespeicherten Inhalte des Speicherchips mittels der Hilfs-Spannungsversorgung EB erhalten. Die Versorgungsspannungen VCC und VSS sind für alle statischen RAMs dieselben.
Es werden nun die Eingangs/Ausgangs-Signale zwischen dem statischen Speichersystem und der CPU erläutert.
Adressensignale A bis A, sind Signale zum Auswählen
O JC
einer Mehrzahl von gewünschten Speicherzellen aus einer
k '
Menge von 2 Speicherzellen in dem von einer ausgezogenen Linie umgebenen S-RAM. Von ihnen sind Adressensignale A bis A. als Adressensignale verschiedenen statischen RAMs zugeordnet, während die Adressensignale Ai+1 bis
A, als Signale zum Auswählen von m Spalten und IC Feldern vorgesehen sind und als den statischen RAMs der entsprechenden Zeile gemeinsame Chip-Auswahlsignale CS verwendet werden. WE bezeichnet ein Schreibfreigabesignal, das ein Signal für das Lesen und das Schreiben von Instruktionen von Daten, in das S-RAM ist und das an die WE-Anschlüsse von allen statischen RAMs angelegt wird.
MS bezeichnet ein Speicherstartsignal/ das den Speichervorgang des S-RAMs startet. D1 bis D8 bezeichnen Eingangs/-Ausgangsdaten auf Datenbusleitungen, die die CPU und das S-RAM miteinander verbinden.
Das statische Speichersystem wird nun bezüglich des. S-RAMs und der Interfaceschaltungen getrennt beschrieben. Zunächst besteht das S-RAM aus einem IC-Feld, bei dem statische RAMs, die eine Speicherkapazität von n*k Bits mit einer Anzahl von m in jeder Spalte und einer Anzahl von B in jeder Zeile angeordnet sind und in Gestalt einer Matrix von (n«m) Wort χ Β Bits verbunden sind (im folgenden wird das RAM als "n*k-statisches RAM" bezeichnet; 1 kBits bezeichnet 210 = 1024 Bits). Die Dateneingangsanschlüsse Din und die Datenausgangsanschlüsse Dout des statischen RAMs in jeder der B Spalten sind jeweils gemeinsam miteinander verbunden.
Als zweites werden die Interfaceschaltungen beschrieben. ADR bezeichnet einen Adressenempfänger, der die von der CPU übertragenen Adressensignale A bis A.
empfängt und der sie in Adressensignale mit Zeiteinteilungen (Synchronisierungen) umwandelt, die für die Betriebsarten des S-RAMs geeignet sind.
Mit DCR ist ein Decoder bezeichnet, der Chipauswahl-Steuersignale (im folgenden als "CST bis CSm" bezeichnet,
k—i
wobei m = 2 ) überträgt und entsprechend den Adressensignalen A. .. bis A, statische RAMs aus der Vielzahl von das S-RAM bildenden statischen RAMs auswählt.
DBD bezeichnet einen Datenbustreiber, dessen Dateneingang/Ausgang zwischen der CPU und dem S-RAM durch ein Gatesteuersignal GC umgeschaltet wird. Das Gatesteuersignal GC wird von der logischen Kombination aus dem Schreibfreigabesignal WE und dem Speicherstartsignal MS gebildet.
Datenausgangssignale DO1 bis DOB des IC-Feldes sind Ausgangssignale, die von den Datenausgangsanschlüssen der statischen RAMs (Anzahl B) einer ausgewählten Zeile ausgelesen werden und die dem Datenbustreiber DBD züge-
führt werden.-Dateneingangssignale DU bis DIB des IC-Feldes sind Daten, die in die gewünschten Speicherzellen eingeschrieben werden sollen, und sie werden von dem Datenbustreiber DBD geliefert und an die Dateneingangsanschlüsse Din der statischen RAMs (mit einer Anzahl von B) der ausgewählten Zeilen zugeführt.
Es werden nun die Funktionen der Adressensignale innerhalb des statischen Speichersystems erläutert. Die Adressensignale A bis A, der CPU werden in zwei Sorten klassifiziert. Die Adressensignale A bis A^ werden als Adressensignale zum Auswählen einer gewünschten Speicherzelle aus einer Speichermatrix verwendet, die aus einer Vielzahl von Speicherzellen in jedem der das S-RAM bildenden statischen RAMs aufgebaut ist... Andererseits werden, die Adressensignale A. -. bis A, als Chipauswahlsignale verwendet, welche bezüglich der statischen RAMs, die das S-RAM bilden, angeben, ob das ganze statische RAM ausgewählt wird. Schaltungsaufbau eines 16 k Worte χ 1 bit-statischen RAMs Die Fig. 2A zeigt den inneren Aufbau eines statischen RAM, das eine Speicherkapazität von 16 k Bits besitzt und dessen Eingangs- und Ausgangsbetrieb in einer einzelnen Biteinheit ausführt werden.
Das statische RAM von 16k Bits weist vier Matrizen (Speicherfeider M-ARY1 bis M-ARY4) auf, die alle die gleiche Speicherkapazität haben. In jeder Matrix sind die Speicherzellen in 128 Zeilen χ 32 Spalten angeordnet. Daher hat jede der Matrizen eine Speicherkapazität von 4096 Bits (4 kbits). Die Matrizen sind derart aufgeteilt angeordnet, daß zwei von ihnen auf jeder rechten bzw. linken Seite eines Zeilendecoders R-DCR liegen.
2 = 256 decodierte Ausgangssignale, die man nach Maßgabe der Adressensignale A bis A5, A12 und A13 erhält, werden jeweils von dem Zeilendecoder R-DCR zu den Adressenauswahllextungen von Zeilen (Wortleitungen WL1 bis WL128 und WR1 bis WR128) übertragen.
In dieser Weise ist jede der Speicherzellen M-CEL, die die jeweiligen Matrizen bilden, mit irgendeiner der
Wortleitungen WL1 bis WL128 und WR1 bis WR128 und irgendeinem Paar von Paaren der komplementären Datenleitungen DL11, D1-1 bis D132, D132 verbunden, welche . nachfolgend beschrieben.werden. . . . Die Adressensignale A5 und A6 werden zum Auswählen von nur einer der vier Speichermatrizen verwendet. Um eine Spalte in der ausgewählten Speichermatrix auszuwählen, werden die Adressensignale A7 bis A11 verwendet.
Eine Schaltung GS empfängt die Adressensignale A5 und A6 und bildet zwei Sorten von Speichermatrixauswahlsignalen m1 bis m4, die diesen Adressensignalen entsprechen.
Jeder der Spaltendecoder C-DCR1 bis C-DCR4 liefert 2 =32 decodierte Ausgangssignale zum Auswählen von Spalten nach Maßgabe der Adressensignale A7 bis All.
Beim Lesevorgang wird ein Paar von gemeinsamen Datenleitungen CDL und CDL entsprechend den.jeweiligen Speicherfeldern in vier Leitungen mittels Transistoren (Qi, Q1,... und Q4, Q4) zum Aufteilen der gemeinsamen Datenleitungen während bei einem Schreibvorgang das Paar der gemeinsamen Datenleitungen CDL und CDL miteinander gekoppelt ist.
Leseverstärker SA1, SA2, SA3 und SA4 sind jeweils nach Maßgabe der aufgeteilten Teile der Paare von gemeinsamen Datenleitungen CDL und CDL vorgesehen. Um das Paar von gemeinsamen Datenleitungen CDL und CDL aufzuteilen und die jeweiligen aufgeteilten Teile mit Leseverstärkern SA1, SA2, SA3 und SA4 in dieser Weise auszustatten, ist vorgesehen, die Speicherkapazitäten des Paares von gemeinsamen Datenleitungen CDL und CDL aufzuteilen, so daß der Lesevorgang schnell gemacht wird.
Ein Adressenpuffer ADB bildet 14 Paare von komplementären Adressensignalen a bis a-3 aus 14 externen Adressensignalen A bis A13 und führt sie den Decoder-5 schaltungen (R-DCR, C-DCR und GS) zu.
Eine interne Steuersignalgeneratorschaltung COM-GE empfängt die beiden externen Steuersignale CS~ (Chipaus-
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wahlsignal) und WE (Schreibfreigabesignal), und sie liefert Signale CS1 (Zeilendecodersteuersignal), SAC (Leseverstärkersteuersignal), we (Schreibsteuersignal) , DOC (Datenausgangspuffersteuersignal) und DIC · (Dateneingangspuffersteuersignal)
Schaltungsbetriebsweise des statischen RAMs mit 16 k Worten
χ 1 Bit .
Die Schaltungsbetriebsweise des statischen RAM der Fig. 2A wird unter Bezugnahme auf die Zeitdiagramme der Fig. 2B und 2C beschrieben. Alle Prozesse in dem statischen RAM, d.h. ein Adressensetzvorgang, ein Lesevorgang und ein Schreibvorgang,werden nur in dem Intervall ausgeführt, in dem ein externes Steuersignal CS sich auf diesem Pegel befindet. Hierbei wird der Lesevorgang ausgeführt, wenn das andere externe Steuersignal WE auf hohem Pegel ist, und der Schreibvorgang wird ausgeführt, wenn es auf diesem Pegel ist. Der Adressensetzvorgang und der Lesevorgang werden nun beschrieben.
In dem Fall, bei dem sich das externe Steuersignal CS auf tiefem Pegel befindet, wird der Adressensetzvorgang kontinuierlich auf der Basis der während dieses Intervalls zugeführten Adressensignale ausgeführt. Indem, entgegengesetzt dazu das externe Steuersignal CS auf hohem Pegel gehalten wird, können ein Adressensetzvorgang und ein Lesevorgang, die auf Undefinierten Adressensignalen basieren, verhindert werden.
Wenn das externe Steuersignal CS einen tiefen Pegel angenommen hat, so erzeugt der interne Steuersignalgenerator COM-GE das interne Steuersignal CS1 mit einem hohen Pegel synchron mit diesem Signal CS. Der Zeilendecoder R-DCR beginnt seinen Betrieb indem er dieses interne Steuersignal CS1 von hohem Pegel empfängt. Der Zeilendecoder (er dient ebenfalls als Wort-Treiber) R-DCR decodiert acht Arten von Paaren von komplementären Adressensignalen a bis a5, a12 und a...,, die von dem Adressenpuffer ADB zugeführt werden, und er wählt aus einer Vielzahl von Wortleitungen eine Wortleitung aus
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und er setzt sie auf einen hohen Pegel. Durch die Speicherfeldauswahlsignale m1 bis m4 wird andererseits irgendeins der vier Speicherfelder M-ARY1 bis M-ARY4 ausgewählt. Bei dem ausgewählten Speicherfeld (z.B. M-ARY1) wird durch den. Spa.ltendecoder (z.B. C-DCR1) ein Paar, von komplementären Datenleitungen (z.B. D11 und D11) ausgewählt. Wenn· insbe-? sondere das Speicherfeld M-ARY1 durch das Speicherauswahlsignal m1 ausgewählt worden ist, so beginnt der Spaltendecoder C-DCR mit seiner Tätigkeit nach Maßgabe des Auswahlsignals m1. Der Spaltendecoder C-DCR1 decodiert fünf Arten von Paaren von komplementären Adressensignalen a_ bis ^11/ die von dem Adressenpuffer ADB zugeführt werden, und er bringt ein decodiertes Ausgangssignal für die Spaltenauswahl in den hohen Pegel. Bei dem obigen Beispiel werden MISFETs Q11 und Q11 durch das decodierte Ausgangssignal für die Spaltenauswahl in den "Ein"-Zustand gebracht. Damit wird ein Paar von komplementären Datenleitungen (D11 und D11) ausgewählt.
Auf diese Weise wird eine an eine Wortleitung angeschlossene Speicherzelle und ein Paar von komplementären Datenleitungen ausgewählt (Setzen von einer Adresse). Eine Information, die in der durch den Adressensetzvorgang ausgewählten Speicherzelle gespeichert worden ist, wird einem Paar von aufgeteilten Abschnitten des Paares von gemeinsamen Datenleitungen zugeführt und durch den Leseverstärker (z.B. durch. SA1) verstärkt.
In diesem Fall wird irgendeiner der vier Leseverstärker SA1, SA2, SA3 und SA4 durch die Speicherfeldauswahlsignale m1 bis m4 ausgewählt. Während des Intervalls, während dem das interne Steuersignal SAC mit hohem Pegel anliegt, arbeitet nur der ausgewählte Leseverstärker.
In dieser Weise werden drei Leseverstärker, die von den vier Leseverstärkern SA1, SA2, SA3 und SA4 nicht benutzt werden, im Außerbetriebszustand gehalten, wodurch der Leistungsverbrauch des statischen RAMs klein gehalten werden kann. Die Ausgänge der drei Leseverstärker werden
in dem Außerbetriebszustand in Zuständen hoher Impedanz (in potentialfreien Zuständen) gehalten.
Das Ausgangssignal des Leseverstärkers wird durch den Datenausgangspuffer DOB verstärkt und als Ausgangsdatum Dout zu der Außenseite des statischen RAMs übertragen.
:. Der Datenausgangspuffer DOB arbeitet nur während des. Intervalls, in dem das Steuersignal DOC von hohem Pegel anliegt.
Im folgenden wird nun der Schreibvorgang beschrieben.
Wenn das externe Steuersignal WE einen hohen Pegel angenommen hat, so wird das zu dem hohen Pegel synchrone Steuersignal we von dem internen Steuersignalgenerator COM-GE zu den Transistoren zum Trennen der gemeinsamen Datenleitungen (Q1, Ql,... und Q4, Q4) zugeführt.
Da alle Transistoren zum Trennen der gemeinsamen Datenleitungen auf diese Weise in die "Ein"-Zustände gebracht worden sind, sind die gemeinsamen Datenleitungen des Paares, die zuvor bei dem Lesevorgang getrennt worden sind, bei dem Schreibvorgang miteinander verbunden. D.h., daß bei dem Schreibvorgang die gemeinsame Datenleitung CDL eine einzelne, elektrisch gekoppelte Datenleitung wird, und daß die gemeinsame Datenleitung CDL in ähnlicher Weise eine elektrisch gekoppelte einzelne gemeinsame Datenleitung wird.
Auf der anderen Seite verstärkt der Dateneingangspuffer DIB ein Eingangsdatensignal Din der Außenseite des statischen RAMs und liefert das verstärkte Signal zu dem 'Paar' von gemeinsamen Dätenleitungen CDL und CDL, die miteinander verbunden sind, während des Intervalles, in dem das Steuersignal DIC mit tiefem Pegel empfangen wird.
Zu dem Paar von gemeinsamen Datenleitungen CDL und
CDL übertragenen Eingangsdatensignale werden in die einzelne, durch den Adressensetzvorgang festgesetzte Speicherzelle M-CEL eingeschrieben.
Schaltungsaufb.au eines statischen RAMs von 2 k Worten
χ 8 Bits
Die Fig. 3A zeigt den internen Aufbau eines statischen RAMs, das eine Speicherkapazität von 16 kBits besitzt und dessen Eingangs- .und Ausgangs-Arbeitsweisen in einer 8-Bit-Einheit ausgeführt werden.
Dieser Speicher-IC mit 16 . kBits umfaßt acht Matrizen (Speicherfelder M-ARY1 bis M-ARY8), die alle eine gleich große Speicherkapazität haben. In jeder Matrix sind die Speicherzellen in 128 Zeilen χ 16 Spalten angeordnet. Daher hat jede der Matrizen eine Speicherkapazität von 2048 Bits (2 kBits). Entsprechend der Figur, sind die Matrizen getrennt und derart angeordnet, daß vier von ihnen auf der rechten bzw. auf der linken Seite eines Zeilendecoders R-DCR liegen.
2 =128 decodierte Ausgangssignale, die man auf der Grundlage der Adressensignale A bis Ag erhält, werden jeweils von dem Zeilendecoder R-DCR zu den Adressenauswahlleitungen von Zeilen (Wortleitungen WL1 bis WL128 und WR1 bis WR128) übertragen.
Auf diese Weise wird jede der Speicherzellen M-CEL der zugeordneten Matrizen mit irgendeiner der Wortleitungen WL1 bis WL128 und WR1 bis WR128 und mit irgendeinem Paar von den Paaren der komplementären Datenleitungen D11, D11 bis D132, D132 verbunden, welche später beschrieben werden.
Wortleitungs-Zwischenpuffer MBT und MB2 wirken als Verstärker, um die höchsten Verzögerungszeiten an den Enden der Wortleitungen WL1 bis WL128 und WR1 bis WR128 zu reduzieren, und sie sind zwischen die Speicherfelder M-ARY2 und M-ARY3 bzw. M-ARY6 und M-ARY7 zwischengesetzt. Die Adressensignale A7 bis A10 werden zum Auswählen eines Paares von komplementären Datenleitungen aus jeder der acht Matrizen verwendet.
4 Ein Spaltendecoder C-DCR liefert 2 =16 decodierte Ausgangssignale zum Auswählen der Spalten auf der Basis der Adressensignale A7 bis A10.
Ein Adressenpuffer ADB bildet elf Paare von komplementären Adressensignalen a bis a- aus elf externen Adressensignalen A bis~ÄiO und führt sie den Decoderschaltungen (R-DCR und C-DCR) zu. Eine interne Steuersignalgeneratorschaltung COM-GE empfängt drei externe Steuersignale CS (Chipauswahlsignal) , WE (Schreibfreigabesignal) und OE (Ausgangsfreigabesignal) , und liefert Signale CS1 (Zeilendecoder-Steuersignal) , CS12 (Leseverstärker- und Dateneingangspuffersteuersignal) , wc (Schreibsteuersignal) und w-c-o (DatenausgangspufferSteuersignal). Schaltbetrieb eines statischen RAMs mit 2 k Worten x. 8 Bits
Das Schaltverhalten eines statischen RAMs der Fig. 3A wird unter Bezugnahme auf die Zeitdiagramme der Fig. 3B und 3C beschrieben.
Alle Betriebsvorgänge in dem statischen RAM, d.h. der Adressensetzvorgang, der Lesevorgang und der Schreibvorgang werden nur in dem Intervall ausgeführt/ in dem das externe Steuersignal CS sich auf tiefem Pegel befindet. Hierbei wird der Lesevorgang ausführt, wenn das andere externe Steuersignal WE auf hohem Pegel ist und der Schreibvorgang wird ausgeführt, wenn es auf tiefem Pegel ist.
Das externe Steuersignal OE wird dazu verwendet, einen AusgangsZeitpunkt zu steuern, wenn aus dem statischen RAM ein Ausgangssignal von 8 Bits übertragen wird.
Zuerst werden der Adressensetzvorgang und der Lesevorgang beschrieben.
Wenn sich das externe Steuersignal CS auf tiefem Pegel befindet, so wird auf der Basis der während dieses Intervals angelegten Signale der Adressensetzvorgang fortwährend ausgeführt. Indem demgegenüber das externe Steuersignal CS auf hohem Pegel gehalten wird, können ein Adressensetzvorgang und ein Lesevorgang, die auf 35' unbestimmten Adressensignalen basieren, verhindert werden.
Wenn das externe Steuersignal CS den tiefen Pegel
angenommen hat, so wird das interne Steuersignal CS1 von hohem Pegel, das synchron zu dem Signal CS~ ist, von dem internen Steuersignalgenerator COM-GE geliefert. Bei Empfang des internen Steuersignals CS1 von hohem Pegel beginnt der Zeilendecoder R-DCR mit seiner Tätig-, keit. Der Zeilendecoder (er dient ebenso als Wort-Treiber) R-DCR decodiert sieben Arten von Paaren von komplementären Adressensignalen a bis afi, die von dem Adressenpuffer ADB zugeführt werden, und~~er wählt ein Paar der rechten und der linken Wortleitungen unter der Vielzahl von Wortleitungen aus und hebt sie auf den hohen Pegel.
Auf der anderen Seite wählt der Spaltendecoder C-DCR eine Spalte für jedes der acht Speicherfelder M-ARY1 bis M-ARY8 aus. Das bedeutet, daß der Spaltendecoder C-DCR die Paare von komplementären Adressensignalen a_ bis a.. decodiert, die von dem Adressenpuffer ADB zugeführt werden, und er liefert decodierte Ausgangssignale für die Spaltenauswahl, bei der eine Spalte für jedes der zugehörigen Speicherfelder ausgewählt wird. Ein Paar von komplementären Datenleitungen werden durch diese decodierten Ausgangssignale für die Spaltenauswahl aus jedem Speicherfeld ausgewählt.
Auf diese Weise erfolgt eine Auswahl von acht an die ausgewählten Wortleitungen angeschlossenen Speicherzellen und von Paaren von komplementären Datenleitungen, die für die jeweiligen Speicherfelder ausgewählt worden sind. Das bedeutet, daß in jedem Speicherfeld eine Speicherzelle ausgewählt wird.
Die Information der durch den Adressensetzvorgang ausgewählten Speicherzellen wird zu den Paaren von gemeinsamen Datenleitungen CDL und CDL der zugehörigen Speicher- ' feider geliefert und durch die jeweiligen Leseverstärker SA verstärkt.
Die Leseverstärker SA beginnen mit ihrer Tätigkeit nach Maßgabe des Umstandes, daß das Steuersignal CS12 synchron mit dem externen Steuersignal CS einen hohen Pegel erhält. Er führt seine Tätigkeit fort während des
Intervalls, in dem dieses Signal CS12 sich auf hohem Pegel befindet.
Die Ausgangssignale des Leseverstärkers werden durch die Datenausgangspuffer DOB verstärkt und als Ausgangsdaten-Douti bis Dout8 aus dem statischen RAM übertragen.
Nebenbei bemerkt arbeiten die .Datenausgangspuffer DOB während des Intervalls, in dem das Steuersignal W'C'O mit einem hohen Pegel anliegt.
Im folgenden wird der Einschreibvdrgang beschrieben. Wenn sowohl das externe Steuersignal WE und CS den hohen Pegel einnehmen, so liefert der interne Steuersignalgenerator COM-GE das Steuersignal w'-'c von hohem
Pegel zu Schreib-Steuertransistoren (QT, Q1, und Q4, Q4)
Damit werden die Schreibsteuertransistoren in die "Ein"-Zustände gebracht und die zugeordneten Paare von gemeinsamen Datenleitungen CDL und CDL und die zugehörigen Dateneingangspuffer DIB werden miteinander verbunden.
Andererseits verstärken die Dateneingangspuffer DIB, die entsprechend zu den jeweiligen Speicherfeldern angeordnet sind, die acht Eingangsdatensignale Din1 bis Din8, die von außen an das statische RAM angelegt werden, und sie übertragen die verstärkten Signale zu Paaren von gemeinsamen Datenleitungen CDL und CDL, die entsprechend zu den jeweiligen Speicherfeldern vorgesehen sind, während desjenigen Intervalls, in dem das Steuersignal CS12 von tiefem Pegel empfangen wird.
Die zu den Paaren von gemeinsamen Datenleitungen
übertragenen Eingangsdatensignale werden jeweils in die acht Speicherzellen M-CEL eingeschrieben, die bei dem Adressensetzvorgang erfaßt worden sind.
'Speicherzellenschaltung
Die Fig. 4 zeigt die Schaltung einer Speicherzelle
M-CEL von 1 Bit in dem Speicherfeld der Fig. 2A oder 3A..
Diese Speicherzelle besteht aus einem Flipflop, bei dem die Eingänge und die Ausgänge eines Paares von Inverterschaltungen, die aus Lastwiderständen R1, R2 und aus in Reihe geschalteten Treiber-MISFETs Q1 und Q2 bestehen,
OX -=_ Γ.;";- --'..*■ 4220273
über Kreuz miteinander verbunden sind, und aus einem Paar von MISPETs Q3, Q4 als Übertragungsgatter. Das Flipflop wird als Vorrichtung zum Speichern von Informationen verwendet, die Übertragungsgatter-MISFETs als Adressierungsvorrichtung zum Steuern der übertragung von Informationen zwischen dem Flipflop und dem Paar von komplementären Datenleitungen D und D (DU, DU,... D132, D132) verwendet, und deren Arbeitsweise wird durch die Adressensignale gesteuert, die an die mit dem Zeilen-
decoder R-DCR verbundene Wortleitung (WL1 WL128, WRf
WR128) angelegt wird.
Periphere Schaltungen
Die Fig. 5 zeigt eine periphere Schaltung, beispielsweise den Datenausgangspuffer DOB der Fig. 2A oder der Fig. 3A. Wenn ein Steuersignal Cont den logischen Wert "1" (+V_) besitzt, so erhält bei dem Datenausgangspuffer DOB ein Ausgang Vout einen logischen Wert konform zu einem Eingangssignal In, und man erhält eine sehr kleine Ausgangsimpedanz. Im Gegensatz dazu, wenn das Steuersignal Cont "0" ist, so erhält der Ausgang Vout des Datenausgangspuffers DOB einen indefinierten Pegel unabhängig von dem Eingangssignal, was bedeutet, daß man eine sehr große Ausgangsimpedanz erhält. Da in dieser Wiese die Puffer sowohl hohe wie auch niedrige Ausgangsimpedanzen erhalten, ist es möglich, eine Phantom-Oder-Verknüpfung (Wired-OR) unter den Ausgangssignalen einer Mehrzahl von Puffern zu bilden.
In der Endstufe wird ein bipolarer Transistor Q105 mit großer Aussteuerungsfähigkeit angesetzt, so daß eine große Last mit großer Geschwindigkeit angesteuert„werden kann. Dieser bipolare Transistor Q105 bildet eine Gegen- ■ taktschaltung mit einem N-Kanal MISFET Q106, der weiter aussteuerbar ist als ein P-Kanal MISFET. Als das oben angegebene Steuersignal Cont wird dabei das Signal Doc oder wc*o entsprechend der vorhergehenden Beschreibung verwendet.
Die Figur 6 zeigt in einem Schaltbild ein Ausführungsbeispiel eines Leseverstärkers SA zur Verwendung
in dem voranbeschriebenen statischen RAM.
Bei diesem Ausführungsbeispiel besteht der Leseverstärker aus einer ersten unsymmetrischen Differenzverstärkerschaltung P1, die aus einem Paar von MISFETs Q2O1 und Q2O2 besteht, die in Differenz-Schaltung mit-■ einander verkoppelt sind, und aus aktiven Last-MISFETs Q2O3 und Q2O4, die an die Drain-Gebiete der jeweiligen Differenz-MISFETs angeschlossen sind und die eine Stromspiegelschaltung bilden; weiter enthält der Leseverstärker SA eine zweite unsymmetrische Differenzverstärkerschaltung P2, die aus MISFETs Q2O5 bis Q2O8 besteht und die den gleichen Aufbau wie die unsymmetrische Differenzverstärkerschaltung P1 besitzt. Schließlich weist der Leseverstärker eine dritte unsymmetrische Differenzverstärkerschaltung P3 auf,.die aus MISFETs Q210 bis Q214 besteht und die den gleichen Aufbau wie den der unsymmetrischen Differenzverstärkerschaltungen P1 odor P2 besitzt.
Die erste und die zweite unsymmetrische Differenzverstärkerschaltung P1 und P2 empfangen die Signale Dl und BT von einem Paar von gemeinsamen Datenloitungen CDL bzw. CDL. Dia erste unsymmetrische Differenzverstilrkerschaltung P1 bildet ein Ausgangssignal ST1", dessen Potential sich in der gleichen Richtung (phasengleich) ändert, Wie sich die Richtung des Potentials des Signals Dl1 ändert, während die«zweite unsymmetrische Differenzverstärkerschaltung P2 ein Ausgangssignal Di'1 bildet, dessen Potential sich in derselben Richtung (phasengleich) ändert wie das Potential· des Signals Di. Inbesondere sind die Gate-Elektroden der MISFETs Q2O2 und Q2O6, die die invertierenden Eingangsanschlüsse (-) der ersten und der zweiten unsymmetrischen Dtfferenzvesratarkerechaltungen P1 bzw. P2 aind, jeweils von den Signalen Di bzw. Di beaufschlagt. Die Gatcj-Elektroden der MISFETs Q201 und Q2O5, äio nicht lnvartlerenden Eingangaönuahlüöiae (+) werden mit den Signalen BT bzw. Dl über eine Quer-
'7-X-": Γ ν 0.32 2 O 27
verbindung versorgt. Demzufolge liefert die erste unsymmetrische Differenzverstärkerschaltung P1 das Aue** gangesignal BP", dtauiwn Potential iloh in der gleichen Richtung (phaeengleich) ändert wie die Potentialänderung des Signals Di, während die zweite unsymmetrische Differenzverstärkerschaltung P2 ein Ausgangssignal Di1 liefert, dessen Potential eich in der gleichen Richtung (phasengleich) ändert wie die Potentialänderung des Signals Di.
Bei diesem Ausführungsbeispiel werden die Ausgangssignale Di', Dl' der ersten und der zweiten unsymmetrischen Differenzverstärkerschaltung P1 bzw. P2 der dritten unsymmetrischen Differenzverstärkerschaltung P3 zugeführt, um die Spannungsverstärkung des Leseverstärker groß zu machen.
Bin Ausgangaslgnal OUT (Di") der dritten unsymmetrischen Differenzverstärkerschaltung P3 wird zu dem Eingangsan-Schluß IN des Datenauagangspuffers DOB der Fig. S übertragen .
Bei diesem Ausführungsbeispiel ist ein MISPET Q2O9 vorgesehen, der eine der ersten und der zweiten unsymmetrischen DIfferonzverStärkerschaltung P1 bzw. P2 gemeinsame Konstantstromquelle bildet. Anstelle des MIS-FETs Q2O9 können auch Konstantstromquellen bildende MISFETs in den jeweiligen unsymmetrischen Differenzverstärkerschaltungen P1 und P2 vorgesehen sein.
Die erste, die zweite wie auch die dritte Dlfferenzvarstärkersohaltung P1, P2 und P3 empfängt ein Paar von Signalen, die zueinander komplementär sind, und liefert ein einzelnes Signal mit einem gegenüber dem Massepotential der Schaltung bestehenden Potential, das der Potentialdifferenz zwischen den komplementären Signalen entspricht. Das bedeutet, daß die Differenzverstärkerschaltung zwei Signale empfängt und zwel:.';Signale abgibt.
Um die Differenzverstärkerschaltung diesee Typs von der voranbeschriebenen Differenzverstärkerschaltung (z.B. P1, P2 oder P3) zu unterscheiden, werden die letzteren
"unsymmetrische Differenzverstärkerschaltungen" genannt.
In einem Fall, bei dem der gewünschte Leseverstärker aus einer Vielzahl von Leseverstärkern nach dem Ausführungsbeispiel der Fig. 2A ausgewählt wird, werden die MISFETs Q2O9 und Q214 als die Konstantstromquellen geschaltet und gesteuert durch eine Steuerschaltung CONT, die aus einer Inverterschaltung IV1, welche das Steuersignal SAC empfängt, aus einer Inverterschaltung IV2, welche das Speicherfeldauswahlsignal mi empfängt, und aus MISFETs Q215 bis Q218 besteht.
Wenn demgegenüber eine Vielzahl von Leseverstärkern simultan entsprechend dem Ausführungsbeispiel der Fig. 3A betrieben werden, so wird das in Fig. 3B dargestellte Signal CS12 an die Gate-Elektroden der die Konstantetromquellen bildenden MISFETs Q2O9 und Q214 angelegt.
Gemäß diesem Ausführungsbeispiel worden durch dia Verwendung von zwei unsymmetrischen Differenzverstärkerschaltungen P1 und P2 gegeneinander ausgewogene Signale Di1 und Di1. Dag bedeutet, daß durch die erste und die zweite unsymmetrischen Differenzverstärkerschaltung P1 und P2 Signale Di1 und Dl1 gebildet werden, die den zueinander komplementären Signalen Di und bT entsprechen und die verstärkert werden. Wenn insbesondere beispielsweise das Potential des Signals Di1 angestiegen ist, so wird das Potential des Signals Di7" um einen Betrag kleiner, der im wesentlichen gleich dem Wert des Anstiegs des Potentiale des Signals Di1 ist. Daher kann die unsymmetrische Difförenzverstärkarschältung J?3 in einer nachfolgenden Stufe vorgesehen sein um welter die Ver-Stärkung zu erhöhen.
Die erste und die zweite unsymmetrische Differenzv©rstärk«reohÄltung P1 und P2 OfffsetBpanmmg^n besitzen, die einander ähnlich sind, indem sie innerhalb eines identischen, monolithischen IC aufgebaut werden.
Wenn insbesondere die erste und die zweite unsymmetrische Differenzverstärkerschaltung P1 und P2 auf dem gleichen Halbleitersubstrat gebildet werden, so werden diejenigen
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Änderungen der charakteristischen Werte der die erste unsymmetrische Differenzverstärkerschaltung P1 bildenden Elemente, die Änderungen der Herstellungsbedingüngen usw. zuzuordnen sind, gleich denjenigen Änderungen der charakteristischen Werte von Elementen, welche die zweite unsymmtrische Differenzverstärkerschaltung P2. bilden. Dementsprechend wird der Offset der ersten unsymmetrischen Differenzverstärkerschaltung, der Änderungen der Charakteristika der Bestandteile zuzuordnen ist, gleich dem Offset der zweiten unsymmetrischen Differenzverstärkerschaltung, der ebenfalls Änderungen in den charakteristischen Werten der Elemente zuzuschreiben ist. Zum Beispiel wird dann eine bestimmte Offsetspannung von der unsymmetrischen Differenzverstärkerschaltung P1 aufgrund deren Offset geliefert, wenn die Eingangsanschlüsse (+) und (-) der ersten unsymmetrischen Differenzverstärkerschaltung P1 mit einem Paar von Eingangssignalen versorgt werden, die die Potentialdifferenz zwischen ihnen zu Null (V) machen.; Wenn dann die zweite unsymmetrische Differenzverstärkerschaltung P2 mit den gleichen Eingangssignalen versorgt wird wie die erste unsymmetrische Differenzverstärkerschaltung P1, so liefert sie aufgrund ihres Offsets eine Offsetspannung, die ähnlich der Of fsetspannung ist, die von.der ersten unsymmetrischen DifferenzverstärkerSchaltung P1 geliefert wird.
Daher weisen die Ausgangssignale Di1 und Di.1,. die von den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 gebildet werden, Offsetspannungen auf, die einander ähnlich sind. Die Ausgangssignale Di' und Di1 werden jeweils der dritten unsymmetrischen Differenzverstärkerschaltung P3 zugeführt. Wegen der Differenzverstärkerschaltung kann diese dritte unsymmetrische Differenzverstärkerschaltung P3 die in dem Ausgangssignal Di1 enthaltene Offsetspannung der ersten unsymmetrischen Differenzverstärkerschaltung P1 und die indem Ausgangssignal Di1 enthaltene Offsetspannung der zweiten unsymmetrischen Differenzverstärkerschaltung P2 unterdrücken.
Demzufolge sind in dem Ausgangssignal OUT (D") keine Offsetspannungen der ersten oder der zweiten unsymmetrischen Differenzverstärkerschaltungen P1 und P2 enthalten. Eine der dritten unsymmetrischen Differenzverstärkerschaltung eigene Offsetspannung wird zu der nachfolgenden Stufe übertragen.' Da aber der Signalpegel des Ausgangssignals OUT (D") dieser unsymmetrischen Differenzverstärkerschaltung P3 ausreichend groß ist, kann die genannte Offsetspannung im wesentlichen vernachlässigt werden.
Da die Offsets der unsymmetrischen Differenzverstärkerschaltungen P2 und P1 in der dritten unsymmetrischen Differenzverstärkerschaltung P3 ausgelöscht werden, können die MISFETs Q2O9 und Q214, die die Konstantstromquellen bilden, simultan betrieben werden. Daher kann ein Ausgangssignal OUT (D") mit hoher Geschwindigkeit abgeleitet werden. Dementsprechend wird die Betriebsweise des statischen RAMs sehr schnell gemacht.
Selbst bei einem Fall, bei dem gleichphasige Störungen auf die Eingangssignale Di und Di eingewirkt haben, werden sie unterdrückt, weil die Schaltungen P1 und P2 Differenzverstärkerschaltungen sind. Dementsprechend werden die Störungen nicht zu der nachfolgenden Stufe übertragen. In ähnlicher Weise werden selbst in einem Fall, bei dem gleichphasige Störungen in den Ausgangssigrialen Di' und Di1 enthalten sind, diese unterdrückt und nicht zu der nachfolgenden Stufe übertragen, da die Schaltung P3 eine Differenzverstärkerschaltung ist, v
Wie oben beschrieben kann-gemäß diesem Ausführungsbeispiel ein Leseverstärker vorgesehen sein, der die Anschlüsse der Offsetspannungen, welche die Differenzverstärkerschaltungen besitzen, und der Störungen reduziert und der eine hohe Empfindlichkeit wie auch eine hohe Verstärkung besitzt. Aus diesem Grund kann der Leseverstärker den Datenausgangspuffer selbst dann zufriedenstellend ansteuern, wenn die Potentialdifferenz zwischen den Signalen Di und Di'des Paares von gemeinsamen Daten-
leitungen vergleichsweise klein ist. Demzufolge kann der Leseverstärker den Datenausgangspuffer innerhalb einer kurzen Zeit ansteuern, nachdem das Paar von zueinander komplentären Informationen von der Speicherzelle zu dem Paar von Datenleitungen D und D geliefert worden ist. Dementsprechend ist es möglich, einen Hochgeschwindigkeitsbetrieb des statischen RAMs zu erzielen. Beispielsweise kann selbst dann, wenn die Spannungsdifferenz der Signale Di und Di des Paares von gemeinsamen Datenleitungen CDL und CDL klein ist und etwa 0,2 Volt beträgt, der Leseverstärker SA dieses Ausführungsbeispieles ein Ausgangssignal, bilden, das groß genug ist, um den Datenausgangspuffer DOB anzusteuern, so daß die Arbeitsweise des statischen RAMs sehr schnell gemacht werden kann.
Die in Fig.6 gezeigte unsymmetrische Differenzverstärkerschaltung kann durch eine Auffangschaltung (Halteschaltung, englisch: latch circuit) ersetzt werden, die ein Paar von MISFETs aufweist, deren Gate- und Drain-Elektroden über Kreuz miteinander verbunden sind. In diesem Fall ist jedoch eine vergleichsweise große Zeit erforderlich, um den in der Halteschaltung festgehaltenen Zustand zu lösen und die Halteschaltung in den entgegengesetzten Zustand zu bringen. Dementsprechend ist die.
Betriebsgeschwxndigkeit des statischen RAMs begrenzt und kann nicht groß gemacht werden.
Bei der Schaltung nach dem Ausführungsbeispiel der Fig. 6 ist es ebenfalls möglich, die dritte unsymmetrische Differenzverstärkerschaltung P3. fortzulassen und die Signale Di1 und Di1 zu dem Datenausgangspuffer der nachfolgenden Stufe zu übertragen. In diesem Fall wird bei dem in Fig. 5 dargestellten Datenausgangspuffer DOB die Inverterschaltung G103 weggelassen,., und die Signale Di1 und Di' werden direkt an die jeweiligen Anschlüsse T1 und T2 angelegt. Damit kann der Datenausgangspuffer DOB vereinfacht werden. In diesem Fall werden die ausgeglichenen Signale Di' und Di' zu den Ausgangssignaien des
Leseverstärkers SÄ gemacht. Demzufolge wird die Potentialdifferenz zwischen den Ausgangssignalen des Leseverstärkers SA vergleichsweise doppelt so groß wie die Amplitude des Ausgangssignals des Leseverstärkers, der die einzelne unsymmtrische Differenzverstärkerschaltung
.. . . entsprechend der vorangehenden Beschreibung verwendet. Mit anderen Worten erhält ein solcher Leseverstärker SA eine Verstärkung, die etwa doppelt so groß ist wie die eines Leseverstärkers nach dem Stande der Technik.
Entsprechend der vorangehenden Beschreibung kann dieser Leseverstärker gleichphasige Störungen unterdrücken. In diesem Fall kann ein statisches RAM mit noch weniger Fehlfunktionen dadurch zur Verfügung gestellt werden, daß die ausgeglichenen Signale Di1 und Di1 in den Datenausgangspuffer verglichen werden, und daß das Potential des Ausgangssignals des Datenausgangspuffers nach Maßgabe des Vergleichsergebnisses auf den hohen oder auf den tiefen Pegel festgelegt wird. Wie oben beschrieben kann insbesondere in dem Fall, bei dem der hohe Pegel oder der tiefe Pegel des Ausgangssignals des Leseverstärkers danach festgestellt wird, ob das Ausgangssignal des Leseverstärkers höher oder niedriger ist als die logische Schwellenspannung des Datenausgangspuffers bezüglich des Massepotentials der Schaltung, der Störungsbereich des Datenausgangspuffers aufgrund der Variation der logischen Schwellenspannung, die durch die Variation der Herstellungsbedingungen bedingt ist, · klein werden. Im Gegensatz dazu ist der Vergleich zwischen den ausgeglichenen Signalen Di' und Di1 ein Vergleich zwischen den relativen Potentialen der beiden Signale und er ist weniger den Variationen der Herstellungsbedingungen unterworfen anders als der Vergleich zwischen dem Ausgangssignal des Leseverstärkers und dem Referenzpotential (der Schwellenspannung), deren Werte - wie oben festgestellt - von den Herstellungsbedingungen abhängen. Dementsprechend wird ein statisches RAM mit noch weniger Fehlfunktionen zur Verfügung gestellt.
Die Fig. 7 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels dieser Erfindung.
Bei diesem Ausführungsbeispiel werden die ausgeglichenen (symmetrischen) Signale Di1. und Di1 von den unsymmetrischen Differenzverstärkerschaltungen P1,und P2 ähnlich zu der vorangehenden Beschreibung gebildet. . Symmetrische Ausgangssignale OUT und OUT werden dadurch gebildet, daß ähnliche unsymmetrische Differenzverstärkerschaltungen P 4 und P5 vorgesehen sind. Da die praktischen Beispiele für die Schaltungen der jeweiligen unsymmetrischen Differenzverstärkerschaltungen P1f P2, P4 und P5 denen der Fig. 6 ähnlich sind, so werden sie nicht erneut erläutert.
Wenn die ausgeglichenen (symmetrischen) Ausgangssignale OUT und OUT an den in Fig. 5 dargestellten Datenausgangspuff er DOB angelegt werden, so wird die Inverterschaltung G1O3 in diesen Datenausgangspuffer DOB weggelassen und die Ausgangssignale OUT und OUT werden direkt an die einseitigen Eingangsanschlüsse T1 und T2 der zugehörigen Gatterschaltungen GT01 und G102 angelegt.
Dementsprechend kann der Datenausgangspuffer DOB vereinfacht werden. Bei diesem Ausführungsbeispiel werden die symmetrischen Signale OUT und OUT die Ausgangssignale des Leseverstärkers. Daher erhält die Potentialdifferenz zwischen den Ausgangssignalen dieses. Leseverstärkers ungefähr den doppelten Wert der Amplitude des Ausgangssignals OUT des in Fig. 6 dargestellten Leseverstärkers. Mit anderen Worten hat der Leseverstärker gemäß diesem Ausführungsbeispiel, eine Verstärkung, die etwa doppelt so groß ist wie die des Leseverstärkers SA der Fig. 6.
Wenn bei diesem Ausführungsbeispiel die unsymmetrischen Differenzverstärkerschaltungen P1 und P2 auf einem identischen Halbleitersubstrat aufgebaut werden, die den unsymmetrischen Differenzverstärkerschaltungen Pi.und P2 eigenen Offsetspannungen in den unsymmetrischen Differenzverstärkerschaltungen P4 und P5 aus den gleichen Gründen unterdrückt, wie dies im Zusammenhang mit Fig. 6
erläutert wurde. Dementsprechend sind.in den Ausgangssignalen OUT und OUT keine Offsetspannungen der unsymmetrischen Differenzverstärkerschaltungen P1 und P2 enthalten. Die Offsetspannungen der unsymmetrischen Differenzverstärkerschaltungen P4 ;und P5 sind jeweils in den Ausgangssignalen OUT und OUT enthalten. Da jedoch die Potentialdifferenz zwischen den Ausgangssignalen OUT und OUT ausreichend groß gegenüber den Offsetspannungen ist, können diese Offsetspannungen im wesentliehen vernachlässigt werden. . ..
Sofern gleichphasige Störungen in den Signalen Di und Di enthalten sind, so werden sie in den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 unterdrückt. Ebenso werden gleichphasige Störungen, die in den Signalen Di1 und Di1 enthalten sind, in den unsymmetrischen Differenzverstärkerschaltungen P4 und P5 unterdrückt. Dementsprechend zeigen die jeweiligen Potentiale der Ausgangssignale OUT und OUT keine Veränderungen durch Störungen, selbst wenn gleichphasige Störungen auf die Signale Di, Di oder (und) die Signale Di', Di1 eingewirkt haben.
Wie beschrieben wird bei diesem Ausführungsbeispiel ein Leseverstärker angegeben, der die Anschlüsse der. Offsetspannungen und der Störungen noch stärker reduziert und der eine hohe Empfindlichkeit wie einen hohen Verstärkungsgrad besitzen.
Die. Fig. 8 zeigt ein Schaltbild eines anderen Ausführungsbeispiels einer unsymmetrischen Differenzverstärkerschaltung P. : · · · ■
■ Bei diesem Ausführungsbeispiel besteht die unsymmetrische Differenzverstärkerschaltung aus einem Paar von MISFETs Q219 und Q22O, die in Differenzschaltung miteinander verbunden sind, aus einem MISFET Q221, dessen Gate geerdet ist und der als Last zu dem MISFET Q219 dient, und aus einem MISFET Q222, dessen Gate mit dem gemeinsamen Drainanschluß der MISFETs Q219 und Q221 verbunden ist. Die unsymmetrische Differenz-
verstärkerschaltung P dieses Ausfühfungsbeispiels hat eine höhere Verstärkung im Vergleich zu einer unsymmetrischen Differenzverstärkerschaltung, welche einen Stromspiegel als Last verwendet, beispielsweise gegenüber der in Fig. 6 dargestellten Differenzverstärkerschaltung P1.
Demgegenüber hat sie jedoch eine vergleichsweise große Offsetspannung. Im einzelnen arbeitet in. der unsymmetrischen Differenzverstärkerschaltung P der MISFET Q221 als Last, der einen vergleichsweise großen Widerstandswert besitzt.
Daher kann man eine vergleichsweise große Spannung zwischen Gate und Source des MISFETs Q222 legen. Demzufolge hat diese unsymmetrische Differenzverstärkerschaltung P einen hohen Verstärkungsgrad. Jedoch stimmen die Charakteristika des MISFETs Q219 und die des MISFETs Q22O nicht überein, beispielsweise aufgrund von Variationen der Herstellungsbedingungen .
Wenn trotz Anliegens der Eingangssignale gleicher Potentiale an einem nicht- invertierenden Eingangsanschluß (+) und einem invertierenden Eingangsanschluß (-) der Drainstrom des MISFETs Q219 höher als jener des MISFETs Q22O geworden ist, so wird eine vergleichsweise große Spannung zwischen Gate und Source des MISFETs Q222 angelegt, weil der MISFET Q221 eine Last mit einem vergleichsweise großen Widerstand ist. Daher wird die Steilheit des MISFETs Q222 hoch und es wird ein Strom von hohem Wert geliefert. Das bedeutet, daß die unsymmetrische Differenzverstärkerschaltung P eine vergleichsweise große Offsetspannung besitzt.
Jedoch werden die OffSetspannungen .unwirksam, wenn die in Fig. 8 dargestellte unsymmetrische Differenzverstärkerschaltung für die unsymmetrischen Differenzverstärkerschaltungen P1 und P2 in den Fig. 6 oder 7 verwendet wird. Daher stellt die Offsetspannung kein anderes Problem, und der hohe Verstärkungsgrad wird ausgenutzt.
Die Fig. 9 zeigt in einer Draufsicht ein Layout für den Fall, bei dem in einem monolithischen IC die unsymmetrischen Differenzverstärkerschaltungen P1 und P2 der Fig. 6 oder 7 gebildet sind.
In der Fig. 9 stellen Teile, die mit einer dicken ausgezogenen Linie umgeben sind, Aluminiumleiterbahnen dar. Die Aluminiumleiterbähnsschichten werden als Verdrahtungsschicht für die Spannungsversorgung VCC, die Verdrahtungsschicht für· das Massepotential· GND der Schaltung, als Leiterbahnschicht zum Verbinden der jeweiligen Source-Schichten der Differenz-MISFETs Q2O1, Q2O2 und Q2O5, Q2O6 miteinander und als· Leiterbahnschicht zum Verbinden der Drainschicht des Differenz-MISFETs und der Drainschicht des Last-MISFETs verwendet.
Bei der Figur stellen die Teile, die mit dünnen ausgezogenen.Linien umgeben sind, leitende polykristalline Siliziumschichten dar. Die leitfähigen polykristallinen Siliziumschichten werden für die Gate-Elektroden der jewelligen HISFETs und für die diesen zugeordneten Leiterbahnschiohten verwendet.
Die mit den gestrichelten Linien umrahmten Teile bezeichnen p-artige oder η-artige diffundierte Schichten. Die diffundierten Schichten werden als Sourceschicht oder Drainschicht des MISFETa und als Lelterbahnschicht zum Anschließen des Gates des Differenz-MXSFETs verwendet.
Ein mit einer strichpunktierten Linie umrahmter Teil bezeichnet eine p-Wannenschicht, die in einem n-Substrat gebildet 1st. Dementsprechend sind n-Kanal-MISFETs in der p-Wanne gebildet. Zeichen © bezeichnen Kontakte.
Die Erfindung ist nicht auf die vor&nbeochri&bQnen AuaführungabalspiülG beschränkt.
Der Syetemaufbau des statischen RAMs kann verschiedene Ausführungsformen annehmen.
RS/CK

Claims (11)

  1. PA>ENTÄNWÄLTE - '.,',2,- O 6, £Κ) ζ, f
    SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBB1NGHAUS FINCK
    MARIAHILFPLATZ 2 & 3, MÖNCHEN 9O POSTADRESSE: POSTFACH 95 O1 6O. D-8OOO MÖNCHEN 95
    HITACHI, LTD. ^ Ra±
    HITACHI MICROCOMPUTER ENGINEERING LTD. DEÄ-25 719
    Halbleiterspeichervorrichtung PATENTANSPRÜCHE
    Statischer Halbleiterspeicher mit wahlfreiem Zugriff, gekennzeichnet durch Speicherzellen, von denen jedes ein Paar von zueinander komplementären Signalen abgibt,
    eine erste, unsymmetrische Differenzverstärkerschaltung (P1), an deren nicht—invertierenden Eingangsanschluß ein Signal von dem Paar der komplementären Signale und an deren invertierenden Eingangsanschluß das andere Signal des Paars der komplementären Signale angelegt wird, und die ein zu dem dem nicht invertierenden Eingangsanschluß zugeführten Signal gleichphasiges erstes Ausgangssignal abgibt,
    eine zweite unsymmetrische Differenzverstärkerschaltung (P2), an deren invertierenden Eingangsanschluß das eine Signal angelegt wird und an deren nicht invertierenden Ausgangs-
    _ ο —
    anschluß das andere Signal angelegt wird und die ein zweites Ausgangssignal abgibt, das gleichphasig mit dem ihrem nicht invertierenden Eingangsanschluß zugeführten Signal ist,
    und durch eine erste Einrichtung, an die das erste Ausgangssignal und das zweite Ausgangssignal angelegt werden, und die ein drittes Ausgangssignal auf der Basis des ersten Ausgangssignals und des zweiten Ausgangssignals bildet.
  2. 2. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß die erste Einrichtung eine dritte unsymmetrische Differenzverstärkerschaltung aufweist, an deren nicht-invertierenden Eingangsanschluß das erste Ausgangssignal und- an deren invertierenden Eingangsanschluß das zweite Ausgangssignal angelegt werden und die ein viertes Ausgangssignal bildet, das gleichphasig mit dem an ihrem nicht-invertierenden Eingangsanschluß liegenden Signal ist, und durch eine zweite Einrichtung, die das vierte Ausgangssignal aufnimmt und das dritte Ausgangssignal bildet.
  3. 3. Statischer Halbleiterspeicher mit .wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet , daß die erste Einrichtung eine vierte unsymmetrische Differenzverstärkerschaltung aufweist, an deren nicht—invertierenden Eingangsanschluß das erste Ausgangssignal und an deren invertierenden Eingangsanschluß das zweite Ausgangssignal angelegt
    wird, und die ein fünftes Ausgangssignal abgibt, das gleichphasig ist zu dem an ihrem nicht-invertierenden Eingangsanschluß anliegenden Signal,
    daß eine fünfte unsymmetrische Differenzverstärkerschaltung vorgesehen ist, an deren invertierenden Eingangsanschluß das erste Ausgangssignal und an deren nicht-invertierenden Eingangsanschluß das zweite Ausgangssignal angelegt wird und die ein sechstes Ausgangssignal bildet, das gleichphasig mit den an ihrem nicht—invertierenden Eingangsanschluß anliegenden Signal ist, und daß eine Einrichtung vorgesehen ist, die das fünfte Ausgangssignal und sechste Ausgangssignal aufnimmt und das dritte Ausgangssignal bildet.
  4. 4. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet , daß die erste und die zweite unsymmetrische Differenzverstärkerschaltung jeweils eine unsymmetrische Differenzverstärkerschaltung sind, welche einen ersten Feldeffekttransistor mit isoliertem Gate von einem ersten Leitfähigkeitstyp aufweist, dessen Gateelektrode an den nicht—invertierten Eingangsanschluß angeschlossen ist, ferner einen zweiten Feldeffekttransistor, mit isoliertem Gate vom ersten Leitfähigkeitstyp, dessen Gateelektrode mit dem invertierenden Eingangsanschluß verbunden ist und dessen Sourceelektrode mit der Sourceelektrode des ersten Feldeffekttransistors mit isoliertem Gate verbunden ist, und die eine aktive Lastvorrichtung aufweist, welche an die jeweiligen Drainelektroden des ersten und des
    zweiten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, und in der das Signal, das gleichphasig zu dem an den nicht invertierenden Eingangsanschluß·angelegten Signal ist, an der Drainelektrode des zweiten Feldeffekttransistors mit isoliertem Gate abgegeben wird.
  5. 5. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 2, dadurch gekennzeichnet , daß jede der ersten und der zweiten unsymmetrischen Differenzverstärkerschaltungen eine Differenzverstärkerschaltung ist, welche einen dritten Feldeffekttransistor mit isoliertem Gate eines ersten Leitfähigkeitstyps aufweist., dessen Gateelektrode an den nicht—invertierenden Eingangsanschluß angeschlossen ist, daß sie einen vierten Feldeffekttransistor mit isoliertem Gate eines ersten Leitfähigkeitstyps aufweist, dessen Gateelektrode an den invertierenden Eingangsanschluß angeschlossen ist und dessen Sourceelektrode mit der Sourceelektrode des dritten Feldeffekttransistors mit isoliertem Gate verbunden ist und daß eine zweite aktive Lastvorrichtung vorhanden ist, die Teile an die jeweiligen Drainelektroden des dritten und des vierten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, und wobei das Signal, das gleichphasig ist zu dem an den nicht—invertierenden Eingangsanschluß angelegten Signal, an der Drainelektrode des vierten Feldeffekttransistors mit isoliertem Gate abgeleitet wird, daß weiterhin die dritte unsymmetrische Differenzverstärkerschaltung einen ersten Feldeffekttransistor mit isoliertem
    Gate von einem ersten Leitfähigkeitstyp aufweist, dessen Gate an den nicht-invertierenden Eingangsanschluß angeschlossen ist, daß sie ferner einen■zweiten Feldeffekttransistor mit isoliertem Gate vom ersten Leitfähigkeitstyp umfaßt, dessen Gateelektrode an den invertierenden Eingangsanschluß angeschlossen ist und dessen Sourceelektrode mit der Sourceelektrode des ersten Feldeffekttransistors mit isoliertem Gate verbunden ist, und daß sie eine erste aktive Lasteinrichtung aufweist, die an die jeweiligen Drainelektroden des ersten und des zweiten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, und bei der das Signal, das gleichphasig ist mit dem an den nicht—invertierenden Eingangsanschluß angelegten Signal, an der Drainelektrode des zweiten Feldeffekttransistors mit isoliertem Gate anfällt.
  6. 6. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 3, dadurch ge kennzeichnet, daß sowohl die erste wie die zweite unsymmetrische Differenzverstärkerschaltung eine unsymmetrische Differenzverstärkerschaltung ist, welche einen dritten Feldeffekttransistor mit isoliertem Gate eines ersten Leitfähigkeitstyps aufweist, dessen Gateelektrode mit dem nicht-invertierenden Eingangsanschluß verbunden ist, die weiter einen vierten Feldeffekttransistor mit isoliertem Gate vom ersten Leitfähigkeitstyp umfaßt, dessen Gate an den invertierenden Eingangsanschluß
    angeschlossen ist und dessen Sourceelektrode mit der Sourceelektrode des dritten Feldeffekttransistors mit isoliertem Gate verbunden ist, daß bei ihr die zweite aktive Lasteinrichtung an die jeweiligen Drainelektroden des dritten und des vierten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, und bei der das Signal, das gleichphasig ist mit dem an den nicht-invertierenden Eingangsanschluß angelegten Signal, an der Drainelektrode des vierten Feldeffekttransistors mit isoliertem Gate abgeleitet wird, und daß sowohl die vierte wie die fünfte unsymmetrische Differenzverstärkerschaltung eine unsymmetrische Differenzverstärkerschaltung ist, welche einen ersten Feldeffekttransistor mit isoliertem Gate eines ersten Leitfähigkeitstyps aufweist, dessen Gateelektrode an den nicht-invertie- renden Eingangsanschluß angeschlossen ist, die weiter einen zweiten Feldeffekttransistor mit isoliertem Gate des ersten Leitfähigkeitstyps umfaßt, dessen Gateelektrode an den invertierenden Eingangsanschluß angeschlossen ist, und dessen Sourceelektrode mit der Sourceelektrode des ersten Feldeffekttransistors mit isoliertem Gate verbunden ist, und bei der die erste aktive Lastvorrichtung an die jeweiligen Drainelektroden des ersten und des zweiten Feldeffekttransistors mit isoliertem Gate angeschlossen sind., und bei der das Signal, das zu dem an den nicht—invertierenden Eingangsanschluß angelegten Signal gleichphasig ist, an der Drainelektrode des zweiten Feldeffekttransistors mit isoliertem Gate abgeleitet wird.
  7. 7. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 4, dadurch gekennzeichnet, daß■die erste Lasteinrichtung einen fünften Feldeffekttransistor mit isoliertem Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Drainelektrode mit der Drainelektrode des zweiten Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Gateelektrode an die Drainelektrode des ersten Feldeffekttransistors mit isoliertem Gate verbunden ist, und daß die erste Lasteinrichtung zwischen der Gateelektrode und der Sourceelektrode des fünften Feldeffekttransistors mit isoliertem Gate geschaltet ist.
  8. 8. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 5 oder Anspruch 6, dadurch gekennzeichnet, daß die erste Lasteinrichtung einen fünften Feldeffekttransistor mit isoliertem. Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Drainelektrode mit der Drainelektrode des zweiten Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Gateelektrode an die Drainelektrode des ersten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, und daß die erste Last-. einrichtung zwischen die Gateelektrode und die Sourceelektrode des fünften Feldeffekttransistors mit isoliertem Gate geschaltet ist,
    und daß die zweite aktive Lasteinrichtung einen sechsten Feldeffekttransistor mit isoliertem Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Drainelektrode mit der
    Drainelektrode des vierten Feldeffekttransistors mit isoliertem Gate verbunden ist.und dessen Gateelektrode an die Drainelektrode des dritten Feldeffekttransistors mit isoliertem Gate angeschlossen ist, wobei die zweite Lasteinrichtung zwischen die Gateelektrode und die Sourceelektrode des sechsten Feldeffekttransistors mit isoliertem Gate geschaltet ist.
  9. 9. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 7, dadurch gekennzeichnet, daß die erste Lasteinrichtung einen siebten Feldeffekttransistor mit isoliertem Gate des zweiten Leitfähigkeitstyps aufweist, dessen Sourceelektrode mit der Sourceelektrode des fünften Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Gateelektrode und Drainelektrode an die Gateelektrode des fünften Feldeffekttransistors mit isoliertem Gate angeschlossen sind.
  10. 10. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 8, dadurch gekennzeichnet , daß die erste Lasteinrichtung einen siebten Feldeffekttransistor mit isoliertem Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Sourceelektrode mit der Sourceelektrode des fünften Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Gateelektrode und Drainelektrode mit der Gateelektrode des fünften Feldeffekttransistors mit isoliertem Gate verbunden sind, und daß die zweite Lasteinrichtung
    _ G —
    einen achten Feldeffekttransistor mit isoliertem Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Sourceelektrode mit der Sourceelektrode des sechsten Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Gateelektrode und Drainelektrode mit der Gateelektrode des sechsten Feldeffekttransistors mit isoliertem Gate verbunden sind.
  11. 11. Statischer Halbleiterspeicher mit wahlfreiem Zugriff nach Anspruch 8, dadurch gekennzeichnet , daß die zweite Lasteinrichtung einen neunten Feldeffekttransistor mit isoliertem Gate eines zweiten Leitfähigkeitstyps aufweist, dessen Sourceelektrode mit der Sourceelektrode des sechsten Feldeffekttransistors mit isoliertem Gate verbunden ist und dessen Drainelektrode an die Drainelektrode des dritten Feldeffekttransistors mit isoliertem Gate angeschlossen ist und dessen Gateelektrode mit dem Schaltungsnullpunkt (Massepotential) des Schaltung verbunden ist.
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