KR950007191B1 - 다수의 반도체 메모리를 갖는 메모리 시스템 - Google Patents

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미다 가쓰시게
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Abstract

내용 없음.

Description

다수의 반도체 메모리를 갖는 메모리 시스템
제1도는 메모리 시스템의 블록도.
제2도는 a는 본 발명의 센스증폭기를 구비한 스테이틱 RAM의 내부 구성을 도시한 블록도.
제2도 b와 제2도 c는 제2도 a의 스테이틱 RAM의 타이밍도.
제3도 a는 본 발명의 센스증폭기를 구비한 다른 실시예를 도시한 스테이틱 RBM의 내부 구성을 도시한 블록도.
제3도 b, 제3도 c는 제3도 a의 스테이틱 RAM의 타이밍도.
제4도는 메모리셀 어레이중의 1비트의 메모리셀의 회로도.
제5도는 데이터 출력버퍼의 회로도.
제6도는 본 발명의 센스증폭기의 블록도.
제7도는 본 발명의 다른 실시예의 센스증폭기의 블록도.
제8도는 센스증폭기에 사용되는 다른 실시예의 비대칭형 차동증폭기회로의 회로도.
제9도는 센스증폭기의 주요부의 배치도.
본 발명은 메모리 시스템에 관한 것으로, 특히 다수의 반도체 메모리를 갖는 메모리 시스템에 관한 것이다.
스테이틱 RAM에서, 메모리셀로부터 얻어지는 것과 같이, 서로 상보적인 한쌍의 정보는 한쌍의 데이터 선 및 한쌍의 공통데이타선(CDL)과 ()를 통해서 센스증폭기에 각각 전달된다. 센스증폭기는 한쌍의 정보에 따라서 발생되는 1쌍의 공통데이타선 사이의 전위차를 증폭하고, 하이레벨 또는 로우레벨의 출력신호를 데이터 출력버퍼로 전달한다. 데이터 출력버퍼는 센스증폭기로부터 출력신호가 하이레벨인가 로우레벨인가를 그의 논리 임계전압을 기준으로 하여 검출하고, 그 검출된 결과에 따라서 스테이틱 RAM의 하이레벨 또는 로우레벨의 출력데이타를 송출한다.
"NIKKEI ELECTRONICS, 1980.3.7.,142페이지, 제12도 참조, 야스이"들에 의해 발표된 그 내용을 요약해 보면, 차동모드에 결합된 1쌍의 절연게이트형 전계효과 트랜지스터(이하 MISFET라 한다)와 MISFET의 부하를 형성하는 전류미러 회로(능동부하)로 구성된 차동증폭회로를 상술한 센스증폭기로써 사용하는 것이 제안되어 있다. 이 센스증폭기에서, 출력신호는 차동모드에 연결된 한쌍의 MISFET의 드레인 전류 사이의 차와 동일한 양의 전류에 따라서 형성된다. 그러므로, 센스증폭기는 비교적 감도를 높게 할 수 있다. 더구나, 차동증폭회로를 구성하는 부하가 능동부하이므로, 차동증폭회로 자체의 이득을 비교적 높게, 예를들면 5정도로 할 수가 있게 된다. 그러나, 스테이틱 RAM에서는 1쌍의 공통데이타선이 길게 되므로, 1쌍의 공통데이타선도 비교적 큰 축적용량을 갖는다. 따라서, 메모리셀의 정보를 리드할 때, 메모리에 의해 1쌍의 데이터선에 인가된 전위변화는 기생용량에 의해 제한된 그들이 변화율을 갖는다. 마찬가지로, 1쌍의 데이터선에서 1쌍의 공통데이타선으로 인가되는 전위변화는 1쌍의 공통데이타선의 축적 용량에 의해 제한받게 된다. 즉, 메모리셀로부터 리드되는 정보에 따라서 1쌍의 공통데이타선 사이에 인가된 전위차는 신속하지 않고 천천히 크게 된다.
상술한 센스증폭기가 비교적 높은 이득을 갖는다 하더라도, 이 이득은 대용량의 스테이틱 RAM의 센스증폭기에 대해서는 여전히 불충분하다. 그러므로, 1쌍의 공통데이타선 사이의 전위차가 비교적 높은 값을 가질 때, 데이터 출력버퍼를 구동시킬 수 있는 출력신호는 처음에 센스증폭기로부터 공급된다. 따라서, 서로에 대해서 상보적인 정보가 메모리셀에서 1쌍의 데이터선으로 추력된 후 데이터 출력버퍼가 동작되기 전까지 비교적 긴 시간이 요구된다.
더구나, 상기의 센스증폭기에서는 그것을 구성하는 차동증폭회로가 서로 상보적인 한쌍의 입력신호를 받고 회로의 접지전위에 대해서 입력신호 사이의 전위차에 따르는 전위를 갖는 출력신호를 형성하는 비대칭형 차동증폭회로이다. 다음에, 데이터 출력버퍼는 회로의 접지전위에 관련된 논리 임계전압에 따른 센스증폭기로부터 출력신호의 전위를 검출한다. 그러나, 이것에 대해서 데이터 출력버퍼를 구성하는 소자들의 특성은 제조조건등에 의해 변화한다. 소자들의 특성변화는 데이터 출력버퍼의 논리 임계전압의 변화를 초래한다. 데이터 출력버퍼의 논리 임계전압의 이와 같은 변화에 기인하는 스테이틱 RAM의 오동작을 막기 위해서 센스증폭기는 가능한한 가장 큰 진폭의 출력신호를 바람직하게 형성하여야 한다. 그러나, 상술한 센스증폭기의 이득은 그리 높지 않으므로, 1쌍의 공통데이타선 사이의 전위차는 큰 진폭의 출력신호를 형성하기 위해서 여전히 크게 해야 한다. 그러므로, 데이터 출력버퍼가 동작되기 전까지는 아직도 긴 시간이 소요되며, 스테이틱 RAM의 동작속도는 그것에 따라 제한되어 있다.
또, 센스증폭기를 구성하는 소자들의 특성은 제조 조건등의 변화에 기인해서 변화한다. 그것은 센스증폭기에 오프셋을 갖게 한다. 따라서, 센스증폭기는 오프셋에 의해 발생된 오프셋 전압이 현 상태로 데이터 출력버퍼로 전달된다는 단점을 갖는다.
이러한 이유로 하여 종전의 센스증폭기를 사용하는 경우에, 출력버퍼는 1쌍의 공통데이타선 CDL과사이의 전위차가 0.5볼트 정도의 비교적 큰 값에 도달할 때까지 센스증폭기에 의해 구동될 수 없으므로 스테이틱 RAM의 고속 동작을 실현하는데 중대한 방해 요소가 된다.
본 발명의 목적은 소자 특성의 변화 및 잡음의 영향을 저감한 고감도, 고이득의 센스증폭기를 사용하는 것에 의해 고속동작화를 도모하고, 또 그 센스증폭기의 동작을 제어하는 제어회로를 사용하는 것에 의해 저소비전력화된 메모리 시스템을 제공하는 것이다.
본 발명에 따르면 센스증폭기는 전단증폭기와 후단증폭기를 구비함과 동시에 적어도 사익 전단증폭기에는 대응하는 한쌍의 공통데이타선 CDL과의 신호를 받는 제1 및 제2의 비대칭형 차동증폭회로가 사용된다. 제1의 비대칭형 차동증폭회로는 공통데이타선의 신호의 전위가 변화하는 방향과 동일 방향(동상)으로 변화하는 전위를 갖는 출력신호를 형성하고, 제2의 비대칭형 차동증폭회로는 공통데이타선 CDL의 신호의 전위가 변화하는 방향과 동일 방향(동상)으로 변화하는 전위를 갖는 출력신호를 형성한다.
이하 본 발명에 대해 실시에에 따라 상세히 기술한다.
[메모리 시스템의 구성과 동작]
메모리 시스템의 구성을 제1도를 참조해서 설명한다. 메모리 시스템은 일반적인 점선으로 둘러싸여 있다. 이 시스템은 다수의 스테이틱 RAM으로 구성된 S-RAM IC ARRAY(이하 S-RAM이라 한다). 컴퓨터내의 중앙처리장치(이하 CPU라 한다. 도시하지 않음), S-RAM과 CPU 사이의 인터페이스회로로 되어 있다. E는 백업 기능을 갖는 전원회로이다. 전원 Eo은, 예를들면 상용 교류 정류하고 전압을 낮추는 소자로 구성되고, EB는 배터리로 구성되어 있다. 통상, 시스템의 공급 전압은 전원 Eo으로부터 공급된다. Eo를 "OFF"하였을 때 또는 그것이 고장났을 때, 시스템의 고압전압은 보조전원 EB로부터 공급된다. 이와 같은 주전원이 "OFF"되었을 경우에도 메모리칩에 저장된 내용은 보조의 백업용 전원 EB에 의하여 유지된다. 공급전압 Vss와 Vcc는 모든 스테이틱 RAM에서 공통이다.
다음에 메모리 시스템과 CPU 사이의 입력과 출력신호에 대해 설명한다. 어드레스신호 Ao∼Ak는 실선으로 둘러싸인 S-RAM내의 2k개의 메모리셀중에서 바라는 여러개의 메모리셀을 선택하는 신호이다. 이들중, 어드레스신호 Ao∼A₁는 각종 스테이틱 RAM에서 공통으로 어드레스신호로써 할당되어 있고, 어드레스신호 A₁+₁∼Ak는 IC 어레이의 m열을 선택하는 신호로써 할당되고, 각 열의 스테이틱 RAM에서 공통으로 칩선택신호로써 사용된다. 또한는 라이트 인에이블신호이고, S-RAM의 데이터의 명령을 리드하고 라이트하는 신호이며, 모든 S-RAM의단자에 공급된다. MS는 S-RAM의 메모리동작을 개시시키는 메모리개시신호이다. D₁∼D8은 CPU와 S-RAM을 연결하는 데이터 버스선상의 입출력 데이터를 표시한다.
다음에 메모리 시스템을 S-RAM과 인터페이스회로로 분리해서 기술한다. 우선, S-RAM은 n·K 1Kbit의 기억용량을 갖는 스테이틱 RAM(이하 RAM을 n·K 스테이틱 RAM이라 하고, 1Kbit는 210=1024bit를 나타낸다)을 각 열에 m개, 각 행에 B개 배열하고, (n·×m) 워드×B 비트의 매트릭스 형상으로 결선되어 있는 ic 어레이로 구성하고 있다. B행의 각각에서 스테이틱 RAM의 데이터 입력전자 Din과 데이터 출력단자 Dout는 각각 공통으로 접속되어 있다.
두번째로, 인터페이스회로를 설명한다. ADR은 CPU로부터 송출된 어드레스신호 Ao∼Ak를 받아서 그들을 S-RAM의 동작에 대한 타이밍의 어드레스신호를 변환하는 어드레스리시버이다.
DCR은 S-RAM을 구성하는 다수의 스테이틱 RAM중에서 어드레스신호 A₁+₁∼Ak에 의해 지시된 스테이틱 RAM의 칩을 선택하는 칩선택 제어신호(이하,"이라 한다. 여기서 m=2k-1)를 송출하는 디코더이다.
DBD는 CPU와 S-RAM사이의 데이터 입출력이 게이트 제어신호 GC에 의해 전환되는 데이터 버스드라이버이다. 게이트 제어신호 GC는 라이트 인에비블신호와 메모리 개시신호 MS의 논리적 조합에 의해 형성된다.
IC 어레이로부터의 데이터 출력신호 D1∼D0B는 선택된 열의 스테이틱 RAM(B개)의 데이타 출력단자로부터 리드되어 DBD로 공급되는 출력신호이다. IC 어레이의 데이터 입력신호 DI1∼DIB는 바라는 메모리셀로 라이트되는 데이터로써, 그들은 DBD로부터 출력되어 선택된 열의 스테이틱 RAM(B개)의 데이터 입력단자 Din에 공급된다.
다음에, 메모리 시스템의 어드레스신호의 기능에 대해서 설명한다.
CPU에서의 어드레스신호 Ao∼Ak는 2종류로 분류된다. 즉, 어드레스신호 Ao∼A₁는 S-RAM을 구성하는 각각의 스테이틱 S-RAM에서 다수의 메모리셀로 구성된 메모리 매트릭스에서 바라는 메모리셀을 선택하는 어드레스신호로써 사용된다. 즉, 상기 어드레스신호 Ao∼A₁는 다수의 메모리셀에 대한 선택정보를 갖는다. 한편, 어드레스신호 A₁+₁∼Ak는 S-RAM을 구성하는 각각의 스테이틱 RAM에서 본 경우 전체의 스테이틱 RAM이 선택되는가 아닌가에 관한 칩선택신호로써 사용된다. 즉 어드레스신호 A₁+₁∼Ak는 다수의 반도체메모리에 대한 선택정보를 갖는다.
[16k 워드×1비트 스테이틱 RAM의 회로구성]
제2도 A는 16Kbit의 기억용량을 가지며 그의 입출력동작이 단일 비트 단위로 실행되는 스테이틱 RAM의 내부 구성을 도시한 것이다.
이 16Kbit의 스테이틱 RAM은 모두 같은 기억용량을 갖고 있는 4개의 매트릭스(메모리 어레이 M-ARY1∼M-ARY4)를 포함한다. 각 매트릭스에서, 메모리셀은 128얼(로우)×32행(컬럼)으로 배열된다. 그러므로, 각각의 매트릭스는 406bit(4Kbit)의 기억용량을 갖는다. 각 매트릭스는 로우디코더의 좌우에 각각 2개씩 나누어서 배열되어 있다.
어드레스신호 A0∼A5, A12와 A13에 따라서 그 상보 어드레스신호를 얻는다. 단, 이들 상보 어드레스신호에 따라서 얻어지는 28=256개의 디코드된 출력신호는 각각 로우디코더 R-DCR로부터의 얼의 어드레스선택신호(워드선 WL1∼W L128과 WR1∼WR128)으로 송출된다. 이와 같이, 각각의 매트릭스를 구성하는 각각의 메모리셀 M-CEL은 워드선 WL1∼WR128과 WR1∼WR128중의 어느 하나와 다음에 기술하는 상보형 데이터선쌍중의 어느 한쌍에 접속된다. 상기 각 메모리 어레이가 메모리셀군을 구성하고, 상기 로우디코더 R-DCR에 의해서 각 메모리셀군에서 각각 메모리셀(M-CEL)이 선택된다.
어드레스신호은 4개의 메모리 매트릭스중의 하나만을 선택하는데 사용된다. 선택된 하나의 메모리 매트릭스에서 한개의 행을 선택하기 위해서는 어드레스신호이 사용된다.
회로 GS는 어드레스신호을 받아서 이 어드레스신호에 대응하는 4개의 메모리 매트릭스 선택신호 m₁∼m₄를 형성한다.
각각의 컬럼디코더 C-DCR1∼C-DCR4는 어드레스신호에 따라 열을 선택하는 25=32개로 디코드된 출력신호를 출력한다. 리드동작에서 1쌍의 공통데이타선 CDL과 CDL는 공통데이타선 분할용 트랜지스터(Q₁,Q₁,...;Q₄,Q₄)에 의해 메모리 어레이에 대응해서 4개로 분할되고, 라이트 동작에서는 1쌍의 공통데이타선 CDL과가 공통으로 결합되어 있다.
센스증폭기 SA1, SA2, SA3, SA4는 각각 1쌍의 공통데이타선 CDL 과의 분할된 분할된 부분에 대응해서 배치된다. 즉, 리드시에 있어서는 각 메모리셀군에 대응해서 각각 공통데이타선쌍이 마련되게 된다. 상기 회로 GS는 상기 메모리셀군을 선택하기 위한 m₁∼m₄를 형성하고, 이 신호 m₁∼m₄에 의해서 센스증폭기 SA1, SA2, SA3, SA4가 선택적으로 동작한다.
이와 같이 1쌍의 공통데이타선 CDL 과를 분할하고, 이 분할된 부분에 센스증폭기 SA1, SA2, SA3, SA4를 마련해서 1쌍의 공통데이타선 CDL 과의 축적용량을 분할하고 리드동작을 고속으로 한다. 이 결과, 반도체 기억장치의 고속동작화가 달성된다.
어드레스버퍼 ADB는 14개의 외부 어드레스신호 A0∼A13으로부터 각각 14쌍의 상보형 어드레스신호를 마련하여 그것을 디코더(R-DCR, C-DCR과 GS)에 송출한다.
내부 제어신호 발생기 COM-GE는 2개의 외부 제어신호(라이트 인에이블신호)를 받아서 CS1(로우디코더 제어신호), SAC(센스증폭기 제어신호), We(라이트 제어신호), DOC(데이타 출력버퍼 제어신호)와 DIC(데이타 입력버퍼 제어신호)를 송출한다.
[16K워드×1비트 S-RAM의 회로 동작]
제2도 a에 도시한 S-RAM의 회로 동작을 제2도 b와 제2도 c와 관련하여 기술한다.
S-RAM에서의 모든 동작, 즉 어드레스 설정 동작, 리드동작, 라이트동작은 한쪽의 외부 제어신호가 로우레벨인 기간에서만 실행된다. 여기서, 리드동작은 다른쪽의 외부 제어신호가 하이레벨일 때 실행되고, 라이트동작은 그것이 로우레벨일 때 실행된다.
우선, 어드레스 설정 동작과 리드동작에 대해서 기술한다.
외부제어신호가 로우레벨인 경우, 어드레스 설정 동작이 이 기간에 인가된 어드레스신호에 따라서 계속적으로 실행된다. 반대로, 이 외부제어신호를 하이레벨로 유지하는 것에 의해서 불확정한 어드레스신호에 따른 어드레스 설정 동작과 리드동작을 방지할 수 있다.
외부제어신호가 로우레벨일 때, 내부 제어신호 발생기 COM-GE는 이와 동기되어 하이레벨의 CS1을 생성한다. 로우디코더 R-DCR은 하이레벨의 내부제어신호 CS1을 받아들임으로 동작이 개시된다. 로우디코더(워드 드라이버로써도 가능) R-DCR은 어드레스버퍼 ADB에서 공급된 8종류의 상보형 어드레스신호 쌍을 디코드하여 다수의 워드선중에서 하나의 워드선을 선택하여 그것을 하이레벨로 구동한다.
한편, 4개의 메모리 어레이 M-ARY1∼M-ARY4중에서 어느 하나가 메모리 어레이 선택신호 m₁∼m₄에 의해 선택된다. 선택된 1개의 메모리 어레이(예를들면, M-ARY1)중에서 1쌍의 상보형 데이터선(예를들면 D11,11)이 컬럼디코더(예를들면, C-DCR1)에 의해서 선택된다. 특히, 메모리 선택신호 m₁에 의해서 메모리 어레이 M-ARY1이 선택되었을 때, 컬럼디코더 C-DCR1은 선택신호 m₁에 응답해서 그의 동작을 개시한다. 컬럼디코더 C-DCR1은 어드레스 데이타버퍼 ADB로부터 공급된 5종류의 상보형 어드레스신호쌍를 디코드하고, 디코드된 출력신호중의 하나를 행 선택을 위하여 하이레벨로 한다. 상기 예에서 MISFET Q11과은 행 선택을 위해 디코드된 출력신호에 의해 "ON"상태로 된다. 이와 같이 상보형 데이타선쌍(D11과)이 선택된다.
이와 같이 해서 선택된 하나의 워드선 1쌍과 상보형 데이타선에 연결된 하나의 메모리셀이 선택된(어드레스설정)된다.
어드레스설정 동작에 의해서 선택된 메모리셀에 저장된 정보는 분할된 공통데이타선쌍중의 1쌍으로 송출되어 센스증폭기(예를들면, SA₁)에 의해 증폭된다.
이 경우, 4개의 센스증폭기 SA₁,SA₂, SA₃, SA₄중 어느 하나가 메모리 어레이 선택신호 m₁∼m₄에 의해서 선택된다. 선택된 하나의 센스증폭기만이 하이레벨의 내부제어신호 SAC를 받고 있는 기간동안 동작한다.
이와 같이 4개의 센스증폭기 SA₁,SA₂, SA₃, SA₄중 사용할 필요가 없는 3개의 센스증폭기를 비동작 상태로 유지하는 것에 의해 S-RAM의 저소비전력화를 도모할 수 있다. 비동작상태에서 3개의 센스증폭기의 출력은 하이 임피던스(플로팅)상태로 유지된다.
센스증폭기의 출력신호는 데이타 출력버퍼 DOB에 의해 증폭되고, 출력데이타 Dout로써 S-RAM의 밖으로 송출된다. 데이타 출력버퍼 DOB는 하이레벨의 제어신호 DOC를 받고 있는 기간동안 동작하게 된다.
다음, 라이트 동작을 설명한다.
외부 제어신호가 로우레벨로 될 때, 그것에 동기한 하이레벨의 제어신호 We는 제어신호 발생기 COM-GE에서 공통데이타선 분할용 트랜지스터(Q₁,Q₁,...,Q₄, Q₄)로 인가된다. 모든 공통데이타선 분할용 트랜지스터가 "ON"상태로 되어 있기 때문에, 리드동작에서 분할된 공통데이타선이 라이트동작에서는 연결되어 있다. 즉, 라이트동작중에서 공통데이타선 CDL은 전기적으로 연결된 단일 공통데이타선으로 되고, 마찬가지로 공통데이타선도 전기적으로 연결된 단일 공통데이타선으로 된다.
한편, 데이타 입력버퍼 DIB는 로우레벨의 제어신호 DIC를 받고 있는 기간동안 S-RAM의 외부로부터의 입력 데이타신호 Din을 증폭시키고, 증폭된 신호를 공통으로 결합된 공통데이타선쌍 CDL과로 송출한다.
공통데이타선쌍 CDL,로 송출된 입력데이타신호는 어드레스설정 동작에 의해 설정된 단일 메모리셀 M-CEL로 라이트된다.
[2K워드×8비트 S-RAM의 회로 구성]
제3도 a는 16K 비트의 기억용량을 갖고, 그의 입출력 동작이 8비트 단위로 실행되는 S-RAM의 내부 구성을 도시한 것이다.
16K 비트의 메모리 IC는 모두 같은 기억용량을 갖는 8개의 매트릭스(메모리 어레이 M-ARY∼M-ARY8)를 포함한다. 각각의 매트릭스에서 메모리셀은 128일×16행으로 되어 있다. 그러므로 각각의 매트릭스는 기억용량이 2048비트(2Kbit)로 된다. 도면에서 보는 바와 같이 각 매트릭스는 로우디코더 R-DCR의 좌우에 4개씩 나누어서 배치되어 있다.
어드레스신호 A0∼A6에 따라서 얻어진 27=128 디코드된 출력신호는 로우디코더 R-DCR에 의해 얼의 어드레스 선택선(워드선 WL1∼WL128과 WR1∼WR128)으로 각각 송출된다.
이와 같이 각각의 매트릭스의 각 메모리셀 M-CEL은 워드선 WL1∼WL128과 WR1∼WR128중의 어느 하나와 다음에 기술하는 상보형 데이타선쌍 D11,D132중의 어느 한쌍에 접속되어 있다.
워드선 중간 버퍼 MB1과 MB2는 워드선 WL1∼WL128과 WR1∼WR128의 말단에서의 지연시간을 가능한한 줄이기 위해 증폭작용하고, 메모리 어레이 M-ARY2와 M-ARY3, M-ARY6과 M-ARY7 사이에 각각 배치되어 있다.
어드레스신호 A7∼A10은 8개의 매트릭스 각각에서 상보형 데이터선의 한쌍을 선택하는데 사용된다. 컬럼디코더 C-DCR은 어드레스신호 A7∼A10에 따라서 열을 선택하기 위한 2⁴=16개 디코드된 출력신호를 출력한다.
어드레스버퍼 ADB는 각각 11개의 외부 어드레스신호 A0∼A10으로부터 11쌍의 상보형 어드레스신호를 마련하여 그들을 디코더회로(R-DCR과 C-DCR)로 출력한다.
내부제어신호 발생기 COM-GE는 3개의 외부제어신호(칩 선택신호),(라이트 상보형 인에이블신호)와 OE(출력 인에이블신호)를 받아서 신호 CS1(로우디코더 제어신호), CS12(센스증폭기와 데이터 입력버퍼 제어신호), W·C(라이트 제어신호)와·C·O(데이타 출력버퍼 제어신호)를 송출한다.
[2K워드×8비트 S-RAM의 회로 동작]
제3도 a에 도시한 S-RAM의 회로 동작을 제3도 b, c의 타이밍도를 참조하여 설명한다. 제2도 a에 도시한 S-RAM과 동일한 동작에 대한 설명은 생략한다. 외부 제어신호는 8비트의 출력신호를 S-RAM의 외부로 송출하는 경우의 출력타이밍을 제어하기 위해 사용된다.
먼저, 어드레스 설정동작과 리드동작을 설명한다.
로우 디코더(워드 드라이버로써도 작용) R-DCR은 어드레스버퍼 ADB에서 공급된 7종류의 상보형 어드레스신호쌍을 디코드하고, 다수의 워드선중에서 좌우 1쌍의 워드선을 선택하여 그것을 하이레벨로 구동한다.
한편, 컬럼 디코더 C-DCR은 8개의 메모리 어레이 M-ARY1∼M-ARY8 각각에서 하나의 행을 선택한다. 즉, 컬럼디코더 C-DCR은 어드레스버퍼 ADB에서 공급된 상보형 어드레스신호쌍을 디코드하고, 각가의 메모리 어레이로부터 하나의 행을 선택하는 것과 같이 컬럼 선택을 위해 디코드된 출력신호를 공급한다.
이렇게 하여 각각의 메모리 어레이에 대해서 선택된 상보형 데이터선쌍과 선택된 워드선에 결합된 8개의 메모리셀이 선택(어드레스설정)된다. 즉 하나의 메모리셀이 각 메모리 어레이에서 선택된다. 어드레스 설정동작으로 선택된 메모리셀의 정보는 각 메모리 어레이의 공통데이타선 CDL 과로 송출되어 각 센스증폭기 SA에 의해 증폭된다.
센스증폭기 SA는 제어신호 CS12가 외부 제어신호에 동기하여 하이레벨로 되는 것에 따라서 동작을 개시한다. 또, 제어신호 CS12가 하이레벨에 있는 기간동안 계속 동작한다. 센스증폭기 SA의 출력신호는 데이타 출력버퍼 DOB에 의해 증폭되어 출력데이타 Dout1∼Dout8로서 스테이틱 RAM의 밖으로 송출된다.
그런데, 데이타 출력버퍼 DOB는 하이레벨의 제어신호·C·O를 받고 있는 기간동안 동작한다.
다음으로 라이트동작에 대해서 설명한다.
외부 제어신호와가 모두 로우레벨로 되었을 때, 내부 제어신호 발생기 COM-GE는 동시에 하이레벨의 제어신호 W·C를 라이트 제어 트랜지스터()에 인가한다. 그리하여, 라이트 제어 트랜지스터는 "ON" 상태로 되고, 각각의 공통 데이타선 CDL 과와 대응하는 데이터 입력버퍼 DIB가 결합된다.
한편, 각각의 메모리 어레이에 대응하여 배치된 데이터 입력버퍼 DIB는 로우레벨의 제어신호 CS12를 바고 있는 기간동안 스테이틱 RAM의 외부로부터 인가된 8개의 입력 데이타신호 Din1∼Din8을 각각 증폭시키고, 각각의 메모리 어레이에 대응하여 배치된 공통 데이타선 CDL 과에 증폭된 신호를 송출한다. 공통 데이터선쌍으로 송출된 입력 데이터신호는 각각 어드레스 설정 동작에 의해 설정된 8개의 메모리셀 M-CEL로 라이트된다.
[메모리셀 회로]
제4도는 제2도 a와 제3도 a의 메모리 어레이중의 1비트의 메모리셀 M-CELDML 회로를 도시한 것이다. 이 메모리셀은 직렬 접속된 부하정항 R₁,R₂와 구동용 MISFET Q₁,Q₂로 구성된 한쌍의 인버터회로의 입력과 출력이 교차결합된 플립플롭과 1쌍의 전송게이트용 MISFET Q₃,Q₄로 구성되어 있다.
[주변 회로]
제5도는 주변회로, 예를들면 제2도 a나 제3도 a의 데이타 출력버퍼 DOB를 도시한 것이다. 데이타 출력버퍼 DOB에서는 제어신호 Cont가 논리 "1"(+Vcc)일 때, 출력 Dout가 입력신호 In에 따른 논리값으로 되고, 매우 낮은 출력 임피던스가 얻어진다. 반대로, 제어신호 Cont가 "0"이면 데이타 출력버퍼 DOB의 출력 Dout가 입력신호 In과 관계없는 불명확한 값을 갖게 된다. 즉, 매우 높은 출력 임피던스를 얻게 된다. 이러한 방법으로 높거나 낮은 출력 임피던스를 동시에 갖는 버퍼는 다수의 버퍼의 출력신호를 와이드 OR형태로 구성하는 것을 가능하게 한다.
최종단에서는 무거운 부하를 고속으로 구동할 수 있도록 큰 구동력을 갖는 바이폴라 트랜지스터 Q105가 사용된다. 이 바이폴라 트랜지스터 Q105는 P 채널 MISFET보다 구동력이 큰 N 채널 MISFET Q106과 함께 푸시풀회로를 구성하고 있다. 상기 제어신호 Cont로서는 상술한 신호 DOC 또는·C·O가 사용된다.
제6도는 상기 스테이틱 RAM에 사용되는 본 발명의 센스증폭기 SA의 1실시예를 도시한 회로도이다. 이 센스증폭기 SA는 전단증폭기 A1과 후단증폭기 A2로 구성되는 것에 의해 고이득의 증폭기로 된다. 전단증폭기 A1은 제1동작전위점(GND)과 제2동작 전위점(Vcc)사이에 마련되고, 후단증폭기A2는 마찬가지로 제3동작전위점(GND)와 제4동작전위점(Vcc) 사이에 마련된다. 이 실시예에서는 센스증폭기 SA는 차동모드에 결합된 한쌍의 MISFET Q201, Q202와 각 차동 MISFET의 드레인에 연결된 전류 미러회로를 구성하는 한쌍의 능동부하 MISFET Q203, Q204로 형성된 제1의 비대칭형 차동증폭회로 P1, 제1의 비대칭형 차동증폭회로 P1과 같은 구성을 갖고 MISFET Q205∼Q208로 구성된 제2의 비대칭형 차동증폭회로 P2, 비대칭형 차동증폭회로 P1 또는 P2와 같은 구성을 갖고 MISFET Q210∼Q214로 구성된 제3의 비대칭형 차동증폭회로 P3으로 구서외어 있다.
즉, 각각의 제1 및 제2의 비대칭형 차동증폭회로는 비반전 입력단자(+)에 결합된 게이트를 갖는 MISFET Q201및 Q205, 반전입력단자(-)에 결합된 게이트와 MISFET Q201및 Q205에 각각 결합된 소오스를 갖는 MISFET Q202및 Q206, MISFET Q201, Q202, Q205, Q206의 각각의 드레인에 결합된 능동부하수단을 포함하는 비대칭형 차동증폭회로이며, 그 비반전 입력단자에서 받은 신호와 동상의 신호는 MISFET Q202, Q206의 드레인으로부터 얻어진다. 한편, 제3의 비대칭형 차동증폭회로 P3은 비반전 입력단자(+)에 결합된 게이트를 갖는 MISFET Q210, 반전입력단자(-)에 결합된 게이트와 MISFET Q210및 MISFET Q211, MISFET Q210및 Q211의 각각의 드레인에 결합된 능동부하수단을 포함하는 비대칭형 차동증폭회로이며, 그 비반전 입력단자(+)에서 받은 신호와 동상의 신호 Di"는 MISFET Q211의 드레인으로부터 얻어진다.
제1 및 제2의 비대칭형 차동증폭회로 P1, P2는 각각 공통 데이타선CDL과로부터 신호 D₁와 D₁를 받는다. 제1의 비대칭형 차동증폭회로 P1은 신호 D₁의 전위가 변하는 방향과 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D₁'를 형성하고, 제2의 비대칭형 차동증폭회로 P2는 신호 D₁의 전위가 번하는 방향과 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D₁'를 형성한다. 즉, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 반전 입력 단자(-)인 MISFET Q202, Q206의 게이트에는 각각 신호 D₁와 D₁가 공급된다. 비반전 입력단자(+)인 MISFET Q201, Q205의 게이트에는 각각 교차결선에 의한 신호 D₁와 D₁가 인가된다.
결과적으로, 제1의 비대칭형 차동증폭회로 P1은 신호 D₁의 전위변화와 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D₁'를 형성하고, 제2의 비대칭형 차동증폭회로 P2는 신호 D₁의 전위 변화와 같은 방향(동상)으로 그의 전위가 변하는 출력신호 D₁'를 형성한다. 더욱이, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 부하 소자는 능동부하이다. 따라서, 제1의 비대칭형 차동증폭회로 P1은 신호 D₁의 전위 변화보다 크게 변화하는 출력신호 D₁'를 형성할 수 있다.
본 실시예에서는 센스증폭기의 전압 이득을 높이기 위해 전단증폭기 A1을 구성하는 제1 및 제2의 비대칭형 차동증폭회로 P1, P2에서 출력신호 D₁'와 D₁'가 후단증폭기 A2를 구성하는 제2의 비대칭형 차동증폭회로 P3으로 인가된다.
제3의 비대칭형 차동증폭회로 P3에서의 출력신호 out(D₁")는 제5도에 도시한 데이타 출력버퍼 DOB의 입력단자 In으로 전달된다.
본 실시예에서는 제1 및 제2의 비대칭형 차동증폭회로 P1과 P2에 대해서 공통으로 정전류원을 구성하는 MISFET Q209가 배치되어 있다. MISFET Q209대신에 각각의 비대칭형 차동증폭기 P1, P2에 정 전류원을 구성하는 MISFET를 배치하여도 된다.
제1, 제2와 제3의 차동증폭회로 P1, P2, P3은 각각 서로 상보적인 1쌍의 신호를 받아서 회로의 접지전위에 대해서 상보적인 신호 사이의 전위차에 대응하는 전위를 갖는 단일신호를 출력한다. 즉, 차동증폭회로는 2개의 신호를 받아서 하나의 신호만을 출력한다. 다른 차동증폭회로로서는 2개의 신호를 받아서 2개의 신호를 송출하는 형이 있다. 이러한 차동증폭회로를 상술한 차동증폭회로(예를들면 P1, P2 또는 P3)와 구별하기 위해서 이하에서는 상술한 바와 같이 비대칭형 차동증폭회로라 한다.
바라는 센스증폭기가 제2도 a에 도시한 실시예에서와 같이 다수의 센스증폭기에서 선택되는 경우, 정류원으로서의 MISFET Q209, Q214는 상기 어드레스신호 A₁+₁∼Ak에 따라서 형성되는 제어신호 SAC를 받는 인버터회로 IV₁, 상기 어드레스신호 A0∼A₁에 따라서 형성되는 메모리 어레이의 선택신호 m₁를 받는 인버터회로 IV₂, MISFET Q215∼Q218로 구성된 제어회로 CONT의 출력신호 SC에 의해 스위치 제어된다. 스위치수단(SW1, SW2)로써의 상기 MISFET Q209및 Q214가 동일한 제어신호 SC에 의해서 스위치 제어되는 것에 의해 전단증폭기 A1의 동작기간과 후단동증폭기 A2의 동작 기간을 용이하게 일치시킬 수가 있다. 따라서, 센스증폭기 SA가 2단 구성임에도 불구하고 그 동작, 비동작 타이밍을 정확하게 제어할 수가 있다. 따라서, 어드레스신호 A₁+₁∼Ak에 의해서 선택되어 있지 않은 반도체 메모리리에서의 센스증폭기에는 관통전류가 흐르지 않고, 이것은 배터리 백업시(일반적으로 모든 반도체메모리는 비선택으로 된다)의 소비전력을 적게 하여 배터리 백업용의 전원 EB의 부담을 경감한다. 또 동작시에 있어서도 선택된 반도체메모리만에서, 또한 선택된 센스증폭기만이 동작하므로, 동상 사용되는 전원 Eo의 부담도 경감할 수가 있다.
이것에 대해서 제3도 a에 도시한 실시예에서와 같이 다수의 센스증폭기가 동시에 동작하는 경우, 제3도 b에 도시한 바와 같은 CS12가 정전류원으로써 MISFET Q209, Q214의 게이트에 인가된다.
본 실시예에 따르면, 전단증폭기 A1에서는 2개의 비대칭형 차동증폭회로 P1, P2에 의해 평형신호 D₁'와 D₁'가 형성된다. 즉 서로 상보적인 D₁와 D₁에 대응해서 증폭된 신호 D₁'와 D₁'는 제1 및 제2의 비대칭형 차동증폭회로 P1, P2에 의해 형성된다. 특히, 신호 D₁'의 전위가 상기 예와 같은 방법으로 상승했을 때, 신호 D₁'의 전위는 신호 D₁'의 전위의 상승값과 실질적으로 동일한 양으로 감소한다.
따라서, 이득을 더욱 높이기 위해서 이와 동일한 비대칭형 차동증폭회로 P3을 후단증폭기 A2를 배치할 수 있다.
제1 및 제2의 비대칭형 차동증폭회로 P1, P2는 동일한 모놀리식 IC에 형성되는 것에 의해 서로 동일한 오프셋 전압을 가질 수 있다. 특히, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2가 동일한 반도체 기판에 형성되어 있는 경우, 제조 조건등의 변화에 기인하는 제1의 비대칭형 차동증폭회로 P1을 구성하는 소자의 특성 변화는 제2의 비대칭형 차동증폭회로 P2를 구성하는 소자의 특성 변화와 동일하게 된다. 그 결과, 구성 소자의 특성의 변화에 기인하는 제1의 비대칭형 차동증폭회로 P1의 오프셋도 소자의 특성의 변화에 기인하는 제2의 비대칭형 차동증폭회로 P2의 오프셋과 실질적으로 동일하게 된다. 제1의 비대칭형 차동증폭회로 P1의 입력단자(+),(-)에 그들 사이의 전위차를 O(V)로 하는 한쌍의 입력신호가 공급되었을 때, 오프셋을 위하여 제1의 비대칭형 차동증폭회로 P1로부터 일정한 양(+)의 오프셋 전압이 가해진다고 가정한다. 그후, 제2의 비대칭형 차동증폭회로 P2에 제1의 비대칭형 차동증폭회로 P1과같은 입력신호가 공급될 때, 그의 오프셋을 위하여 제1의 비대칭형 차동증폭회로 P1에서 공급된 오프셋 전압과 동일한 오프셋 전압을 공급한다.
따라서, 비대칭형 차동증폭회로 P1, P2에 의해 형성된 출력신호 D₁'와 D₁'는 서로 동일한 오프셋 전압을 포함한다. 출력신호 D₁'와 D₁'는 각가의 제3의 비대칭형 차동증폭회로 P3에 인가된다. 이 제3의 비대칭형 차동증폭회로 P3은 차동증폭회로이므로, P1, P2에서 공급되는 2입력신호의 차전압이 P3에 의해서 증폭된다. 즉, 2입력신호가 동상 신호인 경우에는 P3에 의한 증폭동작은 실행되지 않는다. 따라서, 각 입력신호에 동상의 오프셋 전압이 발생하여도 P3은 이것을 상쇄시킬 수 있다. 따라서, 제1 및 제2의 비대칭형 차동증폭회로 P1, P2의 오프셋 전압은 출력신호 out(D₁")의 신호레벨은 충분히 크므로, 상기의 오프셋 전압은 실질적으로 무시할 수가 있다.
비대칭형 차동증폭회로 P2, P1의 오프셋은 제3의 비대칭형 차동증폭회로 P3에서 상쇄되므로, 정전류원을 구성하는 MISFET Q209, Q214는 동시에 동작할 수 있다. 따라서, 출력신호 out(D₁")는 고속으로 출력된다. 따라서 스텍이틱 RAM의 동작이 고속으로 된다.
동상의 잡음이 입력신호 D₁와 D₁에 작용하는 경우에도 회로 P1과 P2가 차동증폭회로이므로 그것을 상쇄할 수 있다. 따라서, 잡음은 다음 단으로 전달되지 않는다. 마찬가지로, 동상의 잡음이 출력신호 D₁'와 D₁'에 남은 경우에도 회로 P3이 차동증폭회로이므로, 그것을 상쇄하여 다음 단으로 전달되지 않는다.
상술한 바와 같이 본 발명의 실시예에 따르면, 차동증폭회로에 포함된 오프셋 전압과 잡음의 영향을 줄이고, 고감도와 고이득을 갖는 센스증폭기를 제공할 수 있다. 이 때문에, 공통 데이타선쌍에서의 신호 D₁와 D₁사이의 전위차가 비교적 작은 경우에도 센스증폭기는 데이타 출력버퍼를 만족스럽게 구동시킬 수 있다. 따라서, 센스증폭기는 서로 상보적인 정보쌍이 메모리셀에서 데이타선쌍 D, D에 출력된 후의 단시간내에 데이타 출력버퍼를 구동시킬 수 있다. 그러므로, 스텍이틱 RAM의 고속 동작화를 달성할 수가 있다. 예를들면, 공통데이타선쌍 CDL과 CDL에서의 신호 D₁, D₁사이의전압차가 0.2(V)보다 작은 경우에도 이 실시예의 센스증폭기 SA는 데이타 출력버퍼 DOB를 충분히 구동시킬 수 있는 큰 출력신호를 형성할 수 있으므로, 스테이틱 RAM을 고속화할 수 있다.
제6도에 도시한 비대칭형 차동증폭회로는 게이트와 드레인이 서로 교차 결선된 한쌍의 MISFET를 포함하는 래치회로로 대체시킬 수 있다. 그러나, 이러한 경우에는 래치회로에 유지된 상태를 해제하거나 래치회로를 반대의 상태로 하기 위해 비교적 긴 시간이 요구된다. 따라서, 스테이틱 RAM의 동작 속도가 제한되어 스테이틱 RAM을 고속화할 수 없다.
또한, 제6도에 도시한 실시예의 회로에서 제3의 비대칭형 차동증폭회로 P3을 생략할 수 있으며, 신호 D₁'와 D₁'를 다음단의 데이타 출력버퍼 DOB에 전달하는 것이 가능하다. 이러한 경우, 제5도에 도시한 데이타 출력버퍼 DOB에서는 인버터회로 G103이 생략되고, 신호 D₁'와 D₁'는 각각의 단자 T₁과 T₂에 직접 입력된다. 따라서, 출력버퍼 DOB를 간략화할 수 있다.
이 경우, 평형신호 D₁'와 D₁'는 센스증폭기 SA의 출력신호로 된다. 따라서, 센스증폭기 SA의 출력신호 사이의 전위차는 상술한 바와 같이 단이 비대칭형 차동증폭회로를 사용한 센스증폭기의 출력신호의 진폭과 약 2배로 할 수가 있다. 그러나, 후단증폭기가 생략되면 바라는 충분히 높은 이득을 갖는 것은 곤란하게 된다. 단, 센스증폭기 SA는 종래 기술의 센스증폭기보다 약 2배의 이득을 갖는다. 따라서, 상술한 바와 같이 이 센스증폭기는 동상 잡음을 상쇄시킬 수 있다.
이러한 경우, 평형신호 D₁'와 D₁'가 데이타 출력버퍼에서 비교되고, 이 비교 결과에 따라 데이타 출력버퍼의 출력신호의 전위가 하이레벨 또는 로우레벨로 결정되는 방법으로 오동작이 적은 스테이틱 RAM을 제공할 수 있다.
특히, 앞서 설명한 것과 같이 센스증폭기의 출력신호가 하이레벨 또는 로우레벨인지의 여부가 센스증폭기로부터의 출력신호의 전위가 회로의 접지전위에 대해서 데이타 출력버퍼의 논리 임계전압보다 높거나 낮은가의 여부에 따라서 검출되는 경우에, 데이타 출력버퍼의 잡음 마진은 제조 조건의 변화에 기인하는 논리 임계전압의 변화에 의해 작아진다. 한편, 평형신호 D₁'와D₁'사이의 비교는 2개의 신호의 상대적 전위 사이의 비교이며, 센스증폭기의 출력신호와 상술한 바와 같은 제조 조건에 따라 값이 변하는 기준전압(임계전압) 사이의 비교와는 달리 제조 조건의 변화에 덜 민감한다. 따라서, 오동작이 적은 스테이틱 RAM을 제공할 수가 있다.
제7도는 본 발명의 또 다른 실시예의 블럭도이다.
본 실시예에서, 전단증폭기 A1은 상술한 것과 마찬가진인 비대칭형 차동증폭회로 P1과 P2에 의해 구성되고, 평형신호 D₁'와 D₁'를 형성한다. 그리고, 후단증폭기 A2는 상술한 것과 마찬가지인 비대칭형 차동증폭회로 P4와 P5를 배치하는 것에 의해 구성되어 평형출력신호 OUT, OUT를 형성한다. 각각의 비대칭형 차동증폭회로 P1, P2, P4, P5의 구체적인 회로는 제6도와 동일하므로 다시 반복하여 설명하지 않는다.
평형 출력신호 OUT와 OUT를 제5도의 데이타 출려버퍼 DOB에 공급하는 경우에는 데이타 출력버퍼 DOB내의 인버터회로 G103이 생략되며, 출력신호 OUT와 OUT는 각 게이트회로 G101과 G102의 한쪽의 입력단자 T₁과 T₂에 직접 입력된다. 따라서, 데이타 출력버퍼 DOB를 간략화할 수 있다. 이 실시예에서는 평형신호 OUT와 OUT가 센스증폭기의 출력신호로 된다. 따라서, 이 센스증폭기의 출력신호 사이의 전위차는 제6도에 도시한 센스증폭기의 출력신호 out의 진폭의 2배로 된다. 즉, 본실시예의 센스증폭기는 제6도에 도시한 센스증폭기 SA보다 약 2배의 이득을 갖는다.
또한, 본 실시예에서 비대칭형 차동증폭회로 P1, P2를 동일한 반도체 기판에 형성하는 것에 의해 비대칭형 차동증폭회로 P1, P2에 포함된 오프셋 전압은 제6도에서 설명한 것과 같은 이유로 해서 비대칭형 차동증폭회로 P4와 P5에서 상쇄된다. 따라서, 비대칭형 차동증폭회로 P1와 P2의 오프셋 전압은 출력신호 OUT와 OUT에 포함되지 않는다. 비대칭형 차동증폭회로 P4와 P5의 오프셋 전압은 출력신호 OUT와 OUT에 각각 포함된다. 그러나, 출력신호 OUT와 OUT사이의 전위차는 오프셋 전압보다 충분히 크므로, 이 오프셋 전압은 실질적으로 무시된다.
동상 잡음이 신호 D₁와 D₁에 남은 경우에 비대칭형 차동증폭회로 P1과 P2에서 이 잡음을 상쇄시킬 수 있다. 마찬가지로, 동상 잡음이 신호 D₁'와 D₁'에 남은 경우에도 비대칭형 차동증폭회로 P4와 P5에서 이것을 상쇄시킬 수 있다. 따라서, 동상 잡음이 신호 D₁, D₁및 신호 D₁', D₁'에 모두 작용할 때에도 출력신호 OUT와 OUT의 각각의 전위는 잡음에 의해 변하지 않는다.
상술한 바와 같이, 이 실시예에 따르면 오프셋 전압과 잡음의 영향을 한층 더 감소시키고, 고감도와 고이득을 갖는 센스증폭기를 제공할 수가 있다.
제8도는 비대칭형 차동증폭회로 P의 또다른 실시예의 회로도이다.
이 실시예에서 비대칭형 차동증폭회로는 차동모드에 연결된 1쌍의 MISFET Q219 및 Q220, 게이트가 접지되고 MISFET Q219의 부하로써 기능하는 MISFET Q221, MISFET Q219와 Q221의 공통 드레인이 게이트에 접속된 MISFET Q222로 구성되어 있다. 이 실시예이 비대칭형 차동증폭회로 P는 전류미러회로를 부하로서 사용하는 비대칭형 차동증폭회로, 예를들면 제6도에 도시한 비대칭형 차동증폭회로 P1과 비교하여 보다 높은 이득을 갖는다. 그러나, 이 회로는 비교적 높은 오프셋 전압을 갖게 된다. 특히, 비대칭형 차동증폭회로 P에 있어서, MISFET Q221은 비교적 큰 저항을 갖는 부하로서 동작한다. 따라서, MISFET Q222의 게이트와 소오스 사이에 비교적 큰 전압을 인가하는 것이 허용된다. 그 결과, 비대칭형 차동증폭회로 P는 높은 이득을 갖는다.
그러나, MISFET Q219와 MISFET Q220의 특성은, 예를들어 제조 조건의 변화에 의해 일치하지 않는다. 이러한 경우, 비반전 입력단자(+)와 반전 입력단자(-)에 동일한 전위의 입력신호를 인가하여도 MISFET Q219의 드레인전류는 MISFET Q220의 드레인 전류보다 커지며, MISFET Q221이 비교적 큰 저항을 갖는 부하이므로 MISFET Q222의 게이트와 소오스 사이에 비교적 큰 전압이 인가된다. 따라서, MISFET Q222의 상호 콘덕턴스가 높아져서 큰 값의 전류가 제공된다. 즉, 비대칭형 차동증폭회로 P는 비교적 큰 오프셋 전압을 갖는다.
그러나, 제8도에 도시한 바와 같이 비대칭형 차동증폭회로가 제6도 또는 제7도의 비대칭형 차동증폭회로 P1과 P2에 사용되는 경우에는 오프셋 전압을 상쇄할 수 있다. 따라서, 오프셋 전압은 아무런 문제를 일으키지 않아 높은 이득을 활용할 수 있다.
제9도는 제6도 또는 제7도의 비대칭형 차동증폭회로 P1과 P2가 모놀리식 IC에 형성된 경우의 배치도이다.
제9도에 있어서, 굵은 실선으로 둘러싸인 부분은 알루미늄 배선층을 나타낸다. 알루미늄 배선층은 공급전압 Vcc의 배선층, 회로의 접지전위 GND의 배선층, 차동 MISFET Q201, Q202와 Q205, Q206의 공통소오스층의 접속용 배선층 및 차동 MISFET의 드레인층과 부하 MISFET의 드레인층을 접속하기 위한 배선층으로 사용된다.
제9도에서, 가는 실선으로 둘러싸인 부분은 도전성 다결정 실리콘층을 나타낸다. 도전성 다결정 실리콘층은 각각의 MISFET의 게이트 전극과 그것과 관련된 배선층으로 사용된다. 점선으로 둘러싸인 부분은 P형 또는 N형 확산층은 MISFET의 소오스층 또는 드레인층 및 차동 MISFET의 게이트를 접속하기 위한 배선층으로 사용된다.
그리고, 일점쇄선으로 둘러싸인 부분은 n형 기판에 형성된 P형 웰층을 나타낸다. 따라서, P형 웰내에 N채널 MISFET가 형성된다. 또표는 콘택트를 나타낸다.
본 발명은 상술한 실시예에 한정되는 것은 아니다. 스텍이틱형 RAM의 시스템 구성은 여러가지의 실시형태를 채택할 수 있다.

Claims (8)

  1. 다수의 반도체메모리, 상기 다수의 반도체메모리에 전원전압을 공급하는 제1의 전원, 상기 제1의 전원을 백업하는 제2의 전원, 상기 다수의 반도체메모리내의 메모리셀에 대한 선택정보를 갖는 제1의 어드레스신호 및 상기 다수의 반도체메모리에 대한 선택정보를 갖는 제2의 어드레스신호를 출력하는 수단을 포함하는 메모리시스템에 있어서, 상기 각 반도체메모리는 각각이 다수의 메모리셀을 갖는 다수의 메모리셀군, 각 메모리셀군에 각각 대응해서 마련된 다수의 공통데이타선상과 각 공통데이타선상에 각각 대응해서 마련된 다수의 증폭기를 포함하고, 상기 각 증폭기는 제1, 제2, 제3, 제4의 트랜지스터와 상기 제1, 제2 제3, 제4의 트랜지스터와 역도전형인 제5, 제6, 제7, 제8의 트랜지스터를 가지며, 상기 제1, 제2 제3, 제4의 트랜지스터의 소오스가 제1동작전위점에 접속되고, 상기 제5, 제6 제7, 제8의 트랜지스터의 소오스가 제2동작전위점에 접속되고, 상기 제1의 트랜지스터의 드레인과 상기 제5의 트랜지스터의 드레인이 접속되고, 상기 제2의 트랜지스터의 드레인과 상기 제6의 트랜지스터의 드레인이 접속되고, 상기 제3의 트랜지스터의 드레인과 상기 제7의 트랜지스터의 드레인이 접속되고, 상기 제4의 트랜지스터의 드레인과 상기 제8의 트랜지스터의 드레인이 접속되고, 상기 제5의 트랜지스터의 게이트와 상기 제6의 트랜지스터의 게이트가 접속되고, 상기 제7의 트랜지스터의 게이트와 상기 제8의 트랜지스터의 게이트가 접속되고, 상기 제1의 트랜지스터의 게이트와 상기 제3의 트랜지스터의 게이트가 접속되고, 상기 제2의 트랜지스터의 게이트와 상기 제4의 트랜지스터의 게이트가 접속되어서 되며, 상기 제1의 트랜지스터의 드레인에서 제1증폭신호를 얻고, 상기 제4의 트랜지스터의 드레인에서 제2증폭신호를 얻도록 구성되고, 상기 제2의 어드레스신호에 따라서 얻어지는 신호에 의해 상기 다수의 증폭기의 동작이 제어되도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  2. 특허청구의 범위 제2항에 있어서, 상기 다수의 메모리셀군에 대한 선택정보를 포함하는 상기 제1의 어드레스신호에 따라서 얻어지는 신호에 의해 상기 다수의 증폭기의 동작이 제어되도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  3. 특허청구의 범위 제2항에 있어서, 상기 각 증폭기는 상기 제1, 제2 제3, 제4, 제5, 제6 제7, 제8의 트랜지스터를 포함하는 전단증폭기와 상기 전단증폭기에 결합되어 상기 제1증폭신호와 상기 제2증폭신호에 따라서 출력신호를 형성하는 후단증폭기를 가지며, 상기 후단증폭기는 상기 제1, 제2 제3, 제4의 트랜지스터와 동일도전형의 제9, 제10의 트랜지스터와 상기 제9, 제10의 트랜지스터와 역도전형인 제11, 제12의 트랜지스터를 가지며, 상기 제9, 제10의 트랜지스터의 소오스가 제3동작전위점에 접속되고, 상기 제11, 제12의 트랜지스터의 소오스가 상기 제4의 동작전위점에 접속되고, 상기 제11의 트랜지스터의 드레인과 상기 제9의 트랜지스터의 드레인이 접속되고, 상기 제12의 트랜지스터의 드레인과 상기 제10의 트랜지스터의 드레인이 접속되고, 상기 제12의 트랜지스터의 게이트와 드레인에 접속되고, 상기 제11의 트랜지스터의 게이트와 상기 제12의 트랜지스터의 게이트가 접속되고, 상기 제9의 트랜지스터의 게이트에 상기 제1증폭신호가 공급되고, 상기 제10의 트랜지스터의 게이트에 상기 제2증폭신호가 공급되도록 구성되고, 상기 전단증폭기는 또 상기 제1동작전위점과 상기 제2동작전위점 사이에 흐르는 전류를 제어하기 위해 상기 제1, 제2 제3, 제4의 트랜지스터의 소오스와 상기 제1동작전위점 사이에 접속되는 제1의 스위치수단을 가지며, 상기 후단증폭기는 또 상기 제3동작전위점과 상기 제4동작전위점 사이에 흐르는 전류를 제어하기 위해 상기 제9, 제10의 트랜지스터의 소오스와 상기 제3동작전위점 사이에 제2의 접속되는 스위치수단을 갖는 것을 특징으로 하는 메모리시스템.
  4. 특허청구의 범위 제3항에 있어서, 상기 다수의 메모리셀군중의 어느 하나의 메모리셀군을 선택하기 위한 신호를 출력하는 선택회로를 포함하고, 상기 선택회로의 출력신호에 따라서 상기 제1 및 제2의 스위치수단이 제어되는 것에 의해 상기 다수의 증폭기가 선택적으로 동작하도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  5. 특허청구의 범위 제2항에 있어서, 상기 후단증폭기는 상기 제1, 제2 제3, 제4, 의 트랜지스터와 동일 도전형의 제13, 제14, 제15, 제16의 트랜지스터와 상기 제13, 제14, 제15, 제16의 트랜지스터와 역도전형인 제17, 제18, 제19, 제20의 트랜지스터를 가지며, 상기 제13, 제14, 제15, 제16의 트랜지스터의 소오스가 제3동작전위점에 접속되고, 상기 제17, 제18, 제19, 제20의 트랜지스터의 소오스가 상기 제4동작전위점에 접속되고, 상기 제13의 트랜지스터의 드레인과 상기 제17의 트랜지스터의 드레인이 접속되고, 상기 제14의 트랜지스터의 드레인과 상기 제18의 트랜지스터의 드레인이 접속되고, 상기 제15의 트랜지스터의 드레인과 상기 제19의 트랜지스터의 드레인이 접속되고, 상기 제16의 트랜지스터의 드레인과 상기 제20의 트랜지스터의 드레인에 접속되고, 상기 제18의 트랜지스터의 게이트와 드레인이 접속되고, 상기 제19의 트랜지스터의 게이트와 드레인이 접속되고, 상기 제17의 트랜지스터의 게이트와 상기 제18의 트랜지스터의 게이트가 접속되고, 상기 제19의 트랜지스터의 게이트와 상기 제20의 트랜지스터의 게이트가 접속되고, 상기 제13의 트랜지스터의 게이트와 상기 제15의 트랜지스터의 게이트가 접속되고, 상기 제14의 트랜지스터의 게이트와 상기 제16의 트랜지스터의 게이트가 접속되고, 상기 제13의 트랜지스터의 게이트에 상기 제1증폭신호가 공급되고, 상기 제16의 트랜지스터의 게이트에 제2증폭신호가 공급되고, 상기 제13의 트랜지스터의 드레인에서 제 3증폭신호를 얻고, 상기 제16의 트랜지스터의 드레인에서 제4증폭신호를 얻도록 구성되고, 상기 전단증폭기는 또 상기 제1동작전위점과 상기 제2동작전위점 사이에 흐르는 전류를 제어하기 위해 상기 제1, 제2 제3, 제4의 트랜지스터의 소오스와 상기 제1동작전위점 사이에 접속되는 제1의 스위치 수단을 가지며, 상기 후단증폭기는 또 상기 제3동작전위점과 상기 제4동작전위점 사이에 흐르는 전류를 제어하기 위해 상기 제13, 제14, 제15, 제16의 트랜지스터의 소오스와 상기 제3동작전위점 사이에 제2의 스위치수단을 갖고 있으며, 상기 제1 및 제2의 스위치수단이 동일한 제어신호에 따라 제어되는 것에 의해 상기 다수의 증폭기가 선택적으로 동작하도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  6. 다수의 반도체메모리, 상기 다수의 반도체메모리에 전원전압을 공급하는 제1의 전원, 상기 제1의 전원을 백업하는 제2의 전원, 상기 다수의 반도체메모리내의 메모리셀에 대한 선택정보를 갖는 제1의 어드레스신호 및 상기 다수의 반도체메모리에 대한 선택정보를 갖는 제2의 어드레스신호를 출력하는 수단을 포함하는 메모리시스템에 있어서, 상기 각 반도체메모리는 각각이 다수의 메모리셀을 갖는 다수의 메모리셀군, 각 메모리셀군에 각각 대응해서 마련된 다수의 공통데이타선쌍과 각 공통데이타선쌍에 각각 대응해서 마련된 다수의 증폭기를 포함하고, 상기 각 증폭기는 대응하는 공통데이타선쌍의 한쪽에 결합되는 비반전 입력단자와 상기 대응하는 공통데이타선쌍의 다른쪽에 결합되는 반전입력단자를 가지며, 상기 비반전 입력단자에서 받은 신호와 동상의 제1의 출력신호를 형성하는 수단을 갖는 제1의 비대칭형 차동증폭회로, 상기 대응하는 공통데이타선상의 한쪽에 결합되는 반전입력단자와 상기 대응하는 공통데이타선상의 다른쪽에 결합되는 비반전입력단자를 가지며, 상기 비반전입력단자에서 받은 신호와 동상의 제2의 출력신호를 형성하는 수단을 갖는 제2의 비대칭형 차동증폭회로를 포함하고, 상기 각 반도체메모리는 또 각 증폭기에 흐르는 동작전류를 제어하는 제어회로를 포함하며, 상기 제2의 어드레스신호에 따라서 얻어지는 신호에 의해 상기 다수의 증폭기의 동작이 제어되도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  7. 특허청구의 범위 제6항에 있어서, 상기 각 증폭기는 상기 제1 및 제2의 비대칭형 차동증폭회로를 포함하는 전단증폭기와 상기 전단증폭기에 결합되는 후단증폭기를 갖고, 상기 후단증폭기는 상기 제1의 출력신호를 받는 반전입력단자와 상기 제2의 출력신호를 받는 비반전입력단자를 가지며, 상기 비반전 입력단자에서 받은 상기 신호와 동상의 출력신호를 형성하는 수단을 갖는 제3의 비대칭형 차동증폭회로에 의해 구성되고, 상기 전단증폭기는 상기 전단증폭기에 흐르는 동작전류를 제어하는 제1의 스위치수단을 포함하고, 상기 후단증폭기는 상기 후단증폭기에 흐르는 동작전류를 제어하는 제2의 스위치수단을 포함하며, 상기 다수의 메모리셀군에 대한 선택정보를 포함하는 상기 제1의 어드레스신호에 따라서 얻어지는 신호 및 상기 제2의 어드레스신호에 따라서 얻어지는 신호를 상기 제어회로에 입력하고, 그 출력신호에 따라서, 상기 제1 및 제2의 스위치수단이 제어되는 것에 의해서 상기 다수의 증폭기가 선택적으로 동작하도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
  8. 특허청구의 범위 제6항에 있어서, 상기 각 증폭기는 상기 제1 및 제2의 비대칭형 차동증폭회로를 포함하는 전단증폭기와 상기 전단증폭기에 결합되는 후단증폭기를 갖고, 상기 후단증폭기는 상기 제1의 출력신호를 받는 반전입력단자와 상기 제2의 출력신호를 받는 비반전입력단자를 가지며, 상기 비반전 입력단자에서 받은 상기 신호와 동상의 출력신호를 형성하는 수단을 갖는 제4의 비대칭형 차동증폭회로 상기 제1의 출력신호를 받는 비반전입력단자와 상기 제2의 출력신호를 받는 반전입력단자를 가지며, 상기 비반전입력단자에서 받은 상기 신호와 동상의 출력신호를 형성하는 수단을 갖는 제5의 비대칭형 차동증폭회로에 의해 구성되고, 상기 전단증폭기는 상기 전단증폭기에 흐르는 동작전류를 제어하는 제1의 스위치수단을 포함하고, 상기 후단증폭기는 상기 후단증폭기에 흐르는 동작전류를 제어하는 제2의 스위치수단을 포함하며, 상기 다수의 메모리셀군에 대한 선택정보를 포함하는 상기 제1의 어드레스신호에 따라서 얻어지는 신호 및 상기 제2의 어드레스신호에 따라서 얻어지는 신호를 상기 제어회로에 입력하고, 그 출력신호에 따라서 상기 제1 및 제2의 스위치수단이 제어되는 것에 의해서 상기 다수의 증폭기가 선택적으로 동작하도록 구성되어 있는 것을 특징으로 하는 메모리시스템.
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