JP2003223788A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 高速化とタイミング設定の容易化とを可能に
したメモリ回路、高速メモリと大記憶容量メモリ回路を
備えた新規な半導体集積回路装置を提供する。 【解決手段】 ワード線の選択動作と記憶情報に従って
メモリ電流が流れるか否かにされたメモリセルの読み出
し回路として、上記メモリセルがそれぞれ接続される複
数のビット線にゲートがそれぞれ供給され、かかるビッ
ト線に与えられるプリチャージ電圧ではオフ状態に維持
される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビッ
ト線の選択信号に対応して動作状態にされる第１増幅回
路と、かかる第１増幅回路の複数の増幅信号がそれぞれ
ゲートに供給され、並列形態に接続された第２導電型の
第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の増
幅信号に対応した増幅信号を形成する第２増幅回路とを
設ける。
したメモリ回路、高速メモリと大記憶容量メモリ回路を
備えた新規な半導体集積回路装置を提供する。 【解決手段】 ワード線の選択動作と記憶情報に従って
メモリ電流が流れるか否かにされたメモリセルの読み出
し回路として、上記メモリセルがそれぞれ接続される複
数のビット線にゲートがそれぞれ供給され、かかるビッ
ト線に与えられるプリチャージ電圧ではオフ状態に維持
される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビッ
ト線の選択信号に対応して動作状態にされる第１増幅回
路と、かかる第１増幅回路の複数の増幅信号がそれぞれ
ゲートに供給され、並列形態に接続された第２導電型の
第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の増
幅信号に対応した増幅信号を形成する第２増幅回路とを
設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、高速な読み出し動作が行われるメモリ回路
を備えた大規模集積回路に利用して有効な技術に関する
ものである。
装置に関し、高速な読み出し動作が行われるメモリ回路
を備えた大規模集積回路に利用して有効な技術に関する
ものである。
【０００２】
【従来の技術】書き込み用ポートと読み出し用ポートと
を備えたスタティック型メモリセルの例が特開平８−１
２９８９１号公報特開平８−１２９８９１号公報に開示
されている。
を備えたスタティック型メモリセルの例が特開平８−１
２９８９１号公報特開平８−１２９８９１号公報に開示
されている。
【０００３】
【発明が解決しようとする課題】上記のような読み出し
専用ポートのメモリセルは、高速動作に向いているが、
その読み出し信号をセンスする増幅回路としては一般的
には差動回路が用いられる。半導体技術進展による素子
の微細化に伴い、電源電圧の低電圧化が進められてい
る。しかしながら、差動型のセンスアンプのオフセット
電圧の改善は上記電源電圧の低下に対応できず、読み出
し信号をインバータ回路で増幅する構成が有利となるで
あろうと予測される。
専用ポートのメモリセルは、高速動作に向いているが、
その読み出し信号をセンスする増幅回路としては一般的
には差動回路が用いられる。半導体技術進展による素子
の微細化に伴い、電源電圧の低電圧化が進められてい
る。しかしながら、差動型のセンスアンプのオフセット
電圧の改善は上記電源電圧の低下に対応できず、読み出
し信号をインバータ回路で増幅する構成が有利となるで
あろうと予測される。
【０００４】しかし、インバータ増幅型の回路では、ビ
ット線電位がインバータの論理しきい値を超えるまで動
作しないため、回路遅延が大きい。インバータをダイナ
ミック回路で置換すれば、回路遅延は改善される。ただ
し、階層ビット線構造を持つＳＲＡＭに対して、ダイナ
ミック回路を単純に適用するだけでは、製造バラツキに
対して内部回路のタイミングハザード、即ち誤動作を発
生する可能性が大きい。あるいは上記誤動作を回避する
ため、過剰なマージンが必要となり、回路の周波数性能
を律則する可能性がある。
ット線電位がインバータの論理しきい値を超えるまで動
作しないため、回路遅延が大きい。インバータをダイナ
ミック回路で置換すれば、回路遅延は改善される。ただ
し、階層ビット線構造を持つＳＲＡＭに対して、ダイナ
ミック回路を単純に適用するだけでは、製造バラツキに
対して内部回路のタイミングハザード、即ち誤動作を発
生する可能性が大きい。あるいは上記誤動作を回避する
ため、過剰なマージンが必要となり、回路の周波数性能
を律則する可能性がある。
【０００５】この発明の目的は、高速化とタイミング設
定の容易化とを可能にしたメモリ回路を備えた半導体集
積回路装置を提供することにある。この発明の他の目的
は、高速メモリと大記憶容量メモリ回路を備えた新規な
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
定の容易化とを可能にしたメモリ回路を備えた半導体集
積回路装置を提供することにある。この発明の他の目的
は、高速メモリと大記憶容量メモリ回路を備えた新規な
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ワード線の選択動作と記憶情報に従っ
てメモリ電流が流れるか否かにされたメモリセルの読み
出し回路として、上記メモリセルがそれぞれ接続される
複数のビット線にゲートがそれぞれ供給され、かかるビ
ット線に与えられるプリチャージ電圧ではオフ状態に維
持される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビ
ット線の選択信号に対応して動作状態にされる第１増幅
回路と、かかる第１増幅回路の複数の増幅信号がそれぞ
れゲートに供給され、並列形態に接続された第２導電型
の第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の
増幅信号に対応した増幅信号を形成する第２増幅回路と
を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ワード線の選択動作と記憶情報に従っ
てメモリ電流が流れるか否かにされたメモリセルの読み
出し回路として、上記メモリセルがそれぞれ接続される
複数のビット線にゲートがそれぞれ供給され、かかるビ
ット線に与えられるプリチャージ電圧ではオフ状態に維
持される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビ
ット線の選択信号に対応して動作状態にされる第１増幅
回路と、かかる第１増幅回路の複数の増幅信号がそれぞ
れゲートに供給され、並列形態に接続された第２導電型
の第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の
増幅信号に対応した増幅信号を形成する第２増幅回路と
を設ける。
【０００７】
【発明の実施の形態】図１と図２には、この発明に係る
半導体集積回路装置に搭載されるメモリ回路の一実施例
の回路図が示されている。図１にはメモリアレイ部及び
ビット線に設けられるローカルアンプが例示的に示さ
れ、図２には上記ローカルアンプの出力信号を増幅する
メインアンプを含む出力回路が例示的に示されている。
この実施例のメモリ回路は、後述するようなマイクロコ
ンピュータ機能を持つ大規模集積回路に搭載される高速
ＲＡＭマクロを構成する。
半導体集積回路装置に搭載されるメモリ回路の一実施例
の回路図が示されている。図１にはメモリアレイ部及び
ビット線に設けられるローカルアンプが例示的に示さ
れ、図２には上記ローカルアンプの出力信号を増幅する
メインアンプを含む出力回路が例示的に示されている。
この実施例のメモリ回路は、後述するようなマイクロコ
ンピュータ機能を持つ大規模集積回路に搭載される高速
ＲＡＭマクロを構成する。
【０００８】複数のワード線と複数のビット線の交点に
マトリックス配置される複数のメモリセルＭＣのうち、
左端のビット線に対応したメモリセルＭＣが代表として
例示的に示されているように、８個のＭＯＳＦＥＴの２
ポートメモリセルが用いられる。すなわち、同図の左上
端のメモリセルＭＣに代表されるように、メモリセルＭ
Ｃは、Ｐチャンネル型の負荷ＭＯＳＦＥＴＭＰとＮチャ
ンネル型の駆動ＭＯＳＦＥＴＭＤからなる２つのＣＭＯ
Ｓインバータ回路の入力と出力とを交差接続されてなる
ラッチ回路を記憶部とし、かかる記憶部に対して書き込
み経路と読み出し経路とがそれぞれ設けられる２ポート
構成とされる。
マトリックス配置される複数のメモリセルＭＣのうち、
左端のビット線に対応したメモリセルＭＣが代表として
例示的に示されているように、８個のＭＯＳＦＥＴの２
ポートメモリセルが用いられる。すなわち、同図の左上
端のメモリセルＭＣに代表されるように、メモリセルＭ
Ｃは、Ｐチャンネル型の負荷ＭＯＳＦＥＴＭＰとＮチャ
ンネル型の駆動ＭＯＳＦＥＴＭＤからなる２つのＣＭＯ
Ｓインバータ回路の入力と出力とを交差接続されてなる
ラッチ回路を記憶部とし、かかる記憶部に対して書き込
み経路と読み出し経路とがそれぞれ設けられる２ポート
構成とされる。
【０００９】上記書き込み経路は、上記ラッチ回路の一
対の入出力ノードと、書き込み用の相補ビット線との間
に設けられたアドレス選択用の一対のＭＯＳＦＥＴＭＴ
により構成される。上記読み出し経路は、上記チッチ回
路の一方の記憶ノードの情報電圧がゲートに印加され、
ソースに回路の接地電位が与えられたＮチャンネル型Ｍ
ＯＳＦＥＴＭＮ２と、かかるＭＯＳＦＥＴＭＮ２のドレ
インと読み出し用ビット線ＢＢＵ０との間に設けらたア
ドレス選択用のＭＯＳＦＥＴＭＮ１により構成される。
上記書き込み経路を構成する一対のＭＯＳＦＥＴＭＴの
ゲートは、書き込み用ワード線ＭＷＷＤ０に接続され、
上記読み出し経路を構成するＭＯＳＦＥＴＭＮ１のゲー
トは、読み出し用ワード線ＭＷＤ０に接続される。
対の入出力ノードと、書き込み用の相補ビット線との間
に設けられたアドレス選択用の一対のＭＯＳＦＥＴＭＴ
により構成される。上記読み出し経路は、上記チッチ回
路の一方の記憶ノードの情報電圧がゲートに印加され、
ソースに回路の接地電位が与えられたＮチャンネル型Ｍ
ＯＳＦＥＴＭＮ２と、かかるＭＯＳＦＥＴＭＮ２のドレ
インと読み出し用ビット線ＢＢＵ０との間に設けらたア
ドレス選択用のＭＯＳＦＥＴＭＮ１により構成される。
上記書き込み経路を構成する一対のＭＯＳＦＥＴＭＴの
ゲートは、書き込み用ワード線ＭＷＷＤ０に接続され、
上記読み出し経路を構成するＭＯＳＦＥＴＭＮ１のゲー
トは、読み出し用ワード線ＭＷＤ０に接続される。
【００１０】上記読み出し用ビット線ＢＢ０Ｕには、タ
イミング信号ＹＥＱを受けるＰチャンネル型ＭＯＳＦＥ
Ｔにより構成されるビット線プリチャージ回路ＢＰＣが
設けられる。上記ビット線ＢＢ０Ｕの読み出し信号は、
ローカルアンプ（又はセンスアンプ）ＬＡＭＰにより増
幅される。ローカルアンプＬＡＭＰは、カラム選択回路
も兼ねた反転増幅回路により構成される。つまり、上記
ビット線ＢＢ０Ｕは、Ｐチャンネル型の増幅ＭＯＳＦＥ
ＴＭＰ２のゲートに伝えられ、かかるＭＯＳＦＥＴＭＰ
２のドレインとソースには、カラム選択信号ＹＲ０−Ｎ
によってスイッチ制御されるＰチャンネル型ＭＯＳＦＥ
ＴＭＰ１とＮチャンネル型ＭＯＳＦＥＴＭＮ３が設けら
れる。
イミング信号ＹＥＱを受けるＰチャンネル型ＭＯＳＦＥ
Ｔにより構成されるビット線プリチャージ回路ＢＰＣが
設けられる。上記ビット線ＢＢ０Ｕの読み出し信号は、
ローカルアンプ（又はセンスアンプ）ＬＡＭＰにより増
幅される。ローカルアンプＬＡＭＰは、カラム選択回路
も兼ねた反転増幅回路により構成される。つまり、上記
ビット線ＢＢ０Ｕは、Ｐチャンネル型の増幅ＭＯＳＦＥ
ＴＭＰ２のゲートに伝えられ、かかるＭＯＳＦＥＴＭＰ
２のドレインとソースには、カラム選択信号ＹＲ０−Ｎ
によってスイッチ制御されるＰチャンネル型ＭＯＳＦＥ
ＴＭＰ１とＮチャンネル型ＭＯＳＦＥＴＭＮ３が設けら
れる。
【００１１】上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ３
は、カラム選択信号ＹＲ０−Ｎによってオン状態にされ
るとき、増幅素子としてのＭＯＳＦＥＴＭＰ２の負荷素
子を構成する。また、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
１は、動作電圧を供給するスイッチとして用いられる。
上記増幅ＭＯＳＦＥＴＭＰ２のドレイン出力は、インバ
ータ回路とＮチャンネル型ＭＯＳＦＥＴによるロウレベ
ルラッチ回路が設けられる。
は、カラム選択信号ＹＲ０−Ｎによってオン状態にされ
るとき、増幅素子としてのＭＯＳＦＥＴＭＰ２の負荷素
子を構成する。また、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
１は、動作電圧を供給するスイッチとして用いられる。
上記増幅ＭＯＳＦＥＴＭＰ２のドレイン出力は、インバ
ータ回路とＮチャンネル型ＭＯＳＦＥＴによるロウレベ
ルラッチ回路が設けられる。
【００１２】特に制限されないが、この実施例では回路
の高集積化のために上記ローカルアンプＬＡＭＰに対し
て上下にビット線が振り分けられて配置される。同図で
は、そのうち上側に配置されるビット線ＢＢ０Ｕ〜ＢＢ
３Ｕが代表として例示的に示され、下側に配置されるビ
ット線ＢＢ０Ｄ〜ＢＢ３Ｄは、そのメモリセル部やプリ
チャージ回路が省略されて一部のみが示されている。上
記ローカルアンプＬＡＭＰにより上下一対のビット線Ｂ
Ｂ０Ｕ，ＢＢ０Ｄの信号センスを行うようにするため
に、増幅ＭＯＳＦＥＴＭＰ２とＭＰ３が並列形態に接続
され、それぞれのゲートに上記ビット線ＢＢ０Ｕ，ＢＢ
０Ｄが接続される。
の高集積化のために上記ローカルアンプＬＡＭＰに対し
て上下にビット線が振り分けられて配置される。同図で
は、そのうち上側に配置されるビット線ＢＢ０Ｕ〜ＢＢ
３Ｕが代表として例示的に示され、下側に配置されるビ
ット線ＢＢ０Ｄ〜ＢＢ３Ｄは、そのメモリセル部やプリ
チャージ回路が省略されて一部のみが示されている。上
記ローカルアンプＬＡＭＰにより上下一対のビット線Ｂ
Ｂ０Ｕ，ＢＢ０Ｄの信号センスを行うようにするため
に、増幅ＭＯＳＦＥＴＭＰ２とＭＰ３が並列形態に接続
され、それぞれのゲートに上記ビット線ＢＢ０Ｕ，ＢＢ
０Ｄが接続される。
【００１３】このようにローカルアンプＬＡＭＰを上下
に振り分けたビット線対ＢＢ０Ｕ，ＢＢ０Ｄに共用した
場合、実質的なビット線長さを半分にできビット線の寄
生容量等も半分にできるので高速読み出しに有益であ
る。この構成では、上側のメモリアレイと下側のメモリ
アレイのうちいずれか一方のメモリアレイのワード線が
選択されることになる。
に振り分けたビット線対ＢＢ０Ｕ，ＢＢ０Ｄに共用した
場合、実質的なビット線長さを半分にできビット線の寄
生容量等も半分にできるので高速読み出しに有益であ
る。この構成では、上側のメモリアレイと下側のメモリ
アレイのうちいずれか一方のメモリアレイのワード線が
選択されることになる。
【００１４】図２に示すように、上記ローカルアンプＬ
ＡＭＰの出力信号は、カラム選択回路に対応した複数個
が纏められて出力回路ＤＯＣのメインアンプＭＡに入力
される。例えば、この実施例のように４つのカラム選択
信号ＹＲ０─Ｎ〜ＹＲ３−Ｎにより、４本のビット線の
うちいずれか１つを選択する場合には、それに対応した
４個のローカルアンプＬＡＭＰの出力信号（ノードＡ０
〜Ａ３）が、Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ４
〜ＭＮ７のゲートに伝えられる。これらの増幅ＭＯＳＦ
ＥＴＭＮ４〜ＭＮ７は並列形態に接続される。これらの
増幅ＭＯＳＦＥＴＭＮ４〜ＭＮ７のドレインには、Ｐチ
ャンネル型の負荷ＭＯＳＦＥＴＭＰ４が設けられ、ソー
スには回路の接地電位を与えるパワースイッチとしての
Ｎチャンネル型ＭＯＳＦＥＴＭＮ８が設けられる。
ＡＭＰの出力信号は、カラム選択回路に対応した複数個
が纏められて出力回路ＤＯＣのメインアンプＭＡに入力
される。例えば、この実施例のように４つのカラム選択
信号ＹＲ０─Ｎ〜ＹＲ３−Ｎにより、４本のビット線の
うちいずれか１つを選択する場合には、それに対応した
４個のローカルアンプＬＡＭＰの出力信号（ノードＡ０
〜Ａ３）が、Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ４
〜ＭＮ７のゲートに伝えられる。これらの増幅ＭＯＳＦ
ＥＴＭＮ４〜ＭＮ７は並列形態に接続される。これらの
増幅ＭＯＳＦＥＴＭＮ４〜ＭＮ７のドレインには、Ｐチ
ャンネル型の負荷ＭＯＳＦＥＴＭＰ４が設けられ、ソー
スには回路の接地電位を与えるパワースイッチとしての
Ｎチャンネル型ＭＯＳＦＥＴＭＮ８が設けられる。
【００１５】増幅ＭＯＳＦＥＴＭＮ４〜ＭＮ７の共通接
続されたドレインの出力ノードＢには、インバータ回路
とＰチャンネル型ＭＯＳＦＥＴからなるハイレベルの保
持を行うラッチ回路が設けられる。上記ラッチ回路を構
成するインバータ回路の出力ノードＣは、Ｄ型フリップ
フロップ回路ＤＦＦに伝えられる。このＤ型フリップフ
ロップ回路ＤＦＦ及び上記メインアンプＭＡの動作制御
を行うＰチャンネル型ＭＯＳＦＥＴＭＰ４とＮチャンネ
ル型ＭＯＳＦＥＴＭＮ８には、タイミング信号ＹＥＱ２
が供給される。このフリップフロップ回路ＤＦＦの出力
ｑから出力信号がデータ端子ＤＱ０に伝えられる。この
実施例のＲＡＭマクロが、例えば３２ビットの単位での
読み出しが可能にされるなら、上記メモリアレイ部、ロ
ーカルアンプＬＡＭＰ及び出力回路が３２組設けられ
る。
続されたドレインの出力ノードＢには、インバータ回路
とＰチャンネル型ＭＯＳＦＥＴからなるハイレベルの保
持を行うラッチ回路が設けられる。上記ラッチ回路を構
成するインバータ回路の出力ノードＣは、Ｄ型フリップ
フロップ回路ＤＦＦに伝えられる。このＤ型フリップフ
ロップ回路ＤＦＦ及び上記メインアンプＭＡの動作制御
を行うＰチャンネル型ＭＯＳＦＥＴＭＰ４とＮチャンネ
ル型ＭＯＳＦＥＴＭＮ８には、タイミング信号ＹＥＱ２
が供給される。このフリップフロップ回路ＤＦＦの出力
ｑから出力信号がデータ端子ＤＱ０に伝えられる。この
実施例のＲＡＭマクロが、例えば３２ビットの単位での
読み出しが可能にされるなら、上記メモリアレイ部、ロ
ーカルアンプＬＡＭＰ及び出力回路が３２組設けられ
る。
【００１６】図３には、上記図１と図２とを合わせた全
体回路図が示されている。この実施例は、１つのデータ
ビットに対応したメモリユニット（又はメモリブロッ
ク）が示されている。１つメモリユニットでは、４つの
カラム選択信号ＹＲ０−Ｎ〜ＹＲ３─Ｎにより４つのビ
ット線ＢＢ０〜ＢＢ３のうち１つを選択する。この場
合、ビット線を分割して上下に振り分けて配置し、いず
れか一方のビット線に対応したワード線のみが選択され
るので、上下のワード線の選択のために１ビットのカラ
ムアドレスが用いられる。
体回路図が示されている。この実施例は、１つのデータ
ビットに対応したメモリユニット（又はメモリブロッ
ク）が示されている。１つメモリユニットでは、４つの
カラム選択信号ＹＲ０−Ｎ〜ＹＲ３─Ｎにより４つのビ
ット線ＢＢ０〜ＢＢ３のうち１つを選択する。この場
合、ビット線を分割して上下に振り分けて配置し、いず
れか一方のビット線に対応したワード線のみが選択され
るので、上下のワード線の選択のために１ビットのカラ
ムアドレスが用いられる。
【００１７】例えば、データビットが３２ビットからな
るときには、上記メモリユニット又はメモリブロックが
３２個設けられる。これらの３２個のメモリユニット又
はメモリブロックは、ワード線の延長方向に並べられて
配置される。それ故、ワード線はこれらのメモリユニッ
ト又はメモリブロックに対して共通に接続される。
るときには、上記メモリユニット又はメモリブロックが
３２個設けられる。これらの３２個のメモリユニット又
はメモリブロックは、ワード線の延長方向に並べられて
配置される。それ故、ワード線はこれらのメモリユニッ
ト又はメモリブロックに対して共通に接続される。
【００１８】この実施例のメモリ回路では、ワード線は
クロックの立ち上がりに同期したパルス駆動方式とされ
る。前記のようにワード線は上下アレイの一方のみ動作
とされる。これにより、上下に振り分けられたビット線
の一方が選択される。選択されたワード線に対応したロ
ーカルビット線に設けられたローカルセンスアンプＬＡ
ＭＰは、Ｐチャンネル型ＭＯＳＦＥＴによるブロック型
のドミノ回路で構成される。このＰブロック型ドミノ回
路のクロックは、カラム選択信号の負極信号ＹＲ０−Ｎ
（Ｎは負極性（ネガティブ）を表す）が入力される。
クロックの立ち上がりに同期したパルス駆動方式とされ
る。前記のようにワード線は上下アレイの一方のみ動作
とされる。これにより、上下に振り分けられたビット線
の一方が選択される。選択されたワード線に対応したロ
ーカルビット線に設けられたローカルセンスアンプＬＡ
ＭＰは、Ｐチャンネル型ＭＯＳＦＥＴによるブロック型
のドミノ回路で構成される。このＰブロック型ドミノ回
路のクロックは、カラム選択信号の負極信号ＹＲ０−Ｎ
（Ｎは負極性（ネガティブ）を表す）が入力される。
【００１９】ローカルセンスアンプＬＡＭＰの各出力
（ノードＡ）に対応して後段のグローバルセンスアンプ
（メインアンプＭＡ）に伝えられる。このグローバルセ
ンスアンプＭＡは、Ｎチャンネル型ＭＯＳＦＥＴによる
Ｎブロック型のドミノ回路で構成される。このＮブロッ
ク型ドミノ回路のクロックは、入力ＣＫの正極性のパル
スＹＥＱ２が供給される。このグローバルセンスアンプ
ＭＡの出力信号がグローバルビット線（ノードＣ）を介
してデータラッチを行うフリップフロップ回路ＤＦＦに
伝えられる。
（ノードＡ）に対応して後段のグローバルセンスアンプ
（メインアンプＭＡ）に伝えられる。このグローバルセ
ンスアンプＭＡは、Ｎチャンネル型ＭＯＳＦＥＴによる
Ｎブロック型のドミノ回路で構成される。このＮブロッ
ク型ドミノ回路のクロックは、入力ＣＫの正極性のパル
スＹＥＱ２が供給される。このグローバルセンスアンプ
ＭＡの出力信号がグローバルビット線（ノードＣ）を介
してデータラッチを行うフリップフロップ回路ＤＦＦに
伝えられる。
【００２０】図４には、この発明に係るメモリ回路の動
作の一例を説明するためのタイミング図が示されてい
る。ここでの説明は、『読み出し用ワード線ＭＷＤｘ
（ｘは数字）の内のワード線ＭＷＤ０が選択される場合
を仮定する。また、下記の前提に基づいての動作であ
る。ビット線ＢＢｘＵ／Ｄは非動作時、ビット線プリチ
ャージ回路によりハイレベル保持（プリチャージ信号Ｙ
ＥＱ＝ロウレベル）されている。読み出し用ワード線Ｍ
ＷＤ０がオン（選択状態）になると同時に、プリチヤー
ジ信号ＹＥＱがオフ（ハイレベル）する動作をし、読み
出し用ワード線ＭＷＤ０がオフするのと同時にプリチヤ
ージ信号ＹＥＱがオン（ロウレベル）する動作をする。
また、ワード線ＭＷＷＤｘは書き込み用であるため、本
説明では触れない。
作の一例を説明するためのタイミング図が示されてい
る。ここでの説明は、『読み出し用ワード線ＭＷＤｘ
（ｘは数字）の内のワード線ＭＷＤ０が選択される場合
を仮定する。また、下記の前提に基づいての動作であ
る。ビット線ＢＢｘＵ／Ｄは非動作時、ビット線プリチ
ャージ回路によりハイレベル保持（プリチャージ信号Ｙ
ＥＱ＝ロウレベル）されている。読み出し用ワード線Ｍ
ＷＤ０がオン（選択状態）になると同時に、プリチヤー
ジ信号ＹＥＱがオフ（ハイレベル）する動作をし、読み
出し用ワード線ＭＷＤ０がオフするのと同時にプリチヤ
ージ信号ＹＥＱがオン（ロウレベル）する動作をする。
また、ワード線ＭＷＷＤｘは書き込み用であるため、本
説明では触れない。
【００２１】選択されたワード線ＭＷＤ０以外のワード
線はロウレベル（非選択状態）のままなので、メモリセ
ルからの読み出し信号が得られるのはメモリアレイの上
側のビット線ＢＢｘＵのみで下側のビット線ＢＢｘＤは
ハイレベル（プリチャージ状態）保持される。
線はロウレベル（非選択状態）のままなので、メモリセ
ルからの読み出し信号が得られるのはメモリアレイの上
側のビット線ＢＢｘＵのみで下側のビット線ＢＢｘＤは
ハイレベル（プリチャージ状態）保持される。
【００２２】上記ワード線ＭＷＤ０の選択動作によりビ
ット線ＢＢｘＵには次のような読み出し信号が得られ
る。メモリセルにおいて記憶情報に従ってＭＯＳＦＥＴ
ＭＮ２がオン状態なら、ワード線ＭＷＤ０のハイレベル
による選択ＭＯＳＦＥＴＭＮ１のオン状態によりビット
線ＢＢｘＵがハイレベル→ロウレベルに変化する。この
ようなロウレベルの読み出し信号が伝えられると、ロー
カルアンプのＰチャンネル型ＭＯＳＦＥＴＭＰ２はオン
状態となる。これに対して、下側のビット線ＢＢｘＤは
プリチャージ電圧のままであるので、それがゲートに供
給されるＰチャンネル型ＭＯＳＦＥＴＭＰ３はオフ状態
のままである。
ット線ＢＢｘＵには次のような読み出し信号が得られ
る。メモリセルにおいて記憶情報に従ってＭＯＳＦＥＴ
ＭＮ２がオン状態なら、ワード線ＭＷＤ０のハイレベル
による選択ＭＯＳＦＥＴＭＮ１のオン状態によりビット
線ＢＢｘＵがハイレベル→ロウレベルに変化する。この
ようなロウレベルの読み出し信号が伝えられると、ロー
カルアンプのＰチャンネル型ＭＯＳＦＥＴＭＰ２はオン
状態となる。これに対して、下側のビット線ＢＢｘＤは
プリチャージ電圧のままであるので、それがゲートに供
給されるＰチャンネル型ＭＯＳＦＥＴＭＰ３はオフ状態
のままである。
【００２３】上記メモリセルにおいて記憶情報に従って
ＭＯＳＦＥＴＭＮ２がオフ状態なら、ワード線ＭＷＤ０
のハイレベルによる選択ＭＯＳＦＥＴＭＮ１のオン状態
にされてもメモリ電流経路が形成されないからビット線
ＢＢｘＵはハイレベルの状態を維持する。このようなハ
イレベルの読み出し信号が伝えられると、ローカルアン
プのＰチャンネル型ＭＯＳＦＥＴＭＰ２はオフ状態とな
る。したがって、ＭＰ２およびＭＰ３ともにオフ状態で
ある。
ＭＯＳＦＥＴＭＮ２がオフ状態なら、ワード線ＭＷＤ０
のハイレベルによる選択ＭＯＳＦＥＴＭＮ１のオン状態
にされてもメモリ電流経路が形成されないからビット線
ＢＢｘＵはハイレベルの状態を維持する。このようなハ
イレベルの読み出し信号が伝えられると、ローカルアン
プのＰチャンネル型ＭＯＳＦＥＴＭＰ２はオフ状態とな
る。したがって、ＭＰ２およびＭＰ３ともにオフ状態で
ある。
【００２４】ここでカラム選択信号ＹＲ０＿Ｎが選択
（ハイレベル→ロウレベル）されると、ローカルアンプ
ＬＡＭＰのＮチャンネル型ＭＯＳＦＥＴＭＮ３はオフ状
態、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１はオン状態とな
る。上記のメモリセルからの読み出し信号によりビット
線ＢＢ０Ｕがハイレベル→ロウレベルに変化したした場
合、上記のようにＰチャンネル型ＭＯＳＦＥＴＭＰ２が
オン状態となるので、出力ノードＡはロウレベル→ハイ
レベルに変化する。また、上記のメモリセルからの読み
出し信号よりビット線ＢＢ０Ｕがハイレベルのままの場
合、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２及び上記Ｎチャ
ンネル型ＭＯＳＦＥＴＭＰ３が共にオフ状態なので、出
力ノードＡはロウレベルを保持する。
（ハイレベル→ロウレベル）されると、ローカルアンプ
ＬＡＭＰのＮチャンネル型ＭＯＳＦＥＴＭＮ３はオフ状
態、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１はオン状態とな
る。上記のメモリセルからの読み出し信号によりビット
線ＢＢ０Ｕがハイレベル→ロウレベルに変化したした場
合、上記のようにＰチャンネル型ＭＯＳＦＥＴＭＰ２が
オン状態となるので、出力ノードＡはロウレベル→ハイ
レベルに変化する。また、上記のメモリセルからの読み
出し信号よりビット線ＢＢ０Ｕがハイレベルのままの場
合、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２及び上記Ｎチャ
ンネル型ＭＯＳＦＥＴＭＰ３が共にオフ状態なので、出
力ノードＡはロウレベルを保持する。
【００２５】選択されないカラム選択信号ＹＲ１＿Ｎ〜
ＹＲ３＿Ｎをゲートに受けるローカルアンプＬＡＭＰの
Ｎチャンネル型ＭＯＳＦＥＴ（前記ＭＮ３に対応するも
の）は常にオン状態であるので、ローカルアンプＬＡＭ
Ｐの出力はロウレベル保持となる。
ＹＲ３＿Ｎをゲートに受けるローカルアンプＬＡＭＰの
Ｎチャンネル型ＭＯＳＦＥＴ（前記ＭＮ３に対応するも
の）は常にオン状態であるので、ローカルアンプＬＡＭ
Ｐの出力はロウレベル保持となる。
【００２６】この実施例では、上記ローカルアンプＬＡ
ＭＰの入力となる、ビット線ＢＢｘＵ／Ｄおよびカラム
選択信号ＹＲｘ＿Ｎは、どちらが先に動作し始めてもよ
い。つまり、タイミング信号ＹＥＱのロウレベルによ
り、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１がオン状態に、
Ｎチャンネル型ＭＯＳＦＥＴＭＮ３がオフ状態にされた
後に、メモリセルからの記憶情報に従った読み出し信号
がビット線ＢＢｘＵ／Ｄを通して伝えられてもよいし、
ワード線ＭＷＤｘの選択動作によってビット線ＢＢｘＵ
／Ｄを読み出し信号が伝えられて上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＭＰ２／ＭＰ３のオン状態／オフ状態が確定
した後にタイミング信号ＹＥＱのロウレベルにより、Ｐ
チャンネル型ＭＯＳＦＥＴＭＰ１がオン状態に、Ｎチャ
ンネル型ＭＯＳＦＥＴＭＮ３がオフ状態にされてもよい
し、あいは同時であってもよい。
ＭＰの入力となる、ビット線ＢＢｘＵ／Ｄおよびカラム
選択信号ＹＲｘ＿Ｎは、どちらが先に動作し始めてもよ
い。つまり、タイミング信号ＹＥＱのロウレベルによ
り、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１がオン状態に、
Ｎチャンネル型ＭＯＳＦＥＴＭＮ３がオフ状態にされた
後に、メモリセルからの記憶情報に従った読み出し信号
がビット線ＢＢｘＵ／Ｄを通して伝えられてもよいし、
ワード線ＭＷＤｘの選択動作によってビット線ＢＢｘＵ
／Ｄを読み出し信号が伝えられて上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＭＰ２／ＭＰ３のオン状態／オフ状態が確定
した後にタイミング信号ＹＥＱのロウレベルにより、Ｐ
チャンネル型ＭＯＳＦＥＴＭＰ１がオン状態に、Ｎチャ
ンネル型ＭＯＳＦＥＴＭＮ３がオフ状態にされてもよい
し、あいは同時であってもよい。
【００２７】次段の出力回路に設けらたメインアンプに
おいて、Ｎチャンネル型ＭＯＳＦＥＴＭＮ４〜７の内、
非選択ビット線ＢＢ１〜ＢＢ３に対応したＮチャンネル
型ＭＯＳＦＥＴＭＮ５〜７はゲート電位は、それに対応
したローカルアンプＬＡＭＰの出力信号がロウレベルで
あるためオフ状態である。
おいて、Ｎチャンネル型ＭＯＳＦＥＴＭＮ４〜７の内、
非選択ビット線ＢＢ１〜ＢＢ３に対応したＮチャンネル
型ＭＯＳＦＥＴＭＮ５〜７はゲート電位は、それに対応
したローカルアンプＬＡＭＰの出力信号がロウレベルで
あるためオフ状態である。
【００２８】次に、活性化信号ＹＥＱ２がロウレベル→
ハイレベルになると、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
４がオフ状態に、Ｎチャンネル型ＭＯＳＦＥＴＭＮ８が
オン状態にされる。上記ローカルメインアンプＬＡＭＰ
の出力信号が、ビット線ＢＢ０Ｕに読み出された信号が
前記のようにがハイレベル→ロウレベルに変化した場
合、メインアンプＭＡのＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ４のゲート電位はロウレベル→ハイレベルに変化す
る。これにより、ＭＯＳＦＥＴＭＮ４とＭＮ８により出
力ノードＢをハイレベルからロウレベルに変化させ、イ
ンバータ回路を通したグローバルビット線（ノードＣ）
をロウレベルとする。
ハイレベルになると、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
４がオフ状態に、Ｎチャンネル型ＭＯＳＦＥＴＭＮ８が
オン状態にされる。上記ローカルメインアンプＬＡＭＰ
の出力信号が、ビット線ＢＢ０Ｕに読み出された信号が
前記のようにがハイレベル→ロウレベルに変化した場
合、メインアンプＭＡのＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ４のゲート電位はロウレベル→ハイレベルに変化す
る。これにより、ＭＯＳＦＥＴＭＮ４とＭＮ８により出
力ノードＢをハイレベルからロウレベルに変化させ、イ
ンバータ回路を通したグローバルビット線（ノードＣ）
をロウレベルとする。
【００２９】逆に、上記ビット線ＢＢ０Ｕがハイレベル
保持の場合、上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ４の
ゲート電位はロウレベルのままであるので、上記ノード
Ｂはハイレベルのまま、ノードＣはロウレベルのままと
なる。このとき、ノードＢがフローティング状態になる
ので、インバータ回路とＰチャンネル型ＭＯＳＦＥＴＭ
Ｐ５によるラッチ回路によりノードＢのハイレベルが保
持される。以上のような動作により、データラッチを行
うフリップフロップ回路ＤＦＦにグロヒーバルビット線
に対応したノードＣの信号が取り込まれ、メモリ回路Ｓ
ＲＡＭのデータ端子ＤＱ０の信号が確定する。
保持の場合、上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ４の
ゲート電位はロウレベルのままであるので、上記ノード
Ｂはハイレベルのまま、ノードＣはロウレベルのままと
なる。このとき、ノードＢがフローティング状態になる
ので、インバータ回路とＰチャンネル型ＭＯＳＦＥＴＭ
Ｐ５によるラッチ回路によりノードＢのハイレベルが保
持される。以上のような動作により、データラッチを行
うフリップフロップ回路ＤＦＦにグロヒーバルビット線
に対応したノードＣの信号が取り込まれ、メモリ回路Ｓ
ＲＡＭのデータ端子ＤＱ０の信号が確定する。
【００３０】この実施例では、上記メインアンプＭＡの
入力となるノードＢの信号変化と活性化信号ＹＥＱ２と
は、どちらが先に動作し始めてもよい。つまり、タイミ
ング信号ＹＥＱ２のハイレベルにより、メインアンプＭ
ＡのＮチャンネル型ＭＯＳＦＥＴＭＮ８がオン状態に、
Ｐチャンネル型ＭＯＳＦＥＴＭＰ４がオフ状態にされた
後に、ローカルアンプＬＡＭＰの出力信号（ノードＢ）
が変化しても良いし、ローカルアンプＬＡＭＰの出力信
号が伝えられて上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ〜
ＭＮ７のいずれか１つのオン状態／オフ状態が確定した
後にタイミング信号ＹＥＱ２のハイレベルにより、Ｎチ
ャンネル型ＭＯＳＦＥＴＭＮ８がオン状態に、Ｐチャン
ネル型ＭＯＳＦＥＴＭＰ４がオフ状態にされてもよい
し、あいは同時であってもよい。
入力となるノードＢの信号変化と活性化信号ＹＥＱ２と
は、どちらが先に動作し始めてもよい。つまり、タイミ
ング信号ＹＥＱ２のハイレベルにより、メインアンプＭ
ＡのＮチャンネル型ＭＯＳＦＥＴＭＮ８がオン状態に、
Ｐチャンネル型ＭＯＳＦＥＴＭＰ４がオフ状態にされた
後に、ローカルアンプＬＡＭＰの出力信号（ノードＢ）
が変化しても良いし、ローカルアンプＬＡＭＰの出力信
号が伝えられて上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ〜
ＭＮ７のいずれか１つのオン状態／オフ状態が確定した
後にタイミング信号ＹＥＱ２のハイレベルにより、Ｎチ
ャンネル型ＭＯＳＦＥＴＭＮ８がオン状態に、Ｐチャン
ネル型ＭＯＳＦＥＴＭＰ４がオフ状態にされてもよい
し、あいは同時であってもよい。
【００３１】図５には、前記実施例のメモリ回路におけ
る読み出し経路の等価回路図が示されている。２つの直
列ＭＯＳＦＥＴで構成されたメモリセルの読み出し電流
経路はローカルビット線に接続され、ローカルアンプＬ
ＡＭＰを構成するＰチャンネル型ＭＯＳＦＥＴで構成さ
れた論理ブロック（Ｐ−Ｂｌｏｃｋ）に入力される。か
かる論理ブロックには、クロックパルス／ＣＫでスイッ
チ制御されるＰチャンネル型ＭＯＳＦＥＴを介して電源
電圧が供給され、クロックパルス／ＣＫでスイッチ制御
されるＮチャンネル型ＭＯＳＦＥＴを介して回路の接地
電位が供給される。
る読み出し経路の等価回路図が示されている。２つの直
列ＭＯＳＦＥＴで構成されたメモリセルの読み出し電流
経路はローカルビット線に接続され、ローカルアンプＬ
ＡＭＰを構成するＰチャンネル型ＭＯＳＦＥＴで構成さ
れた論理ブロック（Ｐ−Ｂｌｏｃｋ）に入力される。か
かる論理ブロックには、クロックパルス／ＣＫでスイッ
チ制御されるＰチャンネル型ＭＯＳＦＥＴを介して電源
電圧が供給され、クロックパルス／ＣＫでスイッチ制御
されるＮチャンネル型ＭＯＳＦＥＴを介して回路の接地
電位が供給される。
【００３２】上記論理ブロック（Ｐ−Ｂｌｏｃｋ）の出
力ノードＡは、メインアンプＭＡを構成するＮチャンネ
ル型ＭＯＳＦＥＴで構成された論理ブロック（Ｎ−Ｂｌ
ｏｃｋ）に入力される。かかる論理ブロックには、前記
のローカルアンプＬＡＭＰとは逆相関係にあるクロック
パルスＣＫでスイッチ制御されるＰチャンネル型ＭＯＳ
ＦＥＴを介して電源電圧が供給され、クロックパルスＣ
Ｋでスイッチ制御されるＮチャンネル型ＭＯＳＦＥＴを
介して回路の接地電位が供給される。
力ノードＡは、メインアンプＭＡを構成するＮチャンネ
ル型ＭＯＳＦＥＴで構成された論理ブロック（Ｎ−Ｂｌ
ｏｃｋ）に入力される。かかる論理ブロックには、前記
のローカルアンプＬＡＭＰとは逆相関係にあるクロック
パルスＣＫでスイッチ制御されるＰチャンネル型ＭＯＳ
ＦＥＴを介して電源電圧が供給され、クロックパルスＣ
Ｋでスイッチ制御されるＮチャンネル型ＭＯＳＦＥＴを
介して回路の接地電位が供給される。
【００３３】このような回路構成では、前記のようにク
ロック／ＣＫ，ＣＫとそれぞれの入力信号の時間的関係
が前後のいずれであってもよいので、ノードＡとクロッ
クパルスＣＫとの動作条件としては、エッジ２’＜エッ
ジ３＜エッジ２であればよく、周波数制限はない。
ロック／ＣＫ，ＣＫとそれぞれの入力信号の時間的関係
が前後のいずれであってもよいので、ノードＡとクロッ
クパルスＣＫとの動作条件としては、エッジ２’＜エッ
ジ３＜エッジ２であればよく、周波数制限はない。
【００３４】ちなみに、ダイナミック型論理回路を用い
る例として、この発明に先立って図１８に示すような増
幅回路が検討された。図１８において、メインアンプを
構成するＮチャンネル型ＭＯＳＦＥＴによる論理ブロッ
ク（Ｎ−Ｂｌｏｃｋ）をクロックＣＫによりＰチャンネ
ル型ＭＯＳＦＥＴによりプリチャージするようなもので
は、クロックＣＫがロウレベルのプリチャージ期間に、
直流電流が流れないようにするためにノードＡはロウレ
ベルにしなければならない。したがって、動作条件は、
エッジ１＜エッジ３＜エッジ２及びエッジ１＜エッジ４
＜エッジ２となり、周波数制限としてＴｃ／２＞ｔｗ３
４となる。
る例として、この発明に先立って図１８に示すような増
幅回路が検討された。図１８において、メインアンプを
構成するＮチャンネル型ＭＯＳＦＥＴによる論理ブロッ
ク（Ｎ−Ｂｌｏｃｋ）をクロックＣＫによりＰチャンネ
ル型ＭＯＳＦＥＴによりプリチャージするようなもので
は、クロックＣＫがロウレベルのプリチャージ期間に、
直流電流が流れないようにするためにノードＡはロウレ
ベルにしなければならない。したがって、動作条件は、
エッジ１＜エッジ３＜エッジ２及びエッジ１＜エッジ４
＜エッジ２となり、周波数制限としてＴｃ／２＞ｔｗ３
４となる。
【００３５】また、図示しないけれども、上記ローカル
アンプＬＡＭＰのＮチャンネル型ＭＯＳＦＥＴＭＮ３を
信号ＹＥＱ＿Ｎで制御し、出力ノードＡをカラム信号Ｙ
Ｒ０−３＿Ｎで制御されるローカルアンプＬＡＭＰで共
通化し、ノードＡの信号を単純にインバータ回路で増幅
するも検討された。しかし、この構成でも下記の点で高
速かつ信頼性に欠ける。
アンプＬＡＭＰのＮチャンネル型ＭＯＳＦＥＴＭＮ３を
信号ＹＥＱ＿Ｎで制御し、出力ノードＡをカラム信号Ｙ
Ｒ０−３＿Ｎで制御されるローカルアンプＬＡＭＰで共
通化し、ノードＡの信号を単純にインバータ回路で増幅
するも検討された。しかし、この構成でも下記の点で高
速かつ信頼性に欠ける。
【００３６】すなわち、上記ノードＡをロウレベルに固
定するＮチャンネル型ＭＯＳＦＥＴＭＮ３のゲートに入
る信号ＹＥＱ＿Ｎとカラム信号ＹＲ０−３＿Ｎのタイミ
ング制御が重要になり、レーシングに発生する可能性が
ある。ノードＡをプルダウンするため、上記Ｎチャンネ
ル型ＭＯＳＦＥＴＭＮ３を十分大きくしなくてはならな
い。結果、プルダウンＮチャンネル型ＭＯＳＦＥＴＭＮ
3 とビット線ＢＢとゲートに受けるＰチャンネル型ＭＯ
ＳＦＥＴＭＰ２、他のローカルアンプＬＡＭＰのＰチャ
ンネル型ＭＯＳＦＥＴＭがすべてノードＡに接続し、負
荷が大きくなり、高速に動作できないという問題を有す
る。
定するＮチャンネル型ＭＯＳＦＥＴＭＮ３のゲートに入
る信号ＹＥＱ＿Ｎとカラム信号ＹＲ０−３＿Ｎのタイミ
ング制御が重要になり、レーシングに発生する可能性が
ある。ノードＡをプルダウンするため、上記Ｎチャンネ
ル型ＭＯＳＦＥＴＭＮ３を十分大きくしなくてはならな
い。結果、プルダウンＮチャンネル型ＭＯＳＦＥＴＭＮ
3 とビット線ＢＢとゲートに受けるＰチャンネル型ＭＯ
ＳＦＥＴＭＰ２、他のローカルアンプＬＡＭＰのＰチャ
ンネル型ＭＯＳＦＥＴＭがすべてノードＡに接続し、負
荷が大きくなり、高速に動作できないという問題を有す
る。
【００３７】上記のようにローカルビット線、グローバ
ルビット線といったような階層ビット線構造を持つ読み
出し系において、ダイナミック型回路を単純に適用する
だけでは、製造バラツキに対して内部回路のタイミング
ハザード、即ち誤動作を発生する可能性が大きい。ある
いは、上記の誤動作を回避するために、過剰なタイミン
グマージンが必要となり、回路の周波数性能を律則する
可能性がある。これに対して、前記実施例では、このよ
うな制約が無く動作の高速化が可能になるものである。
ルビット線といったような階層ビット線構造を持つ読み
出し系において、ダイナミック型回路を単純に適用する
だけでは、製造バラツキに対して内部回路のタイミング
ハザード、即ち誤動作を発生する可能性が大きい。ある
いは、上記の誤動作を回避するために、過剰なタイミン
グマージンが必要となり、回路の周波数性能を律則する
可能性がある。これに対して、前記実施例では、このよ
うな制約が無く動作の高速化が可能になるものである。
【００３８】図６には、この発明に係るメモリセルの一
実施例の回路図が示されている。この実施例のメモリセ
ルは、前記図１のように８ＭＯＳメモリセルで構成され
る。つまり、Ｐチャンネル型ＭＯＳＦＥＴＭＰＬとＮチ
ャンネル型ＭＯＳＦＥＴＭＤＬ及びＰチャンネル型ＭＯ
ＳＦＥＴＭＰＲとＮチャンネル型ＭＯＳＦＥＴＭＤＲか
らなる２つのＣＭＯＳインバータ回路の入力と出力とを
交差接続してラッチ形態接続する。上記チッチ回路の一
対の入出力ノードと一対の相補の書き込み用のビット線
ＢＬ，ＢＲとの間には、書き込み用のワード線ＭＷＷＤ
にゲートが接続されたＮチャンネル型の選択ＭＯＳＦＥ
ＴＭＴＬ，ＭＴＲが設けられる。
実施例の回路図が示されている。この実施例のメモリセ
ルは、前記図１のように８ＭＯＳメモリセルで構成され
る。つまり、Ｐチャンネル型ＭＯＳＦＥＴＭＰＬとＮチ
ャンネル型ＭＯＳＦＥＴＭＤＬ及びＰチャンネル型ＭＯ
ＳＦＥＴＭＰＲとＮチャンネル型ＭＯＳＦＥＴＭＤＲか
らなる２つのＣＭＯＳインバータ回路の入力と出力とを
交差接続してラッチ形態接続する。上記チッチ回路の一
対の入出力ノードと一対の相補の書き込み用のビット線
ＢＬ，ＢＲとの間には、書き込み用のワード線ＭＷＷＤ
にゲートが接続されたＮチャンネル型の選択ＭＯＳＦＥ
ＴＭＴＬ，ＭＴＲが設けられる。
【００３９】読み出し系回路として、Ｎチャンネル型Ｍ
ＯＳＦＥＴＭＮ１とＭＮ２の直列回路が設けられる。上
記ＭＯＳＦＥＴＭＮ２のゲートは、上記ラッチ回路の一
方の入出力ノードに保持電圧が供給され、ソースに回路
の接地電位が与えられる。上記ＭＯＳＦＥＴＭＮ１のド
レインは、読み出し用のビット線ＢＢに接続され、ゲー
トには読み出し用のワード線ＭＷＤに接続される。
ＯＳＦＥＴＭＮ１とＭＮ２の直列回路が設けられる。上
記ＭＯＳＦＥＴＭＮ２のゲートは、上記ラッチ回路の一
方の入出力ノードに保持電圧が供給され、ソースに回路
の接地電位が与えられる。上記ＭＯＳＦＥＴＭＮ１のド
レインは、読み出し用のビット線ＢＢに接続され、ゲー
トには読み出し用のワード線ＭＷＤに接続される。
【００４０】この実施例では、情報保持動作の安定化と
読み出し動作の高速化を図るために、上記ラッチ回路を
構成するＮチャンネル型のＭＯＳＦＥＴＭＤＬ、ＭＤ
Ｒ、ＭＴＬ，ＭＴＲ及びＰチャンネル型ＭＯＳＦＥＴＭ
ＰＬ，ＭＰＲに比べて、読み出し回路を構成するＮチャ
ンネル型のＭＯＳＦＥＴＭＮ１とＭＮ２のしきい値電圧
を小さくする。
読み出し動作の高速化を図るために、上記ラッチ回路を
構成するＮチャンネル型のＭＯＳＦＥＴＭＤＬ、ＭＤ
Ｒ、ＭＴＬ，ＭＴＲ及びＰチャンネル型ＭＯＳＦＥＴＭ
ＰＬ，ＭＰＲに比べて、読み出し回路を構成するＮチャ
ンネル型のＭＯＳＦＥＴＭＮ１とＭＮ２のしきい値電圧
を小さくする。
【００４１】例えば、半導体集積回路装置は、入出力回
路を構成する高耐圧化等のために厚い厚さのゲート絶縁
膜とされる高しきい値電圧のＭＯＳＦＥＴと、内部回路
を構成する薄いゲート絶縁膜を持ち、遅い信号パスに使
用される中しきい値電圧のＭＯＳＦＥＴと、高速信号パ
スに使用される低いきい値電圧のＭＯＳＦＥＴからなる
３種類のＭＯＳＦＥＴで構成される。
路を構成する高耐圧化等のために厚い厚さのゲート絶縁
膜とされる高しきい値電圧のＭＯＳＦＥＴと、内部回路
を構成する薄いゲート絶縁膜を持ち、遅い信号パスに使
用される中しきい値電圧のＭＯＳＦＥＴと、高速信号パ
スに使用される低いきい値電圧のＭＯＳＦＥＴからなる
３種類のＭＯＳＦＥＴで構成される。
【００４２】上記ラッチ回路を構成するＮチャンネル型
のＭＯＳＦＥＴＭＤＬ、ＭＤＲ、ＭＴＬ，ＭＴＲ及びＰ
チャンネル型ＭＯＳＦＥＴＭＰＬ，ＭＰＲは、上記中し
きい値電圧を持つように形成される。これに対して、上
記読み出し回路を構成するＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１とＭＮ２は、高速パスで使われる低しきい値電圧
とされる。
のＭＯＳＦＥＴＭＤＬ、ＭＤＲ、ＭＴＬ，ＭＴＲ及びＰ
チャンネル型ＭＯＳＦＥＴＭＰＬ，ＭＰＲは、上記中し
きい値電圧を持つように形成される。これに対して、上
記読み出し回路を構成するＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１とＭＮ２は、高速パスで使われる低しきい値電圧
とされる。
【００４３】読み出し動作のいっそうの高速化のため
に、上記読み出し回路の直列ＭＯＳＦＥＴＭＮ１とＭＮ
２は、ビット線ＢＢに接続されるＭＯＳＦＥＴＭＮ１の
サイズ（チャネル幅）を小さく形成し、保持電圧をゲー
トに受けるＭＯＳＦＥＴＭＮ２は相対的に大きなサイズ
（チャネル幅）とされる。上記メモリセルにおいて直列
回路に割り当てられる占有面積に対して、ＭＯＳＦＥＴ
ＭＮ１とＭＮ２のサイズを上記のように異なるように割
り振りすることにより、ビット線に接続されるＭＯＳＦ
ＥＴＭＮ１のドレイン寄生容量を減らしてビット線負荷
容量を減らすことと、上記ＭＯＳＦＥＴＭＮ２のサイズ
を大きくすることにより比較的大きなメモリ電流を得る
ようにすることができる。
に、上記読み出し回路の直列ＭＯＳＦＥＴＭＮ１とＭＮ
２は、ビット線ＢＢに接続されるＭＯＳＦＥＴＭＮ１の
サイズ（チャネル幅）を小さく形成し、保持電圧をゲー
トに受けるＭＯＳＦＥＴＭＮ２は相対的に大きなサイズ
（チャネル幅）とされる。上記メモリセルにおいて直列
回路に割り当てられる占有面積に対して、ＭＯＳＦＥＴ
ＭＮ１とＭＮ２のサイズを上記のように異なるように割
り振りすることにより、ビット線に接続されるＭＯＳＦ
ＥＴＭＮ１のドレイン寄生容量を減らしてビット線負荷
容量を減らすことと、上記ＭＯＳＦＥＴＭＮ２のサイズ
を大きくすることにより比較的大きなメモリ電流を得る
ようにすることができる。
【００４４】図７には、この発明に係るメモリ回路の一
実施例の全体ブロック図が示されている。メモリアレイ
は、ワード線の延長方向にデータビット０〜３１に対応
したメモリユニット又はメモリブロックＤＢ０〜ＤＢ３
１が設けられる。また、ビット線の延長方向の中央部に
は、ビット線プリチャージ回路ＢＰＣ、ローカルアンプ
ＬＭＡＰ、ライトドライバＷＤＶ及び出力回路ＤＯＣ、
入力回路ＤＩＣを挟むように２つ（上側Ｕと下側Ｄ）の
メモリセルアレイＭＣＡＵ，Ｄに分割される。
実施例の全体ブロック図が示されている。メモリアレイ
は、ワード線の延長方向にデータビット０〜３１に対応
したメモリユニット又はメモリブロックＤＢ０〜ＤＢ３
１が設けられる。また、ビット線の延長方向の中央部に
は、ビット線プリチャージ回路ＢＰＣ、ローカルアンプ
ＬＭＡＰ、ライトドライバＷＤＶ及び出力回路ＤＯＣ、
入力回路ＤＩＣを挟むように２つ（上側Ｕと下側Ｄ）の
メモリセルアレイＭＣＡＵ，Ｄに分割される。
【００４５】上記出力回路ＤＯＣはデータ出力端子Ｑ０
に対応し、上記入力回路ＤＩＣはデータ入力端子Ｄ０に
対応している。上記１つの出力回路ＤＯＣには、４つの
ローカルアンプＬＡＭＰが割り当てられる。かかるロー
カルアンプＬＡＭＰは、上記上下に振り分けられたメモ
リセルアレイＭＣＡＵとＭＣＡＤの読み出しビット線に
接続される。上記データ出力端子Ｑ０、データ入力端子
Ｄ０に対応してそれぞれ４本の読み出し用ビット線が割
り当てられ、カラムアドレスは０〜３のようにされる。
上下に振り分けられたビット線には、それぞれ３２個の
メモリセルが接続される。入力回路ＤＩＣの出力信号ｗ
ｄｌ，ｗｄｒが上記上下に振り分けられた書き込み用の
ビット線対にそれぞれ対応して設けられるライトドライ
バＷＤに伝えられる。
に対応し、上記入力回路ＤＩＣはデータ入力端子Ｄ０に
対応している。上記１つの出力回路ＤＯＣには、４つの
ローカルアンプＬＡＭＰが割り当てられる。かかるロー
カルアンプＬＡＭＰは、上記上下に振り分けられたメモ
リセルアレイＭＣＡＵとＭＣＡＤの読み出しビット線に
接続される。上記データ出力端子Ｑ０、データ入力端子
Ｄ０に対応してそれぞれ４本の読み出し用ビット線が割
り当てられ、カラムアドレスは０〜３のようにされる。
上下に振り分けられたビット線には、それぞれ３２個の
メモリセルが接続される。入力回路ＤＩＣの出力信号ｗ
ｄｌ，ｗｄｒが上記上下に振り分けられた書き込み用の
ビット線対にそれぞれ対応して設けられるライトドライ
バＷＤに伝えられる。
【００４６】上側のメモリアレイの読み出し用ワード線
ＭＷＤ３１〜０は、上側Ｘ読み出しデコーダ＆ドライバ
ＲＸＤＶＵ（×３２）でそれぞれ選択され、書き込み用
ワード線ＭＷＷＤ３１〜０は、上側の書き込みデコーダ
＆ドライバＷＸＤＶＵ（×３２）で選択される。下側の
メモリアレイの読み出し用ワード線ＭＷＤ６３〜３２
は、下側の読み出しデコーダ＆ドライバＲＸＤＶＤ（×
３２）で選択され、書き込み用ワード線ＭＷＷＤ６３〜
３２は、下側の書き込みデコーダ＆ドライバＷＸＤＶＤ
（×３２）で選択される。
ＭＷＤ３１〜０は、上側Ｘ読み出しデコーダ＆ドライバ
ＲＸＤＶＵ（×３２）でそれぞれ選択され、書き込み用
ワード線ＭＷＷＤ３１〜０は、上側の書き込みデコーダ
＆ドライバＷＸＤＶＵ（×３２）で選択される。下側の
メモリアレイの読み出し用ワード線ＭＷＤ６３〜３２
は、下側の読み出しデコーダ＆ドライバＲＸＤＶＤ（×
３２）で選択され、書き込み用ワード線ＭＷＷＤ６３〜
３２は、下側の書き込みデコーダ＆ドライバＷＸＤＶＤ
（×３２）で選択される。
【００４７】読み出し用アドレスＡＲ（０）と（１）
は、リードＹアドレスバッファＲＹＡＢを介してリード
Ｙデコーダ＆ドライバＲＹＤＶに供給され、ここで前記
カラム選択信号ＹＲ０＿Ｎ〜ＲＹ３＿Ｎが生成される。
同様に、書き込み用アドレスＡＷ（０）と（１）は、ラ
イトＹアドレスバッファＷＹＡＢを介してライトＹデコ
ーダ＆ドライバＷＹＤに供給され、ここでライトドライ
バＷＤの活性化信号が形成される。
は、リードＹアドレスバッファＲＹＡＢを介してリード
Ｙデコーダ＆ドライバＲＹＤＶに供給され、ここで前記
カラム選択信号ＹＲ０＿Ｎ〜ＲＹ３＿Ｎが生成される。
同様に、書き込み用アドレスＡＷ（０）と（１）は、ラ
イトＹアドレスバッファＷＹＡＢを介してライトＹデコ
ーダ＆ドライバＷＹＤに供給され、ここでライトドライ
バＷＤの活性化信号が形成される。
【００４８】読み出し用アドレスＡＲ（２）〜（７）の
うち、最上位ビットのアドレスＡＲ（７）は、リードＹ
アドレスバッファＲＹＡＢを介して上側又は下側のいず
れかのワード線選択信号に用いられ、下位（２）〜
（６）の５ビットのアドレスＡＲ（６−２）がリードＸ
アドレスバッファＲＸＡＢを介して１／３２の選択信号
を形成するために上下のデコーダ＆ドライバＲＸＤＶＵ
／Ｄに供給される。同様に、書き込み用アドレスＡＷ
（２）〜（７）のうち、最上位ビットのアドレスＡＷ
（７）は、ライトＹアドレスバッファＷＹＡＢを介して
上側又は下側のいずれかのワード線選択信号に用いら
れ、下位（２）〜（６）の５ビットのアドレスＷＲ（６
−２）がライトＸアドレスバッファＷＸＡＤＢを介して
１／３２の選択信号を形成するために上下のデコーダ＆
ドライバＷＸＤＶＵ／Ｄに供給される。
うち、最上位ビットのアドレスＡＲ（７）は、リードＹ
アドレスバッファＲＹＡＢを介して上側又は下側のいず
れかのワード線選択信号に用いられ、下位（２）〜
（６）の５ビットのアドレスＡＲ（６−２）がリードＸ
アドレスバッファＲＸＡＢを介して１／３２の選択信号
を形成するために上下のデコーダ＆ドライバＲＸＤＶＵ
／Ｄに供給される。同様に、書き込み用アドレスＡＷ
（２）〜（７）のうち、最上位ビットのアドレスＡＷ
（７）は、ライトＹアドレスバッファＷＹＡＢを介して
上側又は下側のいずれかのワード線選択信号に用いら
れ、下位（２）〜（６）の５ビットのアドレスＷＲ（６
−２）がライトＸアドレスバッファＷＸＡＤＢを介して
１／３２の選択信号を形成するために上下のデコーダ＆
ドライバＷＸＤＶＵ／Ｄに供給される。
【００４９】これにより、読み出し動作と書き込み動作
とが独立に、各メモリユニット又はメモリブロックにお
いて、３２×２×４の中から１つのメモリセル、３２個
のメモリユニット又はメモリブロック全体では３２のメ
モリセルが選択され、メモリ回路としては３２ビットの
単位でのデータの読み出し又は書き込みがそれぞれ独立
に可能にされる。
とが独立に、各メモリユニット又はメモリブロックにお
いて、３２×２×４の中から１つのメモリセル、３２個
のメモリユニット又はメモリブロック全体では３２のメ
モリセルが選択され、メモリ回路としては３２ビットの
単位でのデータの読み出し又は書き込みがそれぞれ独立
に可能にされる。
【００５０】図８には、この発明に係るメモリ回路の一
実施例の全体レイアウト図が示されている。この実施例
は、前記図７の実施例に対応している。メモリアレイ
は、ワード線の延長方向に２分割され、ビット線の延長
方向にも２分割される。上記ワード線の延長方向の中央
部には、つまりは前記３２のメモリユニット又はメモリ
ブロックが１６個ずつに分けられて、その中央部分にＸ
デコーダ＆ドライバ（ＸＤＶＵ＝前記ＲＸＤＶＵ／Ｄ及
びＷＸＤＶＵ／Ｄ）が配置される。ビット線の延長方向
の中央部には、ローカルアンプＬＡＭＰ、ライトドライ
バＷＤＶ及び出力回路ＤＯＣ、入力回路ＤＩＣが設けら
れる。また、前記プリチャージ回路ＢＰＣもここに設け
られる。
実施例の全体レイアウト図が示されている。この実施例
は、前記図７の実施例に対応している。メモリアレイ
は、ワード線の延長方向に２分割され、ビット線の延長
方向にも２分割される。上記ワード線の延長方向の中央
部には、つまりは前記３２のメモリユニット又はメモリ
ブロックが１６個ずつに分けられて、その中央部分にＸ
デコーダ＆ドライバ（ＸＤＶＵ＝前記ＲＸＤＶＵ／Ｄ及
びＷＸＤＶＵ／Ｄ）が配置される。ビット線の延長方向
の中央部には、ローカルアンプＬＡＭＰ、ライトドライ
バＷＤＶ及び出力回路ＤＯＣ、入力回路ＤＩＣが設けら
れる。また、前記プリチャージ回路ＢＰＣもここに設け
られる。
【００５１】上記のようにワード線の延長方向の中間部
に、Ｘデコーダ＆ドライバを配置することにより、ドラ
イバから見たワード線の長さを半分にでき、ワード線の
選択動作を高速にすることができる。また、メモリブロ
ックの中央部には、カラムデコーダ＆ドイバＹＤＶ、ア
ドレスバッファＡＤＢ、クロック回路ＣＬＫ及びコント
ロール回路ＣＯＮＴが設けられる。
に、Ｘデコーダ＆ドライバを配置することにより、ドラ
イバから見たワード線の長さを半分にでき、ワード線の
選択動作を高速にすることができる。また、メモリブロ
ックの中央部には、カラムデコーダ＆ドイバＹＤＶ、ア
ドレスバッファＡＤＢ、クロック回路ＣＬＫ及びコント
ロール回路ＣＯＮＴが設けられる。
【００５２】図９には、図８の中央部分の拡大したレイ
アウト図が示されている。同図には、それと関連するＸ
デコーダ＆ドライバＸＤＶＵ（ＲＸＤＶＵ＋ＷＸＤＶ
Ｕ）が、メモリアレイＭＣＡＵ（Ｌ）、ローカルアンプ
ＬＡＭＰや出力回路ＤＯＣ及び入力回路ＤＩＣ及びライ
トドライバＷＤ（Ｕ，Ｄ）の一部が合わせて例示的に示
されている。上記の中央部分には、上記のカラム（Ｙ）
デコーダ＆ドライバＹＤＶ、クロック回路ＣＬＫ、アド
レスバッファＡＤＢ，コントロール回路ＣＯＮＴが設け
られる。
アウト図が示されている。同図には、それと関連するＸ
デコーダ＆ドライバＸＤＶＵ（ＲＸＤＶＵ＋ＷＸＤＶ
Ｕ）が、メモリアレイＭＣＡＵ（Ｌ）、ローカルアンプ
ＬＡＭＰや出力回路ＤＯＣ及び入力回路ＤＩＣ及びライ
トドライバＷＤ（Ｕ，Ｄ）の一部が合わせて例示的に示
されている。上記の中央部分には、上記のカラム（Ｙ）
デコーダ＆ドライバＹＤＶ、クロック回路ＣＬＫ、アド
レスバッファＡＤＢ，コントロール回路ＣＯＮＴが設け
られる。
【００５３】図１０には、図８の中央部分の拡大した一
実施例のレイアウト図が示されている。この実施例で
は、Ｘデコーダ＆ドライバＸＤＶは、読み出し用ＲＸＤ
Ｖと書き込み用ＷＸＤＶとがワード線の配列に沿って左
右に分かれて設けられ、それぞれに対応してアドレスバ
ッファも読み出し用と書き込み用のＡＤＢが分かれて設
けられる。同様にカラムデコーダ＆ドライバＹＤＶも読
み出し用ＲＹＤＶと書き込み用ＷＹＤＶに左右に分かれ
て配置される。ただし、これらの読み出し用と書き込み
用のデコーダ＆ドライバは、それぞれにおいて１つの選
択信号が左右（１６ビット分ずつ）に分割されたメモリ
アレイのワード線及びカラム選択線を同時に選択するよ
うにされる。
実施例のレイアウト図が示されている。この実施例で
は、Ｘデコーダ＆ドライバＸＤＶは、読み出し用ＲＸＤ
Ｖと書き込み用ＷＸＤＶとがワード線の配列に沿って左
右に分かれて設けられ、それぞれに対応してアドレスバ
ッファも読み出し用と書き込み用のＡＤＢが分かれて設
けられる。同様にカラムデコーダ＆ドライバＹＤＶも読
み出し用ＲＹＤＶと書き込み用ＷＹＤＶに左右に分かれ
て配置される。ただし、これらの読み出し用と書き込み
用のデコーダ＆ドライバは、それぞれにおいて１つの選
択信号が左右（１６ビット分ずつ）に分割されたメモリ
アレイのワード線及びカラム選択線を同時に選択するよ
うにされる。
【００５４】図１１には、この発明に係る半導体集積回
路装置に搭載されるメモリ回路の他の一実施例の回路図
が示されている。同図には、メモリアレイ部及びビット
線に設けられるローカルアンプが例示的に示され、かか
るローカルアンプの出力信号は、前記図２に示されたメ
インアンプを含む出力回路に伝えられる。この実施例の
メモリ回路も、後述するようなマイクロコンピュータ機
能を持つ大規模集積回路に搭載される高速ＲＯＭマクロ
を構成する。
路装置に搭載されるメモリ回路の他の一実施例の回路図
が示されている。同図には、メモリアレイ部及びビット
線に設けられるローカルアンプが例示的に示され、かか
るローカルアンプの出力信号は、前記図２に示されたメ
インアンプを含む出力回路に伝えられる。この実施例の
メモリ回路も、後述するようなマイクロコンピュータ機
能を持つ大規模集積回路に搭載される高速ＲＯＭマクロ
を構成する。
【００５５】複数のワード線と複数のビット線の交点に
マトリックス配置される複数のメモリセルＭＣは、１つ
のＮチャンネル型ＭＯＳＦＥＴＭＮ１により構成され
る。ＭＯＳＦＥＴＭＮ１は、いわゆるマクスＲＯＭを構
成するものであり、ゲートはワード線ＭＷＤに接続され
る。そして、ソース−ドレインの一方は、ビット線ＢＢ
に接続され、ソースドレインは記憶情報に対応して回路
の接地電位又は電源電圧に接続される。
マトリックス配置される複数のメモリセルＭＣは、１つ
のＮチャンネル型ＭＯＳＦＥＴＭＮ１により構成され
る。ＭＯＳＦＥＴＭＮ１は、いわゆるマクスＲＯＭを構
成するものであり、ゲートはワード線ＭＷＤに接続され
る。そして、ソース−ドレインの一方は、ビット線ＢＢ
に接続され、ソースドレインは記憶情報に対応して回路
の接地電位又は電源電圧に接続される。
【００５６】これより、メモリセルを構成するＭＯＳＦ
ＥＴＭＮ１は、ワード線ＭＷＤの選択レベルに対して記
憶情報に対応してメモリ電流を流すか否かの２値を採る
ようにされる。上記の記憶情報の設定は、製造プロセス
において、ＭＯＳＦＥＴＭＮ１のゲートがワード線と接
続されるか否か、あるいはドレインがビット線と接続さ
れるか否か、あるいはワード線の選択レベルに対してＭ
ＯＳＦＥＴＭＮ１のしきい値電圧が大きく形成されるか
否か（オン状態／オフ状態）のいずれかに製造されても
よい。
ＥＴＭＮ１は、ワード線ＭＷＤの選択レベルに対して記
憶情報に対応してメモリ電流を流すか否かの２値を採る
ようにされる。上記の記憶情報の設定は、製造プロセス
において、ＭＯＳＦＥＴＭＮ１のゲートがワード線と接
続されるか否か、あるいはドレインがビット線と接続さ
れるか否か、あるいはワード線の選択レベルに対してＭ
ＯＳＦＥＴＭＮ１のしきい値電圧が大きく形成されるか
否か（オン状態／オフ状態）のいずれかに製造されても
よい。
【００５７】上記のようなメモリセルの構造を除いて、
他の構成は前記図１の実施例と同様である。つまり、ビ
ット線にはビット線プリチャージ回路ＢＰＣが設けられ
る。例えばビット線ＢＢ０Ｕの読み出し信号は、ローカ
ルアンプ（又はセンスアンプ）ＬＡＭＰにより増幅され
る。ローカルアンプＬＡＭＰは、カラム選択回路も兼ね
た反転増幅回路により構成される。上記ビット線ＢＢ０
Ｕは、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭＰ２のゲー
トに伝えられ、かかるＭＯＳＦＥＴＭＰ２のドレインと
ソースには、カラム選択信号ＹＲ０−Ｎによってスイッ
チ制御されるＰチャンネル型ＭＯＳＦＥＴＭＰ１とＮチ
ャンネル型ＭＯＳＦＥＴＭＮ３が設けられる。このよう
なマスク型ＲＯＭにおいても、前記説明したような本願
発明に係るローカルアンプ／メインアンプを用いること
により、高速な読み出し動作が可能になるものである。
他の構成は前記図１の実施例と同様である。つまり、ビ
ット線にはビット線プリチャージ回路ＢＰＣが設けられ
る。例えばビット線ＢＢ０Ｕの読み出し信号は、ローカ
ルアンプ（又はセンスアンプ）ＬＡＭＰにより増幅され
る。ローカルアンプＬＡＭＰは、カラム選択回路も兼ね
た反転増幅回路により構成される。上記ビット線ＢＢ０
Ｕは、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭＰ２のゲー
トに伝えられ、かかるＭＯＳＦＥＴＭＰ２のドレインと
ソースには、カラム選択信号ＹＲ０−Ｎによってスイッ
チ制御されるＰチャンネル型ＭＯＳＦＥＴＭＰ１とＮチ
ャンネル型ＭＯＳＦＥＴＭＮ３が設けられる。このよう
なマスク型ＲＯＭにおいても、前記説明したような本願
発明に係るローカルアンプ／メインアンプを用いること
により、高速な読み出し動作が可能になるものである。
【００５８】図１２には、この発明に係るメモリ回路の
他の一実施例の構成図が示されている。この実施例で
は、記憶容量の拡張に向けられている。つまり、前記の
ようなメモリ回路ＢＬＯＣＫＡ，Ｂのような複数個がデ
ータラッチを行うフリップフロップ回路ＤＦＦを備えた
グローバル出力回路ＧＤＯＣに対して、ビット線方向に
縦て積みにされる。これにより、ブロック（ＢＬＯＣ
Ｋ）の数に対応して記憶容量を増大させることができ
る。
他の一実施例の構成図が示されている。この実施例で
は、記憶容量の拡張に向けられている。つまり、前記の
ようなメモリ回路ＢＬＯＣＫＡ，Ｂのような複数個がデ
ータラッチを行うフリップフロップ回路ＤＦＦを備えた
グローバル出力回路ＧＤＯＣに対して、ビット線方向に
縦て積みにされる。これにより、ブロック（ＢＬＯＣ
Ｋ）の数に対応して記憶容量を増大させることができ
る。
【００５９】この構成では、例示的に示された各メモリ
ブロックＢＬＯＣＫＡとＢには、前記ローカルアンプＬ
ＡＭＰの出力信号を受ける第１メインアンプＭＡ１が設
けられ、その出力ノードＢの信号がグローバルビット線
を介してグローバル出力回路ＧＤＯＣの前記ローカルア
ンプＬＡＭＰと類似の第２メインアンプＭＡ２に伝えら
れデータラッチを行うフリップフロップ回路ＤＦＦに取
り込まれる。上記メモリブロックＢＬＯＣＫＡ，Ｂのそ
れぞれには、クロックイネーブル端子ＣＫＥが設けられ
てそれぞれのブロックの選択動作が行われる。非選択の
メモリブロックにおいて、上記第１メインアンプＭＡ１
の出力信号をハイレベルに固定すれば、上記第２メイン
アンプＭＡ２では選択されたものの信号を増幅する。
ブロックＢＬＯＣＫＡとＢには、前記ローカルアンプＬ
ＡＭＰの出力信号を受ける第１メインアンプＭＡ１が設
けられ、その出力ノードＢの信号がグローバルビット線
を介してグローバル出力回路ＧＤＯＣの前記ローカルア
ンプＬＡＭＰと類似の第２メインアンプＭＡ２に伝えら
れデータラッチを行うフリップフロップ回路ＤＦＦに取
り込まれる。上記メモリブロックＢＬＯＣＫＡ，Ｂのそ
れぞれには、クロックイネーブル端子ＣＫＥが設けられ
てそれぞれのブロックの選択動作が行われる。非選択の
メモリブロックにおいて、上記第１メインアンプＭＡ１
の出力信号をハイレベルに固定すれば、上記第２メイン
アンプＭＡ２では選択されたものの信号を増幅する。
【００６０】この構成では、メモリアレイをビット線方
向に拡張することができ、拡張数を多くすることにより
前記図１の実施例のメモリ回路に対して大きな記憶容量
を実現することができる。また、半導体集積回路装置に
形成されるメモリ回路において、マクロセル化されたメ
モリ回路の端部にデータ出力端子（データ入力端子）を
配置することができ、データの入出力が容易になる。
向に拡張することができ、拡張数を多くすることにより
前記図１の実施例のメモリ回路に対して大きな記憶容量
を実現することができる。また、半導体集積回路装置に
形成されるメモリ回路において、マクロセル化されたメ
モリ回路の端部にデータ出力端子（データ入力端子）を
配置することができ、データの入出力が容易になる。
【００６１】図１３には、この発明に係るメモリ回路の
更に他の一実施例の構成図が示されている。この実施例
は、前記図１２の実施例の変形例であり、前記同様にメ
モリ回路ＢＬＯＣＫＡ，Ｂのような複数個がデータラッ
チを行うフリップフロップ回路ＤＦＦを備えたグローバ
ル出力回路ＧＤＯＣに対して、ビット線方向に縦て積み
にされる。
更に他の一実施例の構成図が示されている。この実施例
は、前記図１２の実施例の変形例であり、前記同様にメ
モリ回路ＢＬＯＣＫＡ，Ｂのような複数個がデータラッ
チを行うフリップフロップ回路ＤＦＦを備えたグローバ
ル出力回路ＧＤＯＣに対して、ビット線方向に縦て積み
にされる。
【００６２】この実施例では、グローバルビット線が上
記縦て積みにされた複数のメモリブロックＢＬＯＣＫ
Ａ，Ｂ等の第１メインアンプＭＡ１の出力端子に共通に
接続される。このため、各メモリブロックＢＬＯＣＫ
Ａ，Ｂ等の第１メインアンプＭＡ１の出力部には、３状
態出力回路が設けられる。つまり、非選択のメモリブロ
ックの出力を出力ハイインピーダンスとし、グローバル
ビット線には選択されたメモリブロックの出力信号が伝
えられるようにする。この構成では、グローバル出力回
路ＧＤＯＣは、第２メインアンプＭＡ２を単なるインバ
ータ回路で構成することができる。
記縦て積みにされた複数のメモリブロックＢＬＯＣＫ
Ａ，Ｂ等の第１メインアンプＭＡ１の出力端子に共通に
接続される。このため、各メモリブロックＢＬＯＣＫ
Ａ，Ｂ等の第１メインアンプＭＡ１の出力部には、３状
態出力回路が設けられる。つまり、非選択のメモリブロ
ックの出力を出力ハイインピーダンスとし、グローバル
ビット線には選択されたメモリブロックの出力信号が伝
えられるようにする。この構成では、グローバル出力回
路ＧＤＯＣは、第２メインアンプＭＡ２を単なるインバ
ータ回路で構成することができる。
【００６３】図１４には、この発明に係る半導体集積回
路装置の一実施例の全体構成図が示されている。同図に
示された各回路ブロックは、実際の半導体チップ上にお
ける幾何学的な配置に合わせて示されている。この実施
例は、各種演算器とメモリ回路及びメモリ制御回路及び
バス制御回路等から構成される。
路装置の一実施例の全体構成図が示されている。同図に
示された各回路ブロックは、実際の半導体チップ上にお
ける幾何学的な配置に合わせて示されている。この実施
例は、各種演算器とメモリ回路及びメモリ制御回路及び
バス制御回路等から構成される。
【００６４】演算器ＡＬＵやフロテーング・ポイント・
ユニット（ＦＰＵ：Floatring Point Unit) の動作速度
に合わせて高速なデータの書き込みや読み出しを行うよ
うにするために、それらの周辺には、前記実施例の高速
ＲＡＭが配置される。これに対して、半導体チップの下
部には、６個のＭＯＳＦＥＴからなるメモリセルＭＣを
備えた１ポートのＳＲＡＭが配置される。これらのメモ
リ回路は、それほど動作速度が要求されないメモリ回路
として用いられる。動作速度は、前記８ＭＯＳメモリセ
ルに比べて遅いが、反面同じ面積なら記憶容量を大きく
できるので、演算結果等を保持するデータエリアとして
用いられる。
ユニット（ＦＰＵ：Floatring Point Unit) の動作速度
に合わせて高速なデータの書き込みや読み出しを行うよ
うにするために、それらの周辺には、前記実施例の高速
ＲＡＭが配置される。これに対して、半導体チップの下
部には、６個のＭＯＳＦＥＴからなるメモリセルＭＣを
備えた１ポートのＳＲＡＭが配置される。これらのメモ
リ回路は、それほど動作速度が要求されないメモリ回路
として用いられる。動作速度は、前記８ＭＯＳメモリセ
ルに比べて遅いが、反面同じ面積なら記憶容量を大きく
できるので、演算結果等を保持するデータエリアとして
用いられる。
【００６５】上記各回路ブロックには、それぞれの機能
に対応して異なるしきい値電圧のＭＯＳＦＥＴにより構
成される。例えば、高耐圧等が要求される入出力回路Ｉ
Ｏは、高しきい値電圧ＶH とされ、高速パスが要求され
る演算器ＡＬＵ、ＦＰＵ、クロック回路とメモリ回路Ｈ
ＲＡＭ，ＳＲＡＭは、低しきい値電圧ＶLLとされ、それ
以外のインストラクション・ユニット（ＩＵ:Instructi
on Unit)、アドレスレジスタＡＤＲやプログラムカウン
タＰＣ等は中しきい値電圧ＶLHとされる。
に対応して異なるしきい値電圧のＭＯＳＦＥＴにより構
成される。例えば、高耐圧等が要求される入出力回路Ｉ
Ｏは、高しきい値電圧ＶH とされ、高速パスが要求され
る演算器ＡＬＵ、ＦＰＵ、クロック回路とメモリ回路Ｈ
ＲＡＭ，ＳＲＡＭは、低しきい値電圧ＶLLとされ、それ
以外のインストラクション・ユニット（ＩＵ:Instructi
on Unit)、アドレスレジスタＡＤＲやプログラムカウン
タＰＣ等は中しきい値電圧ＶLHとされる。
【００６６】より詳しく説明するなら、この発明に係る
前記高速メモリＨＳＲＡＭは、前記図１の実施例のよう
に、読み出し系の２つのＭＯＳＦＥＴＭＮ１，ＭＮ２が
低しきい値電圧ＶLLとされ、他は中しきい値電圧ＶLHと
される。また、６ＭＯＳメモリセルを用いたＳＲＡＭで
は、ラッチ回路のＭＯＳＦＥＴは中しきい値電圧Ｖ
LHに、アドレス選択用のＭＯＳＦＥＴは低しきい値電圧
ＶLLとされる。
前記高速メモリＨＳＲＡＭは、前記図１の実施例のよう
に、読み出し系の２つのＭＯＳＦＥＴＭＮ１，ＭＮ２が
低しきい値電圧ＶLLとされ、他は中しきい値電圧ＶLHと
される。また、６ＭＯＳメモリセルを用いたＳＲＡＭで
は、ラッチ回路のＭＯＳＦＥＴは中しきい値電圧Ｖ
LHに、アドレス選択用のＭＯＳＦＥＴは低しきい値電圧
ＶLLとされる。
【００６７】図１５には、この発明に係る半導体集積回
路装置の他の一実施例の全体構成図が示されている。同
図に示された各回路ブロックは、実際の半導体チップ上
における幾何学的な配置に合わせて示されている。この
実施例でも、各種演算器とメモリ回路及びメモリ制御回
路及びバス制御回路等から構成される。
路装置の他の一実施例の全体構成図が示されている。同
図に示された各回路ブロックは、実際の半導体チップ上
における幾何学的な配置に合わせて示されている。この
実施例でも、各種演算器とメモリ回路及びメモリ制御回
路及びバス制御回路等から構成される。
【００６８】演算器ＡＬＵやフロテーング・ポイント・
ユニット（ＦＰＵ：Floatring Point Unit) の動作速度
に合わせて高速なデータの書き込みや読み出しを行うよ
うにするために、それらの周辺には、前記実施例の高速
ＲＡＭが配置される。これに対して、半導体チップの上
下部には、ダイナミック型メモリセルを用いたＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）が配置
される。これらのメモリ回路は、それほど動作速度が要
求されないメモリ回路として用いられる。動作速度は遅
いが、反面同じ面積なら記憶容量を大きくできるので、
演算結果等を保持するデータエリアとして用いられる。
ユニット（ＦＰＵ：Floatring Point Unit) の動作速度
に合わせて高速なデータの書き込みや読み出しを行うよ
うにするために、それらの周辺には、前記実施例の高速
ＲＡＭが配置される。これに対して、半導体チップの上
下部には、ダイナミック型メモリセルを用いたＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）が配置
される。これらのメモリ回路は、それほど動作速度が要
求されないメモリ回路として用いられる。動作速度は遅
いが、反面同じ面積なら記憶容量を大きくできるので、
演算結果等を保持するデータエリアとして用いられる。
【００６９】上記各回路ブロックには、それぞれの機能
に対応して異なるしきい値電圧のＭＯＳＦＥＴにより構
成される。前記同様に、高耐圧等が要求される入出力回
路ＩＯは、高しきい値電圧ＶH とされ、高速パスが要求
される演算器ＡＬＵ、ＦＰＵ、クロック回路と高速ＲＡ
Ｍは、低しきい値電圧ＶLLとされ、それ以外のインスト
ラクション・ユニット（ＩＵ:Instruction Unit)、レジ
スタＡＤＲ及びＤＲＡＭのメモリセル部は中しきい値電
圧ＶLHとされる。ただし、高速ＲＡＭにおいて、前記図
１の実施例のように、読み出し系のＭＯＳＦＥＴが低し
きい値電圧ＶLLとされ、他は中しきい値電圧ＶLHとされ
る。
に対応して異なるしきい値電圧のＭＯＳＦＥＴにより構
成される。前記同様に、高耐圧等が要求される入出力回
路ＩＯは、高しきい値電圧ＶH とされ、高速パスが要求
される演算器ＡＬＵ、ＦＰＵ、クロック回路と高速ＲＡ
Ｍは、低しきい値電圧ＶLLとされ、それ以外のインスト
ラクション・ユニット（ＩＵ:Instruction Unit)、レジ
スタＡＤＲ及びＤＲＡＭのメモリセル部は中しきい値電
圧ＶLHとされる。ただし、高速ＲＡＭにおいて、前記図
１の実施例のように、読み出し系のＭＯＳＦＥＴが低し
きい値電圧ＶLLとされ、他は中しきい値電圧ＶLHとされ
る。
【００７０】図１６には、この発明に係るメモリ回路に
用いられるローカルアンプの他の一実施例の回路図が示
されている。この実施例のローカルアンプは、ダイナミ
ック動作と、スタティック動作の２通りの増幅動作を選
択できるような機能が付加されている。同図において、
点線で囲まれた回路が、前記図１等で用いたダイナミッ
ク型回路を構成するものである。かかる回路に対して、
下記のＮチャンネル型ＭＯＳＦＥＴＭＮ１０〜ＭＮ１４
が追加される。
用いられるローカルアンプの他の一実施例の回路図が示
されている。この実施例のローカルアンプは、ダイナミ
ック動作と、スタティック動作の２通りの増幅動作を選
択できるような機能が付加されている。同図において、
点線で囲まれた回路が、前記図１等で用いたダイナミッ
ク型回路を構成するものである。かかる回路に対して、
下記のＮチャンネル型ＭＯＳＦＥＴＭＮ１０〜ＭＮ１４
が追加される。
【００７１】ＭＯＳＦＥＴＭＮ１１とＭＮ１２及びＭＮ
１３とＭＮ１４は、それぞれが直列接続されて、ＭＯＳ
ＦＥＴＭＮ１０を介して上記ＭＯＳＦＥＴＭＮ３に対し
て並列形態に接続される。これらの直列ＭＯＳＦＥＴＭ
Ｎ１１，ＭＮ１２及びＭＮ１３，ＭＮ１４のそれぞれの
ゲートには、ビット線ＢＢ０ＵとＢＢ０Ｄが供給され
る。特に制限されないが、ビット線ＢＢ０ＵとＢＢ０Ｄ
とは、ＭＮ１１，ＭＮ１２及びＭＮ１３，ＭＮ１４のゲ
ートに対して交差的に接続される。
１３とＭＮ１４は、それぞれが直列接続されて、ＭＯＳ
ＦＥＴＭＮ１０を介して上記ＭＯＳＦＥＴＭＮ３に対し
て並列形態に接続される。これらの直列ＭＯＳＦＥＴＭ
Ｎ１１，ＭＮ１２及びＭＮ１３，ＭＮ１４のそれぞれの
ゲートには、ビット線ＢＢ０ＵとＢＢ０Ｄが供給され
る。特に制限されないが、ビット線ＢＢ０ＵとＢＢ０Ｄ
とは、ＭＮ１１，ＭＮ１２及びＭＮ１３，ＭＮ１４のゲ
ートに対して交差的に接続される。
【００７２】ＭＯＳＦＥＴＭＮ１０は、そのゲートに制
御信号ＣＮＴＬが供給される。信号ＣＮＴＬがロウレベ
ルのときには、ＭＯＳＦＥＴＭＮ１０がオフ状態になる
ので、前記点線で示したダイナミック型回路が動作して
前記のようなダイナミック動作を行うものである。スタ
ティック動作が指示されたときに信号ＣＮＴＬがハイレ
ベルとなり、ＭＯＳＦＥＴＭＮ１０をオン状態にさせ
る。これにより、上記ＭＯＳＦＥＴＭＮ３に対して上記
ＭＯＳＦＥＴＭＮ１０とＭＮ１１，ＭＮ１２又はＭＮ１
０はＭＮ１３，ＭＮ１４が並列形態に接続される。
御信号ＣＮＴＬが供給される。信号ＣＮＴＬがロウレベ
ルのときには、ＭＯＳＦＥＴＭＮ１０がオフ状態になる
ので、前記点線で示したダイナミック型回路が動作して
前記のようなダイナミック動作を行うものである。スタ
ティック動作が指示されたときに信号ＣＮＴＬがハイレ
ベルとなり、ＭＯＳＦＥＴＭＮ１０をオン状態にさせ
る。これにより、上記ＭＯＳＦＥＴＭＮ３に対して上記
ＭＯＳＦＥＴＭＮ１０とＭＮ１１，ＭＮ１２又はＭＮ１
０はＭＮ１３，ＭＮ１４が並列形態に接続される。
【００７３】上記ＭＯＳＦＥＴＭＮ１０がオン状態のと
きには、例えば上側のビット線ＢＢ０Ｕに読み出し信号
が得られるとき、下側のビット線ＢＢ０Ｄはハイレベル
のままであるので、ＭＯＳＦＥＴＭＮ１２とＭＮ１３は
オン状態である。したがって、ビット線ＢＢ０Ｕの読み
出し信号は、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２に対し
て、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１１、ＭＮ１４に
より増幅される。厳密には、上記ＭＮ１０〜ＭＮ１４の
合成コンダンクスタンスとＭＰ２のコンダクタンスの比
に対応した出力信号が得られるが、入力信号の変化に応
答してコンダクタンスが変化するのは、上記のようにＰ
チャンネル型ＭＯＳＦＥＴＭＰ２とＮチャンネル型ＭＯ
ＳＦＥＴＭＮ１１、ＭＮ１４で決まることになる。
きには、例えば上側のビット線ＢＢ０Ｕに読み出し信号
が得られるとき、下側のビット線ＢＢ０Ｄはハイレベル
のままであるので、ＭＯＳＦＥＴＭＮ１２とＭＮ１３は
オン状態である。したがって、ビット線ＢＢ０Ｕの読み
出し信号は、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２に対し
て、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１１、ＭＮ１４に
より増幅される。厳密には、上記ＭＮ１０〜ＭＮ１４の
合成コンダンクスタンスとＭＰ２のコンダクタンスの比
に対応した出力信号が得られるが、入力信号の変化に応
答してコンダクタンスが変化するのは、上記のようにＰ
チャンネル型ＭＯＳＦＥＴＭＰ２とＮチャンネル型ＭＯ
ＳＦＥＴＭＮ１１、ＭＮ１４で決まることになる。
【００７４】上記ＭＯＳＦＥＴＭＮ１０がオン状態のと
きには、例えば下側のビット線ＢＢ０Ｄに読み出し信号
が得られるとき、上側のビット線ＢＢ０Ｕはハイレベル
のままであるので、ＭＯＳＦＥＴＭＮ１１とＭＮ１４は
オン状態である。したがって、ビット線ＢＢ０Ｕの読み
出し信号は、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２に対し
て、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１２、ＭＮ１３に
より増幅される。上記のように２組の直列回路ＭＮ１
１，ＭＮ１２とＭＮ１３，ＭＮ１４を並列形態とし、ビ
ット線ＢＢ０Ｕ，ＢＢ０Ｄを交差的に供給することによ
り、いずれのビット線ＢＢ０Ｕ，ＢＢ０Ｄからの信号に
対してもＮチャンネル型ＭＯＳＦＥＴ側のコンダクタン
スを同等に変化させることができ、安定したスタティッ
ク型増幅動作を行うようにすることができる。
きには、例えば下側のビット線ＢＢ０Ｄに読み出し信号
が得られるとき、上側のビット線ＢＢ０Ｕはハイレベル
のままであるので、ＭＯＳＦＥＴＭＮ１１とＭＮ１４は
オン状態である。したがって、ビット線ＢＢ０Ｕの読み
出し信号は、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２に対し
て、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１２、ＭＮ１３に
より増幅される。上記のように２組の直列回路ＭＮ１
１，ＭＮ１２とＭＮ１３，ＭＮ１４を並列形態とし、ビ
ット線ＢＢ０Ｕ，ＢＢ０Ｄを交差的に供給することによ
り、いずれのビット線ＢＢ０Ｕ，ＢＢ０Ｄからの信号に
対してもＮチャンネル型ＭＯＳＦＥＴ側のコンダクタン
スを同等に変化させることができ、安定したスタティッ
ク型増幅動作を行うようにすることができる。
【００７５】図１７には、この発明に係るメモリ回路に
用いられるローカルアンプの更に他の一実施例の回路図
が示されている。この実施例のローカルアンプは、ダイ
ナミック動作と、スタティック動作の２通りの増幅動作
を選択できるような機能が付加されている。同図におい
て、点線で囲まれた回路が、前記図１等で用いたダイナ
ミック型回路を構成するものである。かかる回路に対し
て、下記のＮチャンネル型ＭＯＳＦＥＴＭＮ２０〜ＭＮ
２８及びＰチャンネル型ＭＯＳＦＥＴＭＰ２０が追加さ
れる。
用いられるローカルアンプの更に他の一実施例の回路図
が示されている。この実施例のローカルアンプは、ダイ
ナミック動作と、スタティック動作の２通りの増幅動作
を選択できるような機能が付加されている。同図におい
て、点線で囲まれた回路が、前記図１等で用いたダイナ
ミック型回路を構成するものである。かかる回路に対し
て、下記のＮチャンネル型ＭＯＳＦＥＴＭＮ２０〜ＭＮ
２８及びＰチャンネル型ＭＯＳＦＥＴＭＰ２０が追加さ
れる。
【００７６】ＭＯＳＦＥＴＭＮ２０は、そのゲートに制
御信号ＣＮＴＬが供給される。信号ＣＮＴＬがロウレベ
ルのときには、ＭＯＳＦＥＴＭＮ２０がオフ状態になる
ので、前記点線で示したダイナミック型回路が動作して
前記のようなダイナミック動作を行うものである。スタ
ティック動作が指示されたときに信号ＣＮＴＬがハイレ
ベルとなり、ＭＯＳＦＥＴＭＮ２０をオン状態にさせ
る。これにより、上記ＭＯＳＦＥＴＭＮ３に対して上記
ＭＯＳＦＥＴＭＮ２０とＭＮ２１が並列形態に接続され
る。
御信号ＣＮＴＬが供給される。信号ＣＮＴＬがロウレベ
ルのときには、ＭＯＳＦＥＴＭＮ２０がオフ状態になる
ので、前記点線で示したダイナミック型回路が動作して
前記のようなダイナミック動作を行うものである。スタ
ティック動作が指示されたときに信号ＣＮＴＬがハイレ
ベルとなり、ＭＯＳＦＥＴＭＮ２０をオン状態にさせ
る。これにより、上記ＭＯＳＦＥＴＭＮ３に対して上記
ＭＯＳＦＥＴＭＮ２０とＭＮ２１が並列形態に接続され
る。
【００７７】上記ＭＯＳＦＥＴＭＮ２１のゲートに、ビ
ット線ＢＢ０Ｕ又はＢＢ０Ｄのいずれが選択された場合
でも同様な増幅信号が与えられるように次の回路が設け
られる。ＭＯＳＦＥＴＭＮ２２とＭＮ２３及びＭＮ２４
とＭＮ２５は、それぞれが直列接続されて、それぞれの
ゲートにはビット線ＢＢ０ＵとＢＢ０Ｄが交差的に接続
される。これによりビット線ＢＢ０Ｕ，Ｄの電圧は、Ｍ
ＯＳＦＥＴ２２、２３及びＭＮ２４と２５を通してソー
スフォワ形態で上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ２
１のゲートに伝えられる。
ット線ＢＢ０Ｕ又はＢＢ０Ｄのいずれが選択された場合
でも同様な増幅信号が与えられるように次の回路が設け
られる。ＭＯＳＦＥＴＭＮ２２とＭＮ２３及びＭＮ２４
とＭＮ２５は、それぞれが直列接続されて、それぞれの
ゲートにはビット線ＢＢ０ＵとＢＢ０Ｄが交差的に接続
される。これによりビット線ＢＢ０Ｕ，Ｄの電圧は、Ｍ
ＯＳＦＥＴ２２、２３及びＭＮ２４と２５を通してソー
スフォワ形態で上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ２
１のゲートに伝えられる。
【００７８】上記ソースフォロワ形態のＭＯＳＦＥＴＭ
Ｎ２２，ＭＮ２３やＭＮ２４，ＭＮ２５の共通化された
ソース出力部には、レベルシフト用のダイオード接続の
Ｎチャンネル型ＭＯＳＦＥＴＭＮ２６と負荷として動作
するＮチャンネル型ＭＯＳＦＥＴＭＮ２７及びパワース
イッチとしてのＭＯＳＦＥＴＭＮ２８が直列に設けられ
る。上記ＭＯＳＦＥＴＭＮ２８のゲートには、前記信号
ＣＮＴＬが供給されてスタティック型動作のときにＭＯ
ＳＦＥＴＭＮ２８がオン状態にされる。
Ｎ２２，ＭＮ２３やＭＮ２４，ＭＮ２５の共通化された
ソース出力部には、レベルシフト用のダイオード接続の
Ｎチャンネル型ＭＯＳＦＥＴＭＮ２６と負荷として動作
するＮチャンネル型ＭＯＳＦＥＴＭＮ２７及びパワース
イッチとしてのＭＯＳＦＥＴＭＮ２８が直列に設けられ
る。上記ＭＯＳＦＥＴＭＮ２８のゲートには、前記信号
ＣＮＴＬが供給されてスタティック型動作のときにＭＯ
ＳＦＥＴＭＮ２８がオン状態にされる。
【００７９】カラム選択信号ＹＲ０＿Ｎは、インバータ
回路ＩＶ２より反転されてＭＯＳＦＥＴＭＮ２７のゲー
トに伝えられる。つまり、選択されたビット線に対応シ
タローカルアンプＬＡＭＰのＭＯＳＦＥＴＭＮ２７がオ
ン状態となり、上記ビット線ＢＢ０Ｕ，Ｄの読み出し信
号がソースフォロワ出力動作によって上記Ｎチャンネル
型ＭＯＳＦＥＴＭＮ２１のゲートに伝えられる。これに
より、読み出しビット線ＢＢ０Ｕ，Ｄの電圧がＰチャン
ネル型ＭＯＳＦＥＴＭＰ２又はＭＰ３とＮチャンネル型
ＭＯＳＦＥＴＭＮ２１に伝えられて、前記同様なスタテ
ィック増幅動作が行われる。
回路ＩＶ２より反転されてＭＯＳＦＥＴＭＮ２７のゲー
トに伝えられる。つまり、選択されたビット線に対応シ
タローカルアンプＬＡＭＰのＭＯＳＦＥＴＭＮ２７がオ
ン状態となり、上記ビット線ＢＢ０Ｕ，Ｄの読み出し信
号がソースフォロワ出力動作によって上記Ｎチャンネル
型ＭＯＳＦＥＴＭＮ２１のゲートに伝えられる。これに
より、読み出しビット線ＢＢ０Ｕ，Ｄの電圧がＰチャン
ネル型ＭＯＳＦＥＴＭＰ２又はＭＰ３とＮチャンネル型
ＭＯＳＦＥＴＭＮ２１に伝えられて、前記同様なスタテ
ィック増幅動作が行われる。
【００８０】Ｐチャンネル型ＭＯＳＦＥＴＭＰ２０は、
カラム選択信号ＹＲ０＿Ｎの非選択状態のときにオン状
態とっなて、ソースフォーワ出力ノード、つまりはＮチ
ャンネル型ＭＯＳＦＥＴＭＮ２１のゲートをビット線Ｂ
Ｂ０Ｕ，Ｄのプリチャージ電圧と同じ電源電圧にプリチ
ャージするものである。ダイオード接続のＭＯＳＦＥＴ
ＭＮ２６は、ＭＯＳＦＥＴＭＮ２１のゲート電圧が増幅
動作を開始したときに下がり過ぎるのを防止するための
ものである。
カラム選択信号ＹＲ０＿Ｎの非選択状態のときにオン状
態とっなて、ソースフォーワ出力ノード、つまりはＮチ
ャンネル型ＭＯＳＦＥＴＭＮ２１のゲートをビット線Ｂ
Ｂ０Ｕ，Ｄのプリチャージ電圧と同じ電源電圧にプリチ
ャージするものである。ダイオード接続のＭＯＳＦＥＴ
ＭＮ２６は、ＭＯＳＦＥＴＭＮ２１のゲート電圧が増幅
動作を開始したときに下がり過ぎるのを防止するための
ものである。
【００８１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、メ
モリセルは電気的に書き込みが可能なプログラマブルＲ
ＯＭにも同様に適用することができる。以上の説明では
主として本発明者によってなされた発明をその背景とな
った利用分野である複数のＲＡＭを内蔵したマイクロプ
ロセッサのようなＬＳＩに適用した場合について説明し
たが、本発明はそれに限定されるものでなく、メモリ回
路からの信号を階層方式で読み出すものものを含回路を
備えた半導体集積回路装置に広く利用することができ
る。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、メ
モリセルは電気的に書き込みが可能なプログラマブルＲ
ＯＭにも同様に適用することができる。以上の説明では
主として本発明者によってなされた発明をその背景とな
った利用分野である複数のＲＡＭを内蔵したマイクロプ
ロセッサのようなＬＳＩに適用した場合について説明し
たが、本発明はそれに限定されるものでなく、メモリ回
路からの信号を階層方式で読み出すものものを含回路を
備えた半導体集積回路装置に広く利用することができ
る。
【００８２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ワード線の選択動作と記憶情報に従っ
てメモリ電流が流れるか否かにされたメモリセルの読み
出し回路として、上記メモリセルがそれぞれ接続される
複数のビット線にゲートがそれぞれ供給され、かかるビ
ット線に与えられるプリチャージ電圧ではオフ状態に維
持される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビ
ット線の選択信号に対応して動作状態にされる第１増幅
回路と、かかる第１増幅回路の複数の増幅信号がそれぞ
れゲートに供給され、並列形態に接続された第２導電型
の第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の
増幅信号に対応した増幅信号を形成する第２増幅回路と
を設けることにより、高速化とタイミング設定の容易化
とを可能タイミングマージンの削減できアクセス時間の
向上を実現できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ワード線の選択動作と記憶情報に従っ
てメモリ電流が流れるか否かにされたメモリセルの読み
出し回路として、上記メモリセルがそれぞれ接続される
複数のビット線にゲートがそれぞれ供給され、かかるビ
ット線に与えられるプリチャージ電圧ではオフ状態に維
持される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビ
ット線の選択信号に対応して動作状態にされる第１増幅
回路と、かかる第１増幅回路の複数の増幅信号がそれぞ
れゲートに供給され、並列形態に接続された第２導電型
の第２ＭＯＳＦＥＴの複数を含み、上記第１増幅回路の
増幅信号に対応した増幅信号を形成する第２増幅回路と
を設けることにより、高速化とタイミング設定の容易化
とを可能タイミングマージンの削減できアクセス時間の
向上を実現できる。
【００８３】上記のようなダイナミック回路化による回
路遅延の改善と、前記のようなＮチャンネル型ＭＯＳＦ
ＥＴとＰチャンネル型ＭＯＳＦＥＴを組み合わせたドミ
ノ回路を採用することにより、レーシング回避が可能と
なりタイミングマージンの削減が可能になる。上記の読
み出し系回路を持つ８ＭＯＳＦＥＴ（２ポート）メモリ
に、６ＭＯＳＦＥＴの１ポートＳＲＡＭ又はＤＲＡＭを
組み合わせることにより、高速メモリと大容量メモリと
を搭載した使い勝手のよい半導体集積回路装置を得るこ
とができる。
路遅延の改善と、前記のようなＮチャンネル型ＭＯＳＦ
ＥＴとＰチャンネル型ＭＯＳＦＥＴを組み合わせたドミ
ノ回路を採用することにより、レーシング回避が可能と
なりタイミングマージンの削減が可能になる。上記の読
み出し系回路を持つ８ＭＯＳＦＥＴ（２ポート）メモリ
に、６ＭＯＳＦＥＴの１ポートＳＲＡＭ又はＤＲＡＭを
組み合わせることにより、高速メモリと大容量メモリと
を搭載した使い勝手のよい半導体集積回路装置を得るこ
とができる。
【図１】この発明に係る半導体集積回路装置に搭載され
るメモリ回路の一部の一実施例を示す回路図である。
るメモリ回路の一部の一実施例を示す回路図である。
【図２】この発明に係る半導体集積回路装置に搭載され
るメモリ回路の残り一部の一実施例を示す回路図であ
る。
るメモリ回路の残り一部の一実施例を示す回路図であ
る。
【図３】図１と図２とを合わせた全体回路図である。
【図４】この発明に係るメモリ回路の動作の一例を説明
するタイミング図である。
するタイミング図である。
【図５】図３の実施例のメモリ回路における読み出し経
路の等価回路図である。
路の等価回路図である。
【図６】この発明に係るメモリセルの一実施例を示す回
路図である。
路図である。
【図７】この発明に係るメモリ回路の一実施例を示す全
体ブロック図である。
体ブロック図である。
【図８】この発明に係るメモリ回路の一実施例を示す全
体レイアウト図である。
体レイアウト図である。
【図９】図８の中央部分の拡大した一実施例のレイアウ
ト図である。
ト図である。
【図１０】図８の中央部分の拡大した一実施例のレイア
ウト図である。
ウト図である。
【図１１】この発明に係る半導体集積回路装置に搭載さ
れるメモリ回路の他の一実施例を示す回路図である。
れるメモリ回路の他の一実施例を示す回路図である。
【図１２】この発明に係るメモリ回路の他の一実施例を
示す構成図である。
示す構成図である。
【図１３】この発明に係るメモリ回路の更に他の一実施
例を示す構成図である。
例を示す構成図である。
【図１４】この発明に係る半導体集積回路装置の一実施
例を示す全体構成図である。
例を示す全体構成図である。
【図１５】この発明に係る半導体集積回路装置の他の一
実施例を示す全体構成図である。
実施例を示す全体構成図である。
【図１６】この発明に係るメモリ回路に用いられるロー
カルアンプの他の一実施例を示す回路図である。
カルアンプの他の一実施例を示す回路図である。
【図１７】この発明に係るメモリ回路に用いられるロー
カルアンプの更に他の一実施例を示す回路図である。
カルアンプの更に他の一実施例を示す回路図である。
【図１８】この発明に先立って検討された増幅回路の一
例を示す構成図である。
例を示す構成図である。
ＭＣ…メモリセル、ＢＰＣ…ビット線プリチャージ回
路、ＬＡＭＰ…ローカルアンプ、ＤＯＣ…出力回路、Ｄ
ＩＣ…入力回路、ＷＤ…ライトドライバ、ＭＡ，ＭＡ
１，ＭＡ２…メインアンプ、ＤＦＦ…フリップフロップ
回路、ＭＡＣＵ，Ｄ…メモリセルアレイ、ＲＸＡＤＢ，
ＷＸＡＤＢ，ＲＹＡＤＢ，ＷＹＡＤＢ…アドレスバッフ
ァ、ＲＸＤＶＵ／Ｄ，ＷＸＤＶＵ／Ｄ…Ｘデコーダ＆ド
ライバ、ＲＹＤＶ，ＷＲＤＶ…Ｙデコーダ＆ドライバ、
ＣＯＮＴ…コントロール回路、ＭＰ１〜ＭＰ５，ＭＰ２
０…Ｐチャンネル型ＭＯＳＦＥＴ、ＭＮ１〜ＭＮ２８…
Ｎチャンネル型ＭＯＳＦＥＴ、ＩＶ，ＩＶ２…インバー
タ回路。
路、ＬＡＭＰ…ローカルアンプ、ＤＯＣ…出力回路、Ｄ
ＩＣ…入力回路、ＷＤ…ライトドライバ、ＭＡ，ＭＡ
１，ＭＡ２…メインアンプ、ＤＦＦ…フリップフロップ
回路、ＭＡＣＵ，Ｄ…メモリセルアレイ、ＲＸＡＤＢ，
ＷＸＡＤＢ，ＲＹＡＤＢ，ＷＹＡＤＢ…アドレスバッフ
ァ、ＲＸＤＶＵ／Ｄ，ＷＸＤＶＵ／Ｄ…Ｘデコーダ＆ド
ライバ、ＲＹＤＶ，ＷＲＤＶ…Ｙデコーダ＆ドライバ、
ＣＯＮＴ…コントロール回路、ＭＰ１〜ＭＰ５，ＭＰ２
０…Ｐチャンネル型ＭＯＳＦＥＴ、ＭＮ１〜ＭＮ２８…
Ｎチャンネル型ＭＯＳＦＥＴ、ＩＶ，ＩＶ２…インバー
タ回路。
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フロントページの続き
(72)発明者 鈴木 武史
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 日下田 恵一
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5B015 HH01 JJ21 KB23 NN01 PP01
PP07
Claims (12)
- 【請求項１】 複数のワード線と、 上記ワード線の選択動作と記憶情報に従ってメモリ電流
が流れるか否かにされたメモリセルの複数と、 上記メモリセルの複数が接続されたビット線の複数と、 上記複数のワード線の非選択時に上記ビット線のプリチ
ャージ動作を行い、いずれかのワード線の選択時に上記
プリチャージ動作を終了させるプリチャージ回路と、 上記複数のビット線にゲートがそれぞれ供給され、上記
プリチャージ回路によるビット線に与えられるプリチャ
ージ電圧ではオフ状態に維持される第１導電型の第１Ｍ
ＯＳＦＥＴを含み、上記ビット線の選択信号に対応して
動作状態にされ、上記ビット線の読み出し信号に対応し
た増幅信号を形成する第１増幅回路の複数と、 上記第１増幅回路の複数の出力信号がゲートにそれぞれ
供給され、並列形態に接続された第２導電型の第２ＭＯ
ＳＦＥＴの複数を含み、上記第１増幅回路の増幅信号に
対応した増幅信号を形成する第２増幅回路を備えた第１
メモリ回路を含んでなることを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１において、 上記メモリセルのメモリ電流径路は、直列形態の第３と
第４ＭＯＳＦＥＴからなり、 上記第３ＭＯＳＦＥＴのゲートには、２つのＣＭＯＳイ
ンバータ回路により構成されたラッチ回路に保持された
記憶電圧が供給され、第４ＭＯＳＦＥＴのゲートにはワ
ード線の選択信号が供給され、 上記ビット線は読み出し専用ビット線であり、 上記ワード線は読み出し専用ワード線であり、 上記ラッチ回路の一対の入出力ノードには、書き込み専
用のワード線によってスイッチ制御される一対の選択Ｍ
ＯＳＦＥＴを介して書き込み専用の一対の相補ビット線
に接続されるものであることを特徴とする半導体集積回
路装置。 - 【請求項３】 請求項１において、 上記メモリセルのメモリ電流径路は第５ＭＯＳＦＥＴの
ソース─ドレイン径路からなり、対応するワード線の選
択動作によりメモリ電流径路を形成するか否かの記憶情
報が構造的に設定されるものであることを特徴とする半
導体集積回路装置。 - 【請求項４】 請求項２において、 上記第１増幅回路の複数個に対して１つの第２増幅回路
が割り当てられ、上記第２増幅回路を複数個を備えて複
数ビット単位での読み出し信号が出力されるものである
ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項３において、 上記第１増幅回路の複数個に対して１つの第２増幅回路
が割り当てられ、上記第２増幅回路を複数個を備えて複
数ビット単位での読み出し信号が出力されるものである
ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項２において、 上記第１増幅回路に対して、上記ビット線と反対方向に
もビット線とそのプリチャージ回路及びかかるビット線
に対応した複数のワード線が配置されるものであり、 上記反対方向に配置されるビット線にゲートがそれぞれ
供給され、上記プリチャージ回路によるビット線に与え
られるプリチャージ電圧ではオフ状態に維持される第１
導電型の第５ＭＯＳＦＥＴは、前記第３ＭＯＳＦＥＴと
並列形態に接続され、 上記第１増幅回路に対したいずれか一方のビット線に対
応したワード線が選択状態にされるものであことを特徴
とする半導体集積回路装置。 - 【請求項７】 請求項２において、 上記第３及び第４ＭＯＳＦＥＴのしきい値電圧は、上記
ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのしき
い値電圧よりも小さなしきい値電圧に形成されることを
特徴とする半導体集積回路装置。 - 【請求項８】 請求項２において、 第２メモリ回路を更に備え、 上記第２メモリ回路は、 複数のワード線と、 複数の相補ビット線と、 上記複数のワード線と複数の相補ビット線との交点に設
けられ、ＣＭＯＳラッチ回路からなる記憶回路と、その
一対の入出力ノードと上記相補ビット線との間に設けら
れ、ゲートが上記ワード線に接続された選択用ＭＯＳＦ
ＥＴからなる複数のメモリセルを含むものであることを
特徴とする半導体集積回路装置。 - 【請求項９】 請求項８において、 上記第２メモリ回路は、メモリ動作時に比べて低い電圧
にされる動作モードを有することを特徴とする半導体集
積回路装置。 - 【請求項１０】 請求項８において、 上記第２メモリ回路の記憶容量は、上記第１メモリ回路
の記憶容量に比べて大きく形成されてなることを特徴と
する半導体集積回路装置。 - 【請求項１１】 請求項２において、 第３のメモリ回路を更に備え、 上記第３のメモリ回路は、 複数のワード線と、 複数のビット線と、 上記ワード線とビット線との交点に設けらられ、情報電
荷を保持するキャパシタと、上記キャパシタの情報保持
ノードと上記ビット線との間に設けられ、ゲートが上記
ワード線に接続された選択用ＭＯＳＦＥＴからなる複数
のメモリセルを含むものであることを特徴とする半導体
集積回路装置。 - 【請求項１２】 請求項１１において、 上記第３メモリ回路の記憶容量は、上記第１メモリ回路
の記憶容量に比べて大きく形成されてなることを特徴と
する半導体集積回路装置。
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