JPH09198870A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH09198870A JPH09198870A JP8009902A JP990296A JPH09198870A JP H09198870 A JPH09198870 A JP H09198870A JP 8009902 A JP8009902 A JP 8009902A JP 990296 A JP990296 A JP 990296A JP H09198870 A JPH09198870 A JP H09198870A
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- power supply
- threshold voltage
- peripheral circuit
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Abstract
(57)【要約】
【課題】 低電源電圧にて高速動作が可能で、スタンバ
イ電流を低減させることができるマルチポートメモリを
提供する。 【解決手段】 メモリセルアレイ１５に対して独立に共
有してアクセスするＡポートおよびＢポートのうち、高
速アクセスが必要なＡポートについては、低しきい値電
圧トランジスタにて構成し、低速アクセスで十分なＢポ
ートについては、高しきい値電圧トランジスタにて構成
する。
イ電流を低減させることができるマルチポートメモリを
提供する。 【解決手段】 メモリセルアレイ１５に対して独立に共
有してアクセスするＡポートおよびＢポートのうち、高
速アクセスが必要なＡポートについては、低しきい値電
圧トランジスタにて構成し、低速アクセスで十分なＢポ
ートについては、高しきい値電圧トランジスタにて構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
を共有する複数の入出力ポートを有するマルチポートメ
モリに関し、特に高速アクセス用ポートと低速アクセス
用ポートが混在するとともに、比較的低い電源電圧で動
作するマルチポートメモリに関するものである。
を共有する複数の入出力ポートを有するマルチポートメ
モリに関し、特に高速アクセス用ポートと低速アクセス
用ポートが混在するとともに、比較的低い電源電圧で動
作するマルチポートメモリに関するものである。
【０００２】
【従来の技術】一般に、マルチポートメモリでは、図７
に示すように、１つのメモリセルアレイ（記憶領域）に
対して、複数の入出力ポートを備え、各ポートからメモ
リセルアレイに対して独立して書込み／読出し（ＲＯＭ
の場合には読出しのみ）が行えるものとなっている。こ
こでは、アドレスデコーダＡ７１およびリード／ライト
回路Ａ７２からなる周辺回路ＡＰにて入出力ポートＡが
構成され、アドレスデコーダＢ７３およびリード／ライ
ト回路Ｂ７４からなる周辺回路ＢＰにて入出力ポートＢ
が構成され、メモリセルアレイ７５を共有するものとな
っている（例えば、「超高速ＭＯＳデバイス」p325：菅
野卓雄監修、培風館、1986年など）。
に示すように、１つのメモリセルアレイ（記憶領域）に
対して、複数の入出力ポートを備え、各ポートからメモ
リセルアレイに対して独立して書込み／読出し（ＲＯＭ
の場合には読出しのみ）が行えるものとなっている。こ
こでは、アドレスデコーダＡ７１およびリード／ライト
回路Ａ７２からなる周辺回路ＡＰにて入出力ポートＡが
構成され、アドレスデコーダＢ７３およびリード／ライ
ト回路Ｂ７４からなる周辺回路ＢＰにて入出力ポートＢ
が構成され、メモリセルアレイ７５を共有するものとな
っている（例えば、「超高速ＭＯＳデバイス」p325：菅
野卓雄監修、培風館、1986年など）。
【０００３】近年、低電力化のためにＬＳＩの電源電圧
の低下が強く望まれている。特に、安価ニッカド電池や
ニッケル水素電池の一本分の電圧である１．２Ｖ以下で
動作し、かつ速度性能を損なわないＬＳＩの実現が切望
されている。ＬＳＩの中心部品であるメモリについても
同様の要求がある。１Ｖで高速動作するメモリについて
は未だに技術的に固まっておらず、従来例と呼べるもの
は見あたらないが、ここでは現状技術から容易に類推し
うる構成を第１の従来技術として、図９に示す。
の低下が強く望まれている。特に、安価ニッカド電池や
ニッケル水素電池の一本分の電圧である１．２Ｖ以下で
動作し、かつ速度性能を損なわないＬＳＩの実現が切望
されている。ＬＳＩの中心部品であるメモリについても
同様の要求がある。１Ｖで高速動作するメモリについて
は未だに技術的に固まっておらず、従来例と呼べるもの
は見あたらないが、ここでは現状技術から容易に類推し
うる構成を第１の従来技術として、図９に示す。
【０００４】図９では、入力バッファ、プリデコーダ、
メインデコーダなどからなるアドレスデコーダＡ９１お
よびアドレスデコーダＢ９３と、センスアンプ、書込み
バッファ、出力バッファなどからなるリード／ライト回
路Ａ９２およびリード／ライト回路Ｂ９３とが、メモリ
周辺回路ＡＰ（Ａポート）およびＢＰ（Ｂポート）とし
て配置され、メモリセルアレイ（コア）９５を共有かつ
独立してアクセスできるものとなっている。
メインデコーダなどからなるアドレスデコーダＡ９１お
よびアドレスデコーダＢ９３と、センスアンプ、書込み
バッファ、出力バッファなどからなるリード／ライト回
路Ａ９２およびリード／ライト回路Ｂ９３とが、メモリ
周辺回路ＡＰ（Ａポート）およびＢＰ（Ｂポート）とし
て配置され、メモリセルアレイ（コア）９５を共有かつ
独立してアクセスできるものとなっている。
【０００５】ＡＰ，ＢＰについては、メモリセルアレイ
を構成するトランジスタのしきい値電圧に比較して、低
いしきい値電圧のトランジスタで構成されている。図１
０は図９のメモリ周辺回路の一部を示す回路図であり、
ＶＤＤは高電位電源線、ＧＮＤは低電位電源線、１０
１，１０２は低しきい値電圧トランジスタからなるＡＰ
およびＢＰ内の論理回路ＧＡ，ＧＢである。
を構成するトランジスタのしきい値電圧に比較して、低
いしきい値電圧のトランジスタで構成されている。図１
０は図９のメモリ周辺回路の一部を示す回路図であり、
ＶＤＤは高電位電源線、ＧＮＤは低電位電源線、１０
１，１０２は低しきい値電圧トランジスタからなるＡＰ
およびＢＰ内の論理回路ＧＡ，ＧＢである。
【０００６】また図８は、各トランジスタのしきい値電
圧とそのトランジスタで構成した論理ゲートの遅延時
間、およびスタンバイ電流の関係を示す説明図である。
特に電源電圧Ｖｄｄ＝１Ｖの場合を示しており、スタン
バイ電流Ｉｓｕｂはしきい値電圧＝０．６Ｖで正規化さ
れている。Ｖｄｄ＝１Ｖ付近では、しきい値電圧と遅延
時間ｔｐｄとの相関が非常に強く、しきい値電圧を下げ
ることによりスタンバイ電流Ｉｓｕｂは非常に大きくな
るが、遅延時間ｔｐｄが小さく抑えられ、高速な動作が
可能となる。
圧とそのトランジスタで構成した論理ゲートの遅延時
間、およびスタンバイ電流の関係を示す説明図である。
特に電源電圧Ｖｄｄ＝１Ｖの場合を示しており、スタン
バイ電流Ｉｓｕｂはしきい値電圧＝０．６Ｖで正規化さ
れている。Ｖｄｄ＝１Ｖ付近では、しきい値電圧と遅延
時間ｔｐｄとの相関が非常に強く、しきい値電圧を下げ
ることによりスタンバイ電流Ｉｓｕｂは非常に大きくな
るが、遅延時間ｔｐｄが小さく抑えられ、高速な動作が
可能となる。
【０００７】メモリの遅延時間のうち、８０％程度は周
辺回路の動作速度が占めていることから、ＡＰおよびＢ
Ｐを低しきい値トランジスタにて構成することにより、
１Ｖで高速に動作するメモリを実現することができる。
しかしながら、一方で、しきい値電圧の低下はスタンバ
イ電流Ｉｓｕｂを増加させる。例えば、しきい値電圧を
０．１Ｖ低くした場合、１０倍程度、スタンバイ電流Ｉ
ｓｕｂが増大する。
辺回路の動作速度が占めていることから、ＡＰおよびＢ
Ｐを低しきい値トランジスタにて構成することにより、
１Ｖで高速に動作するメモリを実現することができる。
しかしながら、一方で、しきい値電圧の低下はスタンバ
イ電流Ｉｓｕｂを増加させる。例えば、しきい値電圧を
０．１Ｖ低くした場合、１０倍程度、スタンバイ電流Ｉ
ｓｕｂが増大する。
【０００８】このスタンバイ電流Ｉｓｕｂは、所望の動
作には全く関係なく消費される電流となるため、無駄な
電源消費となる。したがって、トランジスタが非常に高
密度に集積されているメモリセルアレイ（コア）につい
て、低しきい値電圧トランジスタを使用することは、ス
タンバイ電流を著しく増加させることから、あまり得策
ではない。
作には全く関係なく消費される電流となるため、無駄な
電源消費となる。したがって、トランジスタが非常に高
密度に集積されているメモリセルアレイ（コア）につい
て、低しきい値電圧トランジスタを使用することは、ス
タンバイ電流を著しく増加させることから、あまり得策
ではない。
【０００９】また、第２の従来技術として、最近、図１
１に示すようなＭＴＣＭＯＳ回路（例えば、電子情報通
信学会 1994春季全国大会論文集５ C-627など）を応用
したＭＴＣＭＯＳメモリ（例えば、"1994 IEEE Symposi
um on Low Power Electronics", Digest of Technical
Papers, P.90など）が提案されている。図１１におい
て、ＶＤＤは高電位電源線、ＧＮＤは低電位電源線、１
１１，１１３は低しきい値電圧トランジスタからなるア
ドレスデコーダＡ，Ｂ、１１２，１１４は低しきい値電
圧トランジスタからなるリード／ライト回路Ａ，Ｂ、１
１５は高しきい値電圧トランジスタからなるメモリセル
アレイである。
１に示すようなＭＴＣＭＯＳ回路（例えば、電子情報通
信学会 1994春季全国大会論文集５ C-627など）を応用
したＭＴＣＭＯＳメモリ（例えば、"1994 IEEE Symposi
um on Low Power Electronics", Digest of Technical
Papers, P.90など）が提案されている。図１１におい
て、ＶＤＤは高電位電源線、ＧＮＤは低電位電源線、１
１１，１１３は低しきい値電圧トランジスタからなるア
ドレスデコーダＡ，Ｂ、１１２，１１４は低しきい値電
圧トランジスタからなるリード／ライト回路Ａ，Ｂ、１
１５は高しきい値電圧トランジスタからなるメモリセル
アレイである。
【００１０】また、１１６，１１７はＶＤＤとアドレス
デコーダＡ，Ｂとの間に設けられ、スリープ制御信号Ｓ
Ｌによりオン／オフ制御される高しきい値電圧トランジ
スタＱｓである。ここでは、各ポートＡＰ，ＢＰの周辺
回路に高しきい値電圧トランジスタＱｓを介して電源電
圧が供給されている点が、前述の第１の従来技術（図
９）と異なっている。
デコーダＡ，Ｂとの間に設けられ、スリープ制御信号Ｓ
Ｌによりオン／オフ制御される高しきい値電圧トランジ
スタＱｓである。ここでは、各ポートＡＰ，ＢＰの周辺
回路に高しきい値電圧トランジスタＱｓを介して電源電
圧が供給されている点が、前述の第１の従来技術（図
９）と異なっている。
【００１１】図１２は図１１のメモリ周辺回路の一部を
示す回路図であり、ＶＤＤＶは高しきい値電圧トランジ
スタＱｓを介してＶＤＤから電源が供給される擬似電源
線、１２１，１２２は低しきい値電圧トランジスタから
なるＡＰおよびＢＰ内の論理回路ＧＡ，ＧＢである。動
作時には、スリープ制御信号ＳＬが「ＬＯＷ」レベルと
なり、トランジスタＱｓがオンしてＶＤＤからＶＤＤＶ
を介してＧＡ，ＧＢに電源電圧が供給される。
示す回路図であり、ＶＤＤＶは高しきい値電圧トランジ
スタＱｓを介してＶＤＤから電源が供給される擬似電源
線、１２１，１２２は低しきい値電圧トランジスタから
なるＡＰおよびＢＰ内の論理回路ＧＡ，ＧＢである。動
作時には、スリープ制御信号ＳＬが「ＬＯＷ」レベルと
なり、トランジスタＱｓがオンしてＶＤＤからＶＤＤＶ
を介してＧＡ，ＧＢに電源電圧が供給される。
【００１２】一方、非動作時には、スリープ制御信号Ｓ
Ｌが「ＨＩＧＨ」レベルとなり、ＱｓがオフしてＶＤＤ
からの電源供給が遮断される。この場合、Ｑｓのしきい
値電圧が高いことから、電源電圧が低く、論理回路部に
しきい値電圧の低いトランジスタが使われている場合で
もスタンバイ電流が小さい。このことから、長時間にわ
たり外部からメモリ回路がアクセスされない場合には、
スリープ制御信号ＳＬを「ＨＩＧＨ」レベルに制御して
Ｑｓをカットオフすることによりスタンバイ電流を低減
できるものとなっていた。
Ｌが「ＨＩＧＨ」レベルとなり、ＱｓがオフしてＶＤＤ
からの電源供給が遮断される。この場合、Ｑｓのしきい
値電圧が高いことから、電源電圧が低く、論理回路部に
しきい値電圧の低いトランジスタが使われている場合で
もスタンバイ電流が小さい。このことから、長時間にわ
たり外部からメモリ回路がアクセスされない場合には、
スリープ制御信号ＳＬを「ＨＩＧＨ」レベルに制御して
Ｑｓをカットオフすることによりスタンバイ電流を低減
できるものとなっていた。
【００１３】
【発明が解決しようとする課題】したがって、このよう
な従来のマルチポートメモリでは、いずれの場合でも、
すべてのポートに対応するメモリ周辺回路を低しきい値
電圧のトランジスタで構成するものであるため、独立し
てメモリセルアレイをアクセスするポート数の増加に応
じてスタンバイ電流も増加するという問題点があった。
一般に、アナログ信号をサンプリングしながらディジタ
ル的にフィルタリングするディジタル信号処理用などの
用途には、「Ａポートからは高速アクセスが必要だか、
Ｂポートからは高速アクセスが必要ではない」という使
われ方が多い。
な従来のマルチポートメモリでは、いずれの場合でも、
すべてのポートに対応するメモリ周辺回路を低しきい値
電圧のトランジスタで構成するものであるため、独立し
てメモリセルアレイをアクセスするポート数の増加に応
じてスタンバイ電流も増加するという問題点があった。
一般に、アナログ信号をサンプリングしながらディジタ
ル的にフィルタリングするディジタル信号処理用などの
用途には、「Ａポートからは高速アクセスが必要だか、
Ｂポートからは高速アクセスが必要ではない」という使
われ方が多い。
【００１４】このような場合でも、従来はＡ，Ｂ両ポー
トともしきい値電圧の低いトランジスタでメモリ周辺回
路が構成されていることから、すべてのメモリ周辺回路
で大きなスタンバイ電流が流れてしまい、無駄な電力消
費が増大する原因となっていた。また、第２の従来技術
では、各ポートに対応して複数のスリープ制御用トラン
ジスタＱｓが必要となるため、半導体チップ上で必要と
なる実装面積を増大させる原因となっていた。本発明は
このような課題を解決するためのものであり、低電源電
圧にて高速動作が可能で、スタンバイ電流を低減させる
ことができるマルチポートメモリを提供することを目的
としている。
トともしきい値電圧の低いトランジスタでメモリ周辺回
路が構成されていることから、すべてのメモリ周辺回路
で大きなスタンバイ電流が流れてしまい、無駄な電力消
費が増大する原因となっていた。また、第２の従来技術
では、各ポートに対応して複数のスリープ制御用トラン
ジスタＱｓが必要となるため、半導体チップ上で必要と
なる実装面積を増大させる原因となっていた。本発明は
このような課題を解決するためのものであり、低電源電
圧にて高速動作が可能で、スタンバイ電流を低減させる
ことができるマルチポートメモリを提供することを目的
としている。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるマルチポートメモリは、低しき
い値電圧トランジスタにより第１のポートを構成する第
１の周辺回路群と、高しきい値電圧トランジスタにより
第２のポートを構成する第２の周辺回路群とを備えるも
のである。したがって、第１のポートを構成する第１の
周辺回路群が低しきい値電圧トランジスタにより構成さ
れ、第２のポートを構成する第２の周辺回路群が高しき
い値電圧トランジスタにより構成される。
るために、本発明によるマルチポートメモリは、低しき
い値電圧トランジスタにより第１のポートを構成する第
１の周辺回路群と、高しきい値電圧トランジスタにより
第２のポートを構成する第２の周辺回路群とを備えるも
のである。したがって、第１のポートを構成する第１の
周辺回路群が低しきい値電圧トランジスタにより構成さ
れ、第２のポートを構成する第２の周辺回路群が高しき
い値電圧トランジスタにより構成される。
【００１６】また、第１の周辺回路群に高電位の電源を
供給する第１の擬似電源線と、所定の高電位電源線から
第１の擬似電源線に対して供給する電源を制御する第１
の高しきい値電圧トランジスタとを備えるものである。
したがって、所定の高電位電源線から第１の擬似電源線
に対し、第１の高しきい値電圧トランジスタを介して高
電位の電源が供給される。
供給する第１の擬似電源線と、所定の高電位電源線から
第１の擬似電源線に対して供給する電源を制御する第１
の高しきい値電圧トランジスタとを備えるものである。
したがって、所定の高電位電源線から第１の擬似電源線
に対し、第１の高しきい値電圧トランジスタを介して高
電位の電源が供給される。
【００１７】また、第１の周辺回路群に低電位の電源を
供給する第２の擬似電源線と、所定の低電位電源線から
第２の擬似電源線に対して供給する電源を制御する第２
の高しきい値電圧トランジスタとを備えるものである。
したがって、所定の低電位電源線から第２の擬似電源線
に対し、第２の高しきい値電圧トランジスタを介して高
電位の電源が供給される。
供給する第２の擬似電源線と、所定の低電位電源線から
第２の擬似電源線に対して供給する電源を制御する第２
の高しきい値電圧トランジスタとを備えるものである。
したがって、所定の低電位電源線から第２の擬似電源線
に対し、第２の高しきい値電圧トランジスタを介して高
電位の電源が供給される。
【００１８】また、第１の周辺回路群に高電位の電源を
供給する第３の擬似電源線と、所定の高電位電源線から
第３の擬似電源線に対して供給する電源を制御する第３
の高しきい値電圧トランジスタと、第１の周辺回路群に
低電位の電源を供給する第４の擬似電源線と、所定の低
電位電源線から第４の擬似電源線に対して供給する電源
を制御する第４の高しきい値電圧トランジスタとを備え
るものである。したがって、所定の高電位電源線から第
３の擬似電源線に対し、第３の高しきい値電圧トランジ
スタを介して高電位の電源が供給され、所定の低電位電
源線から第４の擬似電源線に対し、第４の高しきい値電
圧トランジスタを介して低電位の電源が供給される。
供給する第３の擬似電源線と、所定の高電位電源線から
第３の擬似電源線に対して供給する電源を制御する第３
の高しきい値電圧トランジスタと、第１の周辺回路群に
低電位の電源を供給する第４の擬似電源線と、所定の低
電位電源線から第４の擬似電源線に対して供給する電源
を制御する第４の高しきい値電圧トランジスタとを備え
るものである。したがって、所定の高電位電源線から第
３の擬似電源線に対し、第３の高しきい値電圧トランジ
スタを介して高電位の電源が供給され、所定の低電位電
源線から第４の擬似電源線に対し、第４の高しきい値電
圧トランジスタを介して低電位の電源が供給される。
【００１９】さらに、第２の周辺回路群に対して、高電
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたものである。したが
って、第２の周辺回路群に対して、高電位電源線から高
電位の電源が供給され、低電位電源線から低電位の電源
が供給される。
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたものである。したが
って、第２の周辺回路群に対して、高電位電源線から高
電位の電源が供給され、低電位電源線から低電位の電源
が供給される。
【００２０】また本発明による他のマルチポートメモリ
は、低しきい値電圧トランジスタにより第１および第２
のポートを構成する第１および第２の周辺回路群と、第
１の周辺回路群に高電位の電源を供給する第１の擬似電
源線と、所定の高電位電源線から第１の擬似電源線に対
して供給する電源を制御する第１の高しきい値電圧トラ
ンジスタとを備えるものである。したがって、所定の高
電位電源線から第１の擬似電源線に対し、第１の高しき
い値電圧トランジスタを介して高電位の電源が供給され
る。
は、低しきい値電圧トランジスタにより第１および第２
のポートを構成する第１および第２の周辺回路群と、第
１の周辺回路群に高電位の電源を供給する第１の擬似電
源線と、所定の高電位電源線から第１の擬似電源線に対
して供給する電源を制御する第１の高しきい値電圧トラ
ンジスタとを備えるものである。したがって、所定の高
電位電源線から第１の擬似電源線に対し、第１の高しき
い値電圧トランジスタを介して高電位の電源が供給され
る。
【００２１】また、低しきい値電圧トランジスタにより
第１および第２のポートを構成する第１および第２の周
辺回路群と、第１の周辺回路群に低電位の電源を供給す
る第１の擬似電源線と、所定の低電位電源線から第１の
擬似電源線に対して供給する電源を制御する第１の高し
きい値電圧トランジスタとを備えるものである。したが
って、所定の低電位電源線から第２の擬似電源線に対
し、第２の高しきい値電圧トランジスタを介して高電位
の電源が供給される。
第１および第２のポートを構成する第１および第２の周
辺回路群と、第１の周辺回路群に低電位の電源を供給す
る第１の擬似電源線と、所定の低電位電源線から第１の
擬似電源線に対して供給する電源を制御する第１の高し
きい値電圧トランジスタとを備えるものである。したが
って、所定の低電位電源線から第２の擬似電源線に対
し、第２の高しきい値電圧トランジスタを介して高電位
の電源が供給される。
【００２２】また、低しきい値電圧トランジスタにより
第１および第２のポートを構成する第１および第２の周
辺回路群と、第１の周辺回路群に高電位の電源を供給す
る第３の擬似電源線と、所定の高電位電源線から第３の
擬似電源線に対して供給する電源を制御する第３の高し
きい値電圧トランジスタと、第１の周辺回路群に低電位
の電源を供給する第４の擬似電源線と、所定の低電位電
源線から第４の擬似電源線に対して供給する電源を制御
する第４の高しきい値電圧トランジスタとを備えるもの
である。したがって、所定の高電位電源線から第３の擬
似電源線に対し、第３の高しきい値電圧トランジスタを
介して高電位の電源が供給され、所定の低電位電源線か
ら第４の擬似電源線に対し、第４の高しきい値電圧トラ
ンジスタを介して低電位の電源が供給される。
第１および第２のポートを構成する第１および第２の周
辺回路群と、第１の周辺回路群に高電位の電源を供給す
る第３の擬似電源線と、所定の高電位電源線から第３の
擬似電源線に対して供給する電源を制御する第３の高し
きい値電圧トランジスタと、第１の周辺回路群に低電位
の電源を供給する第４の擬似電源線と、所定の低電位電
源線から第４の擬似電源線に対して供給する電源を制御
する第４の高しきい値電圧トランジスタとを備えるもの
である。したがって、所定の高電位電源線から第３の擬
似電源線に対し、第３の高しきい値電圧トランジスタを
介して高電位の電源が供給され、所定の低電位電源線か
ら第４の擬似電源線に対し、第４の高しきい値電圧トラ
ンジスタを介して低電位の電源が供給される。
【００２３】さらに、第２の周辺回路群に対して、高電
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたものである。したが
って、第２の周辺回路群に対して、高電位電源線から高
電位の電源が供給され、低電位電源線から低電位の電源
が供給される。
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたものである。したが
って、第２の周辺回路群に対して、高電位電源線から高
電位の電源が供給され、低電位電源線から低電位の電源
が供給される。
【００２４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態である
マルチポートメモリのブロック図であり、同図におい
て、１１，１２は低しきい値電圧トランジスタからなる
アドレスデコーダＡおよびリード／ライト回路Ａ、１
３，１４は高しきい値電圧トランジスタからなるアドレ
スデコーダＢおよびリード／ライト回路Ｂ、１５は高し
きい値電圧トランジスタからなるメモリセルアレイであ
る。
して説明する。図１は本発明の第１の実施の形態である
マルチポートメモリのブロック図であり、同図におい
て、１１，１２は低しきい値電圧トランジスタからなる
アドレスデコーダＡおよびリード／ライト回路Ａ、１
３，１４は高しきい値電圧トランジスタからなるアドレ
スデコーダＢおよびリード／ライト回路Ｂ、１５は高し
きい値電圧トランジスタからなるメモリセルアレイであ
る。
【００２５】ここでは、アドレスデコーダＡおよびリー
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰは低しきい値電圧ト
ランジスタから構成され、ＢＰは高しきい値電圧トラン
ジスタから構成されるものとなり、これら２つのポート
によりメモリセルアレイ１５が独立かつ共有してアクセ
スされる。
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰは低しきい値電圧ト
ランジスタから構成され、ＢＰは高しきい値電圧トラン
ジスタから構成されるものとなり、これら２つのポート
によりメモリセルアレイ１５が独立かつ共有してアクセ
スされる。
【００２６】図２は図１のメモリ周辺回路の一部を示す
回路図であり、ＶＤＤは高電位電源線、ＧＮＤは低電位
電源線、２１は低しきい値電圧トランジスタからなるＡ
Ｐ内の論理回路ＧＡ、２２は高しきい値電圧トランジス
タからなるＢＰ内の論理回路ＧＢである。ＡＰ（Ａポー
ト）では、低しきい値電圧トランジスタで構成されてい
るため、高速に動作するがスタンバイ電流が大きい。Ｂ
Ｐ（Ｂポート）では、高しきい値電圧トランジスタで構
成されているため、低速で動作するがスタンバイ電流が
小さい。
回路図であり、ＶＤＤは高電位電源線、ＧＮＤは低電位
電源線、２１は低しきい値電圧トランジスタからなるＡ
Ｐ内の論理回路ＧＡ、２２は高しきい値電圧トランジス
タからなるＢＰ内の論理回路ＧＢである。ＡＰ（Ａポー
ト）では、低しきい値電圧トランジスタで構成されてい
るため、高速に動作するがスタンバイ電流が大きい。Ｂ
Ｐ（Ｂポート）では、高しきい値電圧トランジスタで構
成されているため、低速で動作するがスタンバイ電流が
小さい。
【００２７】例えば、電源電圧を１Ｖ、高しきい値電圧
の絶対値を０．６Ｖ、低しきい値電圧の絶対値を０．２
Ｖとすると、Ａポートの速度性能は、Ｂポートに比較し
て１０倍程度となる。一方、Ａポートのスタンバイ電流
は、Ｂポートに比較して１００００倍程度となる。
の絶対値を０．６Ｖ、低しきい値電圧の絶対値を０．２
Ｖとすると、Ａポートの速度性能は、Ｂポートに比較し
て１０倍程度となる。一方、Ａポートのスタンバイ電流
は、Ｂポートに比較して１００００倍程度となる。
【００２８】したがって、メモリセルアレイに対して一
方のポートからは高速アクセスが必要であるが、他方の
ポートからは低速アクセスでよい場合には、速度性能の
高いＡポートから高速アクセスし、Ｂポートから低速ア
クセスすることにより、それぞれの要求に対応した所望
の書込み／読出し動作を行うことが可能となる。また、
ＢＰにおけるスタンバイ電流がほとんど無視できる大き
さとなるため、マルチポートメモリ全体のスタンバイ電
流は、従来（図９参照）と比較して、約１／２程度に低
減させることが可能となる。
方のポートからは高速アクセスが必要であるが、他方の
ポートからは低速アクセスでよい場合には、速度性能の
高いＡポートから高速アクセスし、Ｂポートから低速ア
クセスすることにより、それぞれの要求に対応した所望
の書込み／読出し動作を行うことが可能となる。また、
ＢＰにおけるスタンバイ電流がほとんど無視できる大き
さとなるため、マルチポートメモリ全体のスタンバイ電
流は、従来（図９参照）と比較して、約１／２程度に低
減させることが可能となる。
【００２９】次に、図３を参照して、本発明の第２の実
施の形態について説明する。図３は本発明の第２の実施
の形態であるマルチポートメモリのブロック図であり、
同図において、３１，３２は低しきい値電圧トランジス
タからなるアドレスデコーダＡおよびリード／ライト回
路Ａ、３３，３４は高しきい値電圧トランジスタからな
るアドレスデコーダＢおよびリード／ライト回路Ｂ、３
５は高しきい値電圧トランジスタからなるメモリセルア
レイである。
施の形態について説明する。図３は本発明の第２の実施
の形態であるマルチポートメモリのブロック図であり、
同図において、３１，３２は低しきい値電圧トランジス
タからなるアドレスデコーダＡおよびリード／ライト回
路Ａ、３３，３４は高しきい値電圧トランジスタからな
るアドレスデコーダＢおよびリード／ライト回路Ｂ、３
５は高しきい値電圧トランジスタからなるメモリセルア
レイである。
【００３０】ここでは、アドレスデコーダＡおよびリー
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰは低しきい値電圧ト
ランジスタから構成され、ＢＰは高しきい値電圧トラン
ジスタから構成されるものとなり、これら２つのポート
によりメモリセルアレイ３５が独立かつ共有してアクセ
スされる。
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰは低しきい値電圧ト
ランジスタから構成され、ＢＰは高しきい値電圧トラン
ジスタから構成されるものとなり、これら２つのポート
によりメモリセルアレイ３５が独立かつ共有してアクセ
スされる。
【００３１】また、ＶＤＤは高電位電源線、ＧＮＤは低
電位電源線、３６はＶＤＤとＡＰとの間に設けられ、ス
リープ制御信号ＳＬによりオン／オフ制御される高しき
い値電圧トランジスタＱｓである。図４は図３のメモリ
周辺回路の一部を示す回路図であり、ＶＤＤは高電位電
源線、ＧＮＤは低電位電源線、４１は低しきい値電圧ト
ランジスタからなるＡＰ内の論理回路ＧＡ、４２は高し
きい値電圧トランジスタからなるＢＰ内の論理回路Ｇ
Ｂ、ＶＤＤＶは高しきい値電圧トランジスタＱｓを介し
てＶＤＤから電源が供給される擬似電源線である。
電位電源線、３６はＶＤＤとＡＰとの間に設けられ、ス
リープ制御信号ＳＬによりオン／オフ制御される高しき
い値電圧トランジスタＱｓである。図４は図３のメモリ
周辺回路の一部を示す回路図であり、ＶＤＤは高電位電
源線、ＧＮＤは低電位電源線、４１は低しきい値電圧ト
ランジスタからなるＡＰ内の論理回路ＧＡ、４２は高し
きい値電圧トランジスタからなるＢＰ内の論理回路Ｇ
Ｂ、ＶＤＤＶは高しきい値電圧トランジスタＱｓを介し
てＶＤＤから電源が供給される擬似電源線である。
【００３２】アクティブ期間（動作時）には、スリープ
制御信号ＳＬが「ＬＯＷ」レベルとなり、トランジスタ
ＱｓがオンしてＶＤＤからＶＤＤＶを介してＧＡに電源
電圧が供給される。一方、スリープ期間（非動作時）に
は、スリープ制御信号ＳＬが「ＨＩＧＨ」レベルとな
り、ＱｓがオフしてＶＤＤからの電源供給が遮断され
る。この場合、Ｑｓのしきい値電圧が高いことから、電
源電圧が低く、論理回路部にしきい値電圧の低いトラン
ジスタが使われている場合でもスタンバイ電流が小さ
い。
制御信号ＳＬが「ＬＯＷ」レベルとなり、トランジスタ
ＱｓがオンしてＶＤＤからＶＤＤＶを介してＧＡに電源
電圧が供給される。一方、スリープ期間（非動作時）に
は、スリープ制御信号ＳＬが「ＨＩＧＨ」レベルとな
り、ＱｓがオフしてＶＤＤからの電源供給が遮断され
る。この場合、Ｑｓのしきい値電圧が高いことから、電
源電圧が低く、論理回路部にしきい値電圧の低いトラン
ジスタが使われている場合でもスタンバイ電流が小さ
い。
【００３３】ＡＰ（Ａポート）では、低しきい値電圧ト
ランジスタで構成されているため、高速に動作するがア
クティブ期間ではスタンバイ電流が大きい。ＢＰ（Ｂポ
ート）では、高しきい値電圧トランジスタで構成されて
いるため、低速で動作するがスタンバイ電流が小さい。
したがって、メモリセルアレイに対して一方のポートか
らは高速アクセスが必要であるがスリープ期間があり、
他方のポートからは低速アクセスでよい場合には、速度
性能の高いＡポートから高速アクセスし、Ｂポートから
低速アクセスすることにより、それぞれの要求に対応し
た所望の書込み／読出し動作を行うことが可能となる。
ランジスタで構成されているため、高速に動作するがア
クティブ期間ではスタンバイ電流が大きい。ＢＰ（Ｂポ
ート）では、高しきい値電圧トランジスタで構成されて
いるため、低速で動作するがスタンバイ電流が小さい。
したがって、メモリセルアレイに対して一方のポートか
らは高速アクセスが必要であるがスリープ期間があり、
他方のポートからは低速アクセスでよい場合には、速度
性能の高いＡポートから高速アクセスし、Ｂポートから
低速アクセスすることにより、それぞれの要求に対応し
た所望の書込み／読出し動作を行うことが可能となる。
【００３４】また、ＢＰにおけるスタンバイ電流がほと
んど無視できる大きさとなるため、マルチポートメモリ
全体のスタンバイ電流は、アクティブ期間において、従
来（図９参照）と比較して、約１／２程度に低減させる
ことが可能となる。さらに、スリープ期間においては、
ＡＰ，ＢＰともスタンバイ電流がほとんど無視できる大
きさとなるため、全体として大幅にスタンバイ電流を低
減させることが可能となる。
んど無視できる大きさとなるため、マルチポートメモリ
全体のスタンバイ電流は、アクティブ期間において、従
来（図９参照）と比較して、約１／２程度に低減させる
ことが可能となる。さらに、スリープ期間においては、
ＡＰ，ＢＰともスタンバイ電流がほとんど無視できる大
きさとなるため、全体として大幅にスタンバイ電流を低
減させることが可能となる。
【００３５】次に、図５を参照して、本発明の第３の実
施の形態について説明する。図５は本発明の第３の実施
の形態であるマルチポートメモリのブロック図であり、
同図において、５１，５３は低しきい値電圧トランジス
タからなるアドレスデコーダＡ，Ｂ、５２，５４は低し
きい値電圧トランジスタからなるリード／ライト回路
Ａ，Ｂ、５５は高しきい値電圧トランジスタからなるメ
モリセルアレイである。
施の形態について説明する。図５は本発明の第３の実施
の形態であるマルチポートメモリのブロック図であり、
同図において、５１，５３は低しきい値電圧トランジス
タからなるアドレスデコーダＡ，Ｂ、５２，５４は低し
きい値電圧トランジスタからなるリード／ライト回路
Ａ，Ｂ、５５は高しきい値電圧トランジスタからなるメ
モリセルアレイである。
【００３６】ここでは、アドレスデコーダＡおよびリー
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰ，ＢＰは低しきい値
電圧トランジスタから構成されるものとなり、これら２
つのポートによりメモリセルアレイ５５が独立かつ共有
してアクセスされる。
ドライト回路ＡにてＡポートに対応するメモリ周辺回路
ＡＰが構成され、アドレスデコーダＢおよびリードライ
ト回路ＢにてＢポートに対応するメモリ周辺回路ＢＰが
構成されている。したがって、ＡＰ，ＢＰは低しきい値
電圧トランジスタから構成されるものとなり、これら２
つのポートによりメモリセルアレイ５５が独立かつ共有
してアクセスされる。
【００３７】また、ＶＤＤは高電位電源線、ＧＮＤは低
電位電源線、５６はＶＤＤとＡＰとの間に設けられ、ス
リープ制御信号ＳＬによりオン／オフ制御される高しき
い値電圧トランジスタＱｓである。図６は図５のメモリ
周辺回路の一部を示す回路図であり、ＶＤＤは高電位電
源線、ＧＮＤは低電位電源線、６１は低しきい値電圧ト
ランジスタからなるＡＰ内の論理回路ＧＡ、６２は低し
きい値電圧トランジスタからなるＢＰ内の論理回路Ｇ
Ｂ、ＶＤＤＶは高しきい値電圧トランジスタＱｓを介し
てＶＤＤから電源が供給される擬似電源線である。
電位電源線、５６はＶＤＤとＡＰとの間に設けられ、ス
リープ制御信号ＳＬによりオン／オフ制御される高しき
い値電圧トランジスタＱｓである。図６は図５のメモリ
周辺回路の一部を示す回路図であり、ＶＤＤは高電位電
源線、ＧＮＤは低電位電源線、６１は低しきい値電圧ト
ランジスタからなるＡＰ内の論理回路ＧＡ、６２は低し
きい値電圧トランジスタからなるＢＰ内の論理回路Ｇ
Ｂ、ＶＤＤＶは高しきい値電圧トランジスタＱｓを介し
てＶＤＤから電源が供給される擬似電源線である。
【００３８】アクティブ期間（動作時）には、スリープ
制御信号ＳＬが「ＬＯＷ」レベルとなり、トランジスタ
ＱｓがオンしてＶＤＤからＶＤＤＶを介してＧＡに電源
電圧が供給される。一方、スリープ期間（非動作時）に
は、スリープ制御信号ＳＬが「ＨＩＧＨ」レベルとな
り、ＱｓがオフしてＶＤＤからの電源供給が遮断され
る。この場合、Ｑｓのしきい値電圧が高いことから、電
源電圧が低く、論理回路部にしきい値電圧の低いトラン
ジスタが使われている場合でもスタンバイ電流が小さ
い。
制御信号ＳＬが「ＬＯＷ」レベルとなり、トランジスタ
ＱｓがオンしてＶＤＤからＶＤＤＶを介してＧＡに電源
電圧が供給される。一方、スリープ期間（非動作時）に
は、スリープ制御信号ＳＬが「ＨＩＧＨ」レベルとな
り、ＱｓがオフしてＶＤＤからの電源供給が遮断され
る。この場合、Ｑｓのしきい値電圧が高いことから、電
源電圧が低く、論理回路部にしきい値電圧の低いトラン
ジスタが使われている場合でもスタンバイ電流が小さ
い。
【００３９】ＡＰ（Ａポート）およびＢＰ（Ｂポート）
では、低しきい値電圧トランジスタで構成されているた
め、高速に動作するがスタンバイ電流が大きい。したが
って、メモリセルアレイに対して両方のポートからは高
速アクセスが必要であるが、一方のポートについてスリ
ープ期間がある場合には、スリープ期間が設けられる側
についてはＡポートからアクセスし、他方をＢポートか
らアクセスすることにより、それぞれの要求に対応した
所望の書込み／読出し動作を行うことが可能となる。
では、低しきい値電圧トランジスタで構成されているた
め、高速に動作するがスタンバイ電流が大きい。したが
って、メモリセルアレイに対して両方のポートからは高
速アクセスが必要であるが、一方のポートについてスリ
ープ期間がある場合には、スリープ期間が設けられる側
についてはＡポートからアクセスし、他方をＢポートか
らアクセスすることにより、それぞれの要求に対応した
所望の書込み／読出し動作を行うことが可能となる。
【００４０】また、スリープ期間において、ＡＰにおけ
るスタンバイ電流がほとんど無視できる大きさとなるた
め、マルチポートメモリ全体のスタンバイ電流は、スリ
ープ期間において、従来（図９参照）と比較して、約１
／２程度に低減させることが可能となる。また、従来
（図１２参照）と比較して、スリープ制御用トランジス
タＱｓの数を削減することができ、半導体チップ上で必
要となる実装面積を縮小することが可能となる。
るスタンバイ電流がほとんど無視できる大きさとなるた
め、マルチポートメモリ全体のスタンバイ電流は、スリ
ープ期間において、従来（図９参照）と比較して、約１
／２程度に低減させることが可能となる。また、従来
（図１２参照）と比較して、スリープ制御用トランジス
タＱｓの数を削減することができ、半導体チップ上で必
要となる実装面積を縮小することが可能となる。
【００４１】なお、以上の説明において、２つの入出力
ポートを有する場合を例に説明したが、これに限定され
るものではなく、３つ以上の入出力ポートを有する場合
でも、前述と同様の作用効果を得ることが可能となる。
また、以上の説明において、高電位電源側に高しきい値
電圧トランジスタを設けた場合について説明したが、こ
れに限定されるものではなく、低電位電源側に高しきい
値電圧トランジスタを設けた場合、あるいは高電位電源
側および低電位電源側の両方に高しきい値電圧トランジ
スタを設けた場合も同様であり、前述と同様の作用効果
を得ることが可能となる。
ポートを有する場合を例に説明したが、これに限定され
るものではなく、３つ以上の入出力ポートを有する場合
でも、前述と同様の作用効果を得ることが可能となる。
また、以上の説明において、高電位電源側に高しきい値
電圧トランジスタを設けた場合について説明したが、こ
れに限定されるものではなく、低電位電源側に高しきい
値電圧トランジスタを設けた場合、あるいは高電位電源
側および低電位電源側の両方に高しきい値電圧トランジ
スタを設けた場合も同様であり、前述と同様の作用効果
を得ることが可能となる。
【００４２】
【発明の効果】以上説明したように、本発明は、第１の
ポートを構成する第１の周辺回路群を低しきい値電圧ト
ランジスタにより構成し、第２のポートを構成する第２
の周辺回路群を高しきい値電圧トランジスタにより構成
するようにしたので、メモリセルアレイに対して一方の
ポートからは高速アクセスが必要であるが、他方のポー
トからは低速アクセスでよい場合には、速度性能の高い
第１のポートから高速アクセスし、第２のポートから低
速アクセスすることにより、それぞれの要求に対応した
所望の書込み／読出し動作を行うことが可能となるとと
もに、第２の周辺回路群におけるスタンバイ電流がほと
んど無視できる大きさとなるため、マルチポートメモリ
全体のスタンバイ電流を低減させることが可能となる。
ポートを構成する第１の周辺回路群を低しきい値電圧ト
ランジスタにより構成し、第２のポートを構成する第２
の周辺回路群を高しきい値電圧トランジスタにより構成
するようにしたので、メモリセルアレイに対して一方の
ポートからは高速アクセスが必要であるが、他方のポー
トからは低速アクセスでよい場合には、速度性能の高い
第１のポートから高速アクセスし、第２のポートから低
速アクセスすることにより、それぞれの要求に対応した
所望の書込み／読出し動作を行うことが可能となるとと
もに、第２の周辺回路群におけるスタンバイ電流がほと
んど無視できる大きさとなるため、マルチポートメモリ
全体のスタンバイ電流を低減させることが可能となる。
【００４３】また、所定の高電位電源線から第１の擬似
電源線に対し、第１の高しきい値電圧トランジスタを介
して高電位の電源を供給し、あるいは所定の低電位電源
線から第２の擬似電源線に対し、第２の高しきい値電圧
トランジスタを介して高電位の電源を供給し、あるいは
所定の高電位電源線から第３の擬似電源線に対し、第３
の高しきい値電圧トランジスタを介して高電位の電源を
供給し、所定の低電位電源線から第４の擬似電源線に対
し、第４の高しきい値電圧トランジスタを介して低電位
の電源を供給するようにしたものである。
電源線に対し、第１の高しきい値電圧トランジスタを介
して高電位の電源を供給し、あるいは所定の低電位電源
線から第２の擬似電源線に対し、第２の高しきい値電圧
トランジスタを介して高電位の電源を供給し、あるいは
所定の高電位電源線から第３の擬似電源線に対し、第３
の高しきい値電圧トランジスタを介して高電位の電源を
供給し、所定の低電位電源線から第４の擬似電源線に対
し、第４の高しきい値電圧トランジスタを介して低電位
の電源を供給するようにしたものである。
【００４４】したがって、メモリセルアレイに対して一
方のポートからは高速アクセスが必要であるがスリープ
期間があり、他方のポートからは低速アクセスでよい場
合には、速度性能の高い第１のポートから高速アクセス
し、第２のポートから低速アクセスすることにより、そ
れぞれの要求に対応した所望の書込み／読出し動作を行
うことが可能となるとともに、第２の周辺回路群におけ
るスタンバイ電流がほとんど無視できる大きさとなるた
め、アクティブ期間およびスリープ期間において、マル
チポートメモリ全体のスタンバイ電流を低減させること
が可能となる。
方のポートからは高速アクセスが必要であるがスリープ
期間があり、他方のポートからは低速アクセスでよい場
合には、速度性能の高い第１のポートから高速アクセス
し、第２のポートから低速アクセスすることにより、そ
れぞれの要求に対応した所望の書込み／読出し動作を行
うことが可能となるとともに、第２の周辺回路群におけ
るスタンバイ電流がほとんど無視できる大きさとなるた
め、アクティブ期間およびスリープ期間において、マル
チポートメモリ全体のスタンバイ電流を低減させること
が可能となる。
【００４５】さらに、第２の周辺回路群に対して、高電
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたので、従来の各ポー
トに対応するスリープ制御用トランジスタを削減でき、
半導体チップ上で必要となる実装面積を縮小することが
可能となる。
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたので、従来の各ポー
トに対応するスリープ制御用トランジスタを削減でき、
半導体チップ上で必要となる実装面積を縮小することが
可能となる。
【００４６】また本発明の他の実施の形態では、第１お
よび第２のポートを構成する第１および第２の周辺回路
群を低しきい値電圧トランジスタにより構成し、所定の
高電位電源線から第１の擬似電源線に対し、第１の高し
きい値電圧トランジスタを介して高電位の電源を供給
し、あるいは所定の低電位電源線から第２の擬似電源線
に対し、第２の高しきい値電圧トランジスタを介して高
電位の電源を供給し、あるいは所定の高電位電源線から
第３の擬似電源線に対し、第３の高しきい値電圧トラン
ジスタを介して高電位の電源を供給し、所定の低電位電
源線から第４の擬似電源線に対し、第４の高しきい値電
圧トランジスタを介して低電位の電源を供給するように
したものである。
よび第２のポートを構成する第１および第２の周辺回路
群を低しきい値電圧トランジスタにより構成し、所定の
高電位電源線から第１の擬似電源線に対し、第１の高し
きい値電圧トランジスタを介して高電位の電源を供給
し、あるいは所定の低電位電源線から第２の擬似電源線
に対し、第２の高しきい値電圧トランジスタを介して高
電位の電源を供給し、あるいは所定の高電位電源線から
第３の擬似電源線に対し、第３の高しきい値電圧トラン
ジスタを介して高電位の電源を供給し、所定の低電位電
源線から第４の擬似電源線に対し、第４の高しきい値電
圧トランジスタを介して低電位の電源を供給するように
したものである。
【００４７】したがって、メモリセルアレイに対して両
方のポートからは高速アクセスが必要であるが、一方の
ポートにスリープ期間がある場合には、速度性能の高い
第１および第２のポートから高速アクセスすることによ
り、それぞれの要求に対応した所望の書込み／読出し動
作を行うことが可能となるとともに、スリープ期間にお
いて第１の周辺回路群におけるスタンバイ電流がほとん
ど無視できる大きさとなるため、スリープ期間における
マルチポートメモリ全体のスタンバイ電流を低減させる
ことが可能となる。
方のポートからは高速アクセスが必要であるが、一方の
ポートにスリープ期間がある場合には、速度性能の高い
第１および第２のポートから高速アクセスすることによ
り、それぞれの要求に対応した所望の書込み／読出し動
作を行うことが可能となるとともに、スリープ期間にお
いて第１の周辺回路群におけるスタンバイ電流がほとん
ど無視できる大きさとなるため、スリープ期間における
マルチポートメモリ全体のスタンバイ電流を低減させる
ことが可能となる。
【００４８】さらに、第２の周辺回路群に対して、高電
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたので、従来の各ポー
トに対応するスリープ制御用トランジスタを削減でき、
半導体チップ上で必要となる実装面積を縮小することが
可能となる。
位電源線から高電位の電源を供給し、低電位電源線から
低電位の電源を供給するようにしたので、従来の各ポー
トに対応するスリープ制御用トランジスタを削減でき、
半導体チップ上で必要となる実装面積を縮小することが
可能となる。
【図１】 本発明の第１の実施の形態によるマルチポー
トメモリのブロック図である。
トメモリのブロック図である。
【図２】 図１のメモリ周辺回路の一部を示す回路図で
ある。
ある。
【図３】 本発明の第２の実施の形態によるマルチポー
トメモリのブロック図である。
トメモリのブロック図である。
【図４】 図３のメモリ周辺回路の一部を示す回路図で
ある。
ある。
【図５】 本発明の第３の実施の形態によるマルチポー
トメモリのブロック図である。
トメモリのブロック図である。
【図６】 図５のメモリ周辺回路の一部を示す回路図で
ある。
ある。
【図７】 一般的なマルチポートメモリのブロック図で
ある。
ある。
【図８】 各トランジスタのしきい値電圧、遅延時間、
およびスタンバイ電流の関係を示す説明図である。
およびスタンバイ電流の関係を示す説明図である。
【図９】 第１の従来技術によるマルチポートメモリの
ブロック図である。
ブロック図である。
【図１０】 図９のメモリ周辺回路の一部を示す回路図
である。
である。
【図１１】 第２の従来技術によるマルチポートメモリ
のブロック図である。
のブロック図である。
【図１２】 図１１のメモリ周辺回路の一部を示す回路
図である。
図である。
１１…アドレスデコーダＡ（低しきい値電圧トランジス
タ）、１２…リード／ライト回路Ａ（低しきい値電圧ト
ランジスタ）、１３…アドレスデコーダＢ（高しきい値
電圧トランジスタ）、１４…リード／ライト回路Ｂ（高
しきい値電圧トランジスタ）、１５…メモリセルアレ
イ、３１…アドレスデコーダＡ（低しきい値電圧トラン
ジスタ）、３２…リード／ライト回路Ａ（低しきい値電
圧トランジスタ）、３３…アドレスデコーダＢ（高しき
い値電圧トランジスタ）、３４…リード／ライト回路Ｂ
（高しきい値電圧トランジスタ）、３５…メモリセルア
レイ、３６…高しきい値トランジスタＱｓ、５１…アド
レスデコーダＡ（低しきい値電圧トランジスタ）、５２
…リード／ライト回路Ａ（低しきい値電圧トランジス
タ）、５３…アドレスデコーダＢ（低しきい値電圧トラ
ンジスタ）、５４…リード／ライト回路Ｂ（低しきい値
電圧トランジスタ）、５５…メモリセルアレイ、５６…
高しきい値トランジスタＱｓ。
タ）、１２…リード／ライト回路Ａ（低しきい値電圧ト
ランジスタ）、１３…アドレスデコーダＢ（高しきい値
電圧トランジスタ）、１４…リード／ライト回路Ｂ（高
しきい値電圧トランジスタ）、１５…メモリセルアレ
イ、３１…アドレスデコーダＡ（低しきい値電圧トラン
ジスタ）、３２…リード／ライト回路Ａ（低しきい値電
圧トランジスタ）、３３…アドレスデコーダＢ（高しき
い値電圧トランジスタ）、３４…リード／ライト回路Ｂ
（高しきい値電圧トランジスタ）、３５…メモリセルア
レイ、３６…高しきい値トランジスタＱｓ、５１…アド
レスデコーダＡ（低しきい値電圧トランジスタ）、５２
…リード／ライト回路Ａ（低しきい値電圧トランジス
タ）、５３…アドレスデコーダＢ（低しきい値電圧トラ
ンジスタ）、５４…リード／ライト回路Ｂ（低しきい値
電圧トランジスタ）、５５…メモリセルアレイ、５６…
高しきい値トランジスタＱｓ。
Claims (9)
- 【請求項１】 任意のデータを記憶するメモリセルアレ
イと、このメモリセルアレイを共有するとともに独立し
てアクセスすることにより任意のデータの書込み／読出
しを行う複数のポートをそれぞれ構成する複数の周辺回
路群とからなるマルチポートメモリにおいて、 低しきい値電圧トランジスタにより第１のポートを構成
する第１の周辺回路群と、 高しきい値電圧トランジスタにより第２のポートを構成
する第２の周辺回路群とを備えることを特徴とするマル
チポートメモリ。 - 【請求項２】 請求項１記載のマルチポートメモリにお
いて、 第１の周辺回路群に高電位の電源を供給する第１の擬似
電源線と、 所定の高電位電源線から第１の擬似電源線に対して供給
する電源を制御する第１の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項３】 請求項１記載のマルチポートメモリにお
いて、 第１の周辺回路群に低電位の電源を供給する第２の擬似
電源線と、 所定の低電位電源線から第２の擬似電源線に対して供給
する電源を制御する第２の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項４】 請求項１記載のマルチポートメモリにお
いて、 第１の周辺回路群に高電位の電源を供給する第３の擬似
電源線と、 所定の高電位電源線から第３の擬似電源線に対して供給
する電源を制御する第３の高しきい値電圧トランジスタ
と、 第１の周辺回路群に低電位の電源を供給する第４の擬似
電源線と、 所定の低電位電源線から第４の擬似電源線に対して供給
する電源を制御する第４の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項５】 請求項２〜４記載のマルチポートメモリ
において、 第２の周辺回路群に対して、前記高電位電源線から高電
位の電源を供給し、前記低電位電源線から低電位の電源
を供給するようにしたことを特徴とするマルチポートメ
モリ。 - 【請求項６】 任意のデータを記憶するメモリセルアレ
イと、このメモリセルアレイを共有するとともに独立し
てアクセスすることにより任意のデータの書込み／読出
しを行う複数のポートをそれぞれ構成する複数の周辺回
路群とからなるマルチポートメモリにおいて、 低しきい値電圧トランジスタにより第１および第２のポ
ートを構成する第１および第２の周辺回路群と、 第１の周辺回路群に高電位の電源を供給する第１の擬似
電源線と、 所定の高電位電源線から第１の擬似電源線に対して供給
する電源を制御する第１の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項７】 任意のデータを記憶するメモリセルアレ
イと、このメモリセルアレイを共有するとともに独立し
てアクセスすることにより任意のデータの書込み／読出
しを行う複数のポートをそれぞれ構成する複数の周辺回
路群とからなるマルチポートメモリにおいて、 低しきい値電圧トランジスタにより第１および第２のポ
ートを構成する第１および第２の周辺回路群と、 第１の周辺回路群に低電位の電源を供給する第１の擬似
電源線と、 所定の低電位電源線から第１の擬似電源線に対して供給
する電源を制御する第１の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項８】 任意のデータを記憶するメモリセルアレ
イと、このメモリセルアレイを共有するとともに独立し
てアクセスすることにより任意のデータの書込み／読出
しを行う複数のポートをそれぞれ構成する複数の周辺回
路群とからなるマルチポートメモリにおいて、 低しきい値電圧トランジスタにより第１および第２のポ
ートを構成する第１および第２の周辺回路群と、 第１の周辺回路群に高電位の電源を供給する第３の擬似
電源線と、 所定の高電位電源線から第３の擬似電源線に対して供給
する電源を制御する第３の高しきい値電圧トランジスタ
と、 第１の周辺回路群に低電位の電源を供給する第４の擬似
電源線と、 所定の低電位電源線から第４の擬似電源線に対して供給
する電源を制御する第４の高しきい値電圧トランジスタ
とを備えることを特徴とするマルチポートメモリ。 - 【請求項９】 請求項６〜８記載のマルチポートメモリ
において、 第２の周辺回路群に対して、前記高電位電源線から高電
位の電源を供給し、前記低電位電源線から低電位の電源
を供給するようにしたことを特徴とするマルチポートメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009902A JPH09198870A (ja) | 1996-01-24 | 1996-01-24 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009902A JPH09198870A (ja) | 1996-01-24 | 1996-01-24 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198870A true JPH09198870A (ja) | 1997-07-31 |
Family
ID=11733055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009902A Pending JPH09198870A (ja) | 1996-01-24 | 1996-01-24 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198870A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-01-24 JP JP8009902A patent/JPH09198870A/ja active Pending
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