JPH07335838A - 単一終端電流検出付きの半導体集積回路ｓｒａｍセルアレー - Google Patents
単一終端電流検出付きの半導体集積回路ｓｒａｍセルアレーInfo
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- JPH07335838A JPH07335838A JP7126963A JP12696395A JPH07335838A JP H07335838 A JPH07335838 A JP H07335838A JP 7126963 A JP7126963 A JP 7126963A JP 12696395 A JP12696395 A JP 12696395A JP H07335838 A JPH07335838 A JP H07335838A
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Abstract
(57)【要約】 （修正有）
【目的】各セルがローラインとカラムラインの交点に置
かれた半導体スタティックランダムアクセスメモリセル
の交点アレーの構造を提供する。 【構成】ＳＲＡＭアレーの各メモリセルは各セル内でト
ランジスタの内に一方ＭＰ１の両端に接続された補助読
み出しトランジスタＭＲ１を含んでいる。ロー読み出し
ラインＲＲｉは補助読み出しトランジスタのオン−オフ
状態を制御する。加えて、各セルは、そのセルを相補的
カラムビットラインＢｊ，Ｂｊに接続する２つのアクセ
ストランジスタを有している。これらのアクセストラン
ジスタの両方のオン−オフ状態はロー書き込みラインＲ
Ｗｉにより制御される。各セルは、２つの電源ノードＮ
３，Ｎ４を有し、一方はＶＤＤのような電源に接続さ
れ、他方は電流監視器内で終端するカラム検出ラインＤ
ｊに接続されている。メモリセルの状態は、この電流監
視器により検出される。
かれた半導体スタティックランダムアクセスメモリセル
の交点アレーの構造を提供する。 【構成】ＳＲＡＭアレーの各メモリセルは各セル内でト
ランジスタの内に一方ＭＰ１の両端に接続された補助読
み出しトランジスタＭＲ１を含んでいる。ロー読み出し
ラインＲＲｉは補助読み出しトランジスタのオン−オフ
状態を制御する。加えて、各セルは、そのセルを相補的
カラムビットラインＢｊ，Ｂｊに接続する２つのアクセ
ストランジスタを有している。これらのアクセストラン
ジスタの両方のオン−オフ状態はロー書き込みラインＲ
Ｗｉにより制御される。各セルは、２つの電源ノードＮ
３，Ｎ４を有し、一方はＶＤＤのような電源に接続さ
れ、他方は電流監視器内で終端するカラム検出ラインＤ
ｊに接続されている。メモリセルの状態は、この電流監
視器により検出される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路メモリ
回路に関し、特にセルの各々がローライン(row line)と
カラムライン(column line) の交点におかれた半導体ス
タティックランダムアクセスメモリ（ＳＲＡＭ）セルの
交点アレー、即ちセルアレーに関する。
回路に関し、特にセルの各々がローライン(row line)と
カラムライン(column line) の交点におかれた半導体ス
タティックランダムアクセスメモリ（ＳＲＡＭ）セルの
交点アレー、即ちセルアレーに関する。
【０００２】
【従来の技術】半導体集積回路ＳＲＡＭセルはメモリセ
ルであり、半導体本体内に集積された回路の形をしてお
り、直流電圧がそのセルに供給されている限り、あるい
は異なった２進デジタル信号（即ち１又は０）が再び書
き込まれるまで、あるバイナリデジタルメモリ格納状態
（即ち０又は１、ロー又はハイ）を保持する。ある構成
では、そのようなセルは一対のクロス接続トランジスタ
により形成され、そのトランジスタの各々は別の負荷装
置と直列に接続されている。これらの負荷装置の各々
は、適切に接続されたトランジスタ（ダイオード）によ
り提供されるような単なる抵抗であっても良い。また他
の構成では、そのようなセルは互いに直列に接続された
２対のクロス接続のトランジスタ、即ち一対はクロス接
続されたｎチャンネルＭＯＳ（金属酸化物半導体）トラ
ンジスタ対からなり、他方の対は、クロス接続されたｐ
チャンネルのＭＯＳトランジスタ対からなる回路により
形成されている。いずれにせよ、交点メモリアレーが集
積される半導体本体は一般にシリコンであるが、GaAs
（ガリウム砒素）のようなIII-V 族化合物半導体のよう
な他の半導体本体中に構成されても良いことは当業者に
は知られている。
ルであり、半導体本体内に集積された回路の形をしてお
り、直流電圧がそのセルに供給されている限り、あるい
は異なった２進デジタル信号（即ち１又は０）が再び書
き込まれるまで、あるバイナリデジタルメモリ格納状態
（即ち０又は１、ロー又はハイ）を保持する。ある構成
では、そのようなセルは一対のクロス接続トランジスタ
により形成され、そのトランジスタの各々は別の負荷装
置と直列に接続されている。これらの負荷装置の各々
は、適切に接続されたトランジスタ（ダイオード）によ
り提供されるような単なる抵抗であっても良い。また他
の構成では、そのようなセルは互いに直列に接続された
２対のクロス接続のトランジスタ、即ち一対はクロス接
続されたｎチャンネルＭＯＳ（金属酸化物半導体）トラ
ンジスタ対からなり、他方の対は、クロス接続されたｐ
チャンネルのＭＯＳトランジスタ対からなる回路により
形成されている。いずれにせよ、交点メモリアレーが集
積される半導体本体は一般にシリコンであるが、GaAs
（ガリウム砒素）のようなIII-V 族化合物半導体のよう
な他の半導体本体中に構成されても良いことは当業者に
は知られている。
【０００３】ＳＲＡＭセルアレーは１以上のＳＲＡＭセ
ルカラムの形式をとり、そのようなセルの各々は単一の
（導電性の）ローラインと単一の（導電性の）カラムラ
インＢとの交点におかれている（即ち、電気的に接続さ
れている）。そのような各ローラインは電気信号を運
び、それにより、（読出し−書込みサイクルの間に）い
ずれか望ましいローのセルが書込まれ、あるいは読出さ
れるかを選択する。このようにしてローラインにより選
択されたセルがある読出し−書込みサイクルの間に書き
込まれるべきかか読み出されるべきかの判定は、（導電
性の）カラムラインＢに接続された外部回路によりなさ
れる。
ルカラムの形式をとり、そのようなセルの各々は単一の
（導電性の）ローラインと単一の（導電性の）カラムラ
インＢとの交点におかれている（即ち、電気的に接続さ
れている）。そのような各ローラインは電気信号を運
び、それにより、（読出し−書込みサイクルの間に）い
ずれか望ましいローのセルが書込まれ、あるいは読出さ
れるかを選択する。このようにしてローラインにより選
択されたセルがある読出し−書込みサイクルの間に書き
込まれるべきかか読み出されるべきかの判定は、（導電
性の）カラムラインＢに接続された外部回路によりなさ
れる。
【０００４】望ましいセルから読み出し又は書き込みの
ための外部からの電気的アクセスにおいては、例えば、
そのようなアレーで選択されたローのセル上の全てのセ
ルと同じ数の同時のアクセスがなされることが望まれて
いる。アクセストランジスタ（セル当たり１以上のその
ようなアクセストランジスタ）は、カラムラインとセル
の間に介在し、カラムラインと外部監視（検出器）回路
と、外部データソース回路との間でのデータ（０と１）
の流れを制御し、こうして、書き込まれるべきあるいは
読み出されるべきカラムのセルによる選択を制御する。
ための外部からの電気的アクセスにおいては、例えば、
そのようなアレーで選択されたローのセル上の全てのセ
ルと同じ数の同時のアクセスがなされることが望まれて
いる。アクセストランジスタ（セル当たり１以上のその
ようなアクセストランジスタ）は、カラムラインとセル
の間に介在し、カラムラインと外部監視（検出器）回路
と、外部データソース回路との間でのデータ（０と１）
の流れを制御し、こうして、書き込まれるべきあるいは
読み出されるべきカラムのセルによる選択を制御する。
【０００５】
【外１】
【０００６】ＳＲＡＭセルアレーのある実際の応用で
は、あるカラムの１つのセルを読み出し、同時（単一の
読み出し−書き込みサイクルの間）に同じカラムの他の
セルを書き込みすることができる能力が望まれている。
この能力により全体の性能をより高速にすることができ
望ましい。この能力は同時読み出し−書き込み能力(sim
ultaneour read-write capability)と呼ばれる。
は、あるカラムの１つのセルを読み出し、同時（単一の
読み出し−書き込みサイクルの間）に同じカラムの他の
セルを書き込みすることができる能力が望まれている。
この能力により全体の性能をより高速にすることができ
望ましい。この能力は同時読み出し−書き込み能力(sim
ultaneour read-write capability)と呼ばれる。
【０００７】このために、カドタ(Kadota)らによる論文
「高速マイクロプロセッサのための新しいレジスタファ
イル構造 (A New Register-File Structure for the Hi
gh-Speed Microprocessor)」（ＩＥＥＥジャーナルオブ
ソリッドステートサーキット(IEEE Journal of Solid-S
tate Circuits)、Vol. SC-17、pp.892-897(1982)）があ
り、それではＳＲＡＭ交点メモリセルアレーアクセスす
るための回路を教示している。また、ケビンＪ．オコノ
ー(Kevin J. O'Connor) の論文「ツインポートメモリセ
ル (The Twin Port Memory Cell)」”（ＩＥＥＥジャー
ナルオブソリッドステートサーキット(IEEE Journal of
Solid-State Circuits)、Vol.SC-22、pp.712-719(198
7)） は、そのようなアレーをアクセスするための回路
を「図２（ｂ）で」で教示している。これらの論文で教
示される回路は、「デュアルポート」ＳＲＡＭセルアレ
ー、即ち、ある対の各カラムラインが他方から反対のバ
イナリデジタル信号を運びながら、各セルへの電気的ア
クセス（故に各セルの選択）がセルカラム当たり４本の
カラムライン（セルの各側に一対のカラムライン）によ
り提供されるＳＲＡＭセルを含んでいる。加えて、ある
ロー上の各セルへのアクセス（故に、各セルの選択）は
一対のローライン（セルのそのような各ローのそのよう
な対）により制御される。その対の他方がそのロー上の
セルの書き込みを独立に制御している間に、その対の一
方が読み出しを制御する。選択されたセルの０対１のメ
モリ状態の検出は増幅器及びフリップフロップ回路のよ
うな電圧検出装置により達成される。そのようなデュア
ルポートセルは、１以上のローを有するアレー内におか
れるとき、上記の同時読み出し−書き込み能力を達成す
る。加えて、（デュアルポートである結果として、即
ち、各セルと関連する２対のカラムビットラインを有す
る結果として）そのようなデュアルポートセルは、ブー
ストされる（高電圧が印加される）ローラインを必要と
しないという長所を有している。
「高速マイクロプロセッサのための新しいレジスタファ
イル構造 (A New Register-File Structure for the Hi
gh-Speed Microprocessor)」（ＩＥＥＥジャーナルオブ
ソリッドステートサーキット(IEEE Journal of Solid-S
tate Circuits)、Vol. SC-17、pp.892-897(1982)）があ
り、それではＳＲＡＭ交点メモリセルアレーアクセスす
るための回路を教示している。また、ケビンＪ．オコノ
ー(Kevin J. O'Connor) の論文「ツインポートメモリセ
ル (The Twin Port Memory Cell)」”（ＩＥＥＥジャー
ナルオブソリッドステートサーキット(IEEE Journal of
Solid-State Circuits)、Vol.SC-22、pp.712-719(198
7)） は、そのようなアレーをアクセスするための回路
を「図２（ｂ）で」で教示している。これらの論文で教
示される回路は、「デュアルポート」ＳＲＡＭセルアレ
ー、即ち、ある対の各カラムラインが他方から反対のバ
イナリデジタル信号を運びながら、各セルへの電気的ア
クセス（故に各セルの選択）がセルカラム当たり４本の
カラムライン（セルの各側に一対のカラムライン）によ
り提供されるＳＲＡＭセルを含んでいる。加えて、ある
ロー上の各セルへのアクセス（故に、各セルの選択）は
一対のローライン（セルのそのような各ローのそのよう
な対）により制御される。その対の他方がそのロー上の
セルの書き込みを独立に制御している間に、その対の一
方が読み出しを制御する。選択されたセルの０対１のメ
モリ状態の検出は増幅器及びフリップフロップ回路のよ
うな電圧検出装置により達成される。そのようなデュア
ルポートセルは、１以上のローを有するアレー内におか
れるとき、上記の同時読み出し−書き込み能力を達成す
る。加えて、（デュアルポートである結果として、即
ち、各セルと関連する２対のカラムビットラインを有す
る結果として）そのようなデュアルポートセルは、ブー
ストされる（高電圧が印加される）ローラインを必要と
しないという長所を有している。
【０００８】しかしながら、上記従来技術で教示される
回路は、２本のローラインに加えて、セルの各カラムに
対して全体で４本のカラムラインと２本のカラム電源ラ
インを必要としていた。それにより、全体で６本のカラ
ムラインと２本のカラムラインを収納するために半導体
領域が更に必要とされるという問題があった。従って、
ＳＲＡＭ交点メモリセルアレーが上記の読み出し−書き
込み能力を保持しながら、セルのカラム当たり、６本よ
り少ないカラムラインですむことが望ましい。
回路は、２本のローラインに加えて、セルの各カラムに
対して全体で４本のカラムラインと２本のカラム電源ラ
インを必要としていた。それにより、全体で６本のカラ
ムラインと２本のカラムラインを収納するために半導体
領域が更に必要とされるという問題があった。従って、
ＳＲＡＭ交点メモリセルアレーが上記の読み出し−書き
込み能力を保持しながら、セルのカラム当たり、６本よ
り少ないカラムラインですむことが望ましい。
【０００９】
【発明の概要】本発明は半導体集積回路ＳＲＡＭアレー
を含む回路構成を提供し、それは、同じカラムのあるセ
ルを書き込みしている間に他のセルを読み出しする能力
を有している。アレー内の各ＳＲＡＭセルは、クロス接
続されたｐチャンネルＭＯＳ（ＰＭＯＳ）トランジスタ
の対と直列に接続されたクロス接続のｎチャンネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタの対を具備している。しか
しながら、本発明の回路構成は、セルアレーに対して、
全体で４本のカラムラインと２本のローラインとを必要
とするに過ぎないか、全体で３本のカラムラインと３本
のとーラインを必要とするに過ぎない。アレーは、単一
のカラムだけを有している。電圧検出よりもむしろ、本
発明の回路構成は単一終端電流検出にある。そのような
電流検出は、各カラムに接続された別々の電流検出装置
により提供されるという長所がある。そのような各電流
検出装置は、電流検出装置が接続されたカラム上の選択
されたセルのメモリ状態を検出する機能を果たす。更
に、各ＳＲＡＭセルは、そのセル内にトランジスタの一
方の両端に接続された補助トランジスタを有する。その
ような各補助トランジスタは、いずれかの読み出し−書
き込みサイクルの間にどのローのセルが読み出しされる
べきかを選択するロー読み出しライン（ＲＲ）に接続さ
れた制御端子を有している。更に、いずれかの読み出し
−書き込みサイクルの間にどのローのセルが書き込みさ
れるべきかを選択するロー書き込みライン（ＲＷ）に接
続された制御端子を有している。
を含む回路構成を提供し、それは、同じカラムのあるセ
ルを書き込みしている間に他のセルを読み出しする能力
を有している。アレー内の各ＳＲＡＭセルは、クロス接
続されたｐチャンネルＭＯＳ（ＰＭＯＳ）トランジスタ
の対と直列に接続されたクロス接続のｎチャンネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタの対を具備している。しか
しながら、本発明の回路構成は、セルアレーに対して、
全体で４本のカラムラインと２本のローラインとを必要
とするに過ぎないか、全体で３本のカラムラインと３本
のとーラインを必要とするに過ぎない。アレーは、単一
のカラムだけを有している。電圧検出よりもむしろ、本
発明の回路構成は単一終端電流検出にある。そのような
電流検出は、各カラムに接続された別々の電流検出装置
により提供されるという長所がある。そのような各電流
検出装置は、電流検出装置が接続されたカラム上の選択
されたセルのメモリ状態を検出する機能を果たす。更
に、各ＳＲＡＭセルは、そのセル内にトランジスタの一
方の両端に接続された補助トランジスタを有する。その
ような各補助トランジスタは、いずれかの読み出し−書
き込みサイクルの間にどのローのセルが読み出しされる
べきかを選択するロー読み出しライン（ＲＲ）に接続さ
れた制御端子を有している。更に、いずれかの読み出し
−書き込みサイクルの間にどのローのセルが書き込みさ
れるべきかを選択するロー書き込みライン（ＲＷ）に接
続された制御端子を有している。
【００１０】このようにして、全体で４本のカラムライ
ンと２本のローラインとが、あるいは、全体で３本のカ
ラムラインと３本のとーラインとが必要とされるに過ぎ
ない。
ンと２本のローラインとが、あるいは、全体で３本のカ
ラムラインと３本のとーラインとが必要とされるに過ぎ
ない。
【００１１】
【発明の詳細な記述】図１に示すように、単一終端電気
検出付きＳＲＡＭ回路は、Ｃi,j とラベルされたＳＲＡ
Ｍセルアレー１００を具備している。最初のインデック
スｉはローを、２番目のインデックスｊはカラムを表わ
している。アレーは単一のセルカラムのみを含んでい
る。全てのセルは、当業者に知られているように、同じ
内部構成を有し（図２）、シリコン半導体チップ内に集
積されている。
検出付きＳＲＡＭ回路は、Ｃi,j とラベルされたＳＲＡ
Ｍセルアレー１００を具備している。最初のインデック
スｉはローを、２番目のインデックスｊはカラムを表わ
している。アレーは単一のセルカラムのみを含んでい
る。全てのセルは、当業者に知られているように、同じ
内部構成を有し（図２）、シリコン半導体チップ内に集
積されている。
【００１２】
【外２】
【００１３】ロー読み出しラインＲＲi は補助読み出し
トランジスタＭＲ１の制御端子に接続されている。この
読み出しトランジスタＭＲ１の高電流搬送端子対は、ノ
ードＮ３をノードＮ１（他に、ノードＮ２に）へ接続し
ている。最後に、ノードＮ４はカラム検出器ラインＤj
に接続されていて、そのラインは電流監視器Ｓj （図
１）で終端している。そのような電流監視器Ｓｊはカラ
ム毎に１つだけ提供されている。そのような各電流監視
器Ｓj は電流監視増幅器の形を取り、それは抵抗（図示
せず）とその両端に接続された電圧計とを具備してい
る。電圧計は、ＣＭＯＳフリップフロップ検出器を具備
し、当業者に知られているように、それは、入力レベル
シフト付きの電流監視増幅器を形成するように構成され
ている。何れの場合でも、抵抗の抵抗値は電圧計のそれ
より著しく低いことが大事で、電流監視器のＲＣ時定数
は適当に低い。他方、補助トランジスタＭＲ１の抵抗値
は、電源ラインＶＤＤからの電流量を不当に引き下げな
いように、故に、不当に電力を消費しないように十分に
高い。
トランジスタＭＲ１の制御端子に接続されている。この
読み出しトランジスタＭＲ１の高電流搬送端子対は、ノ
ードＮ３をノードＮ１（他に、ノードＮ２に）へ接続し
ている。最後に、ノードＮ４はカラム検出器ラインＤj
に接続されていて、そのラインは電流監視器Ｓj （図
１）で終端している。そのような電流監視器Ｓｊはカラ
ム毎に１つだけ提供されている。そのような各電流監視
器Ｓj は電流監視増幅器の形を取り、それは抵抗（図示
せず）とその両端に接続された電圧計とを具備してい
る。電圧計は、ＣＭＯＳフリップフロップ検出器を具備
し、当業者に知られているように、それは、入力レベル
シフト付きの電流監視増幅器を形成するように構成され
ている。何れの場合でも、抵抗の抵抗値は電圧計のそれ
より著しく低いことが大事で、電流監視器のＲＣ時定数
は適当に低い。他方、補助トランジスタＭＲ１の抵抗値
は、電源ラインＶＤＤからの電流量を不当に引き下げな
いように、故に、不当に電力を消費しないように十分に
高い。
【００１４】当業者には知られているように、電気的動
作の間に、セル２００は２つのメモリ状態を持ち、即
ち、１つの状態では、ＭＰ１がオフ、ＭＮ１がオン、Ｍ
Ｐ２がオン、ＭＮ２がオフであり、他の状態では、ＭＰ
１がオン、ＭＮ１がオフ、ＭＰ２がオフ、ＭＮ２がオン
である。補助読み出しトランジスタＭＲ１の目的は、セ
ル２００が、その他のメモリ状態ではなく、その１つの
メモリ状態にあるとき、そのときだけ、セル２００を介
して、ＶＤＤから検出器ラインＤj に（故に、電流監視
器Ｓjに）望ましい低抵抗電流経路を提供することであ
る。より簡潔には、補助読み出しトランジスタＭＲ１は
そのセルが他方ではなく、その１つの状態にあれば、そ
のときだけノードＮ３からノードＮ４の低抵抗値パスを
提供する。より詳細には、セル２００が、ＭＰ１がオ
フ、ＭＮ１がオン（ＭＰ２がオン、ＭＮ２がオフ）の状
態にあり、そのとき、セル２００を読み出しすることが
望まれるならば、ハイレベルの信号がロー読み出しライ
ンＲＲi を書き込みするように印加され、補助読み出し
トランジスタＭＲ１をオンさせる。それにより、セル２
００を通る低抵抗値パスがＭＲ１とＭＮ１を通して存在
し、その結果電流監視器Ｓj は高電流を示す。他方、セ
ル２００が、ＭＰ１がオン、ＭＮ１がオフ（ＭＰ２がオ
フ、ＭＮ２がオン）の状態にあるときには、補助トラン
ジスタＭＲ１がターンオンされても、そのようなセル２
００を通る低抵抗値パスは存在しない。ＭＮ１がオフな
らば、（セル２００のトランジスタのクロス接続によ
り）ＭＰ２は必然的にオフとなるので、従って、そのよ
うな低抵抗パスは存在しない。こうして、補助読み出し
トランジスタＭＲ１は実際セル２００の読み出しを可能
とするように働く。
作の間に、セル２００は２つのメモリ状態を持ち、即
ち、１つの状態では、ＭＰ１がオフ、ＭＮ１がオン、Ｍ
Ｐ２がオン、ＭＮ２がオフであり、他の状態では、ＭＰ
１がオン、ＭＮ１がオフ、ＭＰ２がオフ、ＭＮ２がオン
である。補助読み出しトランジスタＭＲ１の目的は、セ
ル２００が、その他のメモリ状態ではなく、その１つの
メモリ状態にあるとき、そのときだけ、セル２００を介
して、ＶＤＤから検出器ラインＤj に（故に、電流監視
器Ｓjに）望ましい低抵抗電流経路を提供することであ
る。より簡潔には、補助読み出しトランジスタＭＲ１は
そのセルが他方ではなく、その１つの状態にあれば、そ
のときだけノードＮ３からノードＮ４の低抵抗値パスを
提供する。より詳細には、セル２００が、ＭＰ１がオ
フ、ＭＮ１がオン（ＭＰ２がオン、ＭＮ２がオフ）の状
態にあり、そのとき、セル２００を読み出しすることが
望まれるならば、ハイレベルの信号がロー読み出しライ
ンＲＲi を書き込みするように印加され、補助読み出し
トランジスタＭＲ１をオンさせる。それにより、セル２
００を通る低抵抗値パスがＭＲ１とＭＮ１を通して存在
し、その結果電流監視器Ｓj は高電流を示す。他方、セ
ル２００が、ＭＰ１がオン、ＭＮ１がオフ（ＭＰ２がオ
フ、ＭＮ２がオン）の状態にあるときには、補助トラン
ジスタＭＲ１がターンオンされても、そのようなセル２
００を通る低抵抗値パスは存在しない。ＭＮ１がオフな
らば、（セル２００のトランジスタのクロス接続によ
り）ＭＰ２は必然的にオフとなるので、従って、そのよ
うな低抵抗パスは存在しない。こうして、補助読み出し
トランジスタＭＲ１は実際セル２００の読み出しを可能
とするように働く。
【００１５】
【外３】
【００１６】
【外４】
【００１７】本発明を特定の実施例を参照して説明した
が、種々の変更例が本発明の範囲を離れることなくなさ
れることができる。例えば、ＮＭＯＳトランジスタに代
わって、補助読み出しトランジスタＭＲ１はＰＭＯＳト
ランジスタであっても良い。トランジスタＭＰ１の両端
に接続される代わりに、トランジスタＭＲ１はトランジ
スタＭＮ１、ＭＰ２、あるいはＭＮ２の両端に接続され
ても良い。２以上のローの代わりに、２以下のローであ
っても良く、１以上のカラムに代えて、単一カラムだけ
であっても良い。それにより、単一読み出し書き込みサ
イクルの間、一方のロー上のセルは他のロー上のセルが
読み出しされている間に書き込みされることができる。
また、ＰＭＯＳトランジスタＭＰ１とＭＰ２のクロス接
続の代わりに、薄膜抵抗、あるいはポリシリコン抵抗の
ような抵抗性負荷装置が、それらの抵抗が十分に高い抵
抗値を有してそれらを流れる電流が補助読み出しトラン
ジスタＭＲ１のオン状態にそれを流れる電流よりも十分
に小さければ、使用されても良い。
が、種々の変更例が本発明の範囲を離れることなくなさ
れることができる。例えば、ＮＭＯＳトランジスタに代
わって、補助読み出しトランジスタＭＲ１はＰＭＯＳト
ランジスタであっても良い。トランジスタＭＰ１の両端
に接続される代わりに、トランジスタＭＲ１はトランジ
スタＭＮ１、ＭＰ２、あるいはＭＮ２の両端に接続され
ても良い。２以上のローの代わりに、２以下のローであ
っても良く、１以上のカラムに代えて、単一カラムだけ
であっても良い。それにより、単一読み出し書き込みサ
イクルの間、一方のロー上のセルは他のロー上のセルが
読み出しされている間に書き込みされることができる。
また、ＰＭＯＳトランジスタＭＰ１とＭＰ２のクロス接
続の代わりに、薄膜抵抗、あるいはポリシリコン抵抗の
ような抵抗性負荷装置が、それらの抵抗が十分に高い抵
抗値を有してそれらを流れる電流が補助読み出しトラン
ジスタＭＲ１のオン状態にそれを流れる電流よりも十分
に小さければ、使用されても良い。
【図面の簡単な説明】
【図１】本発明の実施例による、単一終端電流検出付き
ＳＲＡＭ集積回路を示すブロックダイアグラムである。
ＳＲＡＭ集積回路を示すブロックダイアグラムである。
【図２】本発明の実施例による、図１のブロックダイア
グラムで使用されるＳＲＡＭセルを示す回路図である。
グラムで使用されるＳＲＡＭセルを示す回路図である。
【図３】本発明の他の実施例による、単一終端電流検出
付きＳＲＡＭ集積回路を示すブロックダイアグラムであ
る。
付きＳＲＡＭ集積回路を示すブロックダイアグラムであ
る。
１００、３００ ＳＲＡＭアレー Ｃi,j メモリセル ＭＲ１ 補助読み出しトランジスタ ＲＲi ロー読み出しライン ＲＷi ロー書き込みライン Ｂj，Ｂj 相補的カラムビットライン ＶＤＤ 電源ライン Ｄj カラム検出ライン Ｓｊ 電流監視器 ＭＷ１、ＭＷ２ アクセストランジスタ
Claims (6)
- 【請求項１】 半導体本体内に集積された複数のＳＲＡ
Ｍセルを含むロー−カラムアレーであって、前記セルの
各々が別々の電源端子と、別々の検出器端子と、別々の
第１と第２のアクセストランジスターを有し、前記アク
セストランジスターの各々は、一対の高電流搬送端子と
コントロール端子とを有し、前記複数のＳＲＡＭセルは
第１と第２のローのそれぞれと第１のカラムとの交点に
第１と第２のＳＲＡＭセルを含むロー−カラムアレー
と、 前記第１のカラムに隣接する第１と第２の電気的に導電
性のカラムラインであって、前記第１と第２のＳＲＡＭ
セルの各々の第１と第２の出力端子が前記第１と第２の
アクセストランジスターの前記高電流搬送端子をそれぞ
れ通して前記第１と第２のセルの前記第１と第２のカラ
ムラインにそれぞれ接続されている第１と第２のカラム
ラインと、 前記第１のローに隣接する電気的に導電性の第１の対の
ローラインと、前記第２のローに隣接する電気的に導電
性の第２の対のローラインと、 前記第１と第２の対のローラインのローラインの内の１
つを前記第１と第２のセルの前記アクセストランジスタ
ーの両方の前記コントロール端子にそれぞれ接続する第
１と第２の電気的導電体と、 前記セルの両方の前記電源端子に接続された電源ライン
と、 それぞれ前記第１と第２のセル内にあり、前記第１と第
２の対の他方のローラインにそれぞれ別々に接続される
コントロール端子を有し、前記電源ラインと及び前記第
１と第２のセルの前記第１の出力端子とにそれぞれ接続
された第１と第２の高電流搬送端子を有する第１と第２
の補助トランジスターと、及び前記検出器ラインに接続
された電流検出装置とからなる半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、前記セルの各々は、別々のロード装置と直列に別々
に接続されたクロス接続のトランジスタードライバーの
対からなることを特徴とする半導体集積回路。 - 【請求項３】 請求項１に記載の半導体集積回路におい
て、前記セルの各々は、クロス接続されたｐチャンネル
トランジスターの対と直列に別々に接続されたクロス接
続のｎチャンネルトランジスタードライバーの対からな
ることを特徴とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、前記ｎチャンネルトランジスターは、ＮＭＯＳトラ
ンジスターであり、前記ｐチャンネルトランジスターは
ＰＭＯＳトランジスターであり、前記補助トランジスタ
ーはＮＭＯＳトランジスターであり、前記第１の電源端
子は前記ＰＭＯＳトランジスターの両方の高電流搬送端
子に接続されていることを特徴とする半導体集積回路。 - 【請求項５】 請求項１に記載の半導体集積回路におい
て、前記第２の電源ラインは前記第１と第２のカラムラ
インにほぼ並行に走っていることを特徴とする半導体集
積回路。 - 【請求項６】 請求項１乃至４にいずれか記載の半導体
集積回路において、前記第１と第２のセルの間に前記第
１の電源ラインが前記第１と第２のカラムラインにほぼ
並行に走っていることを特徴とする半導体集積回路。
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|---|---|---|---|
| US25074694A | 1994-05-27 | 1994-05-27 | |
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