JPH10510087A - レジスタファイル読取／書込セル - Google Patents

Abstract

(57)【要約】 複数ポート記憶装置内のセルがそれぞれのスイッチを介してそれぞれのビット線へ接続されている。書込可能化素子がそれらのスイッチとセルの記憶装置の入力端子との間に置かれている。読取可能化素子が前記の記憶装置の出力端子と前記の同じスイッチとの間に置かれている。かくして、読取ビット線と書込ビット線とが併合され且つセル当たりのスイッチの数が従来技術の複数ボート記憶装置に対して徹底的に低減される。

Description

【発明の詳細な説明】 レジスタファイル読取／書込セル本発明の分野 本発明は、複数ポート記憶装置を具えている電子回路に関するものである。背景技術 複数ポート記憶装置は、例えば第１ポートを介する第１メモリ位置の読取と、 第２ポートを介する第２メモリ位置の書込とを同時に行うために、メモリへの並 列アクセスを可能にするための複数ポートを有する装置は周知である。典型的に は、複数ポート記憶装置はレジスタファイルとして又はキャッシュ(cache)とし て特にデータ処理装置内に応用を見出す。レジスタファイルはそのデータ処理装 置の機能的部分により作られ且つ用いられる中間結果及び論拠のための一時的な バッファである。キャッシュは、キャッシュ内へ予め装荷された主記憶装置の内 容の一部への高速アクセスを可能にするために、もっと非常に遅く且つ大きい主 記憶装置へ結合された高速記憶装置である。高速メモリであるキャッシュは、高 速メモリ内で再利用されそうであるデータを記憶するためにコンピュータプログ ラム内の参照の所在を利用する。 Huard 氏に対して発行された米国特許明細書第5,189,640 号は複数ポート記憶 装置のセルを開示している。この既知のセルは交差結合された位相反転器で作ら れた双安定素子を含んでいる。この双安定素子は複数対の読取スイッチを介して 複数対の読取ビット線へ結合され、且つ複数対の書込スイッチを介して複数対の 書込ビット線へ接続されている。読取及び書込スイッチは読取可能化線及び複数 の書込可能化線を介して制御される。本発明の目的 前記の複数読取スイッチ、複数書込スイッチ、複数読取ビット線、複数書込ビ ット線、及び複数可能化線が、既知の形態を半導体基板範囲をあまりにも多く要 求するようにする。 特に、同じ記憶容量の従来技術の装置よりも大幅に小さい基板面積しか必要と しない、一定の記憶容量の複数ポート記憶装置を有する電子的回路を提供するこ とが、本発明の目的である。本発明の概要 この目的のために、本発明は、電子的回路に複数のメモリセルを含む複数ポー ド記憶装置を与える。各セルは複数の、独立に制御できるビット線へ結合されて いる。各セルは単一ビットの記憶のための記憶装置と、複数のスイッチとを具え ている。それらのスイッチの各々それぞれ１個のスイッチがビット線のそれぞれ １個のビット線へ記憶装置を選択的に接続するために活動する。各記憶装置はセ ルの書込を可能にするために複数スイッチと記憶装置の入力端子との間へ結合さ れた書込可能化素子と、セルの読取を可能にするために記憶装置の出力端子と複 数のスイッチとの間に結合された読取可能化素子とを具えている。 従来の技術に関して、複数読取スイッチと複数書込スイッチとが読取可能化素 子と書込可能化素子と一緒に、複数スイッチの組み合わせによって置き換えられ る。その上、読取ビット線と書込ビット線とが併合される。言い換えれば、本発 明におけるスイッチは記憶装置へ複数ビット線のうちの１個又はそれ以上の選択 されたビット線を接続するために働き、一方読取可能化素子が１個又はそれ以上 の選択されたビット線へ記憶されたビットの転送を可能にするか、又は書込可能 化素子が記憶装置へ選択されビット線上のビットの転送を可能にする。本発明に よるメモリ形態は既知のメモリよりも大幅に小さい基板面積と大幅に少ない構成 要素としか必要としないことは明らかである。図面の簡単な説明 本発明が更に詳細に、且つ添付の図面を参照して実例によって以下に説明され る。 図１は本発明によるメモリセルのブロック線図である。 図２はセルの好適な実施例のトランジスタ図であり、且つ 図３は本発明による複数ポート記憶装置を有する回路のブロック線図である。 図面全体を通して類似の参照符号は対応するか又は類似の特徴を示している。好適な実施例の詳細な説明 図１は本発明におけるメモリセル100 のブロック線図である。セル100 は情報 のビットの記憶用の記憶素子102、及び１個又はそれ以上のビット線114，116，1 18，120及び122 への素子102 の選択的結合用のスイッチ104，106，108，110及 び112 を具えている。スイッチ 104〜112 は、選択信号WL0，WL1，WL2，WL3及び WL4 のうちのそれぞれ１個により制御される。素子102 は素子102 内へのデータ 書込用の入力端子124 と、素子102 内に記憶されたデータ読取用の出力端子126 とを有している。セル100 は更に入力端子124 へ全部のスイッチ 104〜112 を接 続する書込可能化素子128 と、全部のスイッチ 104〜112 へ出力端子126 を接続 する読取可能化素子130 とを具えている。本例では、書込可能化素子128 は書込 可能化信号WRENによって制御され、且つ読取可能化素子が自動的に予約される。 読取可能化素子130 が読取可能化信号を受け取り、且つ書込可能化素子128 がビ ット線 114〜122 のうちの適切な１個のビット線又は適切な複数のビット線によ り駆動されるに際して自動的に予約される、すなわち可能化信号を必要とせずに 双方の機能をする、（図示してない）他の態様を想像できるだろう。書込可能化 素子128 と読取可能化素子130 とが相互に接続されるので、その時論理矛盾を回 避するための配慮がされねばならない。 図２はSRAM態様におけるメモリセル100 のトランジスタ図である。すなわち、 記憶素子102 は、電圧点VDD と大地GND との間に直列にPFET240，242とNFET244 ，246とを各々有する２個の交差結合された位相反転器を具えている。SRAM記憶 素子102 の対称性によって、今やスイッチ 104〜112 及びビット線 114〜122 に 加えて、スイッチ204，206，208，210及び212 と相補ビット線214，216，218，2 20及び222 とを設けられる。スイッチ 104〜112 及び 204〜212 は各々それぞれ のNFETを含み且つ選択信号 WL0〜WL4 によって対で制御される。また書込可能化 素子128 と読取可能化素子130 とに加えて、対称に配置された書込可能化素子22 8 と読取可能化素子230 とがある。書込可能化素子128 は、一方でスイッチ 104 〜112 と他方で位相反転器 240／244 の入力端子との間に接続された導電チャネ ルを有し、且つ書込可能化信号WRENを受け取るNFETを含んでいる。書込可能化素 子228 は一方ではスイッチ 204〜212 と他方では位相反転器 242／246 の入力端 子との間に接続された導電チャネルを有し、且つまた書込可能化信号WRENを受け 取るNFETを含んでいる。読取可能化素子130 は導電チャネルがスイッチ 104〜11 2 と大地GND との間に取り付けられ、且つ制御電極が位相反転器 240／244 の出力 端子へ接続されたNFETを具えている。読取可能化素子230 は導電チャネルがスイ ッチ 204〜212 と大地GND との間に取り付けられて、且つ制御電極が位相反転器 242／246 の出力端子へ接続されたNFETを具えている。ビット線 114〜122(214 〜222)を予備充電するための（図示されてない）予備充電フィーチャーが、位相 反転器 240／244(242〜246)の出力が論理低である場合に、ビット線 114〜122(2 14〜222)のうちの選択された１個のビット線に論理高を生じるように働く。 図３は、図１又は図２に示された種類の複数のメモリセル304，306，308 及び 310 を含んでいる、複数ポート記憶装置302 を有する電子回路300 の一部のブロ ック線図である。複数ポート記憶装置302 は、例えばデータプロセッサ内のレジ スタファイルとして用いられる。図を不明瞭にしないため、図１及び２内のスイ ッチ 104〜112 及び 204〜212 は、各々のセル 304〜310 内の参照符号312 によ り集団的に示されている。セル304 と308 とはビット線の群314 へ結合されてい る。セル306 と310 とはビット線の群316 へ結合されている。ポート320，322， 324，326及び328 を介してセル 304〜310 のうちの選択された１個へ、又は選択 された１個から、データの供給を可能にするメモリ入出力回路318 へ、ビット線 の群314 及び316 が接続されている。メモリ入出力回路318 は例えば１個より多 いポート 320〜328 へセル 304〜310 のうちの単一のセルからデータを与えるこ とを許容する。セル304 及び306 内のスイッチ312 、及びセル308 及び310 内の スイッチ312 が、ワード線332 及び334 を介してワード線選択回路330 から制御 信号 WL0〜WL4 を受け取る。書込可能化回路336 が各セル 304〜310 内の書込可 能化素子128 へ書込可能化信号WRENを供給するために活動する。

Claims (1)

1. 【特許請求の範囲】 １．複数のメモリセルを含む複数ポート記憶装置を有する電子回路であって、 ‐ 各セルが複数の、独立して制御可能なビット線へ結合され、 ‐ 各セルが ‐ 単一ビットの記憶用の記憶装置と、 ‐ 複数のスイッチであって、それらのうちの各々それぞれのスイッチがビッ ト線のうちのそれぞれのビット線へ記憶装置を選択的に接続するように活動する 複数のスイッチと、 を具え、 ‐ 各記憶装置が ‐ セルの書込を可能にするために複数のスイッチと前記記憶装置の入力端子 との間に結合された書込可能化素子と、 ‐ セルの読取を可能にするために前記記憶装置の出力端子と複数のスイッチ との間に結合された読取可能化素子と、 を具えている、 複数ポート記憶装置を有する電子回路。 ２．請求項１記載の回路であって、少なくとも読取可能化素子又は書込可能化素 子が制御信号によって活動的にされる複数ポート記憶装置を有する電子回路。 ３．請求項２記載の回路であって、 ‐ 前記記憶装置が一対の交差結合された位相反転器を具え、 ‐ 前記書込可能化素子が複数のスイッチと入力端子との間に結合された導電 チャネルを有し、且つ制御信号を受け取るための制御電極を有する書込可能化ト ランジスタを具えている、 複数ポート記憶装置を有する電子回路。 ４．請求項３記載の回路であって、 ‐ 前記読取可能化素子が複数のスイッチと基準電圧との間に結合された導電 チャネルを有し、且つ出力端子へ結合された制御電極を有する読取可能化トラン ジスタを具えている、 複数ポート記憶装置を有する電子回路。 ５．請求項１記載の回路であって、前記スイッチが少なくとも２個のポートを介 して前記のセルのうちの特定のセルの同時読取を可能にするために活動するよう に活動する複数ポート記憶装置を有する電子回路。