JP2003308697A

JP2003308697A - メモリセル回路にデータを格納する方法、メモリセル回路、データをメモリセルに書き込むシステム、及び信号を供給するシステム

Info

Publication number: JP2003308697A
Application number: JP2003105545A
Authority: JP
Inventors: William W Walker; ダブリュウォーカーウィリアム
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-04-11
Filing date: 2003-04-09
Publication date: 2003-10-31
Anticipated expiration: 2023-04-09
Also published as: US20030198094A1; JP4560276B2; US6778466B2

Abstract

(57)【要約】【課題】本発明は、より小さな面積を占める、改善さ
れたマルチポートメモリセル回路を提供すること目的と
する。【解決手段】従来のマルチポートメモリセルよりも少
ない数の書き込み線及び／又はトランジスタを有し、こ
れゆえに、より小さな面積を占める、改善されたマルチ
ポートメモリセル回路が提供される。減少された面積の
メモリセル回路は、ビット線の組みの各ビット線に関連
するワード線と、ビット線の組みのサブセットを選択す
る第１のワード線と、ビット線のサブセットの１つのビ
ット線を選択する第２のワード線と、選択されたビット
線上のビット値を格納するメモリセルを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、回路
設計の分野に関連し、特に、改善されたマルチポートメ
モリセルに関連する。

【０００２】

【従来の技術】スーパースカラー、ベリーロングインス
トラクションワード（ＶＬＩＷ）プロセッサ及びネット
ワーク内プロセッサでは、並列書き込みポートを有する
メモリセルが、典型的には必要である。これらの並列書
き込みポートは、並列ビット線と関連し、これは、並列
実行ユニットから１つのメモリセルへの直接通信パスを
可能とするだけでなく、多くのメモリセルへ同じデータ
を書き込むことの両方を可能とする。

【０００３】従来技術のマルチポートレジスタメモリセ
ルは、各差動書き込みビット線について単一書き込みワ
ード線を又は、各単一書き込みビット線について差動書
き込み線を使用した。差動ワード又はビット線を使用す
ることは、線の数が多数となり、次にメモリセルのレイ
アウト面積を増加することになる。

【０００４】図１は、他の従来技術のマルチ書き込みポ
ートメモリセルの例を示す。図１は、差動ワード又はビ
ット線メモリセル上のレイアウト面積を減少させる第１
ステップを示す。説明のために、書き込みポートのみが
示されている。図１は、マルチポートレジスタファイル
内のメモリセルの配列の１つのメモリセルのみを示す。
メモリセルは、バックツーバックインバータ１５６と１
５８を有し、これは、ノード１５２と１５４を有する。
６つのワード線（ＷＬｓ）即ち、ＷＬＡ、ＷＬＢ、ＷＬ
Ｃ、ＷＬＤ、ＷＬＥ、及びＷＬＦと、ＢＬＡ、ＢＬＢ、
ＢＬＣ、ＢＬＤ、ＢＬＥ、及びＢＬＦの６データビット
線（ＢＬｓ）により示された６つの書き込みポートがあ
る。書き込みワード線と書き込みビット線（即ち、書き
込みポート）の間は、１対１の対応がある。例えば、ワ
ード線ＷＬＡは、ビット線ＢＬＡがノード１５２に接続
することを許すスイッチである、トランジスタ１１２を
有する。ワード線ＷＬＡは、トランジスタ１１４に接続
され、これは、ビット線ＢＬＡが’１’のときに、トラ
ンジスタ１４０を通して、ノード１５４をグランドに接
続することを可能とするスイッチである。１対１対応
は。ＷＬＢとＢＬＢ、ＷＬＣとＢＬＣ、ＷＬＤとＢＬ
Ｄ、ＷＬＥとＢＬＥ、及びＷＬＦとＢＬＦについても成
り立つ。

【０００５】図１の回路１１０の動作の例は、ワード線
ＷＬＡが’１’であるときである。トランジスタ１１２
と１１４は、オンされる。続いて、ビット線ＢＬＡが’
１’の場合には、トランジスタ１４０はオンされそし
て、ノード１５４をグランドｇｎｄへ引く。’１’のビ
ット線ＢＬＡ値は、トランジスタ１１２を通してノード
１５２へ行く。バックツーバックインバータ１５６と１
５８は、ノード１５２を’１’に維持し、そして、ノー
ド１５４を'０'へ維持する。同様に、例えば、ワード線
ＷＬＤが'１’であるときには、トランジスタ１２２と
１２４は、オンされる。ビット線ＢＬＤが’１’の場合
には、トランジスタ１４６はオンされそして、ノード１
５４をグランドｇｎｄへ引く。ノード１５２は、ビット
線ＢＬＤの値を有する。ビット線ＢＬＤが’０’の場合
には、トランジスタ１４６はオフされる。ノード１５２
は、’０’へ引かれ、そしてノード１５４はインバータ
１５６により’１’へ引かれる。

【０００６】図１に適用可能な、従来技術の従来の最終
デコーディング回路が、図２に示されている。この例
は、書き込みポートＡからＦ、即ち、図１のＷＬＡから
ＷＬＦ、についてのアドレスは、最終デコードが、ここ
ではダイナミック回路を使用して、２入力ＡＮＤゲート
からなるように、プリデコードされていると仮定する。
例えば、ポートＡのＡＮＤゲートは、アドレス入力Ａ０
のトランジスタ２１４と、アドレス入力Ａ１のトランジ
スタ２１６を有する。信号ｐｃは、通常はクロック信号
である、プリチャージ信号である。ｐｃ＝’０’である
ときには、ノード２１３は、トランジスタ２１２を介し
て、’１’へ”プリチャージ”される。ＡＮＤゲート、
即ち、トランジスタ２１６に直列に接続されたトランジ
スタ２１４、は、トランジスタ２１８がオフされるの
で、ディスエーブル（遮断）される。アドレスＡ０とＡ
１は、そして、ｐｃ＝’１’のときに読まれる。トラン
ジスタ２１８は、オンされ、これゆえに、ＡＮＤゲート
を、即ち、トランジスタ２１４と２１６を、イネーブル
（活性化）する。ノード２１３は、Ａ０とＡ１の両方
が’１’のときに、グランドに引かれ、そうでない場合
には、ノード２１３は’１’のままである。ノード２１
３が、’０’であるときには、ＷＬＡは、インバータ２
７０を介して、’１’である。アドレス線Ｂ０、Ｂ１か
らＦ０，Ｆ１を有する他の５つのＡＮＤゲートは、Ａ
０、Ａ１についてのＡＮＤゲートと同様な方法で動作す
る。デコーダ回路２１０の出力は、図１のワード線ＷＬ
ＡからＷＬＦへ入力される、ワード線ＷＬＡからＷＬＦ
である。

【０００７】

【発明が解決しようとする課題】図１は、従来技術より
も減少された面積を与えるが、より小さな面積へのより
多くのメモリについての連続する要求があるので、更に
改善が必要である。従って、従来技術よりも小さな面積
を有する新しい回路が必要である。

【０００８】

【課題を解決するための手段】本発明は、従来のマルチ
ポートメモリセルよりも少ない数の書き込み線を有し、
これゆえに、より小さな面積を占める、改善されたマル
チポートメモリセル回路を提供する。更に加えて、好ま
しい実施例に従って、図１よりもトランジスタが少な
い。電力消費も減少されうる。

【０００９】本発明の一実施例は、メモリセル回路の面
積を減少させる方法を有し、メモリセルは、第１の複数
のビット線と、各ビット線に関連する複数のワード線を
有する。最初に、前記第１の複数のビット線から第２の
複数のビット線を選択するために、第１のワード線が使
用される。次に、第２の複数のビット線の１つのビット
線を選択するために第２のワード線が使用される。そし
て、ビット線上のビット値は、メモリセル内に格納され
る。

【００１０】本発明の一面は、第１の複数のビット線の
各ビット線に関連する複数のワード線と、第１の複数の
ビット線から第２の複数のビット線を選択するための、
複数のワード線のうちの第１のワード線と、第２の複数
のビット線のうちの１つのビット線を選択するための、
複数のワード線のうちの第２のワード線と、前記１つの
ビット線上のビット値を格納するメモリセルとを有す
る、減少された面積のメモリセル回路を有する。

【００１１】本発明の他の実施例は、データを格納する
メモリセルと、第１のワード線と第２のワード線と、複
数のビット線と、前記複数のビット線の第１のビット線
を第１のノードに接続する、第１のワード線により制御
される第１のスイッチと、第１のノードをメモリセルに
接続する、前記第２のワード線により制御される第２の
スイッチとを有するメモリセル回路を有する。

【００１２】本発明の更に他の実施例は、データをメモ
リセルに書き込むシステムを有する。このシステムは、
第１のワード線が第１のビット線を選択するときに、複
数のビット線の第１のビット線を選択する、第１のマル
チプレクサと、第１のワード線が第２のビット線を選択
するときに、複数のビット線の第２のビット線を選択す
る、第２のマルチプレクサと、第２のワード線に基づい
て、第１のマルチプレクサの出力と、第２のマルチプレ
クサの出力との間を選択する第３のマルチプレクサを有
し、第３のマルチプレクサの出力は、データをメモリセ
ルに書き込む。

【００１３】本発明の更なる実施例は、ビット線アドレ
スを有するビット線からデータを受信する、第１のマル
チプレクサと、第１のマルチプレクサからデータを受信
しそしてデータをメモリセルへ書き込む、第２のマルチ
プレクサへ、複数の選択器信号を供給するシステムを有
する。このシステムは、第１の複数のビット線アドレス
を受信しそして、第１の複数の書き込みイネーブル信号
を発生する、第１の複数のデコーダと、第１の複数の書
き込みイネーブル信号を、複数の選択器信号のうちの、
第１のマルチプレクサを制御する第１の選択器信号へ結
合する、少なくとも１つの論理ゲートと、第２の複数の
ビット線アドレスを受信しそして、第２の複数の書き込
みイネーブル信号を発生する、第２の複数のデコーダ
と、第１の複数の書き込みイネーブル信号の１つの書き
込みイネーブル信号と第２の複数の書き込みイネーブル
信号の１つの書き込みイネーブル信号を、複数の選択器
信号のうちの、第２のマルチプレクサを制御する第２の
選択器信号へ結合する、少なくとも１つの論理ゲートと
を有する。

【００１４】本発明の他の面は、第１の複数のビット線
を有するメモリ回路を提供する。メモリセル回路は、第
１の複数のビット線から第２の複数のビット線を選択す
る手段と、第２の複数のビット線の１つのビット線を選
択する手段と、ビット線上のビット値をメモリセルに書
き込む手段とを有する。

【００１５】本発明のこれらの及び他の実施例、特徴、
面及び優位点は、以下の説明、請求の範囲及び添付の図
面により、より理解されよう。

【００１６】

【発明の実施の形態】以下の説明では、本発明の特定の
実施例の徹底的な説明を提供するために、多くの特定の
詳細が示される。しかしながら、当業者には、本発明
は、以下に示される全ての特定の詳細なしに実行されう
ることは、理解されよう。他の例では、既知の特徴は本
発明を曖昧にするので詳細には説明されない。

【００１７】図１の回路は、６つの選択器線（ワード線
ＷＬＡからＷＬＦ）を有する単一の６入力マルチプレク
サ（ビット線ＢＬＡからＢＬＦ）として示され、ここで
使用される” マルチプレクサ”は、幾つかの入力の１
つを選択しそして、その情報を出力へスイッチングする
回路である。図１では、各ワード線は、関連するビット
線を選択し、例えば、ワード線ＷＬＡはビット線ＢＬＡ
を選択する。ワード線の数を減少させるために、本発明
の１つの好ましい実施例は、各ワード線が１つ又はそれ
以上のビット線を選択する複数のカスケード接続された
マルチプレクサを使用する。

【００１８】図３は、本発明の一実施例のマルチ書き込
みポートメモリセルの概略である。回路３００は、５つ
のワード線、即ち、ＷＬＡＢ，ＷＬＣＤ、ＷＬＥＦ、Ｗ
ＬＢＤＦ及びＷＬＡＣＥと、６つのビット線ＢＬＡ、Ｂ
ＬＢ、ＢＬＣ、ＢＬＤ、ＢＬＥ、及びＢＬＦを有する。
ワード線ラベル中の”ＷＬ”の後に続く文字は、ワード
線がアサートされた（選択信号が出された）ときに、ど
のビット線が選択されたかを、選択肢内で示す。例え
ば、ワード線ＷＬＡＢがアサートされたときに、何れか
のビット線ＢＬＡ又はＢＬＢが選択され、又は、ワード
線ＷＬＢＤＦがアサートされたときに、何れかのビット
線ＢＬＢ、ＢＬＤ又はＢＬＦが選択されうる。ワード線
ＷＬＡＢはトランジスタｍ３とｍ４のゲートに接続され
る。ワード線ＷＬＣＤはトランジスタｍ２とｍ５のゲー
トに接続される。ワード線ＷＬＥＦはトランジスタｍ１
とｍ６のゲートに接続される。ワード線ＷＬＢＤＦはト
ランジスタｍ７とｍ１１のゲートに接続される。トラン
ジスタｍ７はノードｎ１を介して、トランジスタｍ４、
ｍ５及びｍ６に接続される。トランジスタｍ７は、ノー
ドｎ４にも接続される。トランジスタｍ１１は、トラン
ジスタｍ１２とノードｎ３へ接続されている。トランジ
スタｍ１２は、ノードｎ１を介して、トランジスタｍ
４、ｍ５及びｍ６に接続されている。ワード線ＷＬＡＣ
Ｅは、トランジスタｍ８とｍ１０のゲート接続されてい
る。トランジスタｍ８のゲートは、ノードｎ２を介し
て、トランジスタｍ１、ｍ２及びｍ３に接続されてい
る。トランジスタｍ８のゲートも、ノードｎ４に接続さ
れている。トランジスタｍ１０は、トランジスタｍ９へ
接続されている。トランジスタｍ９のゲートは、ノード
ｎ２を介して、トランジスタｍ４、ｍ５及びｍ６へ接続
されている。バックツーバックインバータＩｎｖ１とＩ
ｎｖ２は、１ビットメモリセルを構成する。インバータ
Ｉｎｖ１の出力は、ノードｎ３を介してインバータＩｎ
ｖ２の入力へ接続されている。インバータＩｎｖ２の出
力は、ノードｎ４を介してインバータＩｎｖ１の入力へ
接続されている。ビット線ＢＬＥは、トランジスタｍ１
へ接続されている。ビット線ＢＬＣは、トランジスタｍ
２へ接続されている。ビット線ＢＬＡは、トランジスタ
ｍ３へ接続されている。ビット線ＢＬＢは、トランジス
タｍ４へ接続されている。ビット線ＢＬＤは、トランジ
スタｍ５へ接続されている。ビット線ＢＬＦは、トラン
ジスタｍ６へ接続されている。

【００１９】図３では、ワード線は、１つのビット線を
選択するためにペア内で、アサートされる（即ち、’
１’に設定され）：１）ワード線ＷＬＡＢ、ＷＬＣＤ又
は、ＷＬＥＦを有するワード線ＷＬＢＤＦ又は、２）ワ
ード線ＷＬＡＢ、ＷＬＣＤ又は、ＷＬＥＦを有するワー
ド線ＷＬＡＣＥ。ワード線ＷＬＡＢがアサートされると
きには、トランジスタｍ３とｍ４がオンされそれぞれ、
ビット線ＢＬＡとＢＬＢを選択する。ワード線ＷＬＣＤ
がアサートされるときには、トランジスタｍ２とｍ５が
オンされそれぞれ、ビット線ＢＬＣとＢＬＤを選択す
る。ワード線ＷＬＥＦがアサートされるときには、トラ
ンジスタｍ１とｍ６がオンされそれぞれ、ビット線ＢＬ
ＥとＢＬＦを選択する。ワード線ＷＬＢＤＦがアサート
されるときには、トランジスタｍ７とｍ１１がオンされ
それぞれ、これにより、どのワード線即ち、ＷＬＡＢ、
ＷＬＣＤ又は、ＷＬＥＦがそれぞれアサートされている
かにより、ビット線ＢＬＢ，ＢＬＤ又はＢＬＦを選択す
る。ワード線ＷＬＡＣＥがアサートされるときには、ト
ランジスタｍ８とｍ１０がオンされそれぞれ、これによ
り、どのワード線即ち、ＷＬＡＢ、ＷＬＣＤ又は、ＷＬ
ＥＦがそれぞれアサートされているかにより、ビット線
ＢＬＡ，ＢＬＣ又はＢＬＥを選択する。選択されたビッ
ト線は、そして、メモリセル（例えば、ノードｎ４）の
値を’０’又は、’１’へ設定する。

【００２０】例えば、ワード線ＷＬＥＦ及びＷＬＢＤＦ
がアサートされたときには、ビット線ＢＬＦが選択され
る。ＷＬＢＤＦがトランジスタｍ７とｍ１１をオンする
ので、ＢＬＦ上の値はノードｎ４を設定する。値が’
１’の場合には、ｍ１２はオンされそして、ノードｎ３
は、グランドｇｎｄに引かれる。値が'０'の場合には、
ノードｎ３は、インバータＩｎｖ１を介してノードｎ４
により変化される。ＷＬＢＤＦの代わりに、ワード線Ｗ
ＬＡＣＥがアサートされるときには、ビット線ＢＬＥが
ＢＬＦの代わりに選択される。ＢＬＥ上の値は、ＷＬＢ
ＤＦがアサートされたときに、ＢＬＦと同様にノードｎ
４を設定する。

【００２１】図４は、本発明の一実施例の図３のメモリ
回路３００に対応する最終ラインデコード回路４１０の
概略を示す。図４は、図２のインバータが図４のＮＡＮ
Ｄゲートに置きかえられたことを除いては、図２の最終
デコード回路と同様である。図２に示されたように、ア
ドレス線、例えば、Ａ０とＡ１が、'１’のときには、
対応するビット線の、この場合には図３のＢＬＡの、上
の値は、メモリセルに書きこまれる。Ａ０とＡ１が’
１’なら、ＮＡＮＤゲート４２０は、それぞれ、ワード
線ＷＬＡＣＥとＷＬＡＢをアサートする。Ｂ０とＢ１
が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート
４２４とは、それぞれ、ワード線ＷＬＢＤＦとＷＬＡＢ
をアサートする。Ｃ０とＣ１が’１’なら、ＮＡＮＤゲ
ート４２０とＮＡＮＤゲート４２６は、それぞれ、ワー
ド線ＷＬＡＣＥとＷＬＣＤをアサートする。Ｄ０とＤ１
が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート
４２６は、それぞれ、ワード線ＷＬＢＤＦとＷＬＣＤを
アサートする。Ｅ０とＥ１が’１’なら、ＮＡＮＤゲー
ト４２０とＮＡＮＤゲート４２８は、それぞれ、ワード
線ＷＬＡＣＥとＷＬＥＦをアサートする。Ｆ０とＦ１
が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート
４２８は、それぞれ、ワード線ＷＬＢＤＦとＷＬＥＦを
アサートする。このように、例えば、ＷＬＡＢのアサー
ト（選択信号が出されたこと）は、ＢＬＡ上の書き込み
データが、図３のトランジスタｍ３を通して、ノードｎ
２へ書きこまれることを起こす。同時に、ＷＬＡＣＥが
アサートされたこと（選択信号が出されたこと）は、ノ
ードｎ２上のデータがトランジスタｍ８を介してノード
ｎ４上へ書き込まれることを起こす。

【００２２】図５は、本発明の一面の従属接続されたマ
ルチプレクサの例を示す図３の再配置を示す図である。
図３と図５の回路は、同じように動作する。マルチプレ
クサは２段である。第１段は、マルチプレクサ５１０と
５１２を有する。マルチプレクサ５１０は、スイッチと
して動作する、トランジスタｍ１、ｍ２及び、ｍ３を有
する。それぞれ、選択器線ＷＬＡＢ、ＷＬＣＤ及びＷＬ
ＥＦを伴なうビット線ＢＬＡ，ＢＬＣ及びＢＬＥの、マ
ルチプレクサ５１０への３つの入力データ線がある。マ
ルチプレクサ５１０の出力は、ノードｎ１である。マル
チプレクサ５１２は、スイッチとして動作する、トラン
ジスタｍ４、ｍ５及びｍ６を有する。それぞれ、選択器
線ＷＬＡＢ、ＷＬＣＤ及びＷＬＥＦを伴なうビット線Ｂ
ＬＢ，ＢＬＤ及びＢＬＦの、マルチプレクサ５１２への
３つの入力データ線がある。マルチプレクサ５１２の出
力は、ノードｎ２である。マルチプレクサ５２０は、そ
れぞれマルチプレクサ５１０と５１２からノードｎ１と
ｎ２で２つの入力を有する。マルチプレクサ５２０に対
する選択線は、ＷＬＡＣＥとＷＬＢＤＦである。ＷＬＡ
ＣＥはマルチプレクサ５１０選択するのに使用され、そ
して、ＷＬＢＤＦはマルチプレクサ５１２を選択するの
に使用される。ノードｎ３の出力とノードｎ４の反転出
力を有する、マルチプレクサ５２０の差動出力がある。
ＷＬＡＣＥが’１’の場合には、トランジスタｍ７がオ
ンとなるので、ノードｎ３は、ノードｎ１の値と等しく
設定される。ＷＬＢＤＦが’１’の場合には、トランジ
スタｍ８がオンとなるので、ノードｎ３は、ノードｎ２
の値と等しく設定される。メモリセル５２５は、バック
ツーバックインバータＩｎｖ１とＩｎｖ２を有する。

【００２３】図６は、本発明の他の実施例のｎ＊ｍ書き
込みポート（即ち、書き込みビット線）についての一般
化されたメモリセル回路の概略を示す図であり、”ｎ”
と”ｍ”は正の数である。ｎ＞１及びｍ＞２が好まし
い。図６に示されたように、メモリセル回路６１０は、
ｎインスタンスのｍ対１ＮＭＯＳ通過ゲートマルチプレ
クサ６１２、６１４から６１６と、これに続く、単一の
ｎ対１マルチプレクサ６１８と、これに続く、バックツ
ーバックインバータペア、即ち、データを格納する、メ
モリセル６８８を有する。ビット線（即ち、書き込みポ
ート）は、ＢＬ１１からＢＬｎｍにラベル付けされてい
る。ビット線は、ｍビット線を有するｎグループ、例え
ば、各グループについて、ＢＬ１１、ＢＬ１２、．．．
ＢＬ１ｍ、として示されている。ワード線は、ＷＬ１１
からＷＬ１ｍ及びＷＬ２１からＷＬ２ｎにラベル付けさ
れており、ここで、ワード線ＷＬ１１からＷＬ１ｍは、
マルチプレクサ６１２、６１４から６１６の選択器線で
あり、ここで、ワード線ＷＬ２１からＷＬ２ｎは、マル
チプレクサ６１８の選択器線である。

【００２４】第１段のマルチプレクサ６１２、６１４か
ら６１６への選択器線は、ワード線がアサートされたと
きに設定され、マルチプレクサ当り１ビット線が選択さ
れる。例えば、ワード線ＷＬ１１が選択されたときに
は、トランジスタ６２０、６３０から６４０がオンされ
そして、ビット線ＢＬ１１、ＢＬ２１からＢＬｎ１が選
択され、それぞれ、マルチプレクサ出力６２６、６３６
から６４６へ出力される。ワード線ＷＬ１２が選択され
たときには、トランジスタ６２２、６３２から６４２が
オンされそして、ビット線ＢＬ１２、ＢＬ２２からＢＬ
ｎ２が選択され、それぞれ、マルチプレクサ出力６２
６、６３６から６４６へ出力される。そして、ワード線
ＷＬ１ｍが選択されたときには、トランジスタ６２４、
６３４から６４４がオンされそして、ビット線ＢＬ１
ｍ、ＢＬ２ｍからＢＬｎｍが選択され、それぞれ、マル
チプレクサ出力６２６、６３６から６４６へ出力され
る。

【００２５】第２段のマルチプレクサ６１８への選択器
線は、第１段のマルチプレクサ６１２、６１４から６１
６からのどの出力が、ノード６８０即ち、バックツーバ
ックインバータ６８４と６８６のメモリセルの１つの入
力へ送られるかを選択する。ワード線ＷＬ２１がアサー
トされるときには、マルチプレクサ６１２が選択されそ
して、その出力６２６がノード６８０へ送られる。ワー
ド線ＷＬ２２がアサートされるときには、マルチプレク
サ６１４が選択されそして、その出力６３６がノード６
８０へ送られる。そして、ワード線ＷＬ２ｎがアサート
されるときには、マルチプレクサ６１６が選択されそし
て、その出力６４６がノード６８０へ送られる。図３の
動作と同様に、例えば、ＷＬ２１がアサートされそし
て、出力６２６が'１'のときには、トランジスタ６５４
と６５６はオンされそして、（トランジスタ６５２もオ
ンされるので）ノード６８０が'１’へ引かれるのと同
時に、ノード６８２はグランドへ引かれる。

【００２６】図６の回路６１０の代わりの実施例では、
トランジスタ６５４、６５６、６６２、６６４からトラ
ンジスタ６７２及び６７４は存在しない。トランジスタ
６５４と６５６は、トランジスタ６５２がノード６８０
を’１’へ引いているときに、ノード６８２を’０’へ
引くのに使用される。トランジスタ６６２と６６４は、
トランジスタ６６０がノード６８０を’１’へ引いてい
るときに、ノード６８２を’０’へ引くのに使用され
る。トランジスタ６７２と６７４は、トランジスタ６７
０がノード６８０を’１’へ引いているときに、ノード
６８２を’０’へ引くのに使用される。トランジスタ６
５４、６５６、６６２、６６４、６７２及び６７４なし
では、マルチプレクサ６１８は、例えば、マルチプレク
サ６１２の第１段のマルチプレクサの構造と同様に見え
る。

【００２７】図５は、ｎ＝２且つｍ＝３を有する図６の
特別な場合である。ビット線は、ＢＬ１１＝ＢＬＡ、Ｂ
Ｌ１２＝ＢＬＣ、ＢＬ１３＝ＢＬＥ、ＢＬ２１＝ＢＬ
Ｂ、ＢＬ２２＝ＢＬＤ、及びＢＬ２３＝ＢＬＦにマップ
されている。ワード線は、ＷＬ１１＝ＷＬＡＢ、ＷＬ１
２＝ＷＬＣＤ、ＷＬ１３＝ＷＬＥＦ、ＷＬ２１＝ＷＬＡ
ＣＥ、及びＷＬ２２＝ＷＬＢＤＦにマップされている。
このように、図５は、図６のサブセットである。

【００２８】図７は、本発明の他の実施例の図６の回路
６１０に、ワード線信号を供給する一般化された回路の
概略を示す図である。アドレス７０１、７０２、７０
３、７０４、７０５、７０６、７０７、７０８、及び７
０９は、図６のそれぞれの、１つ又はそれ以上のビット
線ＢＬ１１、ＢＬ２１、ＢＬｎ１、ＢＬ１２、ＢＬ２
２、ＢＬｎ２、ＢＬ１ｍ、ＢＬ２ｍ、及びＢＬｎｍを選
択するために、例えば、プロセッサにより送られる。各
アドレスラベルは、それをデコーダに接続する１つ又は
それ以上のアドレス信号線を有する。ビット線アドレス
７０１、７０２から７０３は、それぞれ、デコーダ７１
２、７１４から７１６に接続され、これはアドレス信号
をデコードして、それぞれ、書き込みイネーブル信号

【００２９】

【外１】から

【００３０】

【外２】を与える。これらの書き込みイネーブル信号は、そし
て、ＯＲゲート７４０を使用して結合され、ワード線信
号ＷＬ１１を与え、これは、図６のマルチプレクサ６１
２、６１４から６１６についての選択信号として使用さ
れる。ビット線アドレス７０４、７０５から７０６は、
それぞれ、デコーダ７２０、７２２から７２４に接続さ
れ、これは、アドレス信号をデコードして、それぞれ、
書き込みイネーブル信号

【００３１】

【外３】から

【００３２】

【外４】を与える。これらの書き込みイネーブル信号は、そし
て、ＯＲゲート７４２を使用して結合され、ワード線信
号ＷＬ１２を与え、これは、図６のマルチプレクサ６１
２、６１４から６１６についての他の選択信号として使
用される。ビット線アドレス７０７、７０８から７０９
は、それぞれ、デコーダ７３０、７３２から７３４に接
続され、これは、アドレス信号をデコードして、それぞ
れ、書き込みイネーブル信号

【００３３】

【外５】から

【００３４】

【外６】を与える。これらの書き込みイネーブル信号は、そし
て、ＯＲゲート７４４を使用して結合され、ワード線信
号ＷＬ１ｍを与え、これは、図６のマルチプレクサ６１
２、６１４から６１６についての更に他の選択信号とし
て使用される。

【００３５】図６の第１段のマルチプレクサについて使
用されるワード線選択信号、即ち、マルチプレクサ６１
２、６１４から６１６は、以下のブール等式により表現
されることも可能である。

【００３６】

【数１】ここで、’＋’は論理ＯＲ演算子を示し、そして、

【００３７】

【外７】はビット線ＢＬｉｊに対する書き込みイネーブル（デコ
ードされたアドレス）である。書き込みイネーブル信号

【００３８】

【外８】は、ビット線ＢＬｉｊについてのアドレスが、ビット線
が選択されたことを示すときには、値’１’を有する。
通常は、このメモリセルに対しては、このメモリセルに
書き込まれるデータを供給するために１つのビット線の
みが選択されるが、１つ又はそれ以上他のメモリセルも
同時にそれらに書き込まれるデータを有しても良い。こ
れは、このメモリセルが書き込まれているのと同時に、
同じビット線を有する他のメモリセルが、他のビット線
から書き込まれることを可能とする。このように、２つ
のメモリセルは順次に書き込むのと比較して、性能が向
上される。

【００３９】上述の書き込みイネーブル信号は、共に、
異なって結合され、図６の第２段マルチプレクサ６１８
についての選択線として使用されるワード線を発生す
る。書き込みイネーブル信号

【００４０】

【外９】から

【００４１】

【外１０】は、ＯＲゲート７５０へ入力され、ワード線ＷＬ２１を
発生する。書き込みイネーブル信号

【００４２】

【外１１】から

【００４３】

【外１２】は、ＯＲゲート７５２へ入力され、ワード線ＷＬ２２を
発生する。書き込みイネーブル信号

【００４４】

【外１３】から

【００４５】

【外１４】は、ＯＲゲート７５４へ入力され、ワード線ＷＬ２ｍを
発生する。

【００４６】図６の第２段マルチプレクサ６１８につい
て使用されるワード線選択信号は、以下のブール等式で
表現することも可能である。

【００４７】

【数２】

【００４８】図８は、ｎ＝２且つｍ＝３の図６に対応す
るように再ラベル付けされたワード線を有する図４を示
す図である。反転イネーブル信号についてのラベル（書
き込みイネーブルバーについての

【００４９】

【外１５】）が、即ち、それぞれ、アドレス線ペア（Ａ０，Ａ
１）、（Ｂ０，Ｂ１）、（Ｃ０，Ｃ１）、（Ｄ０，Ｄ
１）、（Ｅ０，Ｅ１）、及び（Ｆ０，Ｆ１）について
の、

【００５０】

【外１６】及び

【００５１】

【外１７】が追加された。アドレスがビット線を選択するときに
は、書き込みイネーブルバー信号は、’０’である。ア
ドレス線ペアは、ビット線ＢＬＡからＢＬＦに対応す
る。Ａ０とＡ１が共に’１’で且つｐｃ＝１のときに
は、

【００５２】

【外１８】である。Ｂ０とＢ１が共に’１’で且つｐｃ＝１のとき
には、

【００５３】

【外１９】である。（Ｃ０，Ｃ１）、（Ｄ０，Ｄ１）、（Ｅ０，Ｅ
１）、及び（Ｆ０，Ｆ１）についても同様である。

【００５４】ＮＯＴ（ＮＯＴ（Ｘ）ＡＮＤＮＯＴ
（Ｙ））＝ＸＯＲＹのブール論理等価から、図８の
回路８１０は、ｎ＝２且つｍ＝３を有する図７の回路７
１０のサブセットであるように修正されることが可能で
ある。図８の各プリチャージ回路、例えば、トランジス
タ２１２、２１４、２１６、２１８を有するプリチャー
ジ回路は、書き込みイネーブルバー出力、即ち、

【００５５】

【外２０】を有し、且つ、そして、例えば、４２０及び４２４のよ
うな、適切なＮＡＮＤゲートへ入力される、反転された
出力を有する。各プリチャージ回路の出力へ（図示して
いない）インバータを追加し、そして、上述のブール論
理等価を適用することにより、ＮＡＮＤゲート、即ち、
４２０、４２２、４２４、４２６及び４２８を、ＯＲゲ
ートにより置換されてもよい。このように、図７の各デ
コーダは、例えば、書き込みイネーブルバー出力、即
ち、インバータに接続された

【００５６】

【外２１】を有する、トランジスタ２１２、２１４、２１６、２１
８を有するプリチャージ回路のような、例えば、

【００５７】

【外２２】を発生するための、プリチャージ回路と、例えば、４２
０のような、ＯＲゲートにより置きかえられた、ＮＡＮ
Ｄゲートにより、本発明の一実施例で実行されることが
可能である。他の実施例では、デコーダは、完全に又は
部分的にビット線アドレスをデコードしてもよくそし
て、最終でコード段階である必要はない。更に、他の実
施例では、ＯＲゲートは、図６のマルチプレクサについ
ての選択信号を発生するために、論理的に等価なゲート
により置きかえられても良い。

【００５８】表１は、図１と比較して、本発明の実施例
が、どのように、種々の数のビット線に対して、書き込
みワード線とトランジスタの数を減少させたか示す。従
来技術で必要なワード線の数は、ビット線の数と等し
い。図１から、従来技術は、ビット線当り、３つのトラ
ンジスタを有する。

【００５９】

【表１】上述の表１から分かるように、本発明の実施例のワード
線の数は、（ｎ＋ｍ）であり、一方、従来技術では、ワ
ード線の数は、（ｎ＊ｍ）である。一般的な傾向は、ビ
ット線の数が増加するにつれて、節約されたワード線の
数と節約されたトランジスタの数が増加する。どの場合
にも、書き込みポートの数が増加するときに、節約され
る。

【００６０】従来技術と比較した本発明の幾つかの優位
点は、少ないトランジスタとメモリセルを通るより少な
いワード線と、より小さいビット線キャパシタンス（例
えば、図１のビット線あたり１つのＮＭＯＳドレインと
１つのＮＭＯＳゲートと比較した、図３のビット線あた
り１つのＮＭＯＳドレイン）と、及びより少ない駆動す
べきワード線、を含む。このように、本発明の実施例の
メモリセル回路は、より小さな面積と、より低い電力消
費を有する。

【００６１】明細書と図面は、説明の目的のために提供
されている。それへの追加、削減及び他の修正及び変更
は、請求の範囲に記載の、本発明のより広い意図及び範
囲から離れることなくなされうることは明らかである。

【００６２】付記（付記１）第１の複数のビット線と、各ビット線に関
連する複数のワード線を有するメモリセル回路にデータ
を格納する方法であって、前記複数のワード線のうちの
１つの第１のワード線のみを使用し、前記第１の複数の
ビット線から第２の複数のビット線を選択し、前記複数
のワード線のうちの１つの第２のワード線のみを使用
し、前記第２の複数のビット線の１つのビット線を選択
し、前記ビット線上のビット値を前記メモリセル回路に
格納する、メモリセル回路にデータを格納する方法。

【００６３】（付記２）第２の複数のビット線は、前
記第１の複数のビット線より少ない、付記１に記載のメ
モリセル回路にデータを格納する方法。

【００６４】（付記３）前記メモリセル回路は、更に
バックツーバックインバータを有する、付記１に記載の
メモリセル回路にデータを格納する方法。

【００６５】（付記４）前記第２の複数のビット線
は、異なるマルチプレクサからのビット線を有する、付
記１に記載のメモリセル回路にデータを格納する方法。

【００６６】（付記５）第１の複数のビット線の各ビ
ット線に関連する複数のワード線を有し、前記第１の複
数のビット線から第２の複数のビット線を選択するため
の、前記複数のワード線のうちの第１のワード線を有
し、前記第１のワード線のみが前記第２の複数のビット
線を選択するために使用され、前記第２の複数のビット
線のうちの１つのビット線を選択するための、前記複数
のワード線のうちの第２のワード線を有し、前記第２の
ワード線のみが前記１つのビット線を選択するために使
用され、前記１つのビット線上のビット値を格納するメ
モリセルとを有する、減少された面積のメモリセル回
路。

【００６７】（付記６）データを格納するメモリセル
と、第１のワード線と第２のワード線と、複数のビット
線と、前記複数のビット線の第１のビット線を第１のノ
ードに接続する、前記第１のワード線により制御される
第１のスイッチと、前記第１のノードを前記メモリセル
に接続する、前記第２のワード線により制御される第２
のスイッチとを有するメモリセル回路。

【００６８】（付記７）前記メモリセルは、バックツ
ーバックインバータを有する、付記６に記載のメモリセ
ル回路。

【００６９】（付記８）前記第１のスイッチは、ＣＭ
ＯＳトランジスタを有する、付記６に記載のメモリセル
回路。

【００７０】（付記９）前記第２のスイッチは、他の
ＣＭＯＳトランジスタを有する、付記８に記載のメモリ
セル回路。

【００７１】（付記１０）前記第１のワード線は、前
記ビット線のアドレスの最終デコードをするプリチャー
ジ回路と、前記第１のワード線上の第１の信号を発生す
る第１のＮＡＮＤゲートと、を有する最終デコード回路
により発生される、付記６に記載のメモリセル回路。

【００７２】（付記１１）前記最終デコード回路は、
前記第２のワード線上に第２の信号を発生する第２のＮ
ＡＮＤゲートを更に有する、付記１０に記載のメモリセ
ル回路。

【００７３】（付記１２）第１のワード線が第１のビ
ット線を選択するときに、複数のビット線の前記第１の
ビット線を選択する、第１のマルチプレクサと、前記第
１のワード線が第２のビット線を選択するときに、前記
複数のビット線の前記第２のビット線を選択する、第２
のマルチプレクサと、第２のワード線に基づいて、前記
第１のマルチプレクサの出力と、前記第２のマルチプレ
クサの出力との間を選択する第３のマルチプレクサを有
し、前記第３のマルチプレクサの出力は、データを前記
メモリセルに書き込む、データをメモリセルに書き込む
システム。

【００７４】（付記１３）前記メモリセルは、第２の
インバータに接続された第１のインバータを有する、付
記１２に記載のデータをメモリセルに書き込むシステ
ム。

【００７５】（付記１４）前記第１のマルチプレクサ
の前記出力は、前記第１のビット線上の信号である、付
記１２に記載のデータをメモリセルに書き込むシステ
ム。

【００７６】（付記１５）前記第２のマルチプレクサ
の前記出力は、前記第２のビット線上の信号である、付
記１４に記載のデータをメモリセルに書き込むシステ
ム。

【００７７】（付記１６）前記第２のマルチプレクサ
の前記出力が前記第２のワード線により選択されたとき
に、前記第３のマルチプレクサの前記出力は、前記第２
のビット線上の前記信号である、付記１５に記載のデー
タをメモリセルに書き込むシステム。

【００７８】（付記１７）ビット線アドレスを有する
ビット線からデータを受信する、第１のマルチプレクサ
と、前記第１のマルチプレクサからデータを受信しそし
て前記データをメモリセルへ書き込む、第２のマルチプ
レクサへ、複数の選択器信号を供給するシステムであっ
て、第１の複数のビット線アドレスを受信しそして、第
１の複数の書き込みイネーブル信号を発生する、第１の
複数のデコーダと、前記第１の複数の書き込みイネーブ
ル信号を、前記複数の選択器信号のうちの、前記第１の
マルチプレクサを制御する第１の選択器信号へ結合す
る、少なくとも１つの論理ゲートと、第２の複数のビッ
ト線アドレスを受信しそして、第２の複数の書き込みイ
ネーブル信号を発生する、第２の複数のデコーダと、前
記第１の複数の書き込みイネーブル信号の１つの書き込
みイネーブル信号と前記第２の複数の書き込みイネーブ
ル信号の１つの書き込みイネーブル信号を、前記複数の
選択器信号のうちの、前記第２のマルチプレクサを制御
する第２の選択器信号へ結合する、少なくとも１つの論
理ゲートとを有する、信号を供給するシステム。

【００７９】（付記１８）前記論理ゲートは、ＯＲゲ
ートを含む、付記１７に記載の信号を供給するシステ
ム。

【００８０】（付記１９）前記論理ゲートは、ＮＡＮ
Ｄゲートを含む、付記１７に記載の信号を供給するシス
テム。

【００８１】（付記２０）前記デコーダはプリチャー
ジ信号を含む、付記１７に記載の信号を供給するシステ
ム。

【００８２】（付記２１）第１の複数のビット線を有
するメモリ回路であって、前記第１の複数のビット線か
ら第２の複数のビット線を選択する手段と、前記第２の
複数のビット線の１つのビット線を選択する手段と、前
記ビット線上のビット値を格納する手段とを有する、メ
モリセル回路。

【００８３】

【発明の効果】本発明によって、従来のマルチポートメ
モリセルよりも少ない数の書き込み線を有し、これゆえ
に、より小さな面積を占める、改善されたマルチポート
メモリセル回路を提供できる。

【図面の簡単な説明】

【図１】従来技術のマルチ書き込みポートメモリセルの
例の概略を示す図である。

【図２】図１に適用可能な、従来技術の従来の最終デコ
ード回路を示す図である。

【図３】本発明の一実施例のマルチ書き込みポートメモ
リセルの概略を示す図である。

【図４】図３のメモリセル回路に対応する最終デコード
回路の概略を示す図である。

【図５】本発明の一面の従属接続されたマルチプレクサ
の例を示す図３の再配置された概略を示す図である。

【図６】本発明の他の実施例のｎ＊ｍ書き込みポート
（即ち、書き込みビット線）についての一般化されたメ
モリセル回路の概略を示す図である。

【図７】本発明の他の実施例の図６の回路に、ワード線
信号を供給する一般化された回路の概略を示す図であ
る。

【図８】ｎ＝２且つｍ＝３の図６に対応するように再ラ
ベル付けされたワード線を有する図４を示す図である。

【符号の説明】

ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤ、ＢＬＥ、ＢＬＦビ
ット線ＷＬＡ、ＷＬＢ、ＷＬＣ、ＷＬＤ、ＷＬＥ、ＷＬＦワ
ード線１１２トランジスタ１５２、１５４ノード１５６、１５８インバータｍ１からｍ１２トランジスタＩｎｖ１，Ｉｎｖ２インバータ４２０、４２２、４２４、４２６、４２８ＮＡＮＤゲ
ート５１０、５１２、５２０マルチプレクサ５２５メモリセル６１２、６１４、６１６、６１８マルチプレクサ６８８メモリセル７４０、７４２、７４４ＯＲゲート７５０、７５２、７５４ＯＲゲート７１０、８１０回路７１２から７３４デコーダ７５０から７４４ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】第１の複数のビット線と、各ビット線に
関連する複数のワード線を有するメモリセル回路にデー
タを格納する方法であって、前記複数のワード線のうちの１つの第１のワード線のみ
を使用し、前記第１の複数のビット線から第２の複数の
ビット線を選択し、前記複数のワード線のうちの１つの第２のワード線のみ
を使用し、前記第２の複数のビット線の１つのビット線
を選択し、前記ビット線上のビット値を前記メモリセル回路に格納
する、メモリセル回路にデータを格納する方法。
【請求項２】第２の複数のビット線は、前記第１の複
数のビット線より少ない、請求項１に記載のメモリセル
回路にデータを格納する方法。
【請求項３】前記メモリセル回路は、更にバックツー
バックインバータを有する、請求項１に記載のメモリセ
ル回路にデータを格納する方法。
【請求項４】前記第２の複数のビット線は、異なるマ
ルチプレクサからのビット線を有する、請求項１に記載
のメモリセル回路にデータを格納する方法。
【請求項５】第１の複数のビット線の各ビット線に関
連する複数のワード線を有し、前記第１の複数のビット線から第２の複数のビット線を
選択するための、前記複数のワード線のうちの第１のワ
ード線を有し、前記第１のワード線のみが前記第２の複
数のビット線を選択するために使用され、前記第２の複数のビット線のうちの１つのビット線を選
択するための、前記複数のワード線のうちの第２のワー
ド線を有し、前記第２のワード線のみが前記１つのビッ
ト線を選択するために使用され、前記１つのビット線上のビット値を格納するメモリセル
とを有する、減少された面積のメモリセル回路。
【請求項６】データを格納するメモリセルと、第１のワード線と第２のワード線と、複数のビット線と、前記複数のビット線の第１のビット線を第１のノードに
接続する、前記第１のワード線により制御される第１の
スイッチと、前記第１のノードを前記メモリセルに接続する、前記第
２のワード線により制御される第２のスイッチとを有す
るメモリセル回路。
【請求項７】前記メモリセルは、バックツーバックイ
ンバータを有する、請求項６に記載のメモリセル回路。
【請求項８】第１のワード線が第１のビット線を選択
するときに、複数のビット線の前記第１のビット線を選
択する、第１のマルチプレクサと、前記第１のワード線が第２のビット線を選択するとき
に、前記複数のビット線の前記第２のビット線を選択す
る、第２のマルチプレクサと、第２のワード線に基づいて、前記第１のマルチプレクサ
の出力と、前記第２のマルチプレクサの出力との間を選
択する第３のマルチプレクサを有し、前記第３のマルチ
プレクサの出力は、データを前記メモリセルに書き込
む、データをメモリセルに書き込むシステム。
【請求項９】ビット線アドレスを有するビット線から
データを受信する、第１のマルチプレクサと、前記第１
のマルチプレクサからデータを受信しそして前記データ
をメモリセルへ書き込む、第２のマルチプレクサへ、複
数の選択器信号を供給するシステムであって、第１の複数のビット線アドレスを受信しそして、第１の
複数の書き込みイネーブル信号を発生する、第１の複数
のデコーダと、前記第１の複数の書き込みイネーブル信号を、前記複数
の選択器信号のうちの、前記第１のマルチプレクサを制
御する第１の選択器信号へ結合する、少なくとも１つの
論理ゲートと、第２の複数のビット線アドレスを受信しそして、第２の
複数の書き込みイネーブル信号を発生する、第２の複数
のデコーダと、前記第１の複数の書き込みイネーブル信号の１つの書き
込みイネーブル信号と前記第２の複数の書き込みイネー
ブル信号の１つの書き込みイネーブル信号を、前記複数
の選択器信号のうちの、前記第２のマルチプレクサを制
御する第２の選択器信号へ結合する、少なくとも１つの
論理ゲートとを有する、信号を供給するシステム。
【請求項１０】第１の複数のビット線を有するメモリ
回路であって、前記第１の複数のビット線から第２の複数のビット線を
選択する手段と、前記第２の複数のビット線の１つのビット線を選択する
手段と、前記ビット線上のビット値を格納する手段とを有する、
メモリセル回路。