JP2001155493A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001155493A JP2001155493A JP33660799A JP33660799A JP2001155493A JP 2001155493 A JP2001155493 A JP 2001155493A JP 33660799 A JP33660799 A JP 33660799A JP 33660799 A JP33660799 A JP 33660799A JP 2001155493 A JP2001155493 A JP 2001155493A
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- Japan
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- spare
- address
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】ロウアドレス信号が発生される毎に、ロウアド
レス信号と不良ロウアドレス信号とを比較するため、メ
モリの高速アクセスが困難であった。 【解決手段】ロウデコーダ非活性化回路２２は、電源投
入時、冗長記憶回路２０に記憶された不良ロウアドレス
に応じて、ロウデコーダ１５の不良ロウアドレス対応す
る部分を非活性とし、電源投入時、スイッチ回路２３
は、冗長記憶回路２０に記憶された不良ロウアドレスに
応じてロウアドレス信号を伝送する配線２１とスペアロ
ウデコーダ１９とを接続する。
レス信号と不良ロウアドレス信号とを比較するため、メ
モリの高速アクセスが困難であった。 【解決手段】ロウデコーダ非活性化回路２２は、電源投
入時、冗長記憶回路２０に記憶された不良ロウアドレス
に応じて、ロウデコーダ１５の不良ロウアドレス対応す
る部分を非活性とし、電源投入時、スイッチ回路２３
は、冗長記憶回路２０に記憶された不良ロウアドレスに
応じてロウアドレス信号を伝送する配線２１とスペアロ
ウデコーダ１９とを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
わり、例えばロウ方向（ワード線方向）のメモリセルの
不良を救済する冗長回路に関する。
わり、例えばロウ方向（ワード線方向）のメモリセルの
不良を救済する冗長回路に関する。
【０００２】
【従来の技術】半導体記憶装置では、歩留まりを向上さ
せ製造収益を効率良く上げる方法として冗長技術が使用
されている。冗長技術とは、欠陥によって不良となった
セルを、予備に設けてあるスペアセルに置きかえる技術
のことである。
せ製造収益を効率良く上げる方法として冗長技術が使用
されている。冗長技術とは、欠陥によって不良となった
セルを、予備に設けてあるスペアセルに置きかえる技術
のことである。
【０００３】図３０は、従来の冗長回路を備えた半導体
記憶装置、例えばダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の主要部を示す構成図である。
記憶装置、例えばダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の主要部を示す構成図である。
【０００４】図３０において、半導体記憶装置１０は、
メモリセルアレイ１１及びこのメモリセルアレイ１１の
不良メモリセルを救済するためのスペアセルアレイ１２
が配置されている。メモリセルアレイ１１は複数のワー
ド線ＷＬ、複数のビット線ＢＬを有し、これらワード線
とビット線ＢＬの交点にメモリセルＭＣが配置されてい
る。前記スペアセルアレイ１２は複数のスペアワード線
ＳＷＬ、及び前記ビット線ＢＬを有し、これらスペアワ
ード線ＳＷＬとビット線ＢＬの交点に図示せぬスペアメ
モリセルが配置されている。
メモリセルアレイ１１及びこのメモリセルアレイ１１の
不良メモリセルを救済するためのスペアセルアレイ１２
が配置されている。メモリセルアレイ１１は複数のワー
ド線ＷＬ、複数のビット線ＢＬを有し、これらワード線
とビット線ＢＬの交点にメモリセルＭＣが配置されてい
る。前記スペアセルアレイ１２は複数のスペアワード線
ＳＷＬ、及び前記ビット線ＢＬを有し、これらスペアワ
ード線ＳＷＬとビット線ＢＬの交点に図示せぬスペアメ
モリセルが配置されている。
【０００５】ロウアドレスバッファ１３はロウアドレス
ストローブ信号ＲＡＳに応じて、外部から供給されるア
ドレス信号Ａ０〜Ａｎを受け、ロウアドレス信号を発生
する。カラムアドレスバッファ１４はカラムドレススト
ローブＣＡＳに応じて、外部から供給されるアドレス信
号を受け、カラムアドレス信号を発生する。前記ロウア
ドレスバッファ１３から出力されるロウアドレス信号は
ロウデコーダ１５に供給される。このロウデコーダ１５
はロウアドレス信号に応じてメモリセルアレイ１１のワ
ード線ＷＬを選択する。前記カラムアドレスバッファか
ら出力されるカラムアドレス信号はカラムデコーダ１６
に供給される。このカラムデコーダ１６はカラムアドレ
ス信号に応じてメモリセルアレイ１１のビット線ＢＬを
選択する。入出力バッファ１７は書き込みデータ、及び
読み出しデータを保持する。前記カラムデコーダ１６と
メモリセルアレイ１６の相互間にはＩ／Ｏ（入出力）ゲ
ート１８が設けられている。このＩ／Ｏゲート１８は、
前記カラムデコーダ１６の出力信号に応じて前記ビット
線ＢＬと前記入出力バッファ１７とを接続する。
ストローブ信号ＲＡＳに応じて、外部から供給されるア
ドレス信号Ａ０〜Ａｎを受け、ロウアドレス信号を発生
する。カラムアドレスバッファ１４はカラムドレススト
ローブＣＡＳに応じて、外部から供給されるアドレス信
号を受け、カラムアドレス信号を発生する。前記ロウア
ドレスバッファ１３から出力されるロウアドレス信号は
ロウデコーダ１５に供給される。このロウデコーダ１５
はロウアドレス信号に応じてメモリセルアレイ１１のワ
ード線ＷＬを選択する。前記カラムアドレスバッファか
ら出力されるカラムアドレス信号はカラムデコーダ１６
に供給される。このカラムデコーダ１６はカラムアドレ
ス信号に応じてメモリセルアレイ１１のビット線ＢＬを
選択する。入出力バッファ１７は書き込みデータ、及び
読み出しデータを保持する。前記カラムデコーダ１６と
メモリセルアレイ１６の相互間にはＩ／Ｏ（入出力）ゲ
ート１８が設けられている。このＩ／Ｏゲート１８は、
前記カラムデコーダ１６の出力信号に応じて前記ビット
線ＢＬと前記入出力バッファ１７とを接続する。
【０００６】前記スペアセルアレイ１２の近傍には、ス
ペアワード線ＳＷＬを選択するスペアロウデコーダ（Ｓ
ＲＤ）１９が設けられている。また、冗長記憶回路２０
は、不良メモリセルのロウアドレスを記憶する。この冗
長記憶回路２０とロウアドレスバッファ１３の相互間に
は判定回路２１が設けられている。この判定回路２１は
ロウアドレスバッファ１３から供給されるロウアドレス
と前記冗長記憶回路２０に記憶された不良メモリセルの
ロウアドレスとを比較し、これらが一致した場合、ロウ
デコーダ１５を非活性とし、スペアロウデコーダを活性
化する。
ペアワード線ＳＷＬを選択するスペアロウデコーダ（Ｓ
ＲＤ）１９が設けられている。また、冗長記憶回路２０
は、不良メモリセルのロウアドレスを記憶する。この冗
長記憶回路２０とロウアドレスバッファ１３の相互間に
は判定回路２１が設けられている。この判定回路２１は
ロウアドレスバッファ１３から供給されるロウアドレス
と前記冗長記憶回路２０に記憶された不良メモリセルの
ロウアドレスとを比較し、これらが一致した場合、ロウ
デコーダ１５を非活性とし、スペアロウデコーダを活性
化する。
【０００７】前記冗長記憶回路２０は、例えばヒューズ
及びラッチ回路により構成される。初期テスト（ダイソ
ートテスト）の結果、メモリセルアレイ１１に不良メモ
リセルが存在することが確認された場合、例えばレーザ
ーにより所定のヒューズが切断され、不良メモリセルに
対応する不良ロウアドレスの情報がラッチ回路に記憶さ
れる。
及びラッチ回路により構成される。初期テスト（ダイソ
ートテスト）の結果、メモリセルアレイ１１に不良メモ
リセルが存在することが確認された場合、例えばレーザ
ーにより所定のヒューズが切断され、不良メモリセルに
対応する不良ロウアドレスの情報がラッチ回路に記憶さ
れる。
【０００８】次に、ワード線を活性化するまでの動作に
ついて説明する。
ついて説明する。
【０００９】ロウアドレスバッファ１３はロウアドレス
ストローブ信号ＲＡＳに応じて外部アドレス信号を受け
ロウアドレス信号を発生する。次にロウアドレス信号と
冗長記憶回路２０に記憶された不良ロウアドレスとが判
定回路２１により比較される。この結果、これらが一致
する場合、判定回路２１の出力信号によりロウデコーダ
１５が非活性とされ、スペアロウデコーダ１９が活性化
され、スペアワード線ＳＷＬが選択される。また、前記
比較の結果、両者が一致しない場合、スペアロウデコー
ダ１９が非活性とされ、ロウデコーダ１５が活性化さ
れ、このロウデコーダ１５によりワード線ＷＬが選択さ
れる。
ストローブ信号ＲＡＳに応じて外部アドレス信号を受け
ロウアドレス信号を発生する。次にロウアドレス信号と
冗長記憶回路２０に記憶された不良ロウアドレスとが判
定回路２１により比較される。この結果、これらが一致
する場合、判定回路２１の出力信号によりロウデコーダ
１５が非活性とされ、スペアロウデコーダ１９が活性化
され、スペアワード線ＳＷＬが選択される。また、前記
比較の結果、両者が一致しない場合、スペアロウデコー
ダ１９が非活性とされ、ロウデコーダ１５が活性化さ
れ、このロウデコーダ１５によりワード線ＷＬが選択さ
れる。
【００１０】
【発明が解決しようとする課題】上記従来の方式は、ロ
ウアドレスバッファ１３からロウアドレス信号が出力さ
れる毎に、判定回路２１によりロウアドレス信号と不良
アドレス信号とを比較し、この比較結果に応じて、ロウ
デコーダ１５又はスペアロウデコーダ１９を活性化ある
いは非活性化し、ワード線又はスペアワード線を選択し
ている。このため、判定回路２１の比較時間がメモリの
高速アクセスを阻害していた。
ウアドレスバッファ１３からロウアドレス信号が出力さ
れる毎に、判定回路２１によりロウアドレス信号と不良
アドレス信号とを比較し、この比較結果に応じて、ロウ
デコーダ１５又はスペアロウデコーダ１９を活性化ある
いは非活性化し、ワード線又はスペアワード線を選択し
ている。このため、判定回路２１の比較時間がメモリの
高速アクセスを阻害していた。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、メモリのア
クセスタイムを短縮することが可能な半導体記憶装置を
提供しようとするものである。
れたものであり、その目的とするところは、メモリのア
クセスタイムを短縮することが可能な半導体記憶装置を
提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、行及び列からなるマトリクス状に配列された複数の
メモリセルを含むメモリセルアレイと、前記メモリセル
アレイと隣接して配置され、スペアセルを含むスペアセ
ルアレイと、前記メモリセルを選択するためのアドレス
を出力するアドレスバッファと、前記アドレスバッファ
から出力されるアドレス信号に応じて前記メモリセルア
レイのメモリセルを選択するデコーダと、前記スペアセ
ルアレイのスペアセルを選択するスペアデコーダと、前
記メモリセルアレイの不良メモリセルのアドレスを記憶
する記憶回路と、前記スペアデコーダと前記アドレスバ
ッファの相互間に接続され、電源投入時に前記記憶回路
から出力される不良メモリセルのアドレスに応じて、前
記アドレスバッファから供給される不良アドレスのみを
通過可能とするスイッチ回路とを具備し、前記デコーダ
は、前記不良アドレスに対応するメモリセルの選択回路
を非活性とする制御回路を有している。
は、行及び列からなるマトリクス状に配列された複数の
メモリセルを含むメモリセルアレイと、前記メモリセル
アレイと隣接して配置され、スペアセルを含むスペアセ
ルアレイと、前記メモリセルを選択するためのアドレス
を出力するアドレスバッファと、前記アドレスバッファ
から出力されるアドレス信号に応じて前記メモリセルア
レイのメモリセルを選択するデコーダと、前記スペアセ
ルアレイのスペアセルを選択するスペアデコーダと、前
記メモリセルアレイの不良メモリセルのアドレスを記憶
する記憶回路と、前記スペアデコーダと前記アドレスバ
ッファの相互間に接続され、電源投入時に前記記憶回路
から出力される不良メモリセルのアドレスに応じて、前
記アドレスバッファから供給される不良アドレスのみを
通過可能とするスイッチ回路とを具備し、前記デコーダ
は、前記不良アドレスに対応するメモリセルの選択回路
を非活性とする制御回路を有している。
【００１３】また、本発明の半導体記憶装置は、行及び
列からなるマトリクス状に配列された複数のメモリセル
を含むメモリセルアレイと、前記メモリセルアレイと隣
接して配置され、スペアセルを含むスペアセルアレイ
と、前記メモリセルを選択するアドレスを出力するアド
レスバッファと、前記メモリセルアレイの不良メモリセ
ルのアドレスを記憶する記憶回路と、前記記憶回路とア
ドレスバッファ間に挿入接続され、電源投入時に前記記
憶回路から出力される不良アドレスを出力し、通常動作
時に前記アドレスバッファからのアドレスを出力する切
り換え回路と、前記切り換え回路から出力されるアドレ
ス信号に応じて前記メモリセルアレイのメモリセルを選
択するデコーダと、前記スペアセルアレイのスペアセル
を選択するスペアデコーダと、前記切り換え回路の出力
端と前記スペアデコーダとの間に接続され、電源投入時
に前記切り換え回路から出力される不良メモリセルのア
ドレスに応じて、前記アドレスバッファから供給される
不良メモリセルのアドレスのみを通過可能に切り換えら
れるスイッチ回路とを具備し、前記デコーダは、前記切
り換え回路から供給される不良アドレスに応じて、前記
不良アドレス対応するメモリセルの選択回路を非活性と
する制御回路を有している。
列からなるマトリクス状に配列された複数のメモリセル
を含むメモリセルアレイと、前記メモリセルアレイと隣
接して配置され、スペアセルを含むスペアセルアレイ
と、前記メモリセルを選択するアドレスを出力するアド
レスバッファと、前記メモリセルアレイの不良メモリセ
ルのアドレスを記憶する記憶回路と、前記記憶回路とア
ドレスバッファ間に挿入接続され、電源投入時に前記記
憶回路から出力される不良アドレスを出力し、通常動作
時に前記アドレスバッファからのアドレスを出力する切
り換え回路と、前記切り換え回路から出力されるアドレ
ス信号に応じて前記メモリセルアレイのメモリセルを選
択するデコーダと、前記スペアセルアレイのスペアセル
を選択するスペアデコーダと、前記切り換え回路の出力
端と前記スペアデコーダとの間に接続され、電源投入時
に前記切り換え回路から出力される不良メモリセルのア
ドレスに応じて、前記アドレスバッファから供給される
不良メモリセルのアドレスのみを通過可能に切り換えら
れるスイッチ回路とを具備し、前記デコーダは、前記切
り換え回路から供給される不良アドレスに応じて、前記
不良アドレス対応するメモリセルの選択回路を非活性と
する制御回路を有している。
【００１４】前記スイッチ回路は、複数のスイッチ素子
と、これらスイッチ素子の切り換え状態を保持するラッ
チ回路とを有している。
と、これらスイッチ素子の切り換え状態を保持するラッ
チ回路とを有している。
【００１５】前記スペアデコーダは、アドレスのデコー
ド回路と、前記デコード回路の出力信号に応じて選択さ
れたメモリセルを駆動する駆動回路とを有し、前記デコ
ード回路は前記スペアセルアレイから離れた領域に設け
られている。
ド回路と、前記デコード回路の出力信号に応じて選択さ
れたメモリセルを駆動する駆動回路とを有し、前記デコ
ード回路は前記スペアセルアレイから離れた領域に設け
られている。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】＜第１の実施例＞図１は、本発明の第１の
実施例を示すものであり、半導体記憶装置、例えばロウ
系の冗長回路を有するＤＲＡＭの構成を示している。図
１において、図３０と同一部分には同一符号を付してい
る。
実施例を示すものであり、半導体記憶装置、例えばロウ
系の冗長回路を有するＤＲＡＭの構成を示している。図
１において、図３０と同一部分には同一符号を付してい
る。
【００１８】図１に示すように、半導体記憶装置１０
は、メモリセルアレイ１１を有している。このメモリセ
ルアレイ１１は行（ロウ）及び列（カラム）からなるマ
トリクス状に配列された複数のメモリセルＭＣと、各行
に配置されたワード線ＷＬと、各列に配置され前記ワー
ド線ＷＬとともに前記メモリセルＭＣを選択するビット
線ＢＬとを有している。前記メモリセルＭＣは例えば１
つのトランジスタと１つのキャパシタとにより構成され
ている。前記メモリセルアレイ１１のカラム方向の端部
には、不良メモリセルを救済するためのスペアセルアレ
イ１２が配置されている。このスペアセルアレイ１２は
複数のスペアワード線ＳＷＬと、前記ビット線ＢＬ、及
びこれらスペアワード線ＳＷＬとビット線ＢＬの交点に
配置された図示せぬスペアセルとを有している。スペア
セルの構成はメモリセルと同様である。
は、メモリセルアレイ１１を有している。このメモリセ
ルアレイ１１は行（ロウ）及び列（カラム）からなるマ
トリクス状に配列された複数のメモリセルＭＣと、各行
に配置されたワード線ＷＬと、各列に配置され前記ワー
ド線ＷＬとともに前記メモリセルＭＣを選択するビット
線ＢＬとを有している。前記メモリセルＭＣは例えば１
つのトランジスタと１つのキャパシタとにより構成され
ている。前記メモリセルアレイ１１のカラム方向の端部
には、不良メモリセルを救済するためのスペアセルアレ
イ１２が配置されている。このスペアセルアレイ１２は
複数のスペアワード線ＳＷＬと、前記ビット線ＢＬ、及
びこれらスペアワード線ＳＷＬとビット線ＢＬの交点に
配置された図示せぬスペアセルとを有している。スペア
セルの構成はメモリセルと同様である。
【００１９】また、メモリセルアレイ１１の近傍には、
ロウアドレスバッファ１３、カラムアドレスバッファ１
４が配置されている。前記ロウアドレスバッファ１３は
ロウアドレスストローブ信号ＲＡＳに応じて、外部から
供給されるアドレス信号Ａ０〜Ａｎを受け、ロウアドレ
ス信号を発生する。前記カラムアドレスバッファ１４は
カラムドレスストローブ信号ＣＡＳに応じて、外部から
供給されるアドレス信号を受け、カラムアドレス信号を
発生する。前記ロウアドレスバッファ１３から出力され
るロウアドレス信号はロウデコーダ１５に供給される。
このロウデコーダ１５はロウアドレス信号に応じてメモ
リセルアレイ１１のワード線ＷＬを選択する。前記カラ
ムアドレスバッファから出力されるカラムアドレス信号
はカラムデコーダ１６に供給される。このカラムデコー
ダ１６はカラムアドレス信号に応じてメモリセルアレイ
１１のビット線ＢＬを選択する。入出力バッファ１７は
書き込みデータ、及び読み出しデータを保持する。前記
カラムデコーダ１６とメモリセルアレイ１６の相互間に
はＩ／Ｏ（入出力）ゲート１８が設けられている。この
Ｉ／Ｏゲート１８は、前記カラムデコーダ１６の出力信
号に応じて前記ビット線ＢＬと前記入出力バッファ１７
とを接続する。
ロウアドレスバッファ１３、カラムアドレスバッファ１
４が配置されている。前記ロウアドレスバッファ１３は
ロウアドレスストローブ信号ＲＡＳに応じて、外部から
供給されるアドレス信号Ａ０〜Ａｎを受け、ロウアドレ
ス信号を発生する。前記カラムアドレスバッファ１４は
カラムドレスストローブ信号ＣＡＳに応じて、外部から
供給されるアドレス信号を受け、カラムアドレス信号を
発生する。前記ロウアドレスバッファ１３から出力され
るロウアドレス信号はロウデコーダ１５に供給される。
このロウデコーダ１５はロウアドレス信号に応じてメモ
リセルアレイ１１のワード線ＷＬを選択する。前記カラ
ムアドレスバッファから出力されるカラムアドレス信号
はカラムデコーダ１６に供給される。このカラムデコー
ダ１６はカラムアドレス信号に応じてメモリセルアレイ
１１のビット線ＢＬを選択する。入出力バッファ１７は
書き込みデータ、及び読み出しデータを保持する。前記
カラムデコーダ１６とメモリセルアレイ１６の相互間に
はＩ／Ｏ（入出力）ゲート１８が設けられている。この
Ｉ／Ｏゲート１８は、前記カラムデコーダ１６の出力信
号に応じて前記ビット線ＢＬと前記入出力バッファ１７
とを接続する。
【００２０】前記スペアセルアレイ１２の近傍には、ス
ペアワード線ＳＷＬを選択するスペアロウデコーダ（Ｓ
ＲＤ）１９が設けられている。また、冗長記憶回路２０
は、不良メモリセルのロウアドレス（以下、不良ロウア
ドレスと称す）を記憶する。
ペアワード線ＳＷＬを選択するスペアロウデコーダ（Ｓ
ＲＤ）１９が設けられている。また、冗長記憶回路２０
は、不良メモリセルのロウアドレス（以下、不良ロウア
ドレスと称す）を記憶する。
【００２１】冗長記憶回路２０とロウデコーダ１５の相
互間にはロウデコーダ非活性化回路２２が接続されてい
る。このロウデコーダ非活性化回路２２は、電源投入時
にロウデコーダ１５のうち、冗長記憶回路２０に記憶さ
れた不良ロウアドレスに応じてスペアロウデコーダ１９
に置き換えられた不良ワード線を選択する部分を非活性
とする。
互間にはロウデコーダ非活性化回路２２が接続されてい
る。このロウデコーダ非活性化回路２２は、電源投入時
にロウデコーダ１５のうち、冗長記憶回路２０に記憶さ
れた不良ロウアドレスに応じてスペアロウデコーダ１９
に置き換えられた不良ワード線を選択する部分を非活性
とする。
【００２２】また、冗長記憶回路２０とスペアロウデコ
ーダ１９の相互間にはスイッチ回路２３が設けられてい
る。このスイッチ回路２３は、電源投入時に冗長記憶回
路２０に記憶された不良ロウアドレスに応じて、ロウア
ドレスバッファ１３から出力されるロウアドレス信号を
伝送する配線２１と前記スペアロウデコーダ１９とを接
続する。
ーダ１９の相互間にはスイッチ回路２３が設けられてい
る。このスイッチ回路２３は、電源投入時に冗長記憶回
路２０に記憶された不良ロウアドレスに応じて、ロウア
ドレスバッファ１３から出力されるロウアドレス信号を
伝送する配線２１と前記スペアロウデコーダ１９とを接
続する。
【００２３】次に、上記各回路の具体的構成について説
明する。
明する。
【００２４】図２は、図１に示す半導体記憶装置１０の
ロウ系冗長回路の一例を示す構成図である。本実施例で
は、説明を簡単にするため、４つのロウデコーダ、１つ
のスペアロウデコーダの場合について説明するが、本発
明は、３つ以下又は５つ以上のロウデコーダ、２つ以上
のスペアロウデコーダが存在する場合についても適用で
きる。
ロウ系冗長回路の一例を示す構成図である。本実施例で
は、説明を簡単にするため、４つのロウデコーダ、１つ
のスペアロウデコーダの場合について説明するが、本発
明は、３つ以下又は５つ以上のロウデコーダ、２つ以上
のスペアロウデコーダが存在する場合についても適用で
きる。
【００２５】前記ロウデコーダ１５は、前記ロウアドレ
スバッファ１３から供給されるロウアドレスＸＡ＜０
＞、ＸＡ＜１＞（以下、ＸＡ＜０：１＞と記す）、ＸＢ
＜０：１＞に従ってメモリセルアレイ１１のワード線Ｗ
Ｌを選択する複数のロウデコーダ回路（ＲＤＥＣ）１５
Ａ０〜１５Ａ３を有している。前記スペアロウデコーダ
１９は、スペアセルアレイ１２のスペアワード線ＳＷＬ
を選択するスペアロウデコーダ回路（ＳＲＤＥＣ）１９
Ａを有している。
スバッファ１３から供給されるロウアドレスＸＡ＜０
＞、ＸＡ＜１＞（以下、ＸＡ＜０：１＞と記す）、ＸＢ
＜０：１＞に従ってメモリセルアレイ１１のワード線Ｗ
Ｌを選択する複数のロウデコーダ回路（ＲＤＥＣ）１５
Ａ０〜１５Ａ３を有している。前記スペアロウデコーダ
１９は、スペアセルアレイ１２のスペアワード線ＳＷＬ
を選択するスペアロウデコーダ回路（ＳＲＤＥＣ）１９
Ａを有している。
【００２６】前記冗長記憶回路２０には、電源投入時に
外部から信号ＦＰＵＮ、信号ｂＦＰＵＰ（ｂはローアク
ティブ信号であることを示す）が供給される。この冗長
記憶回路２０は信号ＦＰＵＮ、信号ｂＦＰＵＰに応じて
予め記憶されている不良ロウアドレス信号ＦＯＵＴ＜
０：３＞と、この反転信号ｂＦＯＵＴ＜０：３＞を出力
する。これら不良ロウアドレス信号ＦＯＵＴ＜０：３
＞、ｂＦＯＵＴ＜０：３＞は前記スイッチ回路２３に供
給され、不良ロウアドレス信号ＦＯＵＴ＜０：３＞は前
記ロウデコーダ非活性化回路２２に供給される。
外部から信号ＦＰＵＮ、信号ｂＦＰＵＰ（ｂはローアク
ティブ信号であることを示す）が供給される。この冗長
記憶回路２０は信号ＦＰＵＮ、信号ｂＦＰＵＰに応じて
予め記憶されている不良ロウアドレス信号ＦＯＵＴ＜
０：３＞と、この反転信号ｂＦＯＵＴ＜０：３＞を出力
する。これら不良ロウアドレス信号ＦＯＵＴ＜０：３
＞、ｂＦＯＵＴ＜０：３＞は前記スイッチ回路２３に供
給され、不良ロウアドレス信号ＦＯＵＴ＜０：３＞は前
記ロウデコーダ非活性化回路２２に供給される。
【００２７】ロウデコーダ非活性化回路２２は、前記冗
長記憶回路２０から供給される不良ロウアドレス信号Ｆ
ＯＵＴ＜０：３＞に応じて前記ロウデコーダ回路１５Ａ
０〜１５Ａ３を非活性化させるロウ非活性化信号ＦＸ＜
０：３＞を出力する。このロウ非活性化信号ＦＸ＜０：
３＞は、ロウデコーダ回路１５Ａ０〜１５Ａ３の入力端
ＦＸ＜０＞、ＦＸ＜１＞、ＦＸ＜２＞、ＦＸ＜３＞にそ
れぞれ供給される。
長記憶回路２０から供給される不良ロウアドレス信号Ｆ
ＯＵＴ＜０：３＞に応じて前記ロウデコーダ回路１５Ａ
０〜１５Ａ３を非活性化させるロウ非活性化信号ＦＸ＜
０：３＞を出力する。このロウ非活性化信号ＦＸ＜０：
３＞は、ロウデコーダ回路１５Ａ０〜１５Ａ３の入力端
ＦＸ＜０＞、ＦＸ＜１＞、ＦＸ＜２＞、ＦＸ＜３＞にそ
れぞれ供給される。
【００２８】前記スイッチ回路２３は、前記冗長記憶回
路２０から供給される不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する配線
２１とスペアロウデコーダ回路ＳＲＤＥＣのスペアロウ
アドレス信号ＳＸＡ、ＳＸＢを伝送する配線とを接続す
る。このスイッチ回路２３の詳細は後述する。
路２０から供給される不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する配線
２１とスペアロウデコーダ回路ＳＲＤＥＣのスペアロウ
アドレス信号ＳＸＡ、ＳＸＢを伝送する配線とを接続す
る。このスイッチ回路２３の詳細は後述する。
【００２９】なお、ロウアドレス信号ＸＡ＜０：１＞、
ＸＢ＜０：１＞は、外部アドレスをデコードした後の信
号であり、メモリ動作時は、ＸＡ＜０：１＞のどちらか
１つ、及びＸＢ＜０：１＞のどちらか１つが必ず選択さ
れる。また、不良ロウアドレス信号ＦＯＵＴ＜０：１＞
はロウアドレス信号ＸＡ＜０：１＞に対応し、不良ロウ
アドレス信号ＦＯＵＴ＜２：３＞は、ＸＢ＜０：１＞に
対応している。すなわち、不良ロウアドレス信号ＦＯＵ
Ｔ＜０＞がハイレベルの場合、ＸＡ＜０＞がハイレベル
となる。
ＸＢ＜０：１＞は、外部アドレスをデコードした後の信
号であり、メモリ動作時は、ＸＡ＜０：１＞のどちらか
１つ、及びＸＢ＜０：１＞のどちらか１つが必ず選択さ
れる。また、不良ロウアドレス信号ＦＯＵＴ＜０：１＞
はロウアドレス信号ＸＡ＜０：１＞に対応し、不良ロウ
アドレス信号ＦＯＵＴ＜２：３＞は、ＸＢ＜０：１＞に
対応している。すなわち、不良ロウアドレス信号ＦＯＵ
Ｔ＜０＞がハイレベルの場合、ＸＡ＜０＞がハイレベル
となる。
【００３０】図３（ａ）は、上記冗長記憶回路２０の一
例を示している。本例では、以下の説明を簡単にするた
めに、ロウアドレス信号１本に対応する冗長記憶回路の
みを示すが、実際は、ロウアドレス信号数に対応するだ
けの冗長記憶回路からなる。図３（ａ）において、Ｐチ
ャネル型ＭＯＳトランジスタＦＰ０のソースには、高レ
ベル電源電位ＶＤＤが供給され、ドレインはノード３ａ
に接続され、ゲートには前記信号ｂＦＰＵＰが供給され
ている。前記ノード３ａにはＮチャネル型ＭＯＳトラン
ジスタＦＮ０と記憶素子ヒューズＦＳ０が直列接続され
ており、ヒューズＦＳ０の一端には低レベルの電源電位
ＶＳＳ、例えば接地電位が供給されている。前記Ｎチャ
ネル型ＭＯＳトランジスタＦＮ０のゲートには前記信号
ＦＰＵＮが供給されている。ＭＯＳトランジスタＦＰ０
のドレインとＭＯＳトランジスタのＦＮ０のドレインが
接続された前記ノード３ａには、２個のインバータ回路
ＩＮＶ０とＩＮＶ１により構成されたラッチ回路ＬＴ０
の一端が接続されている。このラッチ回路ＬＴ０の他端
からは、前記不良ロウアドレス信号ｂＦＯＵＴが出力さ
れるとともに、インバータ回路ＩＮＶ２を介して前記不
良ロウアドレス信号ＦＯＵＴが出力される。
例を示している。本例では、以下の説明を簡単にするた
めに、ロウアドレス信号１本に対応する冗長記憶回路の
みを示すが、実際は、ロウアドレス信号数に対応するだ
けの冗長記憶回路からなる。図３（ａ）において、Ｐチ
ャネル型ＭＯＳトランジスタＦＰ０のソースには、高レ
ベル電源電位ＶＤＤが供給され、ドレインはノード３ａ
に接続され、ゲートには前記信号ｂＦＰＵＰが供給され
ている。前記ノード３ａにはＮチャネル型ＭＯＳトラン
ジスタＦＮ０と記憶素子ヒューズＦＳ０が直列接続され
ており、ヒューズＦＳ０の一端には低レベルの電源電位
ＶＳＳ、例えば接地電位が供給されている。前記Ｎチャ
ネル型ＭＯＳトランジスタＦＮ０のゲートには前記信号
ＦＰＵＮが供給されている。ＭＯＳトランジスタＦＰ０
のドレインとＭＯＳトランジスタのＦＮ０のドレインが
接続された前記ノード３ａには、２個のインバータ回路
ＩＮＶ０とＩＮＶ１により構成されたラッチ回路ＬＴ０
の一端が接続されている。このラッチ回路ＬＴ０の他端
からは、前記不良ロウアドレス信号ｂＦＯＵＴが出力さ
れるとともに、インバータ回路ＩＮＶ２を介して前記不
良ロウアドレス信号ＦＯＵＴが出力される。
【００３１】上記構成において、電源が投入されるとＭ
ＯＳトランジスタＦＰ０とＭＯＳトランジスタＦＮ０の
各ゲートには、外部より図３（ｂ）に示すような信号ｂ
ＦＰＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトラン
ジスタＦＰ０のゲートに信号ｂＦＰＵＰが供給される
と、ノード３ａはハイレベルに充電される。次に、ＭＯ
ＳトランジスタＦＮ０のゲートに信号ＦＰＵＮが供給さ
れると、ヒューズＦＳ０が切断されていない場合、ノー
ド３ａはローレベルとなる。このため、ラッチ回路ＬＴ
０から出力される不良ロウアドレス信号ｂＦＯＵＴはハ
イレベルとなり、インバータ回路ＩＮＶ２から出力され
る不良ロウアドレス信号ＦＯＵＴはローレベルが出力さ
れる。また、ヒューズＦＳ０が切断されている場合、ノ
ード３ａはハイレベルになる。このため、不良ロウアド
レス信号ｂＦＯＵＴはローレベル、ＦＯＵＴはハイレベ
ルとなる。
ＯＳトランジスタＦＰ０とＭＯＳトランジスタＦＮ０の
各ゲートには、外部より図３（ｂ）に示すような信号ｂ
ＦＰＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトラン
ジスタＦＰ０のゲートに信号ｂＦＰＵＰが供給される
と、ノード３ａはハイレベルに充電される。次に、ＭＯ
ＳトランジスタＦＮ０のゲートに信号ＦＰＵＮが供給さ
れると、ヒューズＦＳ０が切断されていない場合、ノー
ド３ａはローレベルとなる。このため、ラッチ回路ＬＴ
０から出力される不良ロウアドレス信号ｂＦＯＵＴはハ
イレベルとなり、インバータ回路ＩＮＶ２から出力され
る不良ロウアドレス信号ＦＯＵＴはローレベルが出力さ
れる。また、ヒューズＦＳ０が切断されている場合、ノ
ード３ａはハイレベルになる。このため、不良ロウアド
レス信号ｂＦＯＵＴはローレベル、ＦＯＵＴはハイレベ
ルとなる。
【００３２】図４は、前記スイッチ回路２３の一例を示
している。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３
の各入力端には、ロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞がそれぞれ供給されている。トランスファ
ゲートＴ０、Ｔ１の各出力端は共通接続され、トランス
ファゲートＴ２、Ｔ３の各出力端は共通接続されてい
る。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３は、前
記冗長記憶回路２０から供給される不良ロウアドレス信
号ＦＯＵＴ＜０：３＞、及びｂＦＯＵＴ＜０：３＞によ
り制御される。このため、不良ロウアドレス信号ＦＯＵ
Ｔ＜０：３＞、及びｂＦＯＵＴ＜０：３＞に応じて、ト
ランスファゲートＴ０、Ｔ１からは、ロウアドレス信号
ＸＡ＜０：１＞のどちらか一方がスペアロウアドレス信
号ＳＸＡとして出力可能とされる。また、トランスファ
ゲートＴ２、Ｔ３からは、ロウアドレス信号ＸＢ＜０：
１＞のどちらか一方がスペアロウアドレス信号ＳＸＢと
して出力可能とされる。
している。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３
の各入力端には、ロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞がそれぞれ供給されている。トランスファ
ゲートＴ０、Ｔ１の各出力端は共通接続され、トランス
ファゲートＴ２、Ｔ３の各出力端は共通接続されてい
る。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３は、前
記冗長記憶回路２０から供給される不良ロウアドレス信
号ＦＯＵＴ＜０：３＞、及びｂＦＯＵＴ＜０：３＞によ
り制御される。このため、不良ロウアドレス信号ＦＯＵ
Ｔ＜０：３＞、及びｂＦＯＵＴ＜０：３＞に応じて、ト
ランスファゲートＴ０、Ｔ１からは、ロウアドレス信号
ＸＡ＜０：１＞のどちらか一方がスペアロウアドレス信
号ＳＸＡとして出力可能とされる。また、トランスファ
ゲートＴ２、Ｔ３からは、ロウアドレス信号ＸＢ＜０：
１＞のどちらか一方がスペアロウアドレス信号ＳＸＢと
して出力可能とされる。
【００３３】Ｎチャネル型ＭＯＳトランジスタＷＮ０の
ドレインは、トランスファゲートＴ０、Ｔ１の出力端に
接続され、Ｎチャネル型ＭＯＳトランジスタＷＮ１のド
レインは、トランスファゲートＴ２、Ｔ３の出力端に接
続されている。これらＭＯＳトランジスタＷＮ０、ＷＮ
１のソースには接地電位ＶＳＳが供給されている。ＭＯ
ＳトランジスタＷＮ０とＷＮ１のゲートには、２入力ノ
ア回路ＮＲ０、ＮＲ１の出力端がそれぞれ接続されてい
る。ノア回路ＮＲ０には不良セルアドレス信号ＦＯＵＴ
＜０：１＞が供給され、ノア回路ＮＲ１には不良セルア
ドレス信号ＦＯＵＴ＜２：３＞が供給されている。これ
らノア回路ＮＲ０、ＮＲ１は２入力の一方がハイレベル
になると出力信号がローレベルとなる。このため、ＭＯ
ＳトランジスタＷＮ０、ＷＮ１がオフ状態になり、スペ
アロウアドレス信号ＳＸＡ、ＳＸＢのプリチャージが止
められる。
ドレインは、トランスファゲートＴ０、Ｔ１の出力端に
接続され、Ｎチャネル型ＭＯＳトランジスタＷＮ１のド
レインは、トランスファゲートＴ２、Ｔ３の出力端に接
続されている。これらＭＯＳトランジスタＷＮ０、ＷＮ
１のソースには接地電位ＶＳＳが供給されている。ＭＯ
ＳトランジスタＷＮ０とＷＮ１のゲートには、２入力ノ
ア回路ＮＲ０、ＮＲ１の出力端がそれぞれ接続されてい
る。ノア回路ＮＲ０には不良セルアドレス信号ＦＯＵＴ
＜０：１＞が供給され、ノア回路ＮＲ１には不良セルア
ドレス信号ＦＯＵＴ＜２：３＞が供給されている。これ
らノア回路ＮＲ０、ＮＲ１は２入力の一方がハイレベル
になると出力信号がローレベルとなる。このため、ＭＯ
ＳトランジスタＷＮ０、ＷＮ１がオフ状態になり、スペ
アロウアドレス信号ＳＸＡ、ＳＸＢのプリチャージが止
められる。
【００３４】上記ＭＯＳトランジスタＷＮ０、ＷＮ１
は、スペアロウデコーダが使用されないときにオン状態
とされ、スペアロウアドレス信号ＳＸＡ、ＳＸＢを伝送
する配線がフローティングとなり誤動作することを防止
している。
は、スペアロウデコーダが使用されないときにオン状態
とされ、スペアロウアドレス信号ＳＸＡ、ＳＸＢを伝送
する配線がフローティングとなり誤動作することを防止
している。
【００３５】図５は、ロウデコーダ非活性化回路２２の
一例を示している。冗長記憶回路２０に記憶された不良
ロウアドレス信号ＦＯＵＴ＜０：３＞は、各２入力ナン
ド回路ＮＤ０〜ＮＤ３にそれぞれ供給され、これらナン
ド回路ＮＤ０〜ＮＤ３からデコーダ非活性化信号ＦＸ＜
０：３＞が出力される。ロウデコーダ非活性化信号ＦＸ
＜０：３＞は各ロウデコーダ回路１５Ａ０〜１５Ａ３に
対応した信号であり、この信号がハイレベルであると各
ロウデコーダ回路１５Ａ０〜１５Ａ３が活性化され、ロ
ーレベルであると各ロウデコーダ回路１５Ａ０〜１５Ａ
３が非活性とされる。
一例を示している。冗長記憶回路２０に記憶された不良
ロウアドレス信号ＦＯＵＴ＜０：３＞は、各２入力ナン
ド回路ＮＤ０〜ＮＤ３にそれぞれ供給され、これらナン
ド回路ＮＤ０〜ＮＤ３からデコーダ非活性化信号ＦＸ＜
０：３＞が出力される。ロウデコーダ非活性化信号ＦＸ
＜０：３＞は各ロウデコーダ回路１５Ａ０〜１５Ａ３に
対応した信号であり、この信号がハイレベルであると各
ロウデコーダ回路１５Ａ０〜１５Ａ３が活性化され、ロ
ーレベルであると各ロウデコーダ回路１５Ａ０〜１５Ａ
３が非活性とされる。
【００３６】仮に、冗長記憶回路２０のヒューズが切断
されていない場合、不良ロウアドレス信号ＦＯＵＴ＜
０：３＞はローレベルである。このため、各ナンド回路
ＮＤ０〜ＮＤ３の出力信号はハイレベルとなり、各ロウ
デコーダ回路１５Ａ０〜１５Ａ３は活性化される。ま
た、冗長記憶回路２０のヒューズが切断されていると、
冗長記憶回路２０から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞のうちのＦＯＵＴ＜０：１＞のどち
らか１つ、及びＦＯＵＴ＜２：３＞のどちらか１つがハ
イレベルになり、２入力ともハイレベルであるナンド回
路の出力信号がローレベルになる。このため、ロウデコ
ーダ非活性化信号ＦＸ＜０：３＞がローレベルとなった
配線に接続されているロウデコーダ回路が非活性とされ
る。
されていない場合、不良ロウアドレス信号ＦＯＵＴ＜
０：３＞はローレベルである。このため、各ナンド回路
ＮＤ０〜ＮＤ３の出力信号はハイレベルとなり、各ロウ
デコーダ回路１５Ａ０〜１５Ａ３は活性化される。ま
た、冗長記憶回路２０のヒューズが切断されていると、
冗長記憶回路２０から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞のうちのＦＯＵＴ＜０：１＞のどち
らか１つ、及びＦＯＵＴ＜２：３＞のどちらか１つがハ
イレベルになり、２入力ともハイレベルであるナンド回
路の出力信号がローレベルになる。このため、ロウデコ
ーダ非活性化信号ＦＸ＜０：３＞がローレベルとなった
配線に接続されているロウデコーダ回路が非活性とされ
る。
【００３７】例えば、本実施例で、ロウアドレス信号Ｘ
Ａ＜０＞、ＸＢ＜１＞に対応するヒューズが切断された
場合、不良ロウアドレス信号ＦＯＵＴ＜０＞、ＦＯＵＴ
＜３＞がハイレベルとされる。このため、ＦＯＵＴ＜０
＞、ＦＯＵＴ＜３＞が供給されるナンド回路ＮＤ２から
出力されるデコーダ非活性化信号ＦＸ＜２＞がローレベ
ルとなる。したがって、デコーダ非活性化信号ＦＸ＜２
＞が供給されるロウデコーダ回路１５Ａ２が非活性とさ
れる。
Ａ＜０＞、ＸＢ＜１＞に対応するヒューズが切断された
場合、不良ロウアドレス信号ＦＯＵＴ＜０＞、ＦＯＵＴ
＜３＞がハイレベルとされる。このため、ＦＯＵＴ＜０
＞、ＦＯＵＴ＜３＞が供給されるナンド回路ＮＤ２から
出力されるデコーダ非活性化信号ＦＸ＜２＞がローレベ
ルとなる。したがって、デコーダ非活性化信号ＦＸ＜２
＞が供給されるロウデコーダ回路１５Ａ２が非活性とさ
れる。
【００３８】図６は、前記スペアロウデコーダ１９の一
例を示している。本例では、以下の説明を簡単にするた
めに、１本のスペアワード線に対応する部分のみを示
す。Ｐチャネル型ＭＯＳトランジスタＳＰ０のソースに
は、高レベルの電源電位ＶＰＰが供給され、ドレインは
ノード６ａに接続され、ゲートにはロウ活性化信号ＲＡ
ＣＴが供給されている。前記ノード６ａにはＮチャネル
型ＭＯＳトランジスタＳＮ０、ＳＮ１が直列接続されて
いる。各ＭＯＳトランジスタＳＮ０、ＳＮ１のゲートに
は、スペアロウアドレス信号ＳＸＡ、ＳＸＢが供給され
ている。ＭＯＳトランジスタＳＮ１のソースには、接地
電位ＶＳＳが供給されている。ＭＯＳトランジスタＳＰ
０ドレイン及びＭＯＳトランジスタＳＮ０のドレインが
接続されたノード６ａには、インバータ回路を構成する
Ｐチャネル型ＭＯＳトランジスタＳＰ１のゲート、及び
Ｎチャネル型ＭＯＳトランジスタＳＮ２のゲートが接続
されている。ＭＯＳトランジスタＳＰ１のソースには電
源電位ＶＰＰが供給され、ＭＯＳトランジスタＳＮ２の
ソースには、接地電位ＶＳＳが供給されている。これら
ＭＯＳトランジスタＳＰ１、ＳＮ２のドレインは、所定
の１本のスペアワード線ＳＷＬに接続されている。
例を示している。本例では、以下の説明を簡単にするた
めに、１本のスペアワード線に対応する部分のみを示
す。Ｐチャネル型ＭＯＳトランジスタＳＰ０のソースに
は、高レベルの電源電位ＶＰＰが供給され、ドレインは
ノード６ａに接続され、ゲートにはロウ活性化信号ＲＡ
ＣＴが供給されている。前記ノード６ａにはＮチャネル
型ＭＯＳトランジスタＳＮ０、ＳＮ１が直列接続されて
いる。各ＭＯＳトランジスタＳＮ０、ＳＮ１のゲートに
は、スペアロウアドレス信号ＳＸＡ、ＳＸＢが供給され
ている。ＭＯＳトランジスタＳＮ１のソースには、接地
電位ＶＳＳが供給されている。ＭＯＳトランジスタＳＰ
０ドレイン及びＭＯＳトランジスタＳＮ０のドレインが
接続されたノード６ａには、インバータ回路を構成する
Ｐチャネル型ＭＯＳトランジスタＳＰ１のゲート、及び
Ｎチャネル型ＭＯＳトランジスタＳＮ２のゲートが接続
されている。ＭＯＳトランジスタＳＰ１のソースには電
源電位ＶＰＰが供給され、ＭＯＳトランジスタＳＮ２の
ソースには、接地電位ＶＳＳが供給されている。これら
ＭＯＳトランジスタＳＰ１、ＳＮ２のドレインは、所定
の１本のスペアワード線ＳＷＬに接続されている。
【００３９】上記構成のスペアロウデコーダ１９におい
て、スペアロウアドレス信号ＳＸＡ、ＳＸＢがハイレベ
ルとなり、ＭＯＳトランジスタＳＮ０、ＳＮ１がオン状
態になると、ノード６ａはローレベルとなる。このた
め、ＭＯＳトランジスタＳＰ１がオン状態になり、高電
位ＶＰＰがスペアワード線ＳＷＬに供給される。
て、スペアロウアドレス信号ＳＸＡ、ＳＸＢがハイレベ
ルとなり、ＭＯＳトランジスタＳＮ０、ＳＮ１がオン状
態になると、ノード６ａはローレベルとなる。このた
め、ＭＯＳトランジスタＳＰ１がオン状態になり、高電
位ＶＰＰがスペアワード線ＳＷＬに供給される。
【００４０】一方、少なくとも１つのＭＯＳトランジス
タＳＮ０、ＳＮ１がオフ状態の場合で、ロウ活性化信号
ＲＡＣＴがローレベルになると、ノード６ａはハイレベ
ルの状態を保つ。このため、ＭＯＳトランジスタＳＰ１
はオフ状態になり、ＭＯＳトランジスタＳＮ２がオン状
態になる。従って、スペアワード線ＳＷＬには接地電位
ＶＳＳが供給される。
タＳＮ０、ＳＮ１がオフ状態の場合で、ロウ活性化信号
ＲＡＣＴがローレベルになると、ノード６ａはハイレベ
ルの状態を保つ。このため、ＭＯＳトランジスタＳＰ１
はオフ状態になり、ＭＯＳトランジスタＳＮ２がオン状
態になる。従って、スペアワード線ＳＷＬには接地電位
ＶＳＳが供給される。
【００４１】図７は、ロウデコーダ１５の一例を示して
いる。本例では、以下の説明を簡単にするために、１本
のワード線に対応するロウデコーダ回路１５Ａ０のみを
示す。しかし、実際は全てのワード線に同様の回路が接
続され、ロウアドレス信号の組み合わせにより１本のワ
ード線が選択される。
いる。本例では、以下の説明を簡単にするために、１本
のワード線に対応するロウデコーダ回路１５Ａ０のみを
示す。しかし、実際は全てのワード線に同様の回路が接
続され、ロウアドレス信号の組み合わせにより１本のワ
ード線が選択される。
【００４２】Ｐチャネル型ＭＯＳトランジスタＰ０のソ
ースには、高レベルの電源電位ＶＰＰが供給され、ドレ
インはノード７ａに接続され、ゲートにはロウ活性化信
号ＲＡＣＴが供給されている。前記ノード７ａにはＮチ
ャネル型ＭＯＳトランジスタＮ０〜Ｎ２が直列接続され
ている。ＭＯＳトランジスタＮ０〜Ｎ２のゲートには、
ロウデコーダ非活性化信号ＦＸ、ロウアドレス信号Ｘ
Ａ、ＸＢがそれぞれ供給されている。ＭＯＳトランジス
タＮ２のソースには、接地電位ＶＳＳが供給されてい
る。
ースには、高レベルの電源電位ＶＰＰが供給され、ドレ
インはノード７ａに接続され、ゲートにはロウ活性化信
号ＲＡＣＴが供給されている。前記ノード７ａにはＮチ
ャネル型ＭＯＳトランジスタＮ０〜Ｎ２が直列接続され
ている。ＭＯＳトランジスタＮ０〜Ｎ２のゲートには、
ロウデコーダ非活性化信号ＦＸ、ロウアドレス信号Ｘ
Ａ、ＸＢがそれぞれ供給されている。ＭＯＳトランジス
タＮ２のソースには、接地電位ＶＳＳが供給されてい
る。
【００４３】前記ノード７ａには、Ｐチャネル型ＭＯＳ
トランジスタＰ１のゲート、及びＮチャネル型ＭＯＳト
ランジスタＮ３のゲートが接続されている。ＭＯＳトラ
ンジスタＰ１のソースには、高レベルの電源電位ＶＰＰ
が供給され、ＭＯＳトランジスタＮ３のソースには、接
地電位ＶＳＳが供給されている。これらＭＯＳトランジ
スタＰ１、Ｎ３のドレインは、所定の１本のワード線Ｗ
Ｌに接続されている。
トランジスタＰ１のゲート、及びＮチャネル型ＭＯＳト
ランジスタＮ３のゲートが接続されている。ＭＯＳトラ
ンジスタＰ１のソースには、高レベルの電源電位ＶＰＰ
が供給され、ＭＯＳトランジスタＮ３のソースには、接
地電位ＶＳＳが供給されている。これらＭＯＳトランジ
スタＰ１、Ｎ３のドレインは、所定の１本のワード線Ｗ
Ｌに接続されている。
【００４４】上記構成のロウデコーダ回路において、ロ
ウデコーダ非活性化信号ＦＸがハイレベルであり、且つ
内部ロウアドレス信号ＸＡ、ＸＢがハイレベルである場
合、ＭＯＳトランジスタＮ０〜Ｎ２がオン状態になる。
すると、ＭＯＳトランジスタＰ１がオン状態となり、高
電位ＶＰＰがワード線ＷＬに供給される。
ウデコーダ非活性化信号ＦＸがハイレベルであり、且つ
内部ロウアドレス信号ＸＡ、ＸＢがハイレベルである場
合、ＭＯＳトランジスタＮ０〜Ｎ２がオン状態になる。
すると、ＭＯＳトランジスタＰ１がオン状態となり、高
電位ＶＰＰがワード線ＷＬに供給される。
【００４５】一方、少なくとも１つのＭＯＳトランジス
タＮ０〜Ｎ２がオフ状態で、ロウ活性化信号ＲＡＣＴが
ローレベルになると、ＭＯＳトランジスタＰ０を介して
ノード７ａがハイレベルとなる。このため、ＭＯＳトラ
ンジスタＰ１がオフ状態になり、ＭＯＳトランジスタＮ
３がオン状態になる。従って、ワード線ＷＬには接地電
位ＶＳＳが供給される。
タＮ０〜Ｎ２がオフ状態で、ロウ活性化信号ＲＡＣＴが
ローレベルになると、ＭＯＳトランジスタＰ０を介して
ノード７ａがハイレベルとなる。このため、ＭＯＳトラ
ンジスタＰ１がオフ状態になり、ＭＯＳトランジスタＮ
３がオン状態になる。従って、ワード線ＷＬには接地電
位ＶＳＳが供給される。
【００４６】以下、本発明の第１の実施例に係る半導体
記憶装置の動作について説明する。
記憶装置の動作について説明する。
【００４７】電源投入時、冗長記憶回路２０に信号ｂＦ
ＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２０の
ラッチ回路ＬＴ０に不良ロウアドレス信号がラッチされ
る。この不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂ
ＦＯＵＴ＜０：３＞は、スイッチ回路２３に供給され
る。このスイッチ回路２３は、不良ロウアドレス信号Ｆ
ＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ト
ランスファーゲートＴ０、Ｔ１、Ｔ２、Ｔ３を選択す
る。このため、トランスファゲートＴ０、Ｔ１からロウ
アドレス信号ＸＡ＜０：１＞のどちらか１つがスペアロ
ウアドレス信号ＳＸＡ、ＳＸＢとして出力できるように
設定され、トランスファゲートＴ２、Ｔ３からロウアド
レス信号ＸＢ＜０：１＞のどちらか１つをスペアロウア
ドレス信号ＳＸＢとして出力できるように設定される。
したがって、後にロウアドレスバッファ１３から不良ロ
ウアドレスに対応する信号が出力されると、この不良ロ
ウアドレス信号に応じて、直ちにスペアロウアドレス信
号を出力できる。
ＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２０の
ラッチ回路ＬＴ０に不良ロウアドレス信号がラッチされ
る。この不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂ
ＦＯＵＴ＜０：３＞は、スイッチ回路２３に供給され
る。このスイッチ回路２３は、不良ロウアドレス信号Ｆ
ＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ト
ランスファーゲートＴ０、Ｔ１、Ｔ２、Ｔ３を選択す
る。このため、トランスファゲートＴ０、Ｔ１からロウ
アドレス信号ＸＡ＜０：１＞のどちらか１つがスペアロ
ウアドレス信号ＳＸＡ、ＳＸＢとして出力できるように
設定され、トランスファゲートＴ２、Ｔ３からロウアド
レス信号ＸＢ＜０：１＞のどちらか１つをスペアロウア
ドレス信号ＳＸＢとして出力できるように設定される。
したがって、後にロウアドレスバッファ１３から不良ロ
ウアドレスに対応する信号が出力されると、この不良ロ
ウアドレス信号に応じて、直ちにスペアロウアドレス信
号を出力できる。
【００４８】また、ローデコーダ１５のうち、スペアロ
ウデコーダ１９に置き換えられたロウデコーダ回路が非
活性化される。すなわち、冗長記憶回路２０から出力さ
れた不良セルアドレス信号ＦＯＵＴ＜０：３＞は、ロウ
デコーダ非活性化回路２２に供給されデコードされる。
冗長記憶回路２０のヒューズが切断されていない場合、
不良ロウアドレス信号ＦＯＵＴ＜０：３＞は全てローレ
ベルである。このため、図５に示すナンド回路ＮＤ０〜
ＮＤ３の出力信号はハイレベルになる。したがってロウ
デコーダ１５において非活性とされるロウデコーダ回路
はない。
ウデコーダ１９に置き換えられたロウデコーダ回路が非
活性化される。すなわち、冗長記憶回路２０から出力さ
れた不良セルアドレス信号ＦＯＵＴ＜０：３＞は、ロウ
デコーダ非活性化回路２２に供給されデコードされる。
冗長記憶回路２０のヒューズが切断されていない場合、
不良ロウアドレス信号ＦＯＵＴ＜０：３＞は全てローレ
ベルである。このため、図５に示すナンド回路ＮＤ０〜
ＮＤ３の出力信号はハイレベルになる。したがってロウ
デコーダ１５において非活性とされるロウデコーダ回路
はない。
【００４９】一方、冗長記憶回路２０のヒューズが切断
されている場合、ロウデコーダ非活性化回路２２に供給
される不良セルアドレス信号ＦＯＵＴ＜０：３＞のＦＯ
ＵＴ＜０：１＞のどちらか１つ及びＦＯＵＴ＜２：３＞
のどちらか１つがハイレベルになる。このため、２入力
ともハイレベルであるナンド回路の出力信号がローレベ
ルになり、このローレベルの非活性化信号ＦＸが供給さ
れるロウデコーダ回路が非活性とされる。
されている場合、ロウデコーダ非活性化回路２２に供給
される不良セルアドレス信号ＦＯＵＴ＜０：３＞のＦＯ
ＵＴ＜０：１＞のどちらか１つ及びＦＯＵＴ＜２：３＞
のどちらか１つがハイレベルになる。このため、２入力
ともハイレベルであるナンド回路の出力信号がローレベ
ルになり、このローレベルの非活性化信号ＦＸが供給さ
れるロウデコーダ回路が非活性とされる。
【００５０】このようにして、電源投入後直ちに不良ロ
ウアドレスに対応するロウデコーダ回路が非活性とさ
れ、スペアロウデコーダ１９が活性化される。このた
め、後に、ロウアドレスバッファ１３によりロウアドレ
ス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成される
と、これらロウアドレス信号は、非活性とされた以外の
ロウデコーダ回路とスペアロウデコーダ１９によりデコ
ードされる。したがって、この状態において、不良ロウ
アドレス信号が発生された場合、スペアロウデコーダ１
９により直ちにスペアワード線ＳＷＬが活性化される。
ウアドレスに対応するロウデコーダ回路が非活性とさ
れ、スペアロウデコーダ１９が活性化される。このた
め、後に、ロウアドレスバッファ１３によりロウアドレ
ス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成される
と、これらロウアドレス信号は、非活性とされた以外の
ロウデコーダ回路とスペアロウデコーダ１９によりデコ
ードされる。したがって、この状態において、不良ロウ
アドレス信号が発生された場合、スペアロウデコーダ１
９により直ちにスペアワード線ＳＷＬが活性化される。
【００５１】上記第１の実施例によれば、電源投入後直
ちに冗長記憶回路２０に記憶された不良アドレス信号に
応じてスイッチ回路２３が駆動され、このスイッチ回路
２３によりロウアドレス信号を伝送する配線２１とスペ
アロウデコーダ１９が接続され、スペアロウデコーダ１
９に置き換えられた不良アドレス信号に対応するロウデ
コーダ回路がロウデコーダ非活性化回路２２により非活
性とされる。このため、ロウアドレスバッファ１３から
不良ロウアドレスに対応するロウアドレス信号が出力さ
れると、このロウアドレス信号はスペアロウデコーダ１
９によりデコードされて直ちにスペアワード線ＳＷＬが
選択される。したがって、従来のように、ロウアドレス
バッファからロウアドレスが発生される毎に、冗長記憶
回路に記憶された不良ロウアドレスと比較する必要がな
いため、メモリセルに対するアクセスタイムを大幅に短
縮できる。
ちに冗長記憶回路２０に記憶された不良アドレス信号に
応じてスイッチ回路２３が駆動され、このスイッチ回路
２３によりロウアドレス信号を伝送する配線２１とスペ
アロウデコーダ１９が接続され、スペアロウデコーダ１
９に置き換えられた不良アドレス信号に対応するロウデ
コーダ回路がロウデコーダ非活性化回路２２により非活
性とされる。このため、ロウアドレスバッファ１３から
不良ロウアドレスに対応するロウアドレス信号が出力さ
れると、このロウアドレス信号はスペアロウデコーダ１
９によりデコードされて直ちにスペアワード線ＳＷＬが
選択される。したがって、従来のように、ロウアドレス
バッファからロウアドレスが発生される毎に、冗長記憶
回路に記憶された不良ロウアドレスと比較する必要がな
いため、メモリセルに対するアクセスタイムを大幅に短
縮できる。
【００５２】＜第２の実施例＞第１の実施例において
は、ロウデコーダ非活性化回路を用いて、ロウデコーダ
の活性化、非活性化を制御していた。これに対して、第
２の実施例においては、特に、ロウデコーダ非活性化回
路を設けることなく、ロウデコーダにラッチ回路を設け
ることで同様の機能を実現している。
は、ロウデコーダ非活性化回路を用いて、ロウデコーダ
の活性化、非活性化を制御していた。これに対して、第
２の実施例においては、特に、ロウデコーダ非活性化回
路を設けることなく、ロウデコーダにラッチ回路を設け
ることで同様の機能を実現している。
【００５３】図８は、本発明の第２の実施例に係る半導
体記憶装置のロウ系冗長回路の構成を示している。図８
において第１の実施例と同一部分には同一符号を付し、
説明は省略する。また、本実施例では、説明を簡単にす
るため、４つのロウデコーダ、１つのスペアロウデコー
ダの場合について説明するが、本発明は、３つ以下又は
５つ以上のロウデコーダ、２つ以上のスペアロウデコー
ダが存在する場合についても適用できる。
体記憶装置のロウ系冗長回路の構成を示している。図８
において第１の実施例と同一部分には同一符号を付し、
説明は省略する。また、本実施例では、説明を簡単にす
るため、４つのロウデコーダ、１つのスペアロウデコー
ダの場合について説明するが、本発明は、３つ以下又は
５つ以上のロウデコーダ、２つ以上のスペアロウデコー
ダが存在する場合についても適用できる。
【００５４】ロウデコーダ１５は、ロウアドレス信号Ｘ
Ａ＜０：１＞、ＸＢ＜０：１＞に従ってメモリセルアレ
イ１１のワード線ＷＬを選択する複数のロウデコーダ回
路１５Ｂ０〜１５Ｂ３を有している。スペアロウデコー
ダ１９は、スペアセルアレイ１２のスペアワード線ＳＷ
Ｌを選択するスペアロウデコーダ回路１９Ａを有してい
る。冗長記憶回路２０は、不良ロウアドレスを記憶して
いる。
Ａ＜０：１＞、ＸＢ＜０：１＞に従ってメモリセルアレ
イ１１のワード線ＷＬを選択する複数のロウデコーダ回
路１５Ｂ０〜１５Ｂ３を有している。スペアロウデコー
ダ１９は、スペアセルアレイ１２のスペアワード線ＳＷ
Ｌを選択するスペアロウデコーダ回路１９Ａを有してい
る。冗長記憶回路２０は、不良ロウアドレスを記憶して
いる。
【００５５】スイッチ回路２３は、冗長記憶回路２０か
ら出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞
とｂＦＯＵＴ＜０：３＞とにより制御される。前記スペ
アロウデコーダ回路１９Ａは、スイッチ回路２３から出
力されるスペアロウアドレス信号により活性化された場
合、スペアヒット信号ＳＨＩＴを出力する。このスペア
ヒット信号ＳＨＩＴはラッチ制御回路２４に供給され
る。
ら出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞
とｂＦＯＵＴ＜０：３＞とにより制御される。前記スペ
アロウデコーダ回路１９Ａは、スイッチ回路２３から出
力されるスペアロウアドレス信号により活性化された場
合、スペアヒット信号ＳＨＩＴを出力する。このスペア
ヒット信号ＳＨＩＴはラッチ制御回路２４に供給され
る。
【００５６】このラッチ制御回路２４には、さらに電源
投入直後に行うロウアドレスカウントアップ動作モード
を示す信号ＣＮＴ供給される。ラッチ制御回路２４は、
スペアヒット信号ＳＨＩＴと信号ＣＮＴとに応じて、不
良ロウアドレスに対応するロウデコーダ回路を非活性と
する信号ＩＡＣＴを出力し、対応するロウデコーダ回路
１５Ｂ０〜１５Ｂ３に供給する。
投入直後に行うロウアドレスカウントアップ動作モード
を示す信号ＣＮＴ供給される。ラッチ制御回路２４は、
スペアヒット信号ＳＨＩＴと信号ＣＮＴとに応じて、不
良ロウアドレスに対応するロウデコーダ回路を非活性と
する信号ＩＡＣＴを出力し、対応するロウデコーダ回路
１５Ｂ０〜１５Ｂ３に供給する。
【００５７】また、前記ロウアドレスバッファ１３の入
力端にはカウンタ２５が接続される。このカウンタ２５
は前記ロウアドレスカウントアップ動作モード時にクロ
ック信号ＣＬＫをカウントし、アドレス信号を順次発生
する。このアドレス信号はロウアドレスバッファ１３に
供給され、ロウアドレスバッファ１３はこのアドレス信
号に応じてロウアドレス信号を順次発生する。このロウ
アドレスカウントアップ動作は、電源投入後のみに行わ
れ、スペアロウデコーダと置き換えるロウデコーダを非
活性化する目的のために行われる。
力端にはカウンタ２５が接続される。このカウンタ２５
は前記ロウアドレスカウントアップ動作モード時にクロ
ック信号ＣＬＫをカウントし、アドレス信号を順次発生
する。このアドレス信号はロウアドレスバッファ１３に
供給され、ロウアドレスバッファ１３はこのアドレス信
号に応じてロウアドレス信号を順次発生する。このロウ
アドレスカウントアップ動作は、電源投入後のみに行わ
れ、スペアロウデコーダと置き換えるロウデコーダを非
活性化する目的のために行われる。
【００５８】図９は、前記ラッチ制御回路２４の一例を
示している。インバータ回路ＩＮＶ３の入力端は、図６
に示すスペアロウデコーダ１９Ａのノード６ａに接続さ
れる。インバータ回路ＩＮＶ３の出力はトランスファゲ
ートＴ４の入力端に接続され、このトランスファゲート
Ｔ４の出力端からロウデコーダを非活性とする非活性化
信号ＩＡＣＴが出力される。トランスファゲートＴ４を
構成するＮチャネルＭＯＳトランジスタのゲートには、
電源投入後に行うロウアドレスカウントアップ動作モー
ドを示す信号ＣＮＴが供給され、ＰチャネルＭＯＳトラ
ンジスタのゲートにはインバータ回路ＩＮＶ４を介して
信号ＣＮＴが供給される。前記トランスファゲートＴ４
の出力端と接地間にはＮチャネル型ＭＯＳトランジスタ
ＨＮ０が接続され、このＭＯＳトランジスタＨＮ０のゲ
ートにはインバータ回路ＩＮＶ４により反転された信号
ＣＮＴが供給される。このＭＯＳトランジスタＨＮ０は
非活性化信号ＩＡＣＴを伝送する配線がフローティング
になることを防止している。
示している。インバータ回路ＩＮＶ３の入力端は、図６
に示すスペアロウデコーダ１９Ａのノード６ａに接続さ
れる。インバータ回路ＩＮＶ３の出力はトランスファゲ
ートＴ４の入力端に接続され、このトランスファゲート
Ｔ４の出力端からロウデコーダを非活性とする非活性化
信号ＩＡＣＴが出力される。トランスファゲートＴ４を
構成するＮチャネルＭＯＳトランジスタのゲートには、
電源投入後に行うロウアドレスカウントアップ動作モー
ドを示す信号ＣＮＴが供給され、ＰチャネルＭＯＳトラ
ンジスタのゲートにはインバータ回路ＩＮＶ４を介して
信号ＣＮＴが供給される。前記トランスファゲートＴ４
の出力端と接地間にはＮチャネル型ＭＯＳトランジスタ
ＨＮ０が接続され、このＭＯＳトランジスタＨＮ０のゲ
ートにはインバータ回路ＩＮＶ４により反転された信号
ＣＮＴが供給される。このＭＯＳトランジスタＨＮ０は
非活性化信号ＩＡＣＴを伝送する配線がフローティング
になることを防止している。
【００５９】図１０は、ロウデコーダ１５の一例を示し
ている。本例では、以下の説明を簡単にするため、１本
のワード線に対応するロウデコーダ回路１５Ｂ０のみを
示すが、実際は、全てのワード線に同様の回路が接続さ
れ、ロウアドレス信号の組み合わせにより１本のワード
線が選択される。
ている。本例では、以下の説明を簡単にするため、１本
のワード線に対応するロウデコーダ回路１５Ｂ０のみを
示すが、実際は、全てのワード線に同様の回路が接続さ
れ、ロウアドレス信号の組み合わせにより１本のワード
線が選択される。
【００６０】Ｐチャネル型ＭＯＳトランジスタＰ２のソ
ースには、高レベルの電源電位ＶＰＰが供給され、ドレ
インはノード１０ｂに接続され、ゲートにはロウ活性化
信号ＲＡＣＴが供給されている。前記ノード１０ｂと接
地間にはＮチャネル型ＭＯＳトランジスタＮ５、Ｎ６、
Ｎ７が直列接続されている。ＭＯＳトランジスタＮ６、
Ｎ７のゲートには、ロウアドレス信号ＸＡ、ＸＢがそれ
ぞれ供給されている。
ースには、高レベルの電源電位ＶＰＰが供給され、ドレ
インはノード１０ｂに接続され、ゲートにはロウ活性化
信号ＲＡＣＴが供給されている。前記ノード１０ｂと接
地間にはＮチャネル型ＭＯＳトランジスタＮ５、Ｎ６、
Ｎ７が直列接続されている。ＭＯＳトランジスタＮ６、
Ｎ７のゲートには、ロウアドレス信号ＸＡ、ＸＢがそれ
ぞれ供給されている。
【００６１】前記ノード１０ｂには、Ｎチャネル型ＭＯ
ＳトランジスタＮ４の電流通路の一端が接続され、この
ＭＯＳトランジスタＮ４のゲートには、前記ラッチ回路
２４から出力される非活性化信号ＩＡＣＴが供給されて
いる。このＭＯＳトランジスタＮ４の電流通路の他端に
はラッチ回路ＴＬ１が接続されている。このラッチ回路
ＬＴ１の前記トランジスタＮ４の電流通路の他端に接続
されたノード１０ａは、前記ＭＯＳトランジスタＮ５の
ゲートに接続されている。このラッチ回路ＬＴ１は、並
列接続されたインバータ回路ＩＮＶ５、ＩＮＶ６により
構成されている。このラッチ回路は、前記ノード１０ａ
の初期値がハイレベルになるようインバータ回路ＩＮＶ
５、ＩＮＶ６を構成する図示せぬトランジスタのサイズ
が調整されている。
ＳトランジスタＮ４の電流通路の一端が接続され、この
ＭＯＳトランジスタＮ４のゲートには、前記ラッチ回路
２４から出力される非活性化信号ＩＡＣＴが供給されて
いる。このＭＯＳトランジスタＮ４の電流通路の他端に
はラッチ回路ＴＬ１が接続されている。このラッチ回路
ＬＴ１の前記トランジスタＮ４の電流通路の他端に接続
されたノード１０ａは、前記ＭＯＳトランジスタＮ５の
ゲートに接続されている。このラッチ回路ＬＴ１は、並
列接続されたインバータ回路ＩＮＶ５、ＩＮＶ６により
構成されている。このラッチ回路は、前記ノード１０ａ
の初期値がハイレベルになるようインバータ回路ＩＮＶ
５、ＩＮＶ６を構成する図示せぬトランジスタのサイズ
が調整されている。
【００６２】さらに、前記ノード１０ｂには、Ｐチャネ
ル型ＭＯＳトランジスタＰ３及びＮチャネル型ＭＯＳト
ランジスタＮ８のゲートが接続されている。ＭＯＳトラ
ンジスタＰ３のソースには、高レベルの電源電位ＶＰＰ
が供給され、ドレインはＭＯＳトランジスタＮ８のドレ
インに接続されている。ＭＯＳトランジスタＮ８のソー
スは接地されている。ＭＯＳトランジスタＰ３、Ｎ８の
ドレインは、所定の１本のワード線ＷＬに接続されてい
る。
ル型ＭＯＳトランジスタＰ３及びＮチャネル型ＭＯＳト
ランジスタＮ８のゲートが接続されている。ＭＯＳトラ
ンジスタＰ３のソースには、高レベルの電源電位ＶＰＰ
が供給され、ドレインはＭＯＳトランジスタＮ８のドレ
インに接続されている。ＭＯＳトランジスタＮ８のソー
スは接地されている。ＭＯＳトランジスタＰ３、Ｎ８の
ドレインは、所定の１本のワード線ＷＬに接続されてい
る。
【００６３】上記構成のロウデコーダ回路１５Ｂ０にお
いて、ラッチ回路ＬＴ１のノード１０ａは上述したよう
に初期値がハイレベルである。したがって、内部ロウア
ドレス信号ＸＡ、ＸＢがハイレベルとなり、全てのＭＯ
ＳトランジスタＮ５〜Ｎ７がオン状態になると、ノード
１０ｂが接地電位ＶＳＳとなる。このため、ＭＯＳトラ
ンジスタＰ３がオン状態となり、高電位ＶＰＰがワード
線ＷＬに供給される。
いて、ラッチ回路ＬＴ１のノード１０ａは上述したよう
に初期値がハイレベルである。したがって、内部ロウア
ドレス信号ＸＡ、ＸＢがハイレベルとなり、全てのＭＯ
ＳトランジスタＮ５〜Ｎ７がオン状態になると、ノード
１０ｂが接地電位ＶＳＳとなる。このため、ＭＯＳトラ
ンジスタＰ３がオン状態となり、高電位ＶＰＰがワード
線ＷＬに供給される。
【００６４】また、上記状態において、前記ラッチ制御
回路２４から出力される非活性化信号ＩＡＣＴがハイレ
ベルとなり、ＭＯＳトランジスタＮ４がオン状態になる
と、ラッチ回路ＬＴ１の記憶状態が反転する。このた
め、ノード１０ａはローレベルになる。その後、非活性
化信号ＩＡＣＴがローレベルになるとノード１０ａがロ
ーレベルにラッチされる。したがって、このロウデコー
ダ回路１５Ｂはロウアドレス信号ＸＡ、ＸＢが供給され
ても選択されることはなく、非活性化される。すなわ
ち、ＭＯＳトランジスタＮ５がオフ状態の場合で、ロウ
活性化信号ＲＡＣＴがローレベルになると、ＭＯＳトラ
ンジスタＰ３がオン状態になり、ＭＯＳトランジスタＮ
８がオン状態になる。したがって、ワード線に接地電位
ＶＳＳとされる。
回路２４から出力される非活性化信号ＩＡＣＴがハイレ
ベルとなり、ＭＯＳトランジスタＮ４がオン状態になる
と、ラッチ回路ＬＴ１の記憶状態が反転する。このた
め、ノード１０ａはローレベルになる。その後、非活性
化信号ＩＡＣＴがローレベルになるとノード１０ａがロ
ーレベルにラッチされる。したがって、このロウデコー
ダ回路１５Ｂはロウアドレス信号ＸＡ、ＸＢが供給され
ても選択されることはなく、非活性化される。すなわ
ち、ＭＯＳトランジスタＮ５がオフ状態の場合で、ロウ
活性化信号ＲＡＣＴがローレベルになると、ＭＯＳトラ
ンジスタＰ３がオン状態になり、ＭＯＳトランジスタＮ
８がオン状態になる。したがって、ワード線に接地電位
ＶＳＳとされる。
【００６５】以下、本発明の第２の実施例に係る半導体
記憶装置の動作について説明する。
記憶装置の動作について説明する。
【００６６】電源投入時、冗長記憶回路２０に前述した
ように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長
記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：
３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロ
ウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：
３＞はスイッチ回路２３に供給される。このスイッチ回
路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞のどちらか１つ、及びＸＢ＜０：
１＞のどちらか１つを伝送する配線を選択し、スペアロ
ウデコーダ回路１９Ａのスペアロウアドレス信号ＳＸ
Ａ、ＳＸＢが入力される配線に接続する。
ように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長
記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：
３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロ
ウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：
３＞はスイッチ回路２３に供給される。このスイッチ回
路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞のどちらか１つ、及びＸＢ＜０：
１＞のどちらか１つを伝送する配線を選択し、スペアロ
ウデコーダ回路１９Ａのスペアロウアドレス信号ＳＸ
Ａ、ＳＸＢが入力される配線に接続する。
【００６７】また、電源が投入されると、半導体記憶装
置がロウアドレスカウントアップ動作モードに設定さ
れ、不良ロウアドレスに対応するロウデコーダ回路を非
活性化する。すなわち、ロウアドレスカウントアップ動
作モードになると、ラッチ制御回路２４に供給される信
号ＣＮＴがハイレベルとなり、図９に示すトランスファ
ゲートＴ４が導通状態となる。このため、スペアロウデ
コーダ回路１９Ａ内のノード６ａに接続されるインバー
タ回路ＩＮＶ３の出力端と全ロウデコーダ回路１５Ｂ０
〜１５Ｂ３に含まれるＭＯＳトランジスタＮ４のゲート
がトランスファゲートＴ４を介して接続される。この状
態において、カウンタ２５がクロック信号に応じてアド
レス信号を発生すると、ロウアドレスバッファ１３から
ロウアドレス信号が順次出力される。このロウアドレス
信号に応じてスペアロウデコーダ回路１９Ａが選択され
ると、ノード６ａはローレベルになりスペアロウデコー
ダが活性化される。このため、ラッチ制御回路２４のイ
ンバータ回路ＩＮＶ３の出力信号はハイレベルとなり、
非活性化信号ＩＡＣＴがハイレベルとなる。したがっ
て、全てのロウデコーダ回路１５Ｂ０〜１５Ｂ３内のＭ
ＯＳトランジスタＮ４がオン状態になる。
置がロウアドレスカウントアップ動作モードに設定さ
れ、不良ロウアドレスに対応するロウデコーダ回路を非
活性化する。すなわち、ロウアドレスカウントアップ動
作モードになると、ラッチ制御回路２４に供給される信
号ＣＮＴがハイレベルとなり、図９に示すトランスファ
ゲートＴ４が導通状態となる。このため、スペアロウデ
コーダ回路１９Ａ内のノード６ａに接続されるインバー
タ回路ＩＮＶ３の出力端と全ロウデコーダ回路１５Ｂ０
〜１５Ｂ３に含まれるＭＯＳトランジスタＮ４のゲート
がトランスファゲートＴ４を介して接続される。この状
態において、カウンタ２５がクロック信号に応じてアド
レス信号を発生すると、ロウアドレスバッファ１３から
ロウアドレス信号が順次出力される。このロウアドレス
信号に応じてスペアロウデコーダ回路１９Ａが選択され
ると、ノード６ａはローレベルになりスペアロウデコー
ダが活性化される。このため、ラッチ制御回路２４のイ
ンバータ回路ＩＮＶ３の出力信号はハイレベルとなり、
非活性化信号ＩＡＣＴがハイレベルとなる。したがっ
て、全てのロウデコーダ回路１５Ｂ０〜１５Ｂ３内のＭ
ＯＳトランジスタＮ４がオン状態になる。
【００６８】ロウアドレス信号に応じてスペアロウデコ
ーダ回路１９Ａと同時に活性化された置き換えられるべ
きロウデコーダ回路は、ロウアドレス信号ＸＡ、ＸＢに
応じてＭＯＳトランジスタＮ６、Ｎ７がオンするため、
ノード１０ｂがローレベルとなり、ノード１０ａもロー
レベルとなる。このため、ＭＯＳトランジスタＮ５はオ
フ状態となる。ロウアドレスが次の値にカウントアップ
されると、スペアロウデコーダ回路１９Ａは非活性とさ
れるため、非活性化信号ＩＡＣＴがローレベルとなり、
ＭＯＳトランジスタＮ４はオフ状態となり、ノード１０
ａのレベルがラッチ回路ＬＴ１にラッチされる。
ーダ回路１９Ａと同時に活性化された置き換えられるべ
きロウデコーダ回路は、ロウアドレス信号ＸＡ、ＸＢに
応じてＭＯＳトランジスタＮ６、Ｎ７がオンするため、
ノード１０ｂがローレベルとなり、ノード１０ａもロー
レベルとなる。このため、ＭＯＳトランジスタＮ５はオ
フ状態となる。ロウアドレスが次の値にカウントアップ
されると、スペアロウデコーダ回路１９Ａは非活性とさ
れるため、非活性化信号ＩＡＣＴがローレベルとなり、
ＭＯＳトランジスタＮ４はオフ状態となり、ノード１０
ａのレベルがラッチ回路ＬＴ１にラッチされる。
【００６９】このように、ロウアドレスカウントアップ
動作モードにおいて、不良ロウアドレスに対応するロウ
デコーダ回路１５Ｂのラッチ回路ＬＴ１にローレベル信
号がラッチされ、このロウデコーダ回路１５Ｂが非活性
とされる。したがって、通常動作時に、ロウアドレスバ
ッファ１３により発生されたロウアドレス信号ＸＡ＜
０：１＞、ＸＢ＜０：１＞が不良ロウアドレス信号に対
応している場合、このロウアドレス信号に応じてスペア
ロウデコーダ回路が選択され、スペアワード線が活性化
される。また、スペアロウデコーダ回路と置き換えられ
たロウデコーダ回路はＭＯＳトランジスタＮ５がオフ状
態であるため、ロウアドレス信号が供給されても選択さ
れることはない。
動作モードにおいて、不良ロウアドレスに対応するロウ
デコーダ回路１５Ｂのラッチ回路ＬＴ１にローレベル信
号がラッチされ、このロウデコーダ回路１５Ｂが非活性
とされる。したがって、通常動作時に、ロウアドレスバ
ッファ１３により発生されたロウアドレス信号ＸＡ＜
０：１＞、ＸＢ＜０：１＞が不良ロウアドレス信号に対
応している場合、このロウアドレス信号に応じてスペア
ロウデコーダ回路が選択され、スペアワード線が活性化
される。また、スペアロウデコーダ回路と置き換えられ
たロウデコーダ回路はＭＯＳトランジスタＮ５がオフ状
態であるため、ロウアドレス信号が供給されても選択さ
れることはない。
【００７０】上記第２の実施例によれば、電源投入時に
不良ロウアドレスに対応してロウアドレス信号を伝送す
る配線とスペアロウデコーダ回路とを接続するととも
に、全ロウアドレスのカウントアップ動作を行い、ラッ
チ制御回路２４により、不良ロウアドレスに対応するロ
ウデコーダ回路に設けられたラッチ回路ＬＴ１の出力信
号を反転し、不良ロウアドレスに対応するロウデコーダ
回路を非活性としている。したがって、従来のようにロ
ウアドレス信号が発生される毎に不良ロウアドレス信号
と比較する必要がないため、高速動作が可能である。
不良ロウアドレスに対応してロウアドレス信号を伝送す
る配線とスペアロウデコーダ回路とを接続するととも
に、全ロウアドレスのカウントアップ動作を行い、ラッ
チ制御回路２４により、不良ロウアドレスに対応するロ
ウデコーダ回路に設けられたラッチ回路ＬＴ１の出力信
号を反転し、不良ロウアドレスに対応するロウデコーダ
回路を非活性としている。したがって、従来のようにロ
ウアドレス信号が発生される毎に不良ロウアドレス信号
と比較する必要がないため、高速動作が可能である。
【００７１】しかも、第１の実施例のように、ロウデコ
ーダ非活性化回路及びロウデコーダ活性化信号ＦＸ＜
０：３＞を伝送する配線を用いることなく構成すること
が可能であるため、回路面積の増大を低減し得る利点を
有している。
ーダ非活性化回路及びロウデコーダ活性化信号ＦＸ＜
０：３＞を伝送する配線を用いることなく構成すること
が可能であるため、回路面積の増大を低減し得る利点を
有している。
【００７２】＜第３の実施例＞図１１は、本発明の第３
の実施例を示している。
の実施例を示している。
【００７３】第１、第２の実施例においては、冗長記憶
回路２０とスイッチ回路２３間の配線数が多く、冗長記
憶回路とスイッチ回路を隣接して配置する必要があっ
た。これに対して、第３の実施例においては、電源投入
時に冗長記憶回路の出力信号に応じて、スイッチ回路に
冗長切り換えに必要な情報をラッチすることにより、冗
長記憶回路とスイッチ回路間の配線数を削減可能として
いる。さらに、冗長記憶回路とスイッチ回路を隣接する
ことなく第２の実施例と同様の機能を実現している。
回路２０とスイッチ回路２３間の配線数が多く、冗長記
憶回路とスイッチ回路を隣接して配置する必要があっ
た。これに対して、第３の実施例においては、電源投入
時に冗長記憶回路の出力信号に応じて、スイッチ回路に
冗長切り換えに必要な情報をラッチすることにより、冗
長記憶回路とスイッチ回路間の配線数を削減可能として
いる。さらに、冗長記憶回路とスイッチ回路を隣接する
ことなく第２の実施例と同様の機能を実現している。
【００７４】尚、図１１において、図８と同一部分には
同一符号を付し異なる部分について説明する。
同一符号を付し異なる部分について説明する。
【００７５】図１１において、冗長記憶回路３０は、不
良ロウアドレス及び冗長回路が使用されているか否かを
示す情報を記憶する。この冗長記憶回路３０は、電源投
入時に供給される信号ｂＦＰＵＰ、ＦＰＵＮ、及び冗長
セット信号ＦＳＥＴに応じて不良ロウアドレス信号Ｆ＜
０：３＞及び冗長回路が使用されているか否かを示すフ
ューズイネーブル信号ＦＥＮＢを出力する。
良ロウアドレス及び冗長回路が使用されているか否かを
示す情報を記憶する。この冗長記憶回路３０は、電源投
入時に供給される信号ｂＦＰＵＰ、ＦＰＵＮ、及び冗長
セット信号ＦＳＥＴに応じて不良ロウアドレス信号Ｆ＜
０：３＞及び冗長回路が使用されているか否かを示すフ
ューズイネーブル信号ＦＥＮＢを出力する。
【００７６】不良ロウアドレス切り換え回路３１は、前
記冗長セット信号ＦＳＥＴに応じてロウアドレスバッフ
ァ１３から冗長記憶回路３０に切り換え、冗長記憶回路
３０から供給される不良ロウアドレス信号を出力する。
記冗長セット信号ＦＳＥＴに応じてロウアドレスバッフ
ァ１３から冗長記憶回路３０に切り換え、冗長記憶回路
３０から供給される不良ロウアドレス信号を出力する。
【００７７】スイッチ回路３２は、前記フューズイネー
ブル信号ＦＥＮＢに応じて、不良ロウアドレス切り換え
回路３１から供給される不良ロウアドレス信号を後述す
るラッチ回路にラッチする。このラッチ回路にラッチさ
れた不良ロウアドレス信号に応じてロウアドレス信号Ｘ
Ａ＜０：１＞、ＸＢ＜０：１＞を伝送する配線とスペア
ロウデコーダ回路１９Ａにスペアロウアドレス信号ＳＸ
Ａ、ＳＸＢを供給する配線の接続を切り換える。
ブル信号ＦＥＮＢに応じて、不良ロウアドレス切り換え
回路３１から供給される不良ロウアドレス信号を後述す
るラッチ回路にラッチする。このラッチ回路にラッチさ
れた不良ロウアドレス信号に応じてロウアドレス信号Ｘ
Ａ＜０：１＞、ＸＢ＜０：１＞を伝送する配線とスペア
ロウデコーダ回路１９Ａにスペアロウアドレス信号ＳＸ
Ａ、ＳＸＢを供給する配線の接続を切り換える。
【００７８】ロウデコーダ回路１５Ｂ０〜１５Ｂ３に
は、冗長セット動作モード時に、フューズイネーブル信
号ＦＥＮＢ及び不良ロウアドレス切り換え回路３１から
供給される不良ロウアドレス信号が供給される。これら
ロウデコーダ回路１５Ｂ０〜１５Ｂ３は、このフューズ
イネーブル信号ＦＥＮＢと不良ロウアドレス信号とを用
いて、不良ロウアドレス信号に対応するロウデコーダ回
路が非活性とされる。
は、冗長セット動作モード時に、フューズイネーブル信
号ＦＥＮＢ及び不良ロウアドレス切り換え回路３１から
供給される不良ロウアドレス信号が供給される。これら
ロウデコーダ回路１５Ｂ０〜１５Ｂ３は、このフューズ
イネーブル信号ＦＥＮＢと不良ロウアドレス信号とを用
いて、不良ロウアドレス信号に対応するロウデコーダ回
路が非活性とされる。
【００７９】図１２（ａ）は、冗長記憶回路３０の一例
を示すものであり、不良ロウアドレスの記憶回路を示
し、図１２（ｂ）は図１２（ａ）の入力信号を示してい
る。本例では、以下の説明を簡単にするために、ロウア
ドレス信号１本に対応する冗長記憶回路のみを示すが、
実際は、ロウアドレス信号数に対応するだけの冗長記憶
回路からなる。
を示すものであり、不良ロウアドレスの記憶回路を示
し、図１２（ｂ）は図１２（ａ）の入力信号を示してい
る。本例では、以下の説明を簡単にするために、ロウア
ドレス信号１本に対応する冗長記憶回路のみを示すが、
実際は、ロウアドレス信号数に対応するだけの冗長記憶
回路からなる。
【００８０】図１２（ａ）において、Ｐチャネル型ＭＯ
ＳトランジスタＦＰ１のソースには、高レベル電源電位
ＶＤＤが供給され、ドレインはノード１２ａに接続さ
れ、ゲートには前記信号ｂＦＰＵＰが供給されている。
前記ノード１２ａと接地間にはＮチャネル型ＭＯＳトラ
ンジスタＦＮ１と記憶素子ヒューズＦＳ１が直列接続さ
れている。前記Ｎチャネル型ＭＯＳトランジスタＦＮ１
のゲートには前記信号ＦＰＵＮが供給されている。前記
ノード１２ａには、２個のインバータ回路ＩＮＶ７とＩ
ＮＶ８により構成されたラッチ回路ＬＴ２の一端が接続
されている。このラッチ回路ＬＴ２の他端はインバータ
回路ＩＮＶ９を介してトランスファーゲートＴ５の一端
が接続され、このトランスファーゲートＴ５の他端から
不良ロウアドレス信号ＦＯＵＴが出力される。このトラ
ンスファーゲートＴ５を構成するＮチャネル型ＭＯＳト
ランジスタのゲートには、後述する冗長セット信号ＦＳ
ＥＴが供給され、Ｐチャネル型ＭＯＳトランジスタのゲ
ートには、インバータ回路ＩＮＶ１０を介して冗長セッ
ト信号ＦＳＥＴが供給される。
ＳトランジスタＦＰ１のソースには、高レベル電源電位
ＶＤＤが供給され、ドレインはノード１２ａに接続さ
れ、ゲートには前記信号ｂＦＰＵＰが供給されている。
前記ノード１２ａと接地間にはＮチャネル型ＭＯＳトラ
ンジスタＦＮ１と記憶素子ヒューズＦＳ１が直列接続さ
れている。前記Ｎチャネル型ＭＯＳトランジスタＦＮ１
のゲートには前記信号ＦＰＵＮが供給されている。前記
ノード１２ａには、２個のインバータ回路ＩＮＶ７とＩ
ＮＶ８により構成されたラッチ回路ＬＴ２の一端が接続
されている。このラッチ回路ＬＴ２の他端はインバータ
回路ＩＮＶ９を介してトランスファーゲートＴ５の一端
が接続され、このトランスファーゲートＴ５の他端から
不良ロウアドレス信号ＦＯＵＴが出力される。このトラ
ンスファーゲートＴ５を構成するＮチャネル型ＭＯＳト
ランジスタのゲートには、後述する冗長セット信号ＦＳ
ＥＴが供給され、Ｐチャネル型ＭＯＳトランジスタのゲ
ートには、インバータ回路ＩＮＶ１０を介して冗長セッ
ト信号ＦＳＥＴが供給される。
【００８１】上記構成において、電源投入時、ＭＯＳト
ランジスタＦＰ１とＭＯＳトランジスタＦＮ１の各ゲー
トには、外部より図１２（ｂ）に示すような信号ｂＦＰ
ＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトランジス
タＦＰ１のゲートに信号ｂＦＰＵＰが供給されると、ノ
ード１２ａはハイレベルに充電される。次に、ＭＯＳト
ランジスタＦＮ１のゲートに信号ＦＰＵＮが供給される
と、ヒューズＦＳ１が切断されている場合、ノード１２
ａはハイレベルとなる。このため、インバータ回路ＩＮ
Ｖ９の出力端としてのノード１２ｂにはハイレベルが出
力される。このノード１２ｂの電位は、電源投入後に行
われる冗長セット動作モードにおいて、冗長セット信号
ＦＳＥＴがハイレベルとされることにより、トランスフ
ァゲートＴ５から不良ロウアドレス信号ＦＯＵＴとして
出力される。
ランジスタＦＰ１とＭＯＳトランジスタＦＮ１の各ゲー
トには、外部より図１２（ｂ）に示すような信号ｂＦＰ
ＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトランジス
タＦＰ１のゲートに信号ｂＦＰＵＰが供給されると、ノ
ード１２ａはハイレベルに充電される。次に、ＭＯＳト
ランジスタＦＮ１のゲートに信号ＦＰＵＮが供給される
と、ヒューズＦＳ１が切断されている場合、ノード１２
ａはハイレベルとなる。このため、インバータ回路ＩＮ
Ｖ９の出力端としてのノード１２ｂにはハイレベルが出
力される。このノード１２ｂの電位は、電源投入後に行
われる冗長セット動作モードにおいて、冗長セット信号
ＦＳＥＴがハイレベルとされることにより、トランスフ
ァゲートＴ５から不良ロウアドレス信号ＦＯＵＴとして
出力される。
【００８２】また、図１２（ｃ）は、冗長記憶回路３０
のフューズが使用されているか否かを示す情報を記憶す
る記憶回路を示している。この回路は、図１２（ａ）に
示す回路とほぼ同様であるため、図１２（ａ）と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。この回路はトランスファーゲートＴ５の出力端と接
地間にさらにＮチャネル型ＭＯＳトランジスタＦＮ３が
接続されている。このＭＯＳトランジスタＦＮ３のゲー
トにはインバータ回路ＩＮＶ１０により反転された信号
ＦＳＥＴが供給されている。
のフューズが使用されているか否かを示す情報を記憶す
る記憶回路を示している。この回路は、図１２（ａ）に
示す回路とほぼ同様であるため、図１２（ａ）と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。この回路はトランスファーゲートＴ５の出力端と接
地間にさらにＮチャネル型ＭＯＳトランジスタＦＮ３が
接続されている。このＭＯＳトランジスタＦＮ３のゲー
トにはインバータ回路ＩＮＶ１０により反転された信号
ＦＳＥＴが供給されている。
【００８３】上記図１２（ｃ）の回路は、冗長記憶回路
３０のフューズが使用されている場合、フューズＦＳ１
が切断される。このため、電源投入時の動作において、
信号ｂＦＰＵＰ、ＦＰＵＮによりフューズＦＳ１の情報
が読み出され、冗長セット信号ＦＳＥＴによりトランス
ファーゲートが導通されると、ハイレベルのフューズイ
ネーブル信号ＦＥＮＢが出力される。この後、冗長セッ
ト信号ＦＳＥＴがローレベルとされると、ＭＯＳトラン
ジスタＦＮ３がオンとされ、フューズイネーブル信号Ｆ
ＥＮＢはローレベルとされる。
３０のフューズが使用されている場合、フューズＦＳ１
が切断される。このため、電源投入時の動作において、
信号ｂＦＰＵＰ、ＦＰＵＮによりフューズＦＳ１の情報
が読み出され、冗長セット信号ＦＳＥＴによりトランス
ファーゲートが導通されると、ハイレベルのフューズイ
ネーブル信号ＦＥＮＢが出力される。この後、冗長セッ
ト信号ＦＳＥＴがローレベルとされると、ＭＯＳトラン
ジスタＦＮ３がオンとされ、フューズイネーブル信号Ｆ
ＥＮＢはローレベルとされる。
【００８４】図１３は、不良ロウアドレス切り換え回路
３１の一例を示している。ロウアドレスバッファ１３か
ら出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜
０：１＞は、トランスファゲートＴ１４〜Ｔ１７の一端
部にそれぞれ供給される。また、冗長記憶回路３０から
の不良アドレス信号ＦＯＵＴ＜０：３＞はトランスファ
ゲートＴ１８〜Ｔ２１の一端部にそれぞれ供給される。
トランスファゲートＴ１４〜Ｔ１７の他端部はトランス
ファゲートＴ１８〜Ｔ２１の他端部にそれぞれ接続さ
れ、トランスファゲートＴ１４〜Ｔ１７の他端部からロ
ウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が出力
される。
３１の一例を示している。ロウアドレスバッファ１３か
ら出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜
０：１＞は、トランスファゲートＴ１４〜Ｔ１７の一端
部にそれぞれ供給される。また、冗長記憶回路３０から
の不良アドレス信号ＦＯＵＴ＜０：３＞はトランスファ
ゲートＴ１８〜Ｔ２１の一端部にそれぞれ供給される。
トランスファゲートＴ１４〜Ｔ１７の他端部はトランス
ファゲートＴ１８〜Ｔ２１の他端部にそれぞれ接続さ
れ、トランスファゲートＴ１４〜Ｔ１７の他端部からロ
ウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が出力
される。
【００８５】各トランスファーゲートＴ１４〜Ｔ１７を
構成するＮチャネル型ＭＯＳトランジスタのゲート、及
び各トランスファゲートＴ１８〜Ｔ２１を構成するＰチ
ャネル型ＭＯＳトランジスタのゲートには、インバータ
回路ＩＮＶ２０を介して冗長セット信号ＦＳＥＴが供給
されている。また、各トランスファーゲートＴ１４〜Ｔ
１７を構成するＰチャネル型ＭＯＳトランジスタのゲー
ト、及び各トランスファゲートＴ１８〜Ｔ２１を構成す
るＮチャネル型ＭＯＳトランジスタのゲートには、冗長
セット信号ＦＳＥＴが供給されている。
構成するＮチャネル型ＭＯＳトランジスタのゲート、及
び各トランスファゲートＴ１８〜Ｔ２１を構成するＰチ
ャネル型ＭＯＳトランジスタのゲートには、インバータ
回路ＩＮＶ２０を介して冗長セット信号ＦＳＥＴが供給
されている。また、各トランスファーゲートＴ１４〜Ｔ
１７を構成するＰチャネル型ＭＯＳトランジスタのゲー
ト、及び各トランスファゲートＴ１８〜Ｔ２１を構成す
るＮチャネル型ＭＯＳトランジスタのゲートには、冗長
セット信号ＦＳＥＴが供給されている。
【００８６】前記冗長セット信号ＦＳＥＴは電源投入時
にのみ冗長情報をスイッチ回路３２及び各ロウデコーダ
回路１５Ｂにラッチするために使用される。通常、冗長
セット信号ＦＳＥＴは通常ローレベルであり、トランス
ファゲートＴ１４〜Ｔ１７が導通状態になっている。一
方、冗長セット信号ＦＳＥＴがハイレベルになると、ト
ランスファゲートＴ１４〜Ｔ１７が非導通状態とされ、
トランスファゲートＴ１８〜Ｔ２１が導通状態とされ、
冗長記憶回路３０からの不良ロウアドレス信号ＦＯＵＴ
＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜
０：１＞として出力される。
にのみ冗長情報をスイッチ回路３２及び各ロウデコーダ
回路１５Ｂにラッチするために使用される。通常、冗長
セット信号ＦＳＥＴは通常ローレベルであり、トランス
ファゲートＴ１４〜Ｔ１７が導通状態になっている。一
方、冗長セット信号ＦＳＥＴがハイレベルになると、ト
ランスファゲートＴ１４〜Ｔ１７が非導通状態とされ、
トランスファゲートＴ１８〜Ｔ２１が導通状態とされ、
冗長記憶回路３０からの不良ロウアドレス信号ＦＯＵＴ
＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜
０：１＞として出力される。
【００８７】図１４は、スイッチ回路３２の一例を示し
ている。トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ１
３の入力端には前記不良ロウアドレス切り換え回路３１
から出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ
＜０：１＞がそれぞれ供給される。トランスファゲート
Ｔ７、Ｔ９の出力端は互いに接続され、トランスファゲ
ートＴ１１、Ｔ１３の出力端は互いに接続されている。
これら出力端からスペアロウアドレス信号ＳＸＡ、ＳＸ
Ｂがそれぞれ出力される。
ている。トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ１
３の入力端には前記不良ロウアドレス切り換え回路３１
から出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ
＜０：１＞がそれぞれ供給される。トランスファゲート
Ｔ７、Ｔ９の出力端は互いに接続され、トランスファゲ
ートＴ１１、Ｔ１３の出力端は互いに接続されている。
これら出力端からスペアロウアドレス信号ＳＸＡ、ＳＸ
Ｂがそれぞれ出力される。
【００８８】前記各トランスファーゲートＴ７、Ｔ９、
Ｔ１１、Ｔ１３には、これらトランスファーゲートの導
通状態あるいは非導通状態を保持するラッチ回路ＬＴ
３、ＬＴ４、ＬＴ５、ＬＴ６が接続されている。すなわ
ち、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の入
力端は、各トランスファーゲートＴ７、Ｔ９、Ｔ１１、
Ｔ１３を構成するＮチャネルＭＯＳトランジスタのゲー
トに接続され、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、
ＬＴ６の出力端は、各トランスファーゲートＴ７、Ｔ
９、Ｔ１１、Ｔ１３を構成するＰチャネルＭＯＳトラン
ジスタのゲートに接続されている。ラッチ回路ＬＴ３は
インバータ回路ＩＮＶ１２、ＩＮＶ１３により構成さ
れ、ラッチ回路ＬＴ４はインバータ回路ＩＮＶ１４、Ｉ
ＮＶ１５により構成されている。また、ラッチ回路ＬＴ
５はインバータ回路ＩＮＶ１６、ＩＮＶ１７により構成
され、ラッチ回路ＬＴ６はインバータ回路ＩＮＶ１８、
ＩＮＶ１９により構成されている。
Ｔ１１、Ｔ１３には、これらトランスファーゲートの導
通状態あるいは非導通状態を保持するラッチ回路ＬＴ
３、ＬＴ４、ＬＴ５、ＬＴ６が接続されている。すなわ
ち、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の入
力端は、各トランスファーゲートＴ７、Ｔ９、Ｔ１１、
Ｔ１３を構成するＮチャネルＭＯＳトランジスタのゲー
トに接続され、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、
ＬＴ６の出力端は、各トランスファーゲートＴ７、Ｔ
９、Ｔ１１、Ｔ１３を構成するＰチャネルＭＯＳトラン
ジスタのゲートに接続されている。ラッチ回路ＬＴ３は
インバータ回路ＩＮＶ１２、ＩＮＶ１３により構成さ
れ、ラッチ回路ＬＴ４はインバータ回路ＩＮＶ１４、Ｉ
ＮＶ１５により構成されている。また、ラッチ回路ＬＴ
５はインバータ回路ＩＮＶ１６、ＩＮＶ１７により構成
され、ラッチ回路ＬＴ６はインバータ回路ＩＮＶ１８、
ＩＮＶ１９により構成されている。
【００８９】各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、Ｌ
Ｔ６の入力端と前記各トランスファーゲートＴ７、Ｔ
９、Ｔ１１、Ｔ１３の入力端との間にはトランスファゲ
ートＴ６、Ｔ８、Ｔ１０、Ｔ１２がそれぞれ接続されて
いる。これらトランスファゲートＴ６、Ｔ８、Ｔ１０、
Ｔ１２を構成するＮチャネルＭＯＳトランジスタのゲー
トにはフューズイネーブル信号ＦＥＮＢが供給され、Ｐ
チャネルＭＯＳトランジスタのゲートにインバータ回路
ＩＮＶ１１を介してフューズイネーブル信号ＦＥＮＢが
供給される。これらトランスファゲートＴ６、Ｔ８、Ｔ
１０、Ｔ１２は、フューズイネーブル信号ＦＥＮＢに応
じて、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１
＞を各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６に供
給する。
Ｔ６の入力端と前記各トランスファーゲートＴ７、Ｔ
９、Ｔ１１、Ｔ１３の入力端との間にはトランスファゲ
ートＴ６、Ｔ８、Ｔ１０、Ｔ１２がそれぞれ接続されて
いる。これらトランスファゲートＴ６、Ｔ８、Ｔ１０、
Ｔ１２を構成するＮチャネルＭＯＳトランジスタのゲー
トにはフューズイネーブル信号ＦＥＮＢが供給され、Ｐ
チャネルＭＯＳトランジスタのゲートにインバータ回路
ＩＮＶ１１を介してフューズイネーブル信号ＦＥＮＢが
供給される。これらトランスファゲートＴ６、Ｔ８、Ｔ
１０、Ｔ１２は、フューズイネーブル信号ＦＥＮＢに応
じて、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１
＞を各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６に供
給する。
【００９０】各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、Ｌ
Ｔ６は出力端（ノード）１３ａ、１３ｂ、１３ｃ、１３
ｄの初期値がハイレベルとなるように各インバータ回路
を構成するトランジスタのサイズが調整されている。こ
のため、トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ
１３の初期状態は非導通である。
Ｔ６は出力端（ノード）１３ａ、１３ｂ、１３ｃ、１３
ｄの初期値がハイレベルとなるように各インバータ回路
を構成するトランジスタのサイズが調整されている。こ
のため、トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ
１３の初期状態は非導通である。
【００９１】上記スイッチ回路３２において、フューズ
イネーブル信号ＦＥＮＢがハイレベルになると、トラン
スファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通状態と
なり、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１
＞とラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６が接続
される。この状態で、例えばロウアドレス信号ＸＡ＜０
＞がハイレベルであると、トランスファゲートＴ６を介
して、トランスファゲートＴ７が導通され、ロウアドレ
ス信号ＸＡ＜０＞がスペアアドレス信号ＳＸＡとして出
力される。また、ロウアドレス信号ＸＡ＜０＞がローレ
ベルであると、トランスファゲートＴ７は非導通のまま
である。
イネーブル信号ＦＥＮＢがハイレベルになると、トラン
スファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通状態と
なり、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１
＞とラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６が接続
される。この状態で、例えばロウアドレス信号ＸＡ＜０
＞がハイレベルであると、トランスファゲートＴ６を介
して、トランスファゲートＴ７が導通され、ロウアドレ
ス信号ＸＡ＜０＞がスペアアドレス信号ＳＸＡとして出
力される。また、ロウアドレス信号ＸＡ＜０＞がローレ
ベルであると、トランスファゲートＴ７は非導通のまま
である。
【００９２】この後、フューズイネーブル信号ＦＥＮＢ
がローレベルとなると、トランスファゲートＴ６、Ｔ
８、Ｔ１０、Ｔ１２が非導通となり、トランスファゲー
トＴ７、Ｔ９、Ｔ１１、Ｔ１３の状態がラッチ回路ＬＴ
３、ＬＴ４、ＬＴ５、ＬＴ６により保持される。このよ
うにして、このスイッチ回路３２は、ロウアドレスバッ
ファから供給される不良アドレス信号のみを通過可能に
設定される。
がローレベルとなると、トランスファゲートＴ６、Ｔ
８、Ｔ１０、Ｔ１２が非導通となり、トランスファゲー
トＴ７、Ｔ９、Ｔ１１、Ｔ１３の状態がラッチ回路ＬＴ
３、ＬＴ４、ＬＴ５、ＬＴ６により保持される。このよ
うにして、このスイッチ回路３２は、ロウアドレスバッ
ファから供給される不良アドレス信号のみを通過可能に
設定される。
【００９３】以下、第３の実施例の動作について説明す
る。
る。
【００９４】電源投入時、冗長記憶回路３０に外部より
信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回
路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッ
チされる。その後、冗長セット動作が行われ、スイッチ
回路３２が切り換えられるとともに、不良ロウアドレス
に対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活
性とされる。
信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回
路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッ
チされる。その後、冗長セット動作が行われ、スイッチ
回路３２が切り換えられるとともに、不良ロウアドレス
に対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活
性とされる。
【００９５】すなわち、冗長セット動作モードになると
冗長セット信号ＦＳＥＴがハイレベルとされる。このた
め、不良ロウアドレス切り換え回路３１のトランスファ
ゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長
記憶回路３０から出力される不良ロウアドレス信号ＦＯ
ＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞として出力される。この不良ロウアドレス
切り換え回路３１から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞は、スイッチ回路３２及びロウデコ
ーダ回路１５Ｂ０〜１５Ｂ３に供給される。
冗長セット信号ＦＳＥＴがハイレベルとされる。このた
め、不良ロウアドレス切り換え回路３１のトランスファ
ゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長
記憶回路３０から出力される不良ロウアドレス信号ＦＯ
ＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞として出力される。この不良ロウアドレス
切り換え回路３１から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞は、スイッチ回路３２及びロウデコ
ーダ回路１５Ｂ０〜１５Ｂ３に供給される。
【００９６】スイッチ回路３２では、フューズイネーブ
ル信号ＦＥＮＢがハイレベルとなっているため、トラン
スファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通され
る。不良ロウアドレス信号ＦＯＵＴ＜０：３＞としての
ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハ
イレベルである場合、トランスファゲートＴ６、Ｔ８、
Ｔ１０、Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、Ｌ
Ｔ５、ＬＴ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄ
の電位が反転され、トランスファゲートＴ７、Ｔ９、Ｔ
１１、Ｔ１３のいずれかが導通される。
ル信号ＦＥＮＢがハイレベルとなっているため、トラン
スファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通され
る。不良ロウアドレス信号ＦＯＵＴ＜０：３＞としての
ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハ
イレベルである場合、トランスファゲートＴ６、Ｔ８、
Ｔ１０、Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、Ｌ
Ｔ５、ＬＴ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄ
の電位が反転され、トランスファゲートＴ７、Ｔ９、Ｔ
１１、Ｔ１３のいずれかが導通される。
【００９７】また、ロウデコーダ回路１５Ｂ０〜１５Ｂ
３では、フューズイネーブル信号ＦＥＮＢに応じて不良
ロウアドレスに該当するロウデコーダ回路が選択されな
いように非活性とされる。この動作は、図１０を用いて
説明した第２の実施例と同様であるので省略する。但
し、この場合、図１０のＭＯＳトランジスタＮ４のゲー
トにはフューズイネーブル信号ＦＥＮＢが供給される。
３では、フューズイネーブル信号ＦＥＮＢに応じて不良
ロウアドレスに該当するロウデコーダ回路が選択されな
いように非活性とされる。この動作は、図１０を用いて
説明した第２の実施例と同様であるので省略する。但
し、この場合、図１０のＭＯＳトランジスタＮ４のゲー
トにはフューズイネーブル信号ＦＥＮＢが供給される。
【００９８】また、冗長セット信号ＦＳＥＴがローレベ
ルになると不良ロウアドレス切り換え回路３１のトラン
スファゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が非導通
とされ、トランスファゲートＴ１４、Ｔ１５、Ｔ１６、
Ｔ１７が導通される。このため、不良ロウアドレス切り
換え回路３１から冗長記憶回路３０が切り離され、ロウ
アドレスバッファ１３が接続される。また、スイッチ回
路３２のトランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１
２が非導通とされ、ラッチ回路ＬＴ３〜ＬＴ６がロウア
ドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する
配線から切り離される。
ルになると不良ロウアドレス切り換え回路３１のトラン
スファゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が非導通
とされ、トランスファゲートＴ１４、Ｔ１５、Ｔ１６、
Ｔ１７が導通される。このため、不良ロウアドレス切り
換え回路３１から冗長記憶回路３０が切り離され、ロウ
アドレスバッファ１３が接続される。また、スイッチ回
路３２のトランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１
２が非導通とされ、ラッチ回路ＬＴ３〜ＬＴ６がロウア
ドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する
配線から切り離される。
【００９９】通常動作の場合、ロウアドレスバッファ１
３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：
１＞が生成されると、これらロウアドレス信号は、不良
ロウアドレス切り換え回路３１を介してスイッチ回路３
２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給され
る。スイッチ回路３２に供給されたロウアドレス信号
は、スペアロウデコーダ回路１９Ａに供給されデコード
される。スペアロウデコーダ回路１９Ａに供給されたロ
ウアドレス信号が不良ロウアドレス信号に対応する場
合、スペアワード線が活性化される。また、スペアロウ
デコーダ回路１９Ａと置き換えられたロウデコーダ回路
は不良ロウアドレス信号が供給されても、このロウデコ
ーダ回路のＭＯＳトランジスタＮ５がオフ状態であるた
め、選択されることはない。
３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：
１＞が生成されると、これらロウアドレス信号は、不良
ロウアドレス切り換え回路３１を介してスイッチ回路３
２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給され
る。スイッチ回路３２に供給されたロウアドレス信号
は、スペアロウデコーダ回路１９Ａに供給されデコード
される。スペアロウデコーダ回路１９Ａに供給されたロ
ウアドレス信号が不良ロウアドレス信号に対応する場
合、スペアワード線が活性化される。また、スペアロウ
デコーダ回路１９Ａと置き換えられたロウデコーダ回路
は不良ロウアドレス信号が供給されても、このロウデコ
ーダ回路のＭＯＳトランジスタＮ５がオフ状態であるた
め、選択されることはない。
【０１００】上記第３の実施例によれば、スイッチ回路
３２にラッチ回路ＬＴ３〜ＬＴ６を設け、電源投入時に
冗長記憶回路３０から出力され、不良ロウアドレス切り
換え回路３１を介してスイッチ回路３２に供給される不
良アドレス信号に応じてラッチ回路の出力信号を反転す
ることにより、ロウデコーダ回路からスペアロウデコー
ダの置き換えを可能としている。したがって、第１の実
施例及び第２の実施例に比べ、冗長記憶回路とスイッチ
回路間の配線数を減らすことができ、冗長記憶回路とス
イッチ回路を隣接することなく配置することができる。
このため、冗長記憶回路のレイアウトに自由度が増す利
点を有している。
３２にラッチ回路ＬＴ３〜ＬＴ６を設け、電源投入時に
冗長記憶回路３０から出力され、不良ロウアドレス切り
換え回路３１を介してスイッチ回路３２に供給される不
良アドレス信号に応じてラッチ回路の出力信号を反転す
ることにより、ロウデコーダ回路からスペアロウデコー
ダの置き換えを可能としている。したがって、第１の実
施例及び第２の実施例に比べ、冗長記憶回路とスイッチ
回路間の配線数を減らすことができ、冗長記憶回路とス
イッチ回路を隣接することなく配置することができる。
このため、冗長記憶回路のレイアウトに自由度が増す利
点を有している。
【０１０１】また、冗長記憶回路３０と不良ロウアドレ
ス切り換え回路３１をスイッチ回路３２から離して配置
することができるため、これらの回路を例えばレイアウ
トに余裕のあるチップの周辺に配置することもでき、チ
ップ面積の増大を防止することができる。
ス切り換え回路３１をスイッチ回路３２から離して配置
することができるため、これらの回路を例えばレイアウ
トに余裕のあるチップの周辺に配置することもでき、チ
ップ面積の増大を防止することができる。
【０１０２】さらに、第２の実施例の場合、スペアロウ
デコーダ１９、冗長記憶回路２０、スイッチ回路２３が
１つの単位となる。このため、例えばスペアロウデコー
ダが増加すると、それに伴い冗長記憶回路、及びスイッ
チ回路も増加する必要があり、チップに対する占有面積
が増大するという問題がある。これに対して、第３の実
施例の場合、スペアロウデコーダが増加しても、これに
応じて冗長記憶回路３０を増やすことで対応できる。す
なわち、増加した冗長記憶回路３０を不良ロウアドレス
切り換え回路３１に接続し、これら冗長記憶回路３０、
不良ロウアドレス切り換え回路３１、スイッチ回路３
２、ロウデコーダ回路１５Ｂ０〜１５Ｂ３を異なる冗長
セット信号ＦＳＥＴ＜０：ｎ＞により順次制御すればよ
い。したがって、第３の実施例の場合、スペアロウデコ
ーダの増加に伴うチップ面積の増大を防止できる。
デコーダ１９、冗長記憶回路２０、スイッチ回路２３が
１つの単位となる。このため、例えばスペアロウデコー
ダが増加すると、それに伴い冗長記憶回路、及びスイッ
チ回路も増加する必要があり、チップに対する占有面積
が増大するという問題がある。これに対して、第３の実
施例の場合、スペアロウデコーダが増加しても、これに
応じて冗長記憶回路３０を増やすことで対応できる。す
なわち、増加した冗長記憶回路３０を不良ロウアドレス
切り換え回路３１に接続し、これら冗長記憶回路３０、
不良ロウアドレス切り換え回路３１、スイッチ回路３
２、ロウデコーダ回路１５Ｂ０〜１５Ｂ３を異なる冗長
セット信号ＦＳＥＴ＜０：ｎ＞により順次制御すればよ
い。したがって、第３の実施例の場合、スペアロウデコ
ーダの増加に伴うチップ面積の増大を防止できる。
【０１０３】また、第３の実施例は、第２の実施例にお
けるカウンタによるロウアドレスのカウントアップ動作
を必要としない。したがって、冗長切り換えの設定動作
を高速かできる。
けるカウンタによるロウアドレスのカウントアップ動作
を必要としない。したがって、冗長切り換えの設定動作
を高速かできる。
【０１０４】＜第４の実施例＞図１５は、本発明の第４
の実施例を示している。
の実施例を示している。
【０１０５】第２の実施例においては、図１０に示すロ
ウデコーダ回路１５Ｂにラッチ回路ＬＴ１とＭＯＳトラ
ンジスタＮ５を設け、これらを用いてスペアロウデコー
ダ回路と置き換えるロウデコーダ回路を非活性としてい
た。これに対して、第４の実施例においては、前記ＭＯ
ＳトランジスタＮ５の代わりにヒューズ素子を用いるこ
とで同様の機能を実現している。
ウデコーダ回路１５Ｂにラッチ回路ＬＴ１とＭＯＳトラ
ンジスタＮ５を設け、これらを用いてスペアロウデコー
ダ回路と置き換えるロウデコーダ回路を非活性としてい
た。これに対して、第４の実施例においては、前記ＭＯ
ＳトランジスタＮ５の代わりにヒューズ素子を用いるこ
とで同様の機能を実現している。
【０１０６】図１５において、図８と同一部分には同一
符号を付し異なる部分について説明する。すなわち、図
１５において、図８と異なるのはロウデコーダ回路１５
Ｃ０〜１５Ｃ３の構成である。また、カウンタ２５も必
要としない。
符号を付し異なる部分について説明する。すなわち、図
１５において、図８と異なるのはロウデコーダ回路１５
Ｃ０〜１５Ｃ３の構成である。また、カウンタ２５も必
要としない。
【０１０７】図１６は、ロウデコーダ１５の一例を示し
たものである。本例では、以下の説明を簡単にするため
に、１本のワード線に対応するロウデコーダ回路１５Ｃ
０のみを示すが、実際は、全てのワード線に同様の回路
が接続され、ロウアドレス信号の組み合わせにより１本
のワード線が選択される。
たものである。本例では、以下の説明を簡単にするため
に、１本のワード線に対応するロウデコーダ回路１５Ｃ
０のみを示すが、実際は、全てのワード線に同様の回路
が接続され、ロウアドレス信号の組み合わせにより１本
のワード線が選択される。
【０１０８】図１６において、Ｐチャネル型ＭＯＳトラ
ンジスタＰ４のソースには、高レベルの電源電位ＶＰＰ
が供給され、ドレインはノード１６ａに接続され、ゲー
トにはロウ活性化信号ＲＡＣＴが供給されている。前記
ノード１６ａと接地間にはＮチャネル型ＭＯＳトランジ
スタＮ９、Ｎ１０、及びフューズＦＳ２が直列接続され
ている。ＭＯＳトランジスタＮ９、Ｎ１０のゲートに
は、ロウアドレス信号ＸＡ、ＸＢがそれぞれ供給されて
いる。
ンジスタＰ４のソースには、高レベルの電源電位ＶＰＰ
が供給され、ドレインはノード１６ａに接続され、ゲー
トにはロウ活性化信号ＲＡＣＴが供給されている。前記
ノード１６ａと接地間にはＮチャネル型ＭＯＳトランジ
スタＮ９、Ｎ１０、及びフューズＦＳ２が直列接続され
ている。ＭＯＳトランジスタＮ９、Ｎ１０のゲートに
は、ロウアドレス信号ＸＡ、ＸＢがそれぞれ供給されて
いる。
【０１０９】前記ノード１６ａには、ラッチ回路ＴＬ７
が接続されている。このラッチ回路ＬＴ１は、並列接続
されたインバータ回路ＩＮＶ２１、ＩＮＶ２２により構
成されている。このラッチ回路は、前記ノード１６ａの
初期値がハイレベルになるようインバータ回路ＩＮＶ２
１、ＩＮＶ２２を構成する図示せぬトランジスタのサイ
ズが調整されている。
が接続されている。このラッチ回路ＬＴ１は、並列接続
されたインバータ回路ＩＮＶ２１、ＩＮＶ２２により構
成されている。このラッチ回路は、前記ノード１６ａの
初期値がハイレベルになるようインバータ回路ＩＮＶ２
１、ＩＮＶ２２を構成する図示せぬトランジスタのサイ
ズが調整されている。
【０１１０】さらに、前記ノード１６ａには、Ｐチャネ
ル型ＭＯＳトランジスタＰ５及びＮチャネル型ＭＯＳト
ランジスタＮ１１のゲートが接続されている。ＭＯＳト
ランジスタＰ５のソースには、高レベルの電源電位ＶＰ
Ｐが供給され、ドレインはＭＯＳトランジスタＮ１１の
ドレインに接続されている。ＭＯＳトランジスタＮ１１
のソースは接地されている。ＭＯＳトランジスタＰ５、
Ｎ１１のドレインは、所定の１本のワード線ＷＬに接続
されている。
ル型ＭＯＳトランジスタＰ５及びＮチャネル型ＭＯＳト
ランジスタＮ１１のゲートが接続されている。ＭＯＳト
ランジスタＰ５のソースには、高レベルの電源電位ＶＰ
Ｐが供給され、ドレインはＭＯＳトランジスタＮ１１の
ドレインに接続されている。ＭＯＳトランジスタＮ１１
のソースは接地されている。ＭＯＳトランジスタＰ５、
Ｎ１１のドレインは、所定の１本のワード線ＷＬに接続
されている。
【０１１１】上記構成のロウデコーダ１５Ｃにおいて、
ヒューズＦＳ２が切断されていない場合、ロウアドレス
信号ＸＡ、ＸＢがハイレベルとなり、ＭＯＳトランジス
タＮ９、Ｎ１０がオン状態になると、ＭＯＳトランジス
タＰ５がオン状態となり、高電位ＶＰＰがワード線ＷＬ
に供給される。また、少なくとも１つのＭＯＳトランジ
スタＮ９、Ｎ１０がオフ状態の場合、又は、ロウ活性化
信号ＲＡＣＴがローレベルになるとＭＯＳトランジスタ
Ｐ５がオフ状態になり、ＭＯＳトランジスタＮ１１がオ
ン状態になる。したがって、ワード線ＷＬには接地電位
ＶＳＳが供給される。
ヒューズＦＳ２が切断されていない場合、ロウアドレス
信号ＸＡ、ＸＢがハイレベルとなり、ＭＯＳトランジス
タＮ９、Ｎ１０がオン状態になると、ＭＯＳトランジス
タＰ５がオン状態となり、高電位ＶＰＰがワード線ＷＬ
に供給される。また、少なくとも１つのＭＯＳトランジ
スタＮ９、Ｎ１０がオフ状態の場合、又は、ロウ活性化
信号ＲＡＣＴがローレベルになるとＭＯＳトランジスタ
Ｐ５がオフ状態になり、ＭＯＳトランジスタＮ１１がオ
ン状態になる。したがって、ワード線ＷＬには接地電位
ＶＳＳが供給される。
【０１１２】一方、ヒューズＦＳ２が切断されている場
合、ロウアドレス信号ＸＡ、ＸＢがハイレベルとなり、
ＭＯＳトランジスタＮ９、Ｎ１０がオン状態になったと
してもノード１６ａの電位は電源電位ＶＰＰである。し
たがって、ＭＯＳトランジスタＮ１１がオンし、ワード
線ＷＬには接地電位ＶＳＳが供給される。
合、ロウアドレス信号ＸＡ、ＸＢがハイレベルとなり、
ＭＯＳトランジスタＮ９、Ｎ１０がオン状態になったと
してもノード１６ａの電位は電源電位ＶＰＰである。し
たがって、ＭＯＳトランジスタＮ１１がオンし、ワード
線ＷＬには接地電位ＶＳＳが供給される。
【０１１３】上記構成において、第４の実施例の動作に
ついて説明する。
ついて説明する。
【０１１４】先ず、初期テスト（例えばダイソートテス
ト）の結果、メモリセルアレイに不良のメモリセルが存
在することが確認された場合、例えばレーザーにより冗
長記憶回路の所定のヒューズが切断され、不良メモリセ
ルを選択する不良ロウアドレスが記憶される。さらに、
この不良メモリセルを選択するロウデコーダ回路内のヒ
ューズＦＳ２が切断され、ロウデコーダ回路が活性化不
可能とされる。
ト）の結果、メモリセルアレイに不良のメモリセルが存
在することが確認された場合、例えばレーザーにより冗
長記憶回路の所定のヒューズが切断され、不良メモリセ
ルを選択する不良ロウアドレスが記憶される。さらに、
この不良メモリセルを選択するロウデコーダ回路内のヒ
ューズＦＳ２が切断され、ロウデコーダ回路が活性化不
可能とされる。
【０１１５】電源投入時、冗長記憶回路２０に前述した
ように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長
記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：
３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロ
ウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：
３＞はスイッチ回路２３に供給される。このスイッチ回
路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞のどちらか１つ及びＸＢ＜０：１
＞のどちらか１つを選択し、スペアロウデコーダ回路１
９Ａのスペアロウアドレス信号ＳＸＡ、ＳＸＢとして入
力可能とする。
ように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長
記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：
３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロ
ウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：
３＞はスイッチ回路２３に供給される。このスイッチ回
路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜
０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレ
ス信号ＸＡ＜０：１＞のどちらか１つ及びＸＢ＜０：１
＞のどちらか１つを選択し、スペアロウデコーダ回路１
９Ａのスペアロウアドレス信号ＳＸＡ、ＳＸＢとして入
力可能とする。
【０１１６】したがって、実際の動作時には、ロウアド
レスバッファ１３によりロウアドレス信号ＸＡ＜０：１
＞、ＸＢ＜０：１＞が生成されると、これらロウアドレ
ス信号は、スイッチ回路のトランスファゲートを介して
直接スペアロウデコーダ回路１９Ａに供給されデコード
される。このロウアドレス信号が不良ロウアドレスに対
応する場合、スペアワード線ＳＷＬが活性化される。ま
た、スペアロウデコーダ回路１９Ａと置き換えられたロ
ウデコーダ回路は不良ロウアドレス信号が供給されても
選択されることはない。
レスバッファ１３によりロウアドレス信号ＸＡ＜０：１
＞、ＸＢ＜０：１＞が生成されると、これらロウアドレ
ス信号は、スイッチ回路のトランスファゲートを介して
直接スペアロウデコーダ回路１９Ａに供給されデコード
される。このロウアドレス信号が不良ロウアドレスに対
応する場合、スペアワード線ＳＷＬが活性化される。ま
た、スペアロウデコーダ回路１９Ａと置き換えられたロ
ウデコーダ回路は不良ロウアドレス信号が供給されても
選択されることはない。
【０１１７】上記第４の実施例によれば、ロウデコーダ
回路１５Ｃ０〜１５Ｃ３にフューズＦＳ２を設け、初期
テストの結果により、不良のメモリセルに対応するロウ
デコーダ回路のヒューズＦＳ２を切断し、活性化不可能
としている。このため、電源投入時には、スイッチ回路
２３によりスペアロウデコーダ回路１９Ａに不良ロウア
ドレスを割り付けるだけでよい。したがって、ロウデコ
ーダ回路を不良ロウアドレスに応じて非活性化するため
に、複雑な制御が必要でないため、第２の実施例に比べ
て、電源投入時の設定動作を高速化できる。
回路１５Ｃ０〜１５Ｃ３にフューズＦＳ２を設け、初期
テストの結果により、不良のメモリセルに対応するロウ
デコーダ回路のヒューズＦＳ２を切断し、活性化不可能
としている。このため、電源投入時には、スイッチ回路
２３によりスペアロウデコーダ回路１９Ａに不良ロウア
ドレスを割り付けるだけでよい。したがって、ロウデコ
ーダ回路を不良ロウアドレスに応じて非活性化するため
に、複雑な制御が必要でないため、第２の実施例に比べ
て、電源投入時の設定動作を高速化できる。
【０１１８】しかも、ロウデコーダ回路に使用する素子
数を少なくすることができるため、チップ面積の増加を
抑制でき、さらにアクセスタイムを短縮化できる。
数を少なくすることができるため、チップ面積の増加を
抑制でき、さらにアクセスタイムを短縮化できる。
【０１１９】＜第５の実施例＞図１７は、本発明の第５
の実施例を示す。
の実施例を示す。
【０１２０】上記図１１に示す第３の実施例において
は、ロウデコーダ回路にラッチ回路とＭＯＳトランジス
タＮ５を用いてスペアロウデコーダ回路と置き換えるロ
ウデコーダ回路を活性化不可能とさせていた。これに対
して、第５の実施例においては、上記ＭＯＳトランジス
タＮ５の代わりにヒューズ素子を用いることで同様の機
能を実現している。
は、ロウデコーダ回路にラッチ回路とＭＯＳトランジス
タＮ５を用いてスペアロウデコーダ回路と置き換えるロ
ウデコーダ回路を活性化不可能とさせていた。これに対
して、第５の実施例においては、上記ＭＯＳトランジス
タＮ５の代わりにヒューズ素子を用いることで同様の機
能を実現している。
【０１２１】すなわち、第５の実施例は、第３の実施例
を変形したものであり、図１７に示すように、図１１に
示すロウデコーダ回路１５Ｂ０〜１５Ｂ３に代えて、図
１５に示すロウデコーダ回路１５Ｃ０〜１５Ｃ３を用い
ている。ロウデコーダ回路１５Ｃ０〜１５Ｃ３は、図１
６に示すように、フューズＦＳ２を有し、不良メモリセ
ルの位置に応じてこのフューズＦＳ２が切断される。こ
のため、図１１に示すように、フューズイネーブル信号
ＦＥＮＢをロウデコーダ回路１５Ｃ０〜１５Ｃ３に供給
する必要がない。その他の回路構成は図１１と同様であ
るため、同一部分には同一符号を付す。
を変形したものであり、図１７に示すように、図１１に
示すロウデコーダ回路１５Ｂ０〜１５Ｂ３に代えて、図
１５に示すロウデコーダ回路１５Ｃ０〜１５Ｃ３を用い
ている。ロウデコーダ回路１５Ｃ０〜１５Ｃ３は、図１
６に示すように、フューズＦＳ２を有し、不良メモリセ
ルの位置に応じてこのフューズＦＳ２が切断される。こ
のため、図１１に示すように、フューズイネーブル信号
ＦＥＮＢをロウデコーダ回路１５Ｃ０〜１５Ｃ３に供給
する必要がない。その他の回路構成は図１１と同様であ
るため、同一部分には同一符号を付す。
【０１２２】上記構成において、第５の実施例の動作に
ついて説明する。
ついて説明する。
【０１２３】先ず、初期テスト（例えばダイソートテス
ト）の結果、メモリセルアレイに不良のメモリセルが存
在することが確認された場合、例えばレーザーにより冗
長記憶回路の所定のヒューズが切断され、不良メモリセ
ルを選択する不良ロウアドレスが記憶される。さらに、
この不良メモリセルを選択するロウデコーダ回路内のヒ
ューズＦＳ２が切断され、ロウデコーダ回路が活性化不
可能とされる。
ト）の結果、メモリセルアレイに不良のメモリセルが存
在することが確認された場合、例えばレーザーにより冗
長記憶回路の所定のヒューズが切断され、不良メモリセ
ルを選択する不良ロウアドレスが記憶される。さらに、
この不良メモリセルを選択するロウデコーダ回路内のヒ
ューズＦＳ２が切断され、ロウデコーダ回路が活性化不
可能とされる。
【０１２４】電源投入時、冗長記憶回路３０に外部より
信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回
路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッ
チされる。その後、冗長セット動作が行われ、スイッチ
回路３２が切り換えられるとともに、不良ロウアドレス
に対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活
性とされる。
信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回
路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッ
チされる。その後、冗長セット動作が行われ、スイッチ
回路３２が切り換えられるとともに、不良ロウアドレス
に対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活
性とされる。
【０１２５】すなわち、冗長セット動作モードになると
冗長セット信号ＦＳＥＴがハイレベルとされる。このた
め、不良ロウアドレス切り換え回路３１のトランスファ
ゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長
記憶回路３０から出力される不良ロウアドレス信号ＦＯ
ＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞として出力される。この不良ロウアドレス
切り換え回路３１から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞は、スイッチ回路３２に供給され
る。
冗長セット信号ＦＳＥＴがハイレベルとされる。このた
め、不良ロウアドレス切り換え回路３１のトランスファ
ゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長
記憶回路３０から出力される不良ロウアドレス信号ＦＯ
ＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、Ｘ
Ｂ＜０：１＞として出力される。この不良ロウアドレス
切り換え回路３１から出力される不良ロウアドレス信号
ＦＯＵＴ＜０：３＞は、スイッチ回路３２に供給され
る。
【０１２６】スイッチ回路３２では、フューズイネーブ
ル信号ＦＥＮＢがハイレベルであるため、トランスファ
ゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通される。不良
ロウアドレス信号ＦＯＵＴ＜０：３＞としてのロウアド
レス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハイレベル
である場合、トランスファゲートＴ６、Ｔ８、Ｔ１０、
Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、Ｌ
Ｔ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄの電位が
反転され、トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ
１３のいずれかが導通される。
ル信号ＦＥＮＢがハイレベルであるため、トランスファ
ゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通される。不良
ロウアドレス信号ＦＯＵＴ＜０：３＞としてのロウアド
レス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハイレベル
である場合、トランスファゲートＴ６、Ｔ８、Ｔ１０、
Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、Ｌ
Ｔ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄの電位が
反転され、トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ
１３のいずれかが導通される。
【０１２７】通常動作の場合、ロウアドレスバッファ１
３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：
１＞が生成されると、これらロウアドレス信号は、不良
ロウアドレス切り換え回路３１を介してスイッチ回路３
２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給され
る。スイッチ回路３２に供給されたロウアドレス信号
は、スペアロウデコーダ回路１９Ａに供給されデコード
される。スペアロウデコーダ回路１９Ａに供給されたロ
ウアドレス信号が不良ロウアドレス信号に対応する場
合、スペアワード線が活性化される。また、スペアロウ
デコーダ回路１９Ａと置き換えられたロウデコーダ回路
は不良ロウアドレス信号が供給されても、このロウデコ
ーダ回路のフューズが切断されているため、選択される
ことはない。
３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：
１＞が生成されると、これらロウアドレス信号は、不良
ロウアドレス切り換え回路３１を介してスイッチ回路３
２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給され
る。スイッチ回路３２に供給されたロウアドレス信号
は、スペアロウデコーダ回路１９Ａに供給されデコード
される。スペアロウデコーダ回路１９Ａに供給されたロ
ウアドレス信号が不良ロウアドレス信号に対応する場
合、スペアワード線が活性化される。また、スペアロウ
デコーダ回路１９Ａと置き換えられたロウデコーダ回路
は不良ロウアドレス信号が供給されても、このロウデコ
ーダ回路のフューズが切断されているため、選択される
ことはない。
【０１２８】上記第５の実施例によれば、ロウデコーダ
回路１５Ｃ０〜１５Ｃ３にフューズＦＳ２を設け、初期
テストの結果により、不良のメモリセルに対応するロウ
デコーダ回路のヒューズＦＳ２を切断し、活性化不可能
としている。このため、電源投入時には、スイッチ回路
３２によりスペアロウデコーダ回路１９Ａに不良ロウア
ドレスを割り付けるだけでよい。したがって、ロウデコ
ーダ回路を不良ロウアドレスに応じて非活性化するため
に、複雑な制御が必要でないため、第３の実施例に比べ
て、電源投入時の設定動作を高速化できる。
回路１５Ｃ０〜１５Ｃ３にフューズＦＳ２を設け、初期
テストの結果により、不良のメモリセルに対応するロウ
デコーダ回路のヒューズＦＳ２を切断し、活性化不可能
としている。このため、電源投入時には、スイッチ回路
３２によりスペアロウデコーダ回路１９Ａに不良ロウア
ドレスを割り付けるだけでよい。したがって、ロウデコ
ーダ回路を不良ロウアドレスに応じて非活性化するため
に、複雑な制御が必要でないため、第３の実施例に比べ
て、電源投入時の設定動作を高速化できる。
【０１２９】しかも、ロウデコーダ回路に使用する素子
数を少なくすることができるため、チップ面積の増加を
抑制でき、さらにアクセスタイムを短縮化できる。
数を少なくすることができるため、チップ面積の増加を
抑制でき、さらにアクセスタイムを短縮化できる。
【０１３０】＜第６の実施例＞図１８は、本発明の第６
の実施例を示している。
の実施例を示している。
【０１３１】第６の実施例は図１５に示す第４の実施例
を変形したものであり、図１５と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
を変形したものであり、図１５と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【０１３２】第６の実施例は、スペアロウデコーダ１９
の構成が相違する。すなわち、スペアロウデコーダ回路
１９Ｃは、スペアアドレスのデコード部のみを有し、こ
のスペアロウデコーダ回路１９Ｃのデコード結果として
ワード線ドライバー選択信号ｂＳＨＩＴを出力する。ス
ペアワード線ドライバ（ＳＰＷＬＤＲＶ）４１は、ワー
ド線ドライバー選択信号ｂＳＨＩＴに応じてスペアワー
ド線ＳＷＬを駆動する。
の構成が相違する。すなわち、スペアロウデコーダ回路
１９Ｃは、スペアアドレスのデコード部のみを有し、こ
のスペアロウデコーダ回路１９Ｃのデコード結果として
ワード線ドライバー選択信号ｂＳＨＩＴを出力する。ス
ペアワード線ドライバ（ＳＰＷＬＤＲＶ）４１は、ワー
ド線ドライバー選択信号ｂＳＨＩＴに応じてスペアワー
ド線ＳＷＬを駆動する。
【０１３３】図１９は、スペアロウデコーダ回路１９Ｃ
の一例を示している。本例では、以下の説明を簡単にす
るために、１本のスペアワード線に対応する部分のみを
示す。
の一例を示している。本例では、以下の説明を簡単にす
るために、１本のスペアワード線に対応する部分のみを
示す。
【０１３４】Ｐチャネル型ＭＯＳトランジスタＳＰ２の
ソースには、高レベルの電源電位ＶＰＰが供給され、ゲ
ートにはロウ活性化信号ＲＡＣＴが供給され、ドレイン
はノード１９ａに接続されている。このノード１９ａと
接地間にはＮチャネル型ＭＯＳトランジスタＳＮ３、Ｓ
Ｎ４が直列接続されている。各ＭＯＳトランジスタＳＮ
３、ＳＮ４のゲートには、スペアロウアドレス信号ＳＸ
Ａ、ＳＸＢが供給されている。
ソースには、高レベルの電源電位ＶＰＰが供給され、ゲ
ートにはロウ活性化信号ＲＡＣＴが供給され、ドレイン
はノード１９ａに接続されている。このノード１９ａと
接地間にはＮチャネル型ＭＯＳトランジスタＳＮ３、Ｓ
Ｎ４が直列接続されている。各ＭＯＳトランジスタＳＮ
３、ＳＮ４のゲートには、スペアロウアドレス信号ＳＸ
Ａ、ＳＸＢが供給されている。
【０１３５】上記構成のスペアロウデコーダ回路１９Ｃ
において、スペアロウアドレス信号ＳＸＡ、ＳＸＢが共
にハイレベルのとき、ＭＯＳトランジスタＳＮ３、ＳＮ
４が共にオンし、ノード１９ａはローレベルとなる。こ
のため、ノード１９ａからローレベルのワード線ドライ
バー選択信号ｂＳＨＩＴが出力される。また、ロウデコ
ーダ回路が活性化されているときロウ活性化信号ＲＡＣ
Ｔがハイレベルである。このため、ＭＯＳトランジスタ
ＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩ
Ｔはハイレベルとなる。
において、スペアロウアドレス信号ＳＸＡ、ＳＸＢが共
にハイレベルのとき、ＭＯＳトランジスタＳＮ３、ＳＮ
４が共にオンし、ノード１９ａはローレベルとなる。こ
のため、ノード１９ａからローレベルのワード線ドライ
バー選択信号ｂＳＨＩＴが出力される。また、ロウデコ
ーダ回路が活性化されているときロウ活性化信号ＲＡＣ
Ｔがハイレベルである。このため、ＭＯＳトランジスタ
ＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩ
Ｔはハイレベルとなる。
【０１３６】図２０は、スペアワード線ドライバー４１
の一例を示している。本例では、以下の説明を簡単にす
るために、１本のスペアワード線に対応する部分のみを
示す。スペアロウデコーダ回路１９Ａから出力されたワ
ード線ドライバー選択信号ｂＳＨＩＴは、Ｐチャネル型
ＭＯＳトランジスタＳＰ３のゲート、及びＮチャネル型
ＭＯＳトランジスタＳＮ５のゲートに供給される。Ｐチ
ャネル型ＭＯＳトランジスタＳＰ３のソースには高レベ
ルの電源電位ＶＰＰが供給され、ドレインはＭＯＳトラ
ンジスタＳＮ５のドレインに接続されている。ＭＯＳト
ランジスタＳＮ５のソースは接地されている。ＭＯＳト
ランジスタＳＮ５、ＳＰ３のドレインが共通接続された
ノード２０ａは、所定の１本のスペアワード線ＳＷＬに
接続されている。
の一例を示している。本例では、以下の説明を簡単にす
るために、１本のスペアワード線に対応する部分のみを
示す。スペアロウデコーダ回路１９Ａから出力されたワ
ード線ドライバー選択信号ｂＳＨＩＴは、Ｐチャネル型
ＭＯＳトランジスタＳＰ３のゲート、及びＮチャネル型
ＭＯＳトランジスタＳＮ５のゲートに供給される。Ｐチ
ャネル型ＭＯＳトランジスタＳＰ３のソースには高レベ
ルの電源電位ＶＰＰが供給され、ドレインはＭＯＳトラ
ンジスタＳＮ５のドレインに接続されている。ＭＯＳト
ランジスタＳＮ５のソースは接地されている。ＭＯＳト
ランジスタＳＮ５、ＳＰ３のドレインが共通接続された
ノード２０ａは、所定の１本のスペアワード線ＳＷＬに
接続されている。
【０１３７】上記構成の第６の実施例に係る半導体記憶
装置の動作は、第４の実施例に係る半導体記憶装置と殆
ど同様であり、スペアロウデコーダ回路１９Ｃの動作が
異なる。このスペアロウデコーダ回路１９Ｃはスペアロ
ウアドレス信号ＳＸＡ、ＳＸＢが共にハイレベルのと
き、ワード線ドライバー選択信号ｂＳＨＩＴを出力す
る。このワード線ドライバー選択信号ｂＳＨＩＴはスペ
アワード線ドライバ４１に供給され、このスペアワード
線ドライバ４１によりスペアワード線ＳＷＬが駆動され
る。
装置の動作は、第４の実施例に係る半導体記憶装置と殆
ど同様であり、スペアロウデコーダ回路１９Ｃの動作が
異なる。このスペアロウデコーダ回路１９Ｃはスペアロ
ウアドレス信号ＳＸＡ、ＳＸＢが共にハイレベルのと
き、ワード線ドライバー選択信号ｂＳＨＩＴを出力す
る。このワード線ドライバー選択信号ｂＳＨＩＴはスペ
アワード線ドライバ４１に供給され、このスペアワード
線ドライバ４１によりスペアワード線ＳＷＬが駆動され
る。
【０１３８】上記第６の実施例によれば、スペアロウデ
コーダ回路１９Ｃはデコード部のみを有し、スペアワー
ド線ＳＷＬを駆動するスペアワード線ドライバー４１を
スペアロウデコーダ回路１９Ｃから分離している。した
がって、ロウ系冗長回路を構成するスペアロウデコーダ
回路１９Ｃ、冗長記憶回路２０、スイッチ回路２３を高
集積度が求められるメモリコア部近傍に配置することな
く、比較的集積度の低い周辺回路領域に配置することが
できる。このため、チップ面積の増大を抑制することが
でき、さらにアクセスタイムも短縮できる。
コーダ回路１９Ｃはデコード部のみを有し、スペアワー
ド線ＳＷＬを駆動するスペアワード線ドライバー４１を
スペアロウデコーダ回路１９Ｃから分離している。した
がって、ロウ系冗長回路を構成するスペアロウデコーダ
回路１９Ｃ、冗長記憶回路２０、スイッチ回路２３を高
集積度が求められるメモリコア部近傍に配置することな
く、比較的集積度の低い周辺回路領域に配置することが
できる。このため、チップ面積の増大を抑制することが
でき、さらにアクセスタイムも短縮できる。
【０１３９】＜第７の実施例＞図２１は、本発明の第７
の実施例を示している。この実施例は基本的には第６の
実施例と同様であり、図１８に示す回路を複数のメモリ
アレイブロックに対応して複数配置し、各メモリアレイ
ブロック内の不良ワード線を各メモリアレイブロックに
隣接して配置されたスペアメモリアレイブロック内のス
ペアワード線により救済可能としている。
の実施例を示している。この実施例は基本的には第６の
実施例と同様であり、図１８に示す回路を複数のメモリ
アレイブロックに対応して複数配置し、各メモリアレイ
ブロック内の不良ワード線を各メモリアレイブロックに
隣接して配置されたスペアメモリアレイブロック内のス
ペアワード線により救済可能としている。
【０１４０】図２１において、各メモリアレイブロック
（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブ
ロック５２、５３が配置されている。メモリアレイブロ
ック（ＭＡＢ）５０、及びスペアメモリアレイブロック
５２に対応してデコーダブロック６０が配置され、メモ
リアレイブロック５１、及びスペアメモリアレイブロッ
ク５３に対応してデコーダブロック６１が配置されてい
る。
（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブ
ロック５２、５３が配置されている。メモリアレイブロ
ック（ＭＡＢ）５０、及びスペアメモリアレイブロック
５２に対応してデコーダブロック６０が配置され、メモ
リアレイブロック５１、及びスペアメモリアレイブロッ
ク５３に対応してデコーダブロック６１が配置されてい
る。
【０１４１】デコーダブロック６０はロウデコーダ回路
１５Ｄ０、１５Ｄ１、及びスペアワード線ドライバー４
１０を有している。デコーダブロック６１はロウデコー
ダ回路１５Ｄ２、１５Ｄ３、及びスペアワード線ドライ
バー４１１を有している。ロウデコーダ回路１５Ｄ０〜
１５Ｄ３は、図１８に示すブロックデコーダ回路１５Ｃ
０〜１５Ｃ３とほぼ同様の構成であり、ブロック選択信
号ＢＬＫ＜０：１＞のデコード部をさらに有している。
１５Ｄ０、１５Ｄ１、及びスペアワード線ドライバー４
１０を有している。デコーダブロック６１はロウデコー
ダ回路１５Ｄ２、１５Ｄ３、及びスペアワード線ドライ
バー４１１を有している。ロウデコーダ回路１５Ｄ０〜
１５Ｄ３は、図１８に示すブロックデコーダ回路１５Ｃ
０〜１５Ｃ３とほぼ同様の構成であり、ブロック選択信
号ＢＬＫ＜０：１＞のデコード部をさらに有している。
【０１４２】スペアワード線ドライバー４１０、４１１
は、図１８に示すスペアワード線ドライバー４１とほぼ
同様の構成であり、ワード線ドライバー選択信号ｂＳＨ
ＩＴ及びブロック選択信号ＢＬＫ＜０：１＞により選択
される。
は、図１８に示すスペアワード線ドライバー４１とほぼ
同様の構成であり、ワード線ドライバー選択信号ｂＳＨ
ＩＴ及びブロック選択信号ＢＬＫ＜０：１＞により選択
される。
【０１４３】冗長記憶回路２００、２０１は前記冗長記
憶回路２０とほぼ同一構成であり、不良ブロックアドレ
スを記憶する回路をさらに有している。スペアロウデコ
ーダ回路１９Ｄ０、１９Ｄ１は前記スペアロウデコーダ
回路１９Ｃとほぼ同一構成であり、ブロック選択信号Ｂ
ＬＫ＜０：１＞のデコード部をさらに有している。スイ
ッチ回路２３０、２３１は前記スイッチ回路２３とほぼ
同一構成であり、各スイッチ回路２３０、２３１は、冗
長記憶回路２００、２０１から供給される不良ブロック
アドレス信号に応じてブロック選択信号ＢＬＫ＜０：１
＞を伝送する信号線と前記スペアロウデコーダ回路１９
Ｄ０、１９Ｄ１とを接続する回路をさらに有している。
憶回路２０とほぼ同一構成であり、不良ブロックアドレ
スを記憶する回路をさらに有している。スペアロウデコ
ーダ回路１９Ｄ０、１９Ｄ１は前記スペアロウデコーダ
回路１９Ｃとほぼ同一構成であり、ブロック選択信号Ｂ
ＬＫ＜０：１＞のデコード部をさらに有している。スイ
ッチ回路２３０、２３１は前記スイッチ回路２３とほぼ
同一構成であり、各スイッチ回路２３０、２３１は、冗
長記憶回路２００、２０１から供給される不良ブロック
アドレス信号に応じてブロック選択信号ＢＬＫ＜０：１
＞を伝送する信号線と前記スペアロウデコーダ回路１９
Ｄ０、１９Ｄ１とを接続する回路をさらに有している。
【０１４４】図２２は、ロウデコーダ回路１５Ｄ０の一
例を示している。図２２において、図１６と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
このロウデコーダ回路１５ＤはＭＯＳトランジスタＮ１
０とフューズＦＳ２の相互間にＮチャネル型ＭＯＳトラ
ンジスタＮ１２が接続されている。このＭＯＳトランジ
スタＮ１２のゲートにはブロック選択信号ＢＬＫが供給
されている。
例を示している。図２２において、図１６と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
このロウデコーダ回路１５ＤはＭＯＳトランジスタＮ１
０とフューズＦＳ２の相互間にＮチャネル型ＭＯＳトラ
ンジスタＮ１２が接続されている。このＭＯＳトランジ
スタＮ１２のゲートにはブロック選択信号ＢＬＫが供給
されている。
【０１４５】上記構成のロウデコーダ回路１５Ｄにおい
て、ヒューズＦＳ２が切断されていない場合、ロウアド
レス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハ
イレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０、Ｎ
１２がオン状態になると、ＭＯＳトランジスタＰ５がオ
ン状態となり、高電位ＶＰＰがワード線ＷＬに供給され
る。また、少なくとも１つのＭＯＳトランジスタＮ９、
Ｎ１０、Ｎ１２がオフ状態の場合、又は、ロウ活性化信
号ＲＡＣＴがローレベルになるとＭＯＳトランジスタＰ
５がオフ状態になり、ＭＯＳトランジスタＮ１１がオン
状態になる。したがって、ワード線ＷＬには接地電位Ｖ
ＳＳが供給される。
て、ヒューズＦＳ２が切断されていない場合、ロウアド
レス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハ
イレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０、Ｎ
１２がオン状態になると、ＭＯＳトランジスタＰ５がオ
ン状態となり、高電位ＶＰＰがワード線ＷＬに供給され
る。また、少なくとも１つのＭＯＳトランジスタＮ９、
Ｎ１０、Ｎ１２がオフ状態の場合、又は、ロウ活性化信
号ＲＡＣＴがローレベルになるとＭＯＳトランジスタＰ
５がオフ状態になり、ＭＯＳトランジスタＮ１１がオン
状態になる。したがって、ワード線ＷＬには接地電位Ｖ
ＳＳが供給される。
【０１４６】一方、ヒューズＦＳ２が切断されている場
合、ロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信
号ＢＬＫがハイレベルとなり、ＭＯＳトランジスタＮ
９、Ｎ１０、Ｎ１２がオン状態になったとしてもノード
１６ａの電位は電源電位ＶＰＰである。したがって、Ｍ
ＯＳトランジスタＮ１１がオンし、ワード線ＷＬには接
地電位ＶＳＳが供給される。
合、ロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信
号ＢＬＫがハイレベルとなり、ＭＯＳトランジスタＮ
９、Ｎ１０、Ｎ１２がオン状態になったとしてもノード
１６ａの電位は電源電位ＶＰＰである。したがって、Ｍ
ＯＳトランジスタＮ１１がオンし、ワード線ＷＬには接
地電位ＶＳＳが供給される。
【０１４７】図２３は、スペアロウデコーダ回路１９Ｄ
の一例を示すものであり、図１９と同一部分には同一符
号を付し、異なる部分についてのみ説明する。
の一例を示すものであり、図１９と同一部分には同一符
号を付し、異なる部分についてのみ説明する。
【０１４８】ＭＯＳトランジスタＳＮ４と接地間にはＮ
チャネル型ＭＯＳトランジスタＳＮ６が接続されてい
る。このＭＯＳトランジスタＳＮ６のゲートにはスペア
ブロック選択信号ＳＢＬＫが供給されている。
チャネル型ＭＯＳトランジスタＳＮ６が接続されてい
る。このＭＯＳトランジスタＳＮ６のゲートにはスペア
ブロック選択信号ＳＢＬＫが供給されている。
【０１４９】上記構成のスペアロウデコーダ回路１９Ｄ
において、スペアロウアドレス信号ＳＸＡ、ＳＸＢ、及
びスペアブロック選択信号ＳＢＬＫが共にハイレベルの
とき、ＭＯＳトランジスタＳＮ３、ＳＮ４、ＳＮ６が共
にオンし、ノード１９ａはローレベルとなる。このた
め、ノード１９ａからローレベルのからワード線ドライ
バー選択信号ｂＳＨＩＴが出力される。また、ロウデコ
ーダ回路が活性化されているときロウ活性化信号ＲＡＣ
Ｔがハイレベルである。このため、ＭＯＳトランジスタ
ＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩ
Ｔはハイレベルとなる。
において、スペアロウアドレス信号ＳＸＡ、ＳＸＢ、及
びスペアブロック選択信号ＳＢＬＫが共にハイレベルの
とき、ＭＯＳトランジスタＳＮ３、ＳＮ４、ＳＮ６が共
にオンし、ノード１９ａはローレベルとなる。このた
め、ノード１９ａからローレベルのからワード線ドライ
バー選択信号ｂＳＨＩＴが出力される。また、ロウデコ
ーダ回路が活性化されているときロウ活性化信号ＲＡＣ
Ｔがハイレベルである。このため、ＭＯＳトランジスタ
ＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩ
Ｔはハイレベルとなる。
【０１５０】図２４は、スペアワード線ドライバー４１
０の一例を示すものであり、図２０に示すスペアワード
線ドライバー４１と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
０の一例を示すものであり、図２０に示すスペアワード
線ドライバー４１と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
【０１５１】Ｐチャネル型ＭＯＳトランジスタＳＰ３の
ソースにはＰチャネル型ＭＯＳトランジスタＳＰ５のド
レインが接続されている。このＭＯＳトランジスタＳＰ
５のソースには高レベルの電源電位ＶＰＰが供給され、
このＭＯＳトランジスタＳＰ５のゲートにはインバータ
回路ＩＮＶ２５を介してブロック選択信号ＢＬＫが供給
される。さらに、ノード２０ａと接地間にはＮチャネル
ＭＯＳトランジスタＳＮ７が接続される。このＭＯＳト
ランジスタＳＮ７のゲートは前記インバータ回路ＩＮＶ
２５の出力端に接続されている。
ソースにはＰチャネル型ＭＯＳトランジスタＳＰ５のド
レインが接続されている。このＭＯＳトランジスタＳＰ
５のソースには高レベルの電源電位ＶＰＰが供給され、
このＭＯＳトランジスタＳＰ５のゲートにはインバータ
回路ＩＮＶ２５を介してブロック選択信号ＢＬＫが供給
される。さらに、ノード２０ａと接地間にはＮチャネル
ＭＯＳトランジスタＳＮ７が接続される。このＭＯＳト
ランジスタＳＮ７のゲートは前記インバータ回路ＩＮＶ
２５の出力端に接続されている。
【０１５２】上記構成において、スペアロウデコーダ回
路が選択され、ワード線ドライバー選択信号ｂＳＨＩＴ
がローレベルになり、ブロック選択信号ＢＬＫがハイレ
ベルになると、ＭＯＳトランジスタＳＰ３、ＳＰ５がオ
ンとになり、スペアワード線ＳＷＬには高レベルの電源
電圧ＶＰＰが供給される。また、ワード線ドライバー選
択信号ｂＳＨＩＴがハイレベル、若しくはブロック選択
信号ＢＬＫがローレベルになると、ＭＯＳトランジスタ
ＳＰ３、ＳＰ５の少なくとも一方がオフし、ＭＯＳトラ
ンジスタＳＮ５、ＳＮ７の少なくとも一方がオンする。
このため、ノード２０ａは接地電位ＶＳＳとなり、スペ
アワード線ＳＷＬには接地電位ＶＳＳが供給される。
路が選択され、ワード線ドライバー選択信号ｂＳＨＩＴ
がローレベルになり、ブロック選択信号ＢＬＫがハイレ
ベルになると、ＭＯＳトランジスタＳＰ３、ＳＰ５がオ
ンとになり、スペアワード線ＳＷＬには高レベルの電源
電圧ＶＰＰが供給される。また、ワード線ドライバー選
択信号ｂＳＨＩＴがハイレベル、若しくはブロック選択
信号ＢＬＫがローレベルになると、ＭＯＳトランジスタ
ＳＰ３、ＳＰ５の少なくとも一方がオフし、ＭＯＳトラ
ンジスタＳＮ５、ＳＮ７の少なくとも一方がオンする。
このため、ノード２０ａは接地電位ＶＳＳとなり、スペ
アワード線ＳＷＬには接地電位ＶＳＳが供給される。
【０１５３】上記構成において、第７の実施例の動作に
ついて説明する。
ついて説明する。
【０１５４】先ず、初期テスト（例えばダイソートテス
ト）の結果、メモリアレイブロック５０、５１の少なく
とも一方に不良のメモリセルが存在することが確認され
た場合、例えばレーザーにより冗長記憶回路２００、２
０１の所定のヒューズが切断され、不良メモリセルを選
択する不良ロウアドレス、及び不良ブロックが記憶され
る。さらに、この不良メモリセルを選択するロウデコー
ダ回路１５Ｄ０〜１５Ｄ３内のヒューズＦＳ２が切断さ
れ、ロウデコーダ回路が活性化不可能とされる。
ト）の結果、メモリアレイブロック５０、５１の少なく
とも一方に不良のメモリセルが存在することが確認され
た場合、例えばレーザーにより冗長記憶回路２００、２
０１の所定のヒューズが切断され、不良メモリセルを選
択する不良ロウアドレス、及び不良ブロックが記憶され
る。さらに、この不良メモリセルを選択するロウデコー
ダ回路１５Ｄ０〜１５Ｄ３内のヒューズＦＳ２が切断さ
れ、ロウデコーダ回路が活性化不可能とされる。
【０１５５】電源投入時、冗長記憶回路２００、２０１
に前述したように信号ｂＦＰＵＰ、ＦＰＵＮが供給され
ると、冗長記憶回路２００、２０１から不良ロウアドレ
ス信号ＦＯＵＴ＜０：５＞、ｂＦＯＵＴ＜０：５＞が出
力される。この不良ロウアドレス信号ＦＯＵＴ＜０：５
＞、ｂＦＯＵＴ＜０：５＞はスイッチ回路２３０、２３
１に供給される。このスイッチ回路２３０、２３１は供
給された不良ロウアドレス信号ＦＯＵＴ＜０：５＞、ｂ
ＦＯＵＴ＜０：５＞に応じて、ロウアドレス信号ＸＡ＜
０：１＞を伝送する配線のどちらか１つ、ロウアドレス
信号ＸＡ＜０：１＞を伝送する配線のどちらか１つ、及
びブロック選択信号ＢＬＫ＜０：１＞を伝送する配線の
どちらか一つを選択し、スペアロウデコーダ回路１９Ｄ
０、１９Ｄ１のスペアロウアドレス信号ＳＸＡ、ＳＸ
Ｂ、スペアブロック選択信号を伝送する配線と接続す
る。
に前述したように信号ｂＦＰＵＰ、ＦＰＵＮが供給され
ると、冗長記憶回路２００、２０１から不良ロウアドレ
ス信号ＦＯＵＴ＜０：５＞、ｂＦＯＵＴ＜０：５＞が出
力される。この不良ロウアドレス信号ＦＯＵＴ＜０：５
＞、ｂＦＯＵＴ＜０：５＞はスイッチ回路２３０、２３
１に供給される。このスイッチ回路２３０、２３１は供
給された不良ロウアドレス信号ＦＯＵＴ＜０：５＞、ｂ
ＦＯＵＴ＜０：５＞に応じて、ロウアドレス信号ＸＡ＜
０：１＞を伝送する配線のどちらか１つ、ロウアドレス
信号ＸＡ＜０：１＞を伝送する配線のどちらか１つ、及
びブロック選択信号ＢＬＫ＜０：１＞を伝送する配線の
どちらか一つを選択し、スペアロウデコーダ回路１９Ｄ
０、１９Ｄ１のスペアロウアドレス信号ＳＸＡ、ＳＸ
Ｂ、スペアブロック選択信号を伝送する配線と接続す
る。
【０１５６】したがって、実際の動作時には、ロウアド
レスバッファ１３によりロウアドレス信号ＸＡ＜０：１
＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜
０：１＞が生成されると、これらロウアドレス信号、及
びブロック選択信号は、スイッチ回路２３０、２３１の
トランスファゲートを介して直接スペアロウデコーダ回
路１９Ｄ０、１９Ｄ１に供給されデコードされる。この
ロウアドレス信号、及びブロック選択信号が不良ロウア
ドレスに対応する場合、スペアワード線ドライバー４１
０、４１１が駆動され、スペアワード線ＳＷＬが活性化
される。また、スペアロウデコーダ回路１９Ｄ０、１９
Ｄ１と置き換えられたロウデコーダ回路は不良ロウアド
レス信号、及びブロック選択信号が供給されても選択さ
れることはない。
レスバッファ１３によりロウアドレス信号ＸＡ＜０：１
＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜
０：１＞が生成されると、これらロウアドレス信号、及
びブロック選択信号は、スイッチ回路２３０、２３１の
トランスファゲートを介して直接スペアロウデコーダ回
路１９Ｄ０、１９Ｄ１に供給されデコードされる。この
ロウアドレス信号、及びブロック選択信号が不良ロウア
ドレスに対応する場合、スペアワード線ドライバー４１
０、４１１が駆動され、スペアワード線ＳＷＬが活性化
される。また、スペアロウデコーダ回路１９Ｄ０、１９
Ｄ１と置き換えられたロウデコーダ回路は不良ロウアド
レス信号、及びブロック選択信号が供給されても選択さ
れることはない。
【０１５７】上記第７の実施例によれば、スペアワード
線ドライバー４１０、４１１とスペアロウデコーダ回路
１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライ
バー４１０、４１１のみを各メモリアレイブロック５
０、５１に隣接されたスペアアレイブロック５２、５３
の近傍に配置している。このため、複数のメモリアレイ
ブロックを有する場合においても、ロウ系冗長回路を構
成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗
長記憶回路２００、２０１、スイッチ回路２３０、２３
１を高集積度が求められるメモリコア部近傍に配置する
ことなく、比較的集積度の低い周辺回路領域に配置する
ことができる。このため、チップ面積の増大を抑制する
ことができ、さらにアクセスタイムも短縮できる。
線ドライバー４１０、４１１とスペアロウデコーダ回路
１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライ
バー４１０、４１１のみを各メモリアレイブロック５
０、５１に隣接されたスペアアレイブロック５２、５３
の近傍に配置している。このため、複数のメモリアレイ
ブロックを有する場合においても、ロウ系冗長回路を構
成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗
長記憶回路２００、２０１、スイッチ回路２３０、２３
１を高集積度が求められるメモリコア部近傍に配置する
ことなく、比較的集積度の低い周辺回路領域に配置する
ことができる。このため、チップ面積の増大を抑制する
ことができ、さらにアクセスタイムも短縮できる。
【０１５８】尚、第７の実施例において、スペアワード
線ドライバー１個に対してスペアロウデコーダ回路は１
個である必要はない。例えばスペアワード線ドライバー
１０個に対してスペアロウデコーダ回路５個というフレ
キシブルな構成も可能である。このような構成とした場
合、一層チップ面積の増大を低減できる。
線ドライバー１個に対してスペアロウデコーダ回路は１
個である必要はない。例えばスペアワード線ドライバー
１０個に対してスペアロウデコーダ回路５個というフレ
キシブルな構成も可能である。このような構成とした場
合、一層チップ面積の増大を低減できる。
【０１５９】＜第８の実施例＞図２５は、本発明の第８
の実施例を示している。この実施例は基本的には図１１
に示す第３の実施例と同様であり、図１１に示す回路を
図２１に示す第７の実施例のように、複数のメモリアレ
イブロックに対応して複数配置し、各メモリアレイブロ
ック内の不良ワード線を各メモリアレイブロックに隣接
して配置されたスペアメモリアレイブロック内のスペア
ワード線により救済可能としている。したがって、図２
１と同一部分には同一符号を付し、説明は省略する。
の実施例を示している。この実施例は基本的には図１１
に示す第３の実施例と同様であり、図１１に示す回路を
図２１に示す第７の実施例のように、複数のメモリアレ
イブロックに対応して複数配置し、各メモリアレイブロ
ック内の不良ワード線を各メモリアレイブロックに隣接
して配置されたスペアメモリアレイブロック内のスペア
ワード線により救済可能としている。したがって、図２
１と同一部分には同一符号を付し、説明は省略する。
【０１６０】図２５において、各メモリアレイブロック
（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブ
ロック５２、５３が配置されている。メモリアレイブロ
ック（ＭＡＢ）５０、及びスペアメモリアレイブロック
５２に対応してデコーダブロック６０が配置され、メモ
リアレイブロック５１、及びスペアメモリアレイブロッ
ク５３に対応してデコーダブロック６１が配置されてい
る。
（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブ
ロック５２、５３が配置されている。メモリアレイブロ
ック（ＭＡＢ）５０、及びスペアメモリアレイブロック
５２に対応してデコーダブロック６０が配置され、メモ
リアレイブロック５１、及びスペアメモリアレイブロッ
ク５３に対応してデコーダブロック６１が配置されてい
る。
【０１６１】デコーダブロック６０はロウデコーダ回路
１５Ｅ０、１５Ｅ１、及びスペアワード線ドライバー４
１０を有している。デコーダブロック６１はロウデコー
ダ回路１５Ｅ２、１５ＥＤ３、及びスペアワード線ドラ
イバー４１１を有している。ロウデコーダ回路１５Ｅ０
〜１５Ｅ３は、図１１に示すブロックデコーダ回路１５
Ｂ０〜１５Ｂ３とほぼ同様の構成であり、ブロック選択
信号ＢＬＫ＜０：１＞のデコード部をさらに有してい
る。
１５Ｅ０、１５Ｅ１、及びスペアワード線ドライバー４
１０を有している。デコーダブロック６１はロウデコー
ダ回路１５Ｅ２、１５ＥＤ３、及びスペアワード線ドラ
イバー４１１を有している。ロウデコーダ回路１５Ｅ０
〜１５Ｅ３は、図１１に示すブロックデコーダ回路１５
Ｂ０〜１５Ｂ３とほぼ同様の構成であり、ブロック選択
信号ＢＬＫ＜０：１＞のデコード部をさらに有してい
る。
【０１６２】スペアワード線ドライバー４１０、４１１
は、ワード線ドライバー選択信号ｂＳＨＩＴ及びブロッ
ク選択信号ＢＬＫ＜０：１＞により選択される。
は、ワード線ドライバー選択信号ｂＳＨＩＴ及びブロッ
ク選択信号ＢＬＫ＜０：１＞により選択される。
【０１６３】冗長記憶回路３００、３０１は前記冗長記
憶回路３０とほぼ同一構成であり、不良ブロックアドレ
スを記憶する記憶回路をさらに有している。スペアロウ
デコーダ回路１９Ｄ０、１９Ｄ１はブロック選択信号Ｂ
ＬＫ＜０：１＞のデコード部をさらに有している。
憶回路３０とほぼ同一構成であり、不良ブロックアドレ
スを記憶する記憶回路をさらに有している。スペアロウ
デコーダ回路１９Ｄ０、１９Ｄ１はブロック選択信号Ｂ
ＬＫ＜０：１＞のデコード部をさらに有している。
【０１６４】スイッチ回路２３０、２３１は、図４に示
すスイッチ回路２３とほぼ同一構成であり、各スイッチ
回路２３０、２３１は、冗長記憶回路３００、３０１か
ら供給される不良ブロックアドレス信号に応じてブロッ
ク選択信号ＢＬＫ＜０：１＞を伝送する信号線と前記ス
ペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを接続する
回路をさらに有している。
すスイッチ回路２３とほぼ同一構成であり、各スイッチ
回路２３０、２３１は、冗長記憶回路３００、３０１か
ら供給される不良ブロックアドレス信号に応じてブロッ
ク選択信号ＢＬＫ＜０：１＞を伝送する信号線と前記ス
ペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを接続する
回路をさらに有している。
【０１６５】不良ロウアドレス切り換え回路３１１は、
電源投入時に供給される冗長セット信号ＦＳＥＴ０、Ｆ
ＳＥＴ１に応じて、ロウアドレスバッファ１３から冗長
記憶回路３００、３０１に切り換え、冗長記憶回路３０
０、３０１から供給される不良ロウアドレス信号ＦＳＯ
ＵＴ＜０：５＞（ブロックアドレス信号を含む）を出力
する。この不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞
は、前記回路２３０、２３１、ロウデコーダ回路１５Ｅ
０〜１５Ｅ３、及びスペアワード線ドライバー４１０、
４１１に供給される。
電源投入時に供給される冗長セット信号ＦＳＥＴ０、Ｆ
ＳＥＴ１に応じて、ロウアドレスバッファ１３から冗長
記憶回路３００、３０１に切り換え、冗長記憶回路３０
０、３０１から供給される不良ロウアドレス信号ＦＳＯ
ＵＴ＜０：５＞（ブロックアドレス信号を含む）を出力
する。この不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞
は、前記回路２３０、２３１、ロウデコーダ回路１５Ｅ
０〜１５Ｅ３、及びスペアワード線ドライバー４１０、
４１１に供給される。
【０１６６】さらに、電源投入時、冗長記憶回路３０
０、３０１からは、冗長セット信号ＦＳＥＴに応じてフ
ューズイネーブル信号ＦＥＮＢが出力され、このフュー
ズイネーブル信号ＦＥＮＢはロウデコーダ回路１５Ｅ０
〜１５Ｅ３に供給される。
０、３０１からは、冗長セット信号ＦＳＥＴに応じてフ
ューズイネーブル信号ＦＥＮＢが出力され、このフュー
ズイネーブル信号ＦＥＮＢはロウデコーダ回路１５Ｅ０
〜１５Ｅ３に供給される。
【０１６７】図２６は、ロウデコーダ回路１５Ｅ０の一
例を示している。このロウデコーダ回路１５Ｅ０は、図
１０に示す回路とほぼ同様であるため、図１０と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
例を示している。このロウデコーダ回路１５Ｅ０は、図
１０に示す回路とほぼ同様であるため、図１０と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
【０１６８】図２６において、ＭＯＳトランジスタＮ７
と接地間にはＮチャネル型トランジスタＮ１３が接続さ
れる。このＭＯＳトランジスタＮ１３のゲートにはブロ
ック選択信号ＢＬＫが供給される。
と接地間にはＮチャネル型トランジスタＮ１３が接続さ
れる。このＭＯＳトランジスタＮ１３のゲートにはブロ
ック選択信号ＢＬＫが供給される。
【０１６９】この回路の動作は図１０に示す回路とほぼ
同様である。すなわち、初期状態において、ロウアドレ
ス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイ
レベルである場合、ＭＯＳトランジスタＮ５、Ｎ６、Ｎ
７、Ｎ１３が全てオンとなる。この状態において、フュ
ーズイネーブル信号ＦＥＮＢに応じてトランジスタＮ４
がオンとされると、ラッチ回路ＬＴ１の記憶データが反
転されてＭＯＳトランジスタＮ５がオフとされる。した
がって、このロウデコーダ回路は、通常動作時にロウア
ドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫが
ハイレベルとなっても活性化されない。
同様である。すなわち、初期状態において、ロウアドレ
ス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイ
レベルである場合、ＭＯＳトランジスタＮ５、Ｎ６、Ｎ
７、Ｎ１３が全てオンとなる。この状態において、フュ
ーズイネーブル信号ＦＥＮＢに応じてトランジスタＮ４
がオンとされると、ラッチ回路ＬＴ１の記憶データが反
転されてＭＯＳトランジスタＮ５がオフとされる。した
がって、このロウデコーダ回路は、通常動作時にロウア
ドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫが
ハイレベルとなっても活性化されない。
【０１７０】図２７は、冗長記憶回路３００（３０１）
の一例を示すものであり、不良ロウアドレスの記憶回路
を示している。
の一例を示すものであり、不良ロウアドレスの記憶回路
を示している。
【０１７１】図２７において、Ｐチャネル型ＭＯＳトラ
ンジスタＰ３１のソースには、高レベル電源電位ＶＤＤ
が供給され、ドレインはノード３０ａに接続され、ゲー
トには前記信号ｂＦＰＵＰが供給されている。前記ノー
ド３０ａと接地間にはＮチャネル型ＭＯＳトランジスタ
Ｎ３１と記憶素子ヒューズＦＳ４が直列接続されてい
る。前記ＭＯＳトランジスタＮ３１のゲートには前記信
号ＦＰＵＮが供給されている。前記ノード３０ａには、
２個のインバータ回路ＩＮＶ３１とＩＮＶ３２により構
成されたラッチ回路ＬＴ３０の一端が接続されている。
このラッチ回路ＬＴ３０の他端はインバータ回路ＩＮＶ
３３の入力端に接続され、このインバータ回路ＩＮＶ３
３の出力端から不良ロウアドレス信号ＦＯＵＴが出力さ
れる。さらに、インバータ回路ＩＮＶ３３の出力端には
インバータ回路ＩＮＶ３４の入力端が接続され、このイ
ンバータ回路ＩＮＶ３４の出力端から不良ロウアドレス
信号ＦＯＵＴが出力される。
ンジスタＰ３１のソースには、高レベル電源電位ＶＤＤ
が供給され、ドレインはノード３０ａに接続され、ゲー
トには前記信号ｂＦＰＵＰが供給されている。前記ノー
ド３０ａと接地間にはＮチャネル型ＭＯＳトランジスタ
Ｎ３１と記憶素子ヒューズＦＳ４が直列接続されてい
る。前記ＭＯＳトランジスタＮ３１のゲートには前記信
号ＦＰＵＮが供給されている。前記ノード３０ａには、
２個のインバータ回路ＩＮＶ３１とＩＮＶ３２により構
成されたラッチ回路ＬＴ３０の一端が接続されている。
このラッチ回路ＬＴ３０の他端はインバータ回路ＩＮＶ
３３の入力端に接続され、このインバータ回路ＩＮＶ３
３の出力端から不良ロウアドレス信号ＦＯＵＴが出力さ
れる。さらに、インバータ回路ＩＮＶ３３の出力端には
インバータ回路ＩＮＶ３４の入力端が接続され、このイ
ンバータ回路ＩＮＶ３４の出力端から不良ロウアドレス
信号ＦＯＵＴが出力される。
【０１７２】また、前記インバータ回路ＩＮＶ３３の出
力端にはトランスファーゲートＴ３１の一端が接続さ
れ、このトランスファーゲートＴ３１の他端から不良ロ
ウアドレス信号ＦＳＯＵＴが出力される。このトランス
ファーゲートＴ３１を構成するＮチャネル型ＭＯＳトラ
ンジスタのゲートには、冗長セット信号ＦＳＥＴが供給
され、Ｐチャネル型ＭＯＳトランジスタのゲートには、
インバータ回路ＩＮＶ３５を介して冗長セット信号ＦＳ
ＥＴが供給される。さらに、トランスファーゲートＴ３
１の出力端と接地間にはＮチャネル型ＭＯＳトランジス
タ３２が接続され、このＭＯＳトランジスタ３２のゲー
トには前記インバータ回路ＩＮＶ３５を介して冗長セッ
ト信号ＦＳＥＴが供給される。
力端にはトランスファーゲートＴ３１の一端が接続さ
れ、このトランスファーゲートＴ３１の他端から不良ロ
ウアドレス信号ＦＳＯＵＴが出力される。このトランス
ファーゲートＴ３１を構成するＮチャネル型ＭＯＳトラ
ンジスタのゲートには、冗長セット信号ＦＳＥＴが供給
され、Ｐチャネル型ＭＯＳトランジスタのゲートには、
インバータ回路ＩＮＶ３５を介して冗長セット信号ＦＳ
ＥＴが供給される。さらに、トランスファーゲートＴ３
１の出力端と接地間にはＮチャネル型ＭＯＳトランジス
タ３２が接続され、このＭＯＳトランジスタ３２のゲー
トには前記インバータ回路ＩＮＶ３５を介して冗長セッ
ト信号ＦＳＥＴが供給される。
【０１７３】図２７に示す冗長記憶回路３００の動作
は、図１２（ａ）に示す回路とほぼ同様である。すなわ
ち、電源投入時、ＭＯＳトランジスタＰ３１とＭＯＳト
ランジスタＮ３１の各ゲートに供給される信号ｂＦＰＵ
Ｐ、ＦＰＵＮに応じてフューズＦＳ４の情報が読み取ら
れる。ヒューズＦＳ４が切断されている場合、インバー
タ回路ＩＮＶ３３からハイレベルの不良ロウアドレス信
号ＦＯＵＴが出力され、インバータ回路ＩＮＶ３４から
ローレベルの不良ロウアドレス信号ｂＦＯＵＴが出力さ
れる。
は、図１２（ａ）に示す回路とほぼ同様である。すなわ
ち、電源投入時、ＭＯＳトランジスタＰ３１とＭＯＳト
ランジスタＮ３１の各ゲートに供給される信号ｂＦＰＵ
Ｐ、ＦＰＵＮに応じてフューズＦＳ４の情報が読み取ら
れる。ヒューズＦＳ４が切断されている場合、インバー
タ回路ＩＮＶ３３からハイレベルの不良ロウアドレス信
号ＦＯＵＴが出力され、インバータ回路ＩＮＶ３４から
ローレベルの不良ロウアドレス信号ｂＦＯＵＴが出力さ
れる。
【０１７４】さらに、電源投入後に行われる冗長セット
動作モードにおいて、冗長セット信号ＦＳＥＴがハイレ
ベルとされると、トランスファゲートＴ３１から不良ロ
ウアドレス信号ＦＳＯＵＴが出力される。冗長セット信
号ＦＳＥＴがローレベルとされると、ＭＯＳトランジス
タＮ３２がオンするため、この不良ロウアドレス信号Ｆ
ＳＯＵＴはローレベルとなる。
動作モードにおいて、冗長セット信号ＦＳＥＴがハイレ
ベルとされると、トランスファゲートＴ３１から不良ロ
ウアドレス信号ＦＳＯＵＴが出力される。冗長セット信
号ＦＳＥＴがローレベルとされると、ＭＯＳトランジス
タＮ３２がオンするため、この不良ロウアドレス信号Ｆ
ＳＯＵＴはローレベルとなる。
【０１７５】図２８は、冗長記憶回路３０のフューズが
使用されているか否かを示す情報を記憶する記憶回路を
示している。この回路は、図１２（ｃ）に示す回路と同
様であるため、図１２（ｃ）と同一部分に同一符号を付
し、説明は省略する。
使用されているか否かを示す情報を記憶する記憶回路を
示している。この回路は、図１２（ｃ）に示す回路と同
様であるため、図１２（ｃ）と同一部分に同一符号を付
し、説明は省略する。
【０１７６】図２９は、前記不良ロウアドレス切り換え
回路３１１の一例を示している。ロウアドレスバッファ
１３から出力されるロウアドレス信号ＸＡ＜０：１＞、
ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜０：１
＞は、トランスファゲートＴ３３〜Ｔ３８の一端部にそ
れぞれ供給される。また、冗長記憶回路３００及び冗長
記憶回路３０１から供給される不良アドレス信号ＦＳＯ
ＵＴ＜０：５＞はトランスファゲートＴ３９〜Ｔ４４の
一端部にそれぞれ供給される。トランスファゲートＴ３
３〜Ｔ３８の他端部はトランスファゲートＴ３９〜Ｔ４
４の他端部にそれぞれ接続され、トランスファゲートＴ
３３〜Ｔ３８の他端部からロウアドレス信号ＸＡ＜０：
１＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜
０：１＞が出力される。
回路３１１の一例を示している。ロウアドレスバッファ
１３から出力されるロウアドレス信号ＸＡ＜０：１＞、
ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜０：１
＞は、トランスファゲートＴ３３〜Ｔ３８の一端部にそ
れぞれ供給される。また、冗長記憶回路３００及び冗長
記憶回路３０１から供給される不良アドレス信号ＦＳＯ
ＵＴ＜０：５＞はトランスファゲートＴ３９〜Ｔ４４の
一端部にそれぞれ供給される。トランスファゲートＴ３
３〜Ｔ３８の他端部はトランスファゲートＴ３９〜Ｔ４
４の他端部にそれぞれ接続され、トランスファゲートＴ
３３〜Ｔ３８の他端部からロウアドレス信号ＸＡ＜０：
１＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜
０：１＞が出力される。
【０１７７】冗長セット動作モードにおいて、外部から
供給される冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１はノ
ア回路ＮＲ３１の入力端に供給される。このノア回路Ｎ
Ｒ３１の出力信号は各トランスファーゲート３３〜Ｔ３
８を構成するＮチャネル型ＭＯＳトランジスタのゲー
ト、及び各トランスファゲートＴ３９〜Ｔ４４を構成す
るＰチャネル型ＭＯＳトランジスタのゲートに供給され
る。さらに、ノア回路ＮＲ３１の出力信号は、インバー
タ回路ＩＮＶ４０を介して各トランスファーゲートＴ３
３〜Ｔ３８を構成するＰチャネル型ＭＯＳトランジスタ
のゲート、及び各トランスファゲートＴ３９〜Ｔ４４を
構成するＮチャネル型ＭＯＳトランジスタのゲートに供
給される。
供給される冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１はノ
ア回路ＮＲ３１の入力端に供給される。このノア回路Ｎ
Ｒ３１の出力信号は各トランスファーゲート３３〜Ｔ３
８を構成するＮチャネル型ＭＯＳトランジスタのゲー
ト、及び各トランスファゲートＴ３９〜Ｔ４４を構成す
るＰチャネル型ＭＯＳトランジスタのゲートに供給され
る。さらに、ノア回路ＮＲ３１の出力信号は、インバー
タ回路ＩＮＶ４０を介して各トランスファーゲートＴ３
３〜Ｔ３８を構成するＰチャネル型ＭＯＳトランジスタ
のゲート、及び各トランスファゲートＴ３９〜Ｔ４４を
構成するＮチャネル型ＭＯＳトランジスタのゲートに供
給される。
【０１７８】前記冗長セット信号ＦＳＥＴ０、ＦＳＥＴ
１は電源投入時にのみ冗長情報をスイッチ回路２３０、
２３１及び各ロウデコーダ回路１５Ｅ０〜１５Ｅ３にラ
ッチするために使用される。これら冗長セット信号ＦＳ
ＥＴ０、ＦＳＥＴ１は、例えば先ず、冗長セット信号Ｆ
ＳＥＴ０が出力され、この冗長セット信号ＦＳＥＴ０に
応じて冗長記憶回路３００から不良ロウアドレス信号Ｆ
ＳＯＵＴ＜０：５＞が出力される。したがって、この冗
長記憶回路３００から出力された不良ロウアドレス信号
が不良ロウアドレス切り換え回路３１１に供給される。
この不良ロウアドレス切り換え回路３１１は冗長セット
信号ＦＳＥＴ０に応じて、トランスファゲートＴ３９〜
Ｔ４４が導通されている。このため、トランスファゲー
トＴ３９〜Ｔ４４を介して不良ロウアドレス信号ＦＳＯ
ＵＴ＜０：５＞が出力される。この不良ロウアドレス信
号ＦＳＯＵＴ＜０：５＞は、ロウデコーダ回路１５Ｅ０
〜１５Ｅ３に供給され、不良ロウアドレス信号に対応す
るロウデコーダ回路が非活性とされる。
１は電源投入時にのみ冗長情報をスイッチ回路２３０、
２３１及び各ロウデコーダ回路１５Ｅ０〜１５Ｅ３にラ
ッチするために使用される。これら冗長セット信号ＦＳ
ＥＴ０、ＦＳＥＴ１は、例えば先ず、冗長セット信号Ｆ
ＳＥＴ０が出力され、この冗長セット信号ＦＳＥＴ０に
応じて冗長記憶回路３００から不良ロウアドレス信号Ｆ
ＳＯＵＴ＜０：５＞が出力される。したがって、この冗
長記憶回路３００から出力された不良ロウアドレス信号
が不良ロウアドレス切り換え回路３１１に供給される。
この不良ロウアドレス切り換え回路３１１は冗長セット
信号ＦＳＥＴ０に応じて、トランスファゲートＴ３９〜
Ｔ４４が導通されている。このため、トランスファゲー
トＴ３９〜Ｔ４４を介して不良ロウアドレス信号ＦＳＯ
ＵＴ＜０：５＞が出力される。この不良ロウアドレス信
号ＦＳＯＵＴ＜０：５＞は、ロウデコーダ回路１５Ｅ０
〜１５Ｅ３に供給され、不良ロウアドレス信号に対応す
るロウデコーダ回路が非活性とされる。
【０１７９】次に、冗長セット信号ＦＳＥＴ１が出力さ
れ、この冗長セット信号ＦＳＥＴ１に応じて冗長記憶回
路３０１から不良ロウアドレス信号ＦＳＯＵＴ＜０：５
＞が出力される。したがって、この冗長記憶回路３０１
から出力された不良ロウアドレス信号が不良ロウアドレ
ス切り換え回路３１１に供給される。この不良ロウアド
レス切り換え回路３１１は冗長セット信号ＦＳＥＴ１に
応じて、トランスファゲートＴ３９〜Ｔ４４が導通され
ている。このため、トランスファゲートＴ３９〜Ｔ４４
を介して不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が
出力される。この不良ロウアドレス信号ＦＳＯＵＴ＜
０：５＞は、ロウデコーダ回路１５Ｅ０〜１５Ｅ３に供
給され、不良ロウアドレス信号に対応するロウデコーダ
回路が非活性とされる。
れ、この冗長セット信号ＦＳＥＴ１に応じて冗長記憶回
路３０１から不良ロウアドレス信号ＦＳＯＵＴ＜０：５
＞が出力される。したがって、この冗長記憶回路３０１
から出力された不良ロウアドレス信号が不良ロウアドレ
ス切り換え回路３１１に供給される。この不良ロウアド
レス切り換え回路３１１は冗長セット信号ＦＳＥＴ１に
応じて、トランスファゲートＴ３９〜Ｔ４４が導通され
ている。このため、トランスファゲートＴ３９〜Ｔ４４
を介して不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が
出力される。この不良ロウアドレス信号ＦＳＯＵＴ＜
０：５＞は、ロウデコーダ回路１５Ｅ０〜１５Ｅ３に供
給され、不良ロウアドレス信号に対応するロウデコーダ
回路が非活性とされる。
【０１８０】冗長セット動作モードが終了し、通常動作
モードとなると、冗長セット信号ＦＳＥＴ０、ＦＳＥＴ
１は共にローレベルとなる。このため、不良ロウアドレ
ス切り換え回路３１１はトランスファゲートＴ３９〜Ｔ
４４が非導通とされ、トランスファゲートＴ３３〜Ｔ３
８が導通される。このため、ロウアドレスバッファ１３
からロウアドレス信号及びブロック選択信号が出力され
ると、これらの信号はトランスファゲートＴ３３〜Ｔ３
８を介してロウデコーダ回路１５Ｅ０〜１５Ｅ３やスイ
ッチ回路２３０、２３１、スペアワード線ドライバー４
１０、４１１に供給される。この時、スペアロウデコー
ダ回路１９Ｄ０，１９ｄ１に置き換えられたロウデコー
ダ回路は選択されない。
モードとなると、冗長セット信号ＦＳＥＴ０、ＦＳＥＴ
１は共にローレベルとなる。このため、不良ロウアドレ
ス切り換え回路３１１はトランスファゲートＴ３９〜Ｔ
４４が非導通とされ、トランスファゲートＴ３３〜Ｔ３
８が導通される。このため、ロウアドレスバッファ１３
からロウアドレス信号及びブロック選択信号が出力され
ると、これらの信号はトランスファゲートＴ３３〜Ｔ３
８を介してロウデコーダ回路１５Ｅ０〜１５Ｅ３やスイ
ッチ回路２３０、２３１、スペアワード線ドライバー４
１０、４１１に供給される。この時、スペアロウデコー
ダ回路１９Ｄ０，１９ｄ１に置き換えられたロウデコー
ダ回路は選択されない。
【０１８１】上記第８の実施例によれば、スペアワード
線ドライバー４１０、４１１とスペアロウデコーダ回路
１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライ
バー４１０、４１１のみを各メモリアレイブロック５
０、５１に隣接されたスペアアレイブロック５２、５３
の近傍に配置している。このため、複数のメモリアレイ
ブロックを有する場合においても、ロウ系冗長回路を構
成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗
長記憶回路３００、３０１、スイッチ回路２３０、２３
１を高集積度が求められるメモリコア部近傍に配置する
ことなく、比較的集積度の低い周辺回路領域に配置する
ことができる。このため、チップ面積の増大を抑制する
ことができ、さらにアクセスタイムも短縮できる。
線ドライバー４１０、４１１とスペアロウデコーダ回路
１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライ
バー４１０、４１１のみを各メモリアレイブロック５
０、５１に隣接されたスペアアレイブロック５２、５３
の近傍に配置している。このため、複数のメモリアレイ
ブロックを有する場合においても、ロウ系冗長回路を構
成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗
長記憶回路３００、３０１、スイッチ回路２３０、２３
１を高集積度が求められるメモリコア部近傍に配置する
ことなく、比較的集積度の低い周辺回路領域に配置する
ことができる。このため、チップ面積の増大を抑制する
ことができ、さらにアクセスタイムも短縮できる。
【０１８２】なお、上記各実施例は、不良ロウアドレス
に応じて不良ワード線を救済したが、これに限定される
ものではなく、この発明を適用することにより、不良カ
ラムアドレスに応じて不良ビット線を救済することも可
能である。
に応じて不良ワード線を救済したが、これに限定される
ものではなく、この発明を適用することにより、不良カ
ラムアドレスに応じて不良ビット線を救済することも可
能である。
【０１８３】また、前記冗長記憶回路の記憶素子として
ヒューズを用いたが、必ずしもヒューズである必要はな
く、不揮発性メモリなど記憶可能な素子であればよい。
ヒューズを用いたが、必ずしもヒューズである必要はな
く、不揮発性メモリなど記憶可能な素子であればよい。
【０１８４】また、上記各実施例において、スイッチ回
路はＭＯＳトランジスタを用いて構成したが、必ずしも
ＭＯＳトランジスタである必要はなく、スイッチング可
能な素子であればよい。
路はＭＯＳトランジスタを用いて構成したが、必ずしも
ＭＯＳトランジスタである必要はなく、スイッチング可
能な素子であればよい。
【０１８５】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
【０１８６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源投入後、予め冗長記憶回路に記憶されている不
良ロウアドレス信号により、ロウアドレス信号を伝送す
る配線とスペアロウデコーダ回路とを接続し、且つスペ
アロウデコーダ回路により置き換えられたロウデコーダ
回路を非活性としている。このため、ロウアドレス信号
が発生される毎にロウアドレス信号と冗長記憶回路に記
憶されている不良ロウアドレス信号とを比較し、その比
較結果に応じてスペアロウデコーダ又はロウデコーダを
活性化する場合に比べて、メモリセルを高速にアクセス
することができる。
ば、電源投入後、予め冗長記憶回路に記憶されている不
良ロウアドレス信号により、ロウアドレス信号を伝送す
る配線とスペアロウデコーダ回路とを接続し、且つスペ
アロウデコーダ回路により置き換えられたロウデコーダ
回路を非活性としている。このため、ロウアドレス信号
が発生される毎にロウアドレス信号と冗長記憶回路に記
憶されている不良ロウアドレス信号とを比較し、その比
較結果に応じてスペアロウデコーダ又はロウデコーダを
活性化する場合に比べて、メモリセルを高速にアクセス
することができる。
【図１】本発明の第１の実施例を示すものであり、半導
体記憶装置を示す構成図。
体記憶装置を示す構成図。
【図２】図１のロウ冗長回路を示す構成図。
【図３】図３（ａ）は図２に示す冗長記憶回路の一例を
示す回路図、図３（ｂ）は図３（ａ）の入力信号を示す
波形図。
示す回路図、図３（ｂ）は図３（ａ）の入力信号を示す
波形図。
【図４】図２に示すスイッチ回路に一例を示す回路図。
【図５】図２に示すロウデコーダ非活性化回路の一例を
示す回路図。
示す回路図。
【図６】図２に示すスペアロウデコーダの一例を示す回
路図。
路図。
【図７】図２に示すロウデコーダ回路の一例を示す回路
図。
図。
【図８】本発明の第２の実施例に係り、ロウ冗長回路を
示す構成図。
示す構成図。
【図９】図８に示すラッチ制御回路の一例を示す回路
図。
図。
【図１０】図８に示すロウデコーダの一例を示す回路
図。
図。
【図１１】本発明の第３の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図１２】図１２（ａ）は図１１に示す冗長記憶回路の
一例を示す回路図、図１２（ｂ）は図１２（ａ）の入力
信号を示す波形図、図１２（ｃ）は冗長記憶回路の他の
例を示す回路図。
一例を示す回路図、図１２（ｂ）は図１２（ａ）の入力
信号を示す波形図、図１２（ｃ）は冗長記憶回路の他の
例を示す回路図。
【図１３】図１１に示す不良ロウアドレス切り換え回路
の一例を示す回路図。
の一例を示す回路図。
【図１４】図１１に示すスイッチ回路の一例を示す回路
図。
図。
【図１５】本発明の第４の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図１６】図１５に示すロウデコーダ回路の一例を示す
回路図。
回路図。
【図１７】本発明の第５の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図１８】本発明の第６の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図１９】図１８に示すスペアロウデコーダ回路の一例
を示す回路図。
を示す回路図。
【図２０】図１８に示すスペアワード線ドライバーの一
例を示す回路図。
例を示す回路図。
【図２１】本発明の第７の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図２２】図２１に示すロウデコーダ回路の一例を示す
回路図。
回路図。
【図２３】図２１に示すスペアロウデコーダ回路の一例
を示す回路図。
を示す回路図。
【図２４】図２１に示すスペアワード線ドライバーの一
例を示す回路図。
例を示す回路図。
【図２５】本発明の第８の実施例に係り、ロウ冗長回路
を示す構成図。
を示す構成図。
【図２６】図２５に示すロウデコーダ回路の一例を示す
回路図。
回路図。
【図２７】図２５に示す冗長記憶回路の一例を示す回路
図。
図。
【図２８】図２５に示す冗長記憶回路の他の例を示す回
路図。
路図。
【図２９】図２５に示す不良ロウアドレス切り換え回路
の一例を示す回路図。
の一例を示す回路図。
【図３０】従来の冗長記憶回路を有する半導体記憶装置
を示す構成図。
を示す構成図。
１０…半導体記憶装置、 １１…メモリセルアレイ、 １２…スペアセルアレイ、 ＷＬ…ワード線、 ＳＷＬ…スペアワード線、 １３…ロウアドレスバッファ、 １５…ロウデコーダ、 １５Ａ０〜１５Ｅ３…ロウデコーダ回路、 １９…スペアロウデコーダ、 １９Ａ〜１９Ｄ１…スペアロウデコーダ回路、 ２０、２００、２０１、３００、３０１…冗長記憶回
路、 ２１…配線、 ２２…ロウデコーダ非活性化回路、 ２３、３２、２３０、２３１…スイッチ回路、 ２４…ラッチ制御回路、 ２５…カウンタ、 ３１、３１１…不良ロウアドレス切り換え回路、 ４１、４１０、４１１…スペアワード線ドライバー、 ５０、５１…メモリアレイブロック、 ５２、５３…スペアメモリアレイブロック。
路、 ２１…配線、 ２２…ロウデコーダ非活性化回路、 ２３、３２、２３０、２３１…スイッチ回路、 ２４…ラッチ制御回路、 ２５…カウンタ、 ３１、３１１…不良ロウアドレス切り換え回路、 ４１、４１０、４１１…スペアワード線ドライバー、 ５０、５１…メモリアレイブロック、 ５２、５３…スペアメモリアレイブロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 浩明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA15 BA13 BA18 CA17 CA27 5L106 AA01 CC04 CC13 CC17 CC22 CC32 GG07
Claims (13)
- 【請求項１】 行及び列からなるマトリクス状に配列さ
れた複数のメモリセルを含むメモリセルアレイと、 前記メモリセルアレイと隣接して配置され、スペアセル
を含むスペアセルアレイと、 前記メモリセルを選択するためのアドレスを出力するア
ドレスバッファと、 前記アドレスバッファから出力されるアドレス信号に応
じて前記メモリセルアレイのメモリセルを選択するデコ
ーダと、 前記スペアセルアレイのスペアセルを選択するスペアデ
コーダと、 前記メモリセルアレイの不良メモリセルのアドレスを記
憶する記憶回路と、 前記スペアデコーダと前記アドレスバッファの相互間に
接続され、電源投入時に前記記憶回路から出力される不
良メモリセルのアドレスに応じて、前記アドレスバッフ
ァから供給される不良アドレスのみを通過可能とするス
イッチ回路とを具備し、 前記デコーダは、前記不良アドレスに対応するメモリセ
ルの選択回路を非活性とする制御回路を有することを特
徴とする半導体記憶装置。 - 【請求項２】 前記記憶回路に接続され、記憶回路から
出力される不良メモリセルのアドレスをデコードし、こ
のデコード出力信号を前記デコーダの前記制御回路に供
給する非活性化回路をさらに具備することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記制御回路は、 前記アドレスをデコードするデコード回路と、 前記デコード回路に接続され、非活性化回路から供給さ
れるデコード出力信号により制御されるスイッチ素子と
を具備することを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】 前記制御回路は、 ラッチ回路と、 前記ラッチ回路にラッチされた情報に応じて導通制御さ
れる第１のスイッチ素子と、 前記第１のスイッチ素子に接続され、アドレスをデコー
ドする第２のスイッチ素子とを有し、 電源投入時に前記第２のスイッチ素子に供給されるアド
レスに応じて前記ラッチ回路に前記メモリセルの選択、
非選択を制御する情報をラッチし、このラッチされた情
報に応じて前記第１のスイッチ素子が制御されることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 電源投入時に前記メモリセルアレイのア
ドレスを順次発生するアドレス発生回路を具備すること
を特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 行及び列からなるマトリクス状に配列さ
れた複数のメモリセルを含むメモリセルアレイと、 前記メモリセルアレイと隣接して配置され、スペアセル
を含むスペアセルアレイと、 前記メモリセルを選択するアドレスを出力するアドレス
バッファと、 前記メモリセルアレイの不良メモリセルのアドレスを記
憶する記憶回路と、 前記記憶回路とアドレスバッファ間に挿入接続され、電
源投入時に前記記憶回路から出力される不良アドレスを
出力し、通常動作時に前記アドレスバッファからのアド
レスを出力する切り換え回路と、 前記切り換え回路から出力されるアドレス信号に応じて
前記メモリセルアレイのメモリセルを選択するデコーダ
と、 前記スペアセルアレイのスペアセルを選択するスペアデ
コーダと、 前記切り換え回路の出力端と前記スペアデコーダとの間
に接続され、電源投入時に前記切り換え回路から出力さ
れる不良メモリセルのアドレスに応じて、前記アドレス
バッファから供給される不良メモリセルのアドレスのみ
を通過可能に切り換えられるスイッチ回路とを具備し、 前記デコーダは、前記切り換え回路から供給される不良
アドレスに応じて、前記不良アドレス対応するメモリセ
ルの選択回路を非活性とする制御回路を有することを特
徴とする半導体記憶装置。 - 【請求項７】 行及び列からなるマトリクス状に配列さ
れた複数のメモリセルを含むメモリセルアレイと、 前記メモリセルアレイと隣接して配置され、スペアセル
を含むスペアセルアレイと、 前記メモリセルを選択するアドレスを出力するアドレス
バッファと、 前記アドレスバッファから出力されるアドレス信号に応
じて前記メモリセルアレイのメモリセルを選択するデコ
ーダと、 前記スペアセルアレイのスペアセルを選択するスペアデ
コーダと、 前記メモリセルアレイの不良メモリセルのアドレスを記
憶する記憶回路と、 前記アドレスバッファと前記スペアデコーダとの間に接
続された複数のスイッチ素子を有し、電源投入時に前記
記憶回路から出力される不良メモリセルのアドレスに応
じて、前記複数のスイッチ素子が不良メモリセルのアド
レスのみを通過可能に切り換えられるスイッチ回路とを
具備し、 前記デコーダは、前記不良アドレス対応するメモリセル
の選択回路を非活性とする制御回路を有することを特徴
とする半導体記憶装置。 - 【請求項８】 前記スペアデコーダは、 アドレスのデコード回路と、 前記デコード回路の出力信号に応じて選択されたメモリ
セルを駆動する駆動回路とを有し、 前記デコード回路は前記スペアセルアレイから離れた領
域に設けられることを特徴とする請求項７記載の半導体
記憶装置。 - 【請求項９】 行及び列からなるマトリクス状に配列さ
れた複数のメモリセルを有する複数のメモリセルブロッ
ク含むメモリセルアレイと、 前記各メモリセルブロックと隣接して配置され、スペア
セルを含む複数のスペアセルアレイと、 前記各ブロックのメモリセルを選択するアドレスを出力
するアドレスバッファと、 前記アドレスバッファから出力されるアドレスに応じて
前記各メモリセルブロックのメモリセルを選択する複数
のデコーダと、 前記スペアセルアレイのスペアセルを選択する複数のス
ペアデコーダと、 前記各スペアデコーダの出力信号に応じてスペアセルを
駆動する駆動回路と、 前記各メモリセルブロックの不良メモリセルのアドレス
を記憶する複数の記憶回路と、 前記アドレスバッファと前記各スペアデコーダとの間に
接続され、電源投入時に前記記憶回路から出力される不
良メモリセルのアドレスに応じて、前記アドレスバッフ
ァから供給される不良メモリセルのアドレスのみを通過
可能に切り換えられる複数のスイッチ回路とを具備し、 前記デコーダは、前記不良アドレス対応するメモリセル
の選択回路を非活性とする制御を有することを特徴とす
る半導体記憶装置。 - 【請求項１０】 前記各記憶回路、スペアデコーダ、及
びスイッチ回路は、前記メモリセルアレイから離れた領
域に設けられることを特徴とする請求項９記載の半導体
記憶装置。 - 【請求項１１】 前記制御回路は、 アドレスのデコード回路と、 このデコード回路に接続され、不良アドレスに応じて前
記メモリセルの選択、非選択を設定するフューズとを有
することを特徴とする請求項７又は９記載の半導体記憶
装置。 - 【請求項１２】 前記スイッチ回路は、 複数のスイッチ素子と、 これらスイッチ素子の切り換え状態を保持するラッチ回
路とをさらに具備することを特徴とする請求項６、７、
９のいずれかに記載の半導体記憶装置。 - 【請求項１３】 前記記憶回路とアドレスバッファ間に
挿入接続され、電源投入時に前記記憶回路から出力され
る不良アドレスを出力し、通常動作時に前記アドレスバ
ッファからのアドレスを出力する切り換え回路をさらに
具備することを特徴とする請求項９記載の半導体記憶装
置。
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