JP2778234B2 - 冗長デコーダ回路 - Google Patents
冗長デコーダ回路Info
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- JP2778234B2 JP2778234B2 JP2243086A JP24308690A JP2778234B2 JP 2778234 B2 JP2778234 B2 JP 2778234B2 JP 2243086 A JP2243086 A JP 2243086A JP 24308690 A JP24308690 A JP 24308690A JP 2778234 B2 JP2778234 B2 JP 2778234B2
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- JP
- Japan
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- redundant
- fuse
- power supply
- cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に、冗長メモリ
セルを選択する冗長デコーダ回路に関する。
セルを選択する冗長デコーダ回路に関する。
［従来の技術］ 従来の冗長デコーダ回路には、第４図に示すようにダ
イナミック型と、第５図に示すようなスタティック型が
ある。第４図の冗長デコーダは、書き込みまたは読み出
し用のアドレス信号とその反転信号が入力するＮチャン
ネル型トランジスタ２〜４と、該Ｎチャンネル型トラン
ジスタにそれぞれ接続されたヒューズ５〜７と、プリチ
ャージ用のＰチャンネル型トランジスタ１で構成されて
いる。不良メモリセルを冗長メモリセルに置換するに
は、不良ビットのアドレスを示すアドレス信号とその反
転信号がトランジスタ２〜４に入力したときにトランジ
スタ１を介してプリチャージされた電荷が放電されない
ようにヒューズを切断する。置換後は不良ビットに対応
したアドレスを示すアドレス信号とその反転信号がトラ
ンジスタ２〜４に入力したとき、不良セルの代わりに冗
長セルが選択される。すなわち、デコード信号９が低レ
ベルから高レベルになり、不良セルと冗長セルとの置換
が実現する。
イナミック型と、第５図に示すようなスタティック型が
ある。第４図の冗長デコーダは、書き込みまたは読み出
し用のアドレス信号とその反転信号が入力するＮチャン
ネル型トランジスタ２〜４と、該Ｎチャンネル型トラン
ジスタにそれぞれ接続されたヒューズ５〜７と、プリチ
ャージ用のＰチャンネル型トランジスタ１で構成されて
いる。不良メモリセルを冗長メモリセルに置換するに
は、不良ビットのアドレスを示すアドレス信号とその反
転信号がトランジスタ２〜４に入力したときにトランジ
スタ１を介してプリチャージされた電荷が放電されない
ようにヒューズを切断する。置換後は不良ビットに対応
したアドレスを示すアドレス信号とその反転信号がトラ
ンジスタ２〜４に入力したとき、不良セルの代わりに冗
長セルが選択される。すなわち、デコード信号９が低レ
ベルから高レベルになり、不良セルと冗長セルとの置換
が実現する。
第５図に示されたスタティック型の冗長デコーダはヒ
ューズ５〜７の切断の有無によって決定される電位（高
レベルまたは低レベル）と、入力アドレス信号12〜14と
を比較する排他的オアゲートEX1〜EX3と、排他的オアゲ
ートの出力が入力するナンドゲートNAND1と、冗長デコ
ーダを活性化するヒューズ10から成る。不良セルと冗長
セルの置換は、ヒューズ10を切断するとともに、不良ビ
ットのアドレスに対応してヒューズ５〜７を選択的に切
断して行う。すなわち、不良セルを示すアドレス信号が
ヒューズ５〜７の切断の有無により決定する電位に一致
すると、不良セルの代わりに冗長セルを選択するデコー
ド信号９が低レベルから高レベルとなり、不良セルと冗
長セルの置換が実施される。
ューズ５〜７の切断の有無によって決定される電位（高
レベルまたは低レベル）と、入力アドレス信号12〜14と
を比較する排他的オアゲートEX1〜EX3と、排他的オアゲ
ートの出力が入力するナンドゲートNAND1と、冗長デコ
ーダを活性化するヒューズ10から成る。不良セルと冗長
セルの置換は、ヒューズ10を切断するとともに、不良ビ
ットのアドレスに対応してヒューズ５〜７を選択的に切
断して行う。すなわち、不良セルを示すアドレス信号が
ヒューズ５〜７の切断の有無により決定する電位に一致
すると、不良セルの代わりに冗長セルを選択するデコー
ド信号９が低レベルから高レベルとなり、不良セルと冗
長セルの置換が実施される。
［発明が解決しようとする課題］ ところが、従来の冗長デコーダ回路は、ヒューズの選
択的な切断で不良セルと冗長セルの置換をしているの
で、一旦、冗長デコーダ回路で冗長セルを指定すると、
指定した冗長セルを他の冗長セルに再び置き換えること
ができない。したがって、指定された冗長セルが不良で
ある場合は、もはや、救済の道はなく未使用の冗長セル
などが残っていても半導体メモリ装置を廃棄しなければ
ならないという問題点があった。
択的な切断で不良セルと冗長セルの置換をしているの
で、一旦、冗長デコーダ回路で冗長セルを指定すると、
指定した冗長セルを他の冗長セルに再び置き換えること
ができない。したがって、指定された冗長セルが不良で
ある場合は、もはや、救済の道はなく未使用の冗長セル
などが残っていても半導体メモリ装置を廃棄しなければ
ならないという問題点があった。
［課題を解決するための手段］ 本願発明の要旨は、電源端子と接地端子との間に結合
された第１のヒューズを切断することにより、該第１の
ヒューズの一端に結合されたデコード信号線の電位を第
１の電源レベルから第２の電源レベルに変更して、不良
メモリセルを冗長メモリセルに置換する冗長デコーダ回
路において、電源端子と接地端子間に直列に接続された
常時オンする第１のMOSトランジスタ及び第２のヒュー
ズと、前記第１のMOSトランジスタと前記第２のヒュー
ズの接続点の電位ノードがゲートに接続され、一端が前
記第１の電源レベルに他端が前記デコード信号線に結合
された第２のMOSトランジスタとを設け、前記第２のヒ
ューズを切断することにより前記デコード信号の電位を
前記第２の電源レベルから前記第１の電源レベルに復帰
させるようにしたことである。
された第１のヒューズを切断することにより、該第１の
ヒューズの一端に結合されたデコード信号線の電位を第
１の電源レベルから第２の電源レベルに変更して、不良
メモリセルを冗長メモリセルに置換する冗長デコーダ回
路において、電源端子と接地端子間に直列に接続された
常時オンする第１のMOSトランジスタ及び第２のヒュー
ズと、前記第１のMOSトランジスタと前記第２のヒュー
ズの接続点の電位ノードがゲートに接続され、一端が前
記第１の電源レベルに他端が前記デコード信号線に結合
された第２のMOSトランジスタとを設け、前記第２のヒ
ューズを切断することにより前記デコード信号の電位を
前記第２の電源レベルから前記第１の電源レベルに復帰
させるようにしたことである。
［発明の作用］ 記憶部に不良アドレスを固定的に記憶させると、外部
から不良メモリセルにアクセスした場合、冗長デコーダ
はデコード信号の第１レベルから第２レベルに変化さ
せ、不良メモリセルに代えて冗長メモリセルにアクセス
させる。
から不良メモリセルにアクセスした場合、冗長デコーダ
はデコード信号の第１レベルから第２レベルに変化さ
せ、不良メモリセルに代えて冗長メモリセルにアクセス
させる。
もし、冗長メモリセルに欠陥が発見された場合は、復
帰回路を活性化させる。復帰回路はデコード信号を第１
レベルに固定するので、不良冗長メモリセルへのアクセ
スを防止できる。
帰回路を活性化させる。復帰回路はデコード信号を第１
レベルに固定するので、不良冗長メモリセルへのアクセ
スを防止できる。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１実施例を示す回路図である。従
来例と同一の構成には同一番号を付し説明を省略する。
来例と同一の構成には同一番号を付し説明を省略する。
第１実施例では、ノードN1と接地ノードとの間にＮチ
ャンネルトランジスタ100を設け、トランジスタ100のゲ
ート電圧を直列接続されたＰチャンネルトランジスタ18
1とヒューズ８との中間ノードN2で制御している。トラ
ンジスタ100,181とヒューズ８は復帰回路110を構成して
いる。ヒューズ５〜７を切断して不良セルと冗長セルの
置換を行った後、冗長セルに欠陥のあることが判明した
場合には、ヒューズ８を切断する。ヒューズ８が切断さ
れると、トランジスタ100がオンしデコード信号は低レ
ベルに固定される。したがって、この冗長デコーダを非
選択することができる。このとき、まだ使用されていな
い冗長デコーダ回路及び冗長メモリセルがあればそれを
用いて再度置換を行うことができる。
ャンネルトランジスタ100を設け、トランジスタ100のゲ
ート電圧を直列接続されたＰチャンネルトランジスタ18
1とヒューズ８との中間ノードN2で制御している。トラ
ンジスタ100,181とヒューズ８は復帰回路110を構成して
いる。ヒューズ５〜７を切断して不良セルと冗長セルの
置換を行った後、冗長セルに欠陥のあることが判明した
場合には、ヒューズ８を切断する。ヒューズ８が切断さ
れると、トランジスタ100がオンしデコード信号は低レ
ベルに固定される。したがって、この冗長デコーダを非
選択することができる。このとき、まだ使用されていな
い冗長デコーダ回路及び冗長メモリセルがあればそれを
用いて再度置換を行うことができる。
第２図は本発明の第２実施例を示す回路図である。従
来例と同一構成部分には同一番号を付して説明は省略す
る。排他的オアゲートEX1〜EX3はナンドゲートNAND2に
接続されており、ナンドゲートNAND2の入力ノードの一
つには直列接続されたヒューズ８とＮチャンネルトラン
ジスタ200との中間ノードが接続されている。ヒューズ
５〜７及び10を切断し不良セルと冗長セルの置換を行っ
た後、冗長セルに欠陥のあることが判明した場合には、
ヒューズ８を切断する。ナンドゲートは必ず高レベルを
出力するので、デコード信号９は低レベルに固定され、
この冗長デコーダを非選択とすることができる。このと
き、まだ使用していない冗長デコーダ回路及び冗長メモ
リセルがあれば、それを用いて再度置換を行うことがで
きる。
来例と同一構成部分には同一番号を付して説明は省略す
る。排他的オアゲートEX1〜EX3はナンドゲートNAND2に
接続されており、ナンドゲートNAND2の入力ノードの一
つには直列接続されたヒューズ８とＮチャンネルトラン
ジスタ200との中間ノードが接続されている。ヒューズ
５〜７及び10を切断し不良セルと冗長セルの置換を行っ
た後、冗長セルに欠陥のあることが判明した場合には、
ヒューズ８を切断する。ナンドゲートは必ず高レベルを
出力するので、デコード信号９は低レベルに固定され、
この冗長デコーダを非選択とすることができる。このと
き、まだ使用していない冗長デコーダ回路及び冗長メモ
リセルがあれば、それを用いて再度置換を行うことがで
きる。
第３図は本発明の第３実施例を示す回路図である。冗
長デコーダ300を使用してリダンダンシを行った後、そ
の冗長セルに欠陥のあることが判明した場合でも、冗長
デコーダ301が未使用ならば、ヒューズ108を切断するこ
とによりデコード線109につながる不良メモリセルに代
えて、デコード線209につながる冗長メモリセルを使用
することができる。このとき、新たにヒューズ205〜207
を切断する必要はない。
長デコーダ300を使用してリダンダンシを行った後、そ
の冗長セルに欠陥のあることが判明した場合でも、冗長
デコーダ301が未使用ならば、ヒューズ108を切断するこ
とによりデコード線109につながる不良メモリセルに代
えて、デコード線209につながる冗長メモリセルを使用
することができる。このとき、新たにヒューズ205〜207
を切断する必要はない。
また、ヒューズ108を切断しない場合は、冗長デコー
ダ300及び301を使用して、２つの不良セルを冗長セルに
置換することができる。
ダ300及び301を使用して、２つの不良セルを冗長セルに
置換することができる。
［発明の効果］ 以上説明したように本発明は、冗長デコーダを非選択
にする復帰回路を有するので、置換後に冗長セルに欠陥
があった場合でも、再度、置換を行うことができるとい
う効果を有する。
にする復帰回路を有するので、置換後に冗長セルに欠陥
があった場合でも、再度、置換を行うことができるとい
う効果を有する。
第１図〜第３図は本発明における第１〜第３実施例をそ
れぞれ示す回路図、第４図と第５図は従来の２種類の冗
長デコーダをそれぞれ示す回路図である。 1,101,181,201……プリチャージ用Ｐチャンネルトラン
ジスタ、 ２〜4,102〜104,202〜204……入力アドレス信号とその
反転信号、 12〜14……入力アドレス信号、 ５〜7,8,10,105〜107,108,205〜207……ヒューズ、 9,109,209……デコード信号、 100,200……Ｎチャンネルトランジスタ、 110……復帰回路、 N1,N2……ノード、 300,301……冗長デコーダ。
れぞれ示す回路図、第４図と第５図は従来の２種類の冗
長デコーダをそれぞれ示す回路図である。 1,101,181,201……プリチャージ用Ｐチャンネルトラン
ジスタ、 ２〜4,102〜104,202〜204……入力アドレス信号とその
反転信号、 12〜14……入力アドレス信号、 ５〜7,8,10,105〜107,108,205〜207……ヒューズ、 9,109,209……デコード信号、 100,200……Ｎチャンネルトランジスタ、 110……復帰回路、 N1,N2……ノード、 300,301……冗長デコーダ。
Claims (1)
- 【請求項１】電源端子と接地端子との間に結合された第
１のヒューズを切断することにより、該第１のヒューズ
の一端に結合されたデコード信号線の電位を第１の電源
レベルから第２の電源レベルに変更して、不良メモリセ
ルを冗長メモリセルに置換する冗長デコーダ回路におい
て、電源端子と接地端子間に直列に接続された常時オン
する第１のMOSトランジスタ及び第２のヒューズと、前
記第１のMOSトランジスタと前記第２のヒューズの接続
点の電位ノードがゲートに接続され、一端が前記第１の
電源レベルに他端が前記デコード信号線に結合された第
２のMOSトランジスタとを設け、前記第２のヒューズを
切断することにより前記デコード信号の電位を前記第２
の電源レベルから前記第１の電源レベルに復帰させるよ
うにしたことを特徴とする冗長デコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243086A JP2778234B2 (ja) | 1990-09-13 | 1990-09-13 | 冗長デコーダ回路 |
| KR1019910015920A KR960005361B1 (ko) | 1990-09-13 | 1991-09-12 | 용장 디코더 회로 |
| DE69119170T DE69119170T2 (de) | 1990-09-13 | 1991-09-12 | Redundanzdekoderschaltung |
| EP91308344A EP0475764B1 (en) | 1990-09-13 | 1991-09-12 | Redundant decoder circuit |
| US07/759,289 US5311472A (en) | 1990-09-13 | 1991-09-13 | Redundant decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243086A JP2778234B2 (ja) | 1990-09-13 | 1990-09-13 | 冗長デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123399A JPH04123399A (ja) | 1992-04-23 |
| JP2778234B2 true JP2778234B2 (ja) | 1998-07-23 |
Family
ID=17098578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243086A Expired - Lifetime JP2778234B2 (ja) | 1990-09-13 | 1990-09-13 | 冗長デコーダ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5311472A (ja) |
| EP (1) | EP0475764B1 (ja) |
| JP (1) | JP2778234B2 (ja) |
| KR (1) | KR960005361B1 (ja) |
| DE (1) | DE69119170T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192198A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | 冗長回路 |
| US5550776A (en) * | 1994-04-06 | 1996-08-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of driving word lines at high speed |
| EP0646866A3 (en) * | 1993-09-30 | 1998-05-27 | STMicroelectronics, Inc. | Redundant line decoder master enable |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| US5548225A (en) * | 1994-05-26 | 1996-08-20 | Texas Instruments Incorportated | Block specific spare circuit |
| JPH08111098A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | メモリ回路 |
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
| KR0157344B1 (ko) * | 1995-05-25 | 1998-12-01 | 김광호 | 반도체 메모리 장치의 퓨즈소자 회로 |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| US5612918A (en) * | 1995-12-29 | 1997-03-18 | Sgs-Thomson Microelectronics, Inc. | Redundancy architecture |
| US6037799A (en) * | 1995-12-29 | 2000-03-14 | Stmicroelectronics, Inc. | Circuit and method for selecting a signal |
| US5771195A (en) * | 1995-12-29 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for replacing a defective memory cell with a redundant memory cell |
| JPH10123202A (ja) * | 1996-10-21 | 1998-05-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5886940A (en) * | 1997-08-21 | 1999-03-23 | Micron Technology, Inc. | Self-protected circuit for non-selected programmable elements during programming |
| US6868019B2 (en) * | 2003-07-02 | 2005-03-15 | Micron Technology, Inc. | Reduced power redundancy address decoder and comparison circuit |
| US7915916B2 (en) * | 2006-06-01 | 2011-03-29 | Micron Technology, Inc. | Antifuse programming circuit with snapback select transistor |
| US7489180B2 (en) * | 2006-07-28 | 2009-02-10 | Texas Instruments Incorporated | Systems and methods for efuse fusing time reduction |
| JP5650366B2 (ja) * | 2007-10-29 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577294A (en) * | 1983-04-18 | 1986-03-18 | Advanced Micro Devices, Inc. | Redundant memory circuit and method of programming and verifying the circuit |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| JPH02116098A (ja) * | 1988-10-24 | 1990-04-27 | Nec Corp | 冗長回路を有する半導体メモリ |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-09-13 JP JP2243086A patent/JP2778234B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-12 KR KR1019910015920A patent/KR960005361B1/ko not_active IP Right Cessation
- 1991-09-12 EP EP91308344A patent/EP0475764B1/en not_active Expired - Lifetime
- 1991-09-12 DE DE69119170T patent/DE69119170T2/de not_active Expired - Lifetime
- 1991-09-13 US US07/759,289 patent/US5311472A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119170T2 (de) | 1997-01-02 |
| EP0475764B1 (en) | 1996-05-01 |
| EP0475764A3 (en) | 1993-03-17 |
| KR920006995A (ko) | 1992-04-28 |
| US5311472A (en) | 1994-05-10 |
| JPH04123399A (ja) | 1992-04-23 |
| KR960005361B1 (ko) | 1996-04-24 |
| EP0475764A2 (en) | 1992-03-18 |
| DE69119170D1 (de) | 1996-06-05 |
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