JPH1011993A

JPH1011993A - 半導体記憶装置

Info

Publication number: JPH1011993A
Application number: JP8167783A
Authority: JP
Inventors: Nobuyuki Kokubo; 信幸小久保
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-06-27
Filing date: 1996-06-27
Publication date: 1998-01-16
Also published as: US5706231A

Abstract

(57)【要約】【課題】スタンバイモードにおいて消費電流を低減す
ることである。【解決手段】冗長メモリセル列１７によって置換され
る不良列に対応するＮＭＯＳトランジスタ５１，５２
が、スタンバイモードにおいてオフにされる。したがっ
て、スタンバイモードにおいて、電源電位Ｖｃｃを供給
する電源から、ＮＭＯＳトランジスタ５１，５２、ビッ
ト線ＢＬ，／ＢＬおよびビット線ＢＬ，／ＢＬとワード
線ＷＬとの短絡部分を介して、接地電位であるワード線
ＷＬに流れ込む電流を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、冗長回路を備え
た半導体記憶装置に関し、特に、スタンバイモードにお
いて、冗長回路により置換された不良メモリセルを流れ
る不要な電流を減少させることができる半導体記憶装置
に関する。

【０００２】

【従来の技術】図２２は、従来の半導体記憶装置として
のスタティック・ランダム・アクセス・メモリ（以下、
「ＳＲＡＭ」という）の全体構成を示す概略ブロック図
である。

【０００３】図２２を参照して、従来のＳＲＡＭは、行
アドレス入力端子群３、行アドレスバッファ５、行アド
レスデコーダ７、列アドレス入力端子群９、列アドレス
バッファ１１、列アドレスデコーダ群１３、メモリセル
アレイ１５、冗長メモリセル列１７、マルチプレクサ１
９、センスアンプ２１、出力データバッファ２３、デー
タ出力端子２５、データ入力端子２７、入力データバッ
ファ２９、書込データバッファ３１、／ＣＡＳ入力端子
３３、ＲＷＣ入力端子３５、読出／書込制御回路３７、
ビット線負荷群２０１、冗長列プログラム回路４１、ブ
ロックアドレス入力端子群４３、ブロックアドレスバッ
ファ４５およびブロックセレクタ回路４７を備える。

【０００４】図２３は、図２２の従来のＳＲＡＭにおい
て、メモリセルアレイ１５およびその周辺部を示す概略
ブロック図である。なお、図２２と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。

【０００５】図２３を参照して、メモリセルアレイ１５
は、ビット線対ＢＬ，／ＢＬとワード線ＷＬとの交差部
に配置されるメモリセル５５ａ〜ｄを含む。冗長メモリ
セル列１７は、ビット線ＢＬ，／ＢＬとワード線ＷＬと
の交差部に配置される冗長メモリセル６４ａ，ｂを含
む。ビット線負荷群２０１は、メモリセルアレイ１５の
ビット線ＢＬに対応して設けられるＮＭＯＳトランジス
タ２０３、メモリセルアレイ１５のビット線／ＢＬに対
応して設けられるＮＭＯＳトランジスタ２０５、冗長メ
モリセル１７のビット線ＢＬに対応して設けられるＮＭ
ＯＳトランジスタ５３および冗長メモリセル列１７のビ
ット線／ＢＬに対応して設けられるＮＭＯＳトランジス
タ５４を含む。

【０００６】マルチプレクサ１９は、メモリセルアレイ
１５のビット線ＢＬに対応して設けられるＮＭＯＳトラ
ンジスタ５７、メモリセルアレイ１５のビット線／ＢＬ
に対応して設けられるＮＭＯＳトランジスタ５８、冗長
メモリセル列１７のビット線ＢＬに対応して設けられる
ＮＭＯＳトランジスタ５６および冗長メモリセル列１７
のビット線／ＢＬに対応して設けられるＮＭＯＳトラン
ジスタ６０を含む。列デコーダ６２はヒューズ７０を介
して、ＮＭＯＳトランジスタ５７，５８のゲートに接続
される。ＮＭＯＳトランジスタ５７，５８のゲートは、
抵抗素子６８を介して接地電位を有するノードに接続さ
れる。ここで、図２２の列デコーダ群１３は、各メモリ
セルアレイ１５に対応して設けられる複数の列デコーダ
を含んでいるが、これが列デコーダ６２である。

【０００７】

【発明が解決しようとする課題】図２２および図２３を
参照して、ビット線ＢＬ，／ＢＬとワード線ＷＬが製造
時の不具合のため短絡された場合、そのビット線とワー
ド線に接続されるメモリセルは不良となる。このような
メモリセルに対応する列を不良列と呼ぶ。また、メモリ
セル内部の短絡部分を介して、ビット線ＢＬ，／ＢＬと
ワード線ＷＬとが導通する場合もある。このような不良
メモリセルに対応する列も不良列である。冗長回路（冗
長メモリセル列１７、冗長列プログラム回路４１、ヒュ
ーズ７０および抵抗素子６８からなる回路）を備えたＳ
ＲＡＭでは、不良となった複数のメモリセルは予め設け
られた複数の冗長メモリセル６４ａ，ｂに置換されるた
め、動作不良とはならない。さて、スタンバイモードで
は、すべてのメモリセル５５ａ〜ｄが非選択状態であ
り、ワード線の電位が接地電位である。このため、ビッ
ト線のＶｃｃ配線（電源電位を有するノード）から、Ｎ
ＭＯＳトランジスタ（ビット線負荷トランジスタ）２０
３，２０５を介し、常に一定の電流が不良メモリセルの
短絡部分を通り、接地電位であるワード線に流れ込む。
すなわち、スタンバイモードにおいて不必要な電流が流
れるという問題が生じる。ＳＲＡＭのアクティブモード
では、動作電流が多く流れるため、このようなことは問
題とならないが、スタンバイモードでは本来、メモリセ
ル５５ａ〜ｄの負荷素子（図示せず）を流れる微小電流
以外は流れないようになっているため、大きな問題とな
る。

【０００８】この発明は以上のような問題点を解決する
ためになされたもので、冗長回路により不良メモリセル
を置換した場合、スタンバイモードで流れる不要な電流
を減少させることができる半導体記憶装置を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、チップセレクト信号により選択された状
態であるアクティブモードと、チップセレクト信号によ
り非選択にされた状態であるスタンバイモードとを有す
る。この半導体記憶装置は、複数のメモリセルと、複数
のビット線対と、複数のワード線と、複数の負荷手段
と、負荷制御手段と、冗長メモリセルとを備える。複数
のメモリセルは、行および列のマトリクス状に配列され
る。ビット線対は、各列に対応して配置される。また、
ビット線対には、対応の列のメモリセルが接続される。
ワード線は、各行に対応して配置される。また、ワード
線には、対応の行のメモリセルが接続される。負荷手段
は、各ビット線対の各ビット線と、第１の電位を有する
ノードとの間に設けられる。また、負荷手段は、第１の
インピーダンスを有するときに、対応するビット線の電
位を所定電位に設定する。負荷制御手段は、負荷手段の
インピーダンスを、アクティブモードのときに、第１の
インピーダンスに設定し、スタンバイモードのときに、
第１のインピーダンスより大きい第２のインピーダンス
に設定する。冗長メモリセルは、不良が存在する列に対
応するメモリセルを置換えるためのものである。この半
導体記憶装置は、不良が存在する列を選択する列アドレ
スが入力された場合に、その列に対応するメモリセル
を、冗長メモリセルに置換える手段をさらに備える。こ
の半導体記憶装置は、スタンバイモードでは、すべての
ワード線が、非選択状態になっている。

【００１０】本発明の請求項２の半導体記憶装置は、請
求項１に記載のものであって、各負荷手段は、トランジ
スタである。負荷制御手段は、アクティブモードでは、
各トランジスタをオンにし、スタンバイモードでは、各
トランジスタをオフにする。

【００１１】本発明の請求項３の半導体記憶装置は、請
求項１に記載のものであって、各ビット線と、第２の電
位を有するノードとの間に設けられる複数の高抵抗手段
をさらに備える。

【００１２】本発明の請求項４の半導体記憶装置は、請
求項１に記載のものであって、各負荷手段は、第１導電
型のトランジスタと、第２導電型のトランジスタとを含
む。第１導電型のトランジスタは、第１の電位を有する
ノードと、対応する中間ノードとの間に設けられる。第
２導電型のトランジスタは、対応する中間ノードと、対
応するビット線との間に設けられる。負荷制御手段は、
アクティブモードでは、各第１導電型のトランジスタを
オンにし、スタンバイモードでは、各第１導電型のトラ
ンジスタをオフにする。各第１導電型のトランジスタ
は、オンになったとき、対応する中間ノードへ第１の電
位を供給し、この供給された第１の電位に基づき、各第
２導電型のトランジスタは、対応するビット線を所定電
位に設定する。

【００１３】本発明の請求項５の半導体記憶装置は、請
求項４に記載のものであって、各中間ノードと、第２の
電位を有するノードとの間に設けられる複数の高抵抗手
段をさらに備える。

【００１４】本発明の請求項６の半導体記憶装置は、請
求項１に記載のものであって、選択制御手段をさらに備
える。選択制御手段は、スタンバイモードからアクティ
ブモードになったときに、各ビット線の電位が所定電位
の近傍に達するまで、いずれのワード線も選択状態にで
きないようにする。

【００１５】本発明の請求項７半導体記憶装置は、複数
のメモリセルと、複数のビット線対と、複数の負荷手段
と、冗長メモリセルと、負荷制御手段とを備える。複数
のメモリセルは、行および列のマトリクス状に配列され
る。ビット線対は、各列に対応して配置される。ビット
線対には対応の列のメモリセルが接続される。負荷手段
は、各ビット線対の各ビット線と、第１の電位を有する
ノードとの間に設けられ、対応するビット線の電位を所
定電位に設定する。冗長メモリセルは、不良が存在する
列に対応するメモリセルを置換えるためのものである。
負荷制御手段は、冗長メモリセルに置換えられるメモリ
セルに接続されるビット線に対応する負荷手段のインピ
ーダンスを、他のビット線に対応する負荷手段のインピ
ーダンスより大きく設定する。

【００１６】本発明の請求項８の半導体記憶装置は、請
求項７に記載のものであって、各負荷手段は、トランジ
スタである。負荷制御手段は、冗長メモリセルに置換え
られるメモリセルに接続されるビット線に対応するトラ
ンジスタをオフにし、他のビット線に対応するトランジ
スタをオンにする。

【００１７】

【発明の実施の形態】以下、本発明による半導体記憶装
置としてのＳＲＡＭについて図面を参照しながら説明す
る。

【００１８】（実施の形態１）図１は、中央処理装置
（以下、「ＣＰＵ」という）および本発明の実施の形態
１によるＳＲＡＭを示す概略ブロック図である。図１を
参照して、ＳＲＡＭ２には、ＣＰＵ１から、チップセレ
クト信号／ＣＳ、読出／書込制御信号ＲＷＣおよびアド
レス信号Ａ₀〜Ａ_n-1が与えられる。ＳＲＡＭ２は、外
部から与えられたデータＤｉを記憶することができると
ともに、記憶されたデータＤｏを外部に出力できる。こ
こで、「Ｈ」レベルのチップセレクト信号／ＣＳが与え
られたときは、ＳＲＡＭ２はスタンバイモードになり、
「Ｌ」レベルのチップセレクト信号／ＣＳが与えられた
ときは、ＳＲＡＭ２はアクティブモードになる。すなわ
ち、チップセレクト信号／ＣＳにより選択された状態が
アクティブモードであり、非選択にされた状態がスタン
バイモードである。

【００１９】図２は、図１のＳＲＡＭ２を示す概略ブロ
ック図である。なお、図１と同様のものについては同一
の参照符号を付し、その説明を適宜省略する。また、図
２２と同様の部分については同一の参照符号を付してい
る。図２を参照して、本発明の実施の形態１によるＳＲ
ＡＭ２は、行アドレス入力端子群３、行アドレスバッフ
ァ５、行アドレスデコーダ７、列アドレス入力端子群
９、列アドレスバッファ１１、列アドレスデコーダ群１
３、メモリセルアレイ１５、冗長メモリセル列１７、マ
ルチプレクサ１９、センスアンプ２１、出力データバッ
ファ２３、データ出力端子２５、データ入力端子２７、
入力データバッファ２９、書込データバッファ３１、／
ＣＳ入力端子３３、ＲＷＣ入力端子３５、読出／書込制
御回路３７、ビット線負荷群３９、冗長列プログラム回
路４１、ブロックアドレス入力端子群４３、ブロックア
ドレスバッファ４５、ブロックセレクタ回路４７および
負荷制御回路４９を備える。

【００２０】図１および図２を参照して、行アドレス入
力端子群３には、アドレス信号Ａ₀〜Ａ_n-1のうち、行
アドレス信号が与えられる。行アドレスバッファ５は、
行アドレス信号を増幅または反転するためのものであ
る。行アドレスデコーダ７は、行アドレス入力端子群３
に与えられた行アドレス信号を復号化するためのもので
ある。列アドレス入力端子群９には、アドレス信号Ａ₀
〜Ａ_n-1のうち列アドレス信号が与えられる。列アドレ
スバッファ１１は、列アドレス信号を増幅または反転す
るためのものである。列アドレスデコーダ群１３は、各
メモリセルアレイ１５に対応して設けられる複数の列ア
ドレスデコーダ（図示せず）を含む。この列アドレスデ
コーダは、列アドレス入力端子群９に与えられた列アド
レス信号を復号化するためのものである。メモリセルア
レイ１５には、情報を記憶するメモリセル（図示せず）
がマトリクス状に配列されている。センスアンプ２１
は、小振幅の読出電圧を感知・増幅するためのものであ
る。出力データバッファ２３は、センスアンプ２１の出
力をさらにＳＲＡＭ２の外部に取出すレベルまで増幅す
るためのものである。データ出力端子２５からは、読出
データＤｏが出力される。データ入力端子２７からは、
書込データＤｉが入力される。入力データバッファ２９
は、データ入力端子２７に与えられた信号（書込データ
Ｄｉ）を増幅するためのものである。書込データバッフ
ァ３１は、入力データバッファ２９で増幅されたデータ
Ｄｉをメモリセルに書込むためのデータに変換するため
のものである。

【００２１】／ＣＳ入力端子には、ＣＰＵ１からのチッ
プセレクト信号／ＣＳが与えられる。ＲＷＣ入力端子３
５には、ＣＰＵ１から読出／書込制御信号ＲＷＣが与え
られる。読出／書込制御回路３７は、チップ選択／非選
択およびデータ読出モード／データ書込モードに応じて
センスアンプ２１、出力データバッファ２３および書込
データバッファ３１などを制御するためのものである。
ビット線負荷群３９は、メモリセルアレイ１５および冗
長メモリセル列１７のビット線（図示せず）を所定電位
に設定するためのものである。すなわち、ビット線負荷
群３９は、ビット線をプリチャージする。ブロックアド
レス入力端子群４３には、ＣＰＵ１からのアドレス信号
Ａ₀〜Ａ_n-1のうち、ブロックアドレス信号が与えられ
る。ブロックアドレスバッファ４５は、ブロックアドレ
ス信号を増幅または反転するためのものである。ブロッ
クセレクタ回路４７は、ブロックアドレス信号に従っ
て、ブロックを選択する。ここで、負荷制御回路４９、
ビット線負荷群３９、メモリセルアレイ１５、冗長メモ
リセル列１７、行アドレスデコーダ７、マルチプレクサ
１９、センスアンプ２１、書込データバッファ３１、冗
長列プログラム回路４１および列デコーダ（列デコーダ
群１３に含まれる）は、１つのブロックを構成する。な
お、負荷制御回路４９、ビット線負荷群３９、メモリセ
ルアレイ１５、冗長セル列１７、マルチプレクサ１９お
よび冗長列プログラム回路４１については、以下に詳し
く説明する。

【００２２】図３は、図２のＳＲＡＭ２において、メモ
リセルアレイ１５およびその周辺部を示す概略ブロック
図である。なお、図２と同様の部分については同一の参
照符号を付しその説明を適宜省略する。また、図２３と
同様の部分については同一の参照符号を付している。図
３を参照して、メモリセルアレイ１５は、ビット線Ｂ
Ｌ，／ＢＬとワード線ＷＬとの交差部に配置されたメモ
リセル５５ａ〜ｄを含む。冗長メモリセル列１７は、ビ
ット線ＢＬ，／ＢＬとワード線ＷＬとの交差部に配置さ
れた冗長メモリセル６４ａ，ｂを含む。ここで、図３に
おいては、説明の簡単のため、２行２列の構成のメモリ
セルアレイを示しているが、これより多い複数の行およ
び複数の列の構成のメモリセルアレイであってもよい。
この場合には、１本のビット線対ＢＬ，／ＢＬに接続さ
れるメモリセルの数に応じて、冗長メモリセルの数も多
くなる。

【００２３】ビット線負荷群３９は、メモリセルアレイ
１５のビット線ＢＬと電源電位Ｖｃｃを有するノードと
の間に設けられるＮＭＯＳトランジスタ５１、メモリセ
ルアレイ１５のビット線／ＢＬと電源電位Ｖｃｃを有す
るノードとの間に設けられるＮＭＯＳトランジスタ５
２、冗長メモリセル列１７のビット線ＢＬと電源電位Ｖ
ｃｃを有するノードとの間に設けられるＮＭＯＳトラン
ジスタ５３および冗長メモリセル列１７のビット線／Ｂ
Ｌと電源電位Ｖｃｃを有するノードとの間に設けられる
ＮＭＯＳトランジスタ５４を含む。ＮＭＯＳトランジス
タ５１，５２のゲートには、負荷制御回路４９から負荷
制御信号ＣＳＡが与えられる。この負荷制御信号ＣＳＡ
は、チップセレクト信号／ＣＳに基づいている。

【００２４】マルチプレクサ１９は、メモリセルアレイ
１５のビット線ＢＬと入出力線ＩＯとの間に設けられる
ＮＭＯＳトランジスタ５７、メモリセルアレイ１５のビ
ット線／ＢＬと入出力線／ＩＯとの間に設けられるＮＭ
ＯＳトランジスタ５８、冗長メモリセル列１７のビット
線ＢＬと入出力線Ｉ／Ｏとの間に設けられるＮＭＯＳト
ランジスタ５６および冗長メモリセル列１７のビット線
／ＢＬと入出力線／ＩＯとの間に設けられるＮＭＯＳト
ランジスタ６０を含む。列アドレスデコーダ６２は、ヒ
ューズ７０を介してＮＭＯＳトランジスタ５７，５８の
ゲートに接続される。また、ＮＭＯＳトランジスタ５
７，５８のゲートは、抵抗素子６８を介して接地電位を
有するノードに接続される。ＮＭＯＳトランジスタ５
６，６０のゲートには、冗長列プログラム回路４１から
信号Ｐが与えられる。行アドレスデコーダ７は、ワード
線ＷＬと接続される。センスアンプ２１には、入出力線
対ＩＯ，／ＩＯが接続され、センスアンプ２１は、入出
力線対ＩＯ，／ＩＯの電位差を感知・増幅する。センス
アンプ２１の出力ノードは、出力データバッファ２３の
入力ノードに接続される。出力データバッファ２３は、
センスアンプ２１の出力を増幅し、データ出力端子２５
からデータＤｏとして出力する。入力データバッファ２
９の入力ノードは、データ入力端子２７に接続され、入
力データバッファ２９の出力ノードは書込データバッフ
ァ３１の入力ノードに接続される。書込データバッファ
３１の出力ノードは入出力線対ＩＯ，／ＩＯに接続され
る。なお、列アドレスデコーダ６２は、列アドレスデコ
ーダ群１３に含まれるものである。

【００２５】図４は、図３のメモリセル５５ａ〜ｄの一
例である高抵抗負荷型メモリセルの詳細を示す回路図で
ある。図４を参照して、高抵抗負荷型メモリセルは、抵
抗素子５９，６６、アクセストランジスタ６３，８４お
よびドライバトランジスタ６１，８２を含む。抵抗素子
５９は、電源電位Ｖｃｃを有するノードと記憶ノードＮ
１との間に接続される。抵抗素子６６は、電源電位Ｖｃ
ｃを有するノードと記憶ノードＮ２との間に接続され
る。ドライバトランジスタ６１は、記憶ノードＮ１と接
地電位を有するノードとの間に接続される。ドライバト
ランジスタ６１のゲートは記憶ノードＮ２に接続され
る。ドライバトランジスタ８２は、記憶ノードＮ２と接
地電位を有するノードとの間に接続される。ドライバト
ランジスタ８２のゲートは記憶ノードＮ１に接続され
る。アクセストランジスタ６３は、ビット線ＢＬと記憶
ノードＮ１との間に接続される。アクセストランジスタ
６３のゲートはワード線ＷＬに接続される。アクセスト
ランジスタ８４はビット線／ＢＬと記憶ノードＮ２との
間に接続される。アクセストランジスタ８４のゲートは
ワード線ＷＬに接続される。ここで、抵抗素子５９，６
６は高抵抗となっている。また、ドライバトランジスタ
６１，８２およびアクセストランジスタ６３，８４はＮ
ＭＯＳトランジスタである。なお、図３の冗長メモリセ
ル６４ａ，ｂとして、図４の高抵抗負荷型メモリセルを
用いることができる。

【００２６】図５は、図３のメモリセル５５ａ〜ｄの他
の一例であるＣＭＯＳ型メモリセルの詳細を示す回路図
である。なお、図４と同様の部分については同一の参照
符号を付しその説明を適宜省略する。図５を参照して、
ＣＭＯＳ型メモリセルは、ＰＭＯＳトランジスタ６５，
８６、ドライバトランジスタ６１，８２およびアクセス
トランジスタ６３，８４を含む。ＰＭＯＳトランジスタ
６５は、電源電位Ｖｃｃを有するノードと記憶ノードＮ
１との間に接続される。ＰＭＯＳトランジスタ６５のゲ
ートは記憶ノードＮ２に接続される。ＰＭＯＳトランジ
スタ８６は、電源電位Ｖｃｃを有するノードと記憶ノー
ドＮ２との間に接続される。ＰＭＯＳトランジスタ８６
のゲートは記憶ノードＮ１に接続される。なお、図３の
冗長メモリセル６４ａ，ｂとして、図５のＣＭＯＳ型メ
モリセルを用いることができる。

【００２７】アクティブモード時のＳＲＡＭの動作につ
いて簡単に説明する。ここで、アクティブモードは、チ
ップセレクト信号／ＣＳにより選択された状態である。
図３を参照して、アクティブモードでは、負荷制御信号
ＣＳＡは「Ｈ」レベルとなっている。したがって、ＮＭ
ＯＳトランジスタ５１，５２はオンになっている。この
ため、メモリセルアレイ１５のビット線ＢＬ，／ＢＬの
電位は、ＮＭＯＳトランジスタ５１，５２，５３，５４
のしきい値電圧をＶｔｈとすると、Ｖｃｃ−Ｖｔｈとな
る。また、冗長メモリセル列１７のビット線ＢＬ，／Ｂ
Ｌの電位も、Ｖｃｃ−Ｖｔｈとなっている。なお、説明
の便宜のため、冗長メモリセル列１７が用いられない場
合であって、ヒューズ７０が切断されていない場合を考
える。行アドレスデコーダ７は、行アドレス信号に従っ
て、１本のワード線ＷＬを選択し、その選択したワード
線ＷＬを「Ｈ」レベルにする。列アドレスデコーダ６２
は、列アドレス信号に従って、１つの列を選択し、選択
した列に対応するＮＭＯＳトランジスタ５７，５８のゲ
ートに「Ｈ」レベルの信号を与える。

【００２８】図６は、実施の形態１によるＳＲＡＭの動
作タイミングを示す図である。図１〜図３を参照して、
図６は、時刻ｔ０付近においてＣＰＵ１からＳＲＡＭ２
に与えられるアドレス信号Ａｉ（Ａ₀〜Ａ_n-1）、時刻
ｔ１付近におけるアドレスバッファ５，１１，４５から
の出力ＡＢ、時刻ｔ２付近におけるワード線ＷＬの電位
ＷＬ、時刻ｔ３付近における入出力線ＩＯ，／ＩＯの電
位Ｉ／Ｏ、時刻ｔ４付近におけるセンスアンプ２１から
の出力ＳＡおよび時刻ｔ５付近において外部に出力され
るデータＤｏを示している。なお、図６は、読出動作の
場合のタイミングを示している。

【００２９】図２および図３を参照して、たとえば、メ
モリセル５５ａを選択する場合には、行アドレス入力端
子群３から選択したいメモリセル５５ａが位置する行に
対応した行アドレス信号が入力される。そして、行アド
レスデコーダ７は、選択したいメモリセル５５ａが接続
されたワード線ＷＬを選択レベル（たとえば、「Ｈ」レ
ベル）にし、他のワード線ＷＬを非選択レベル（たとえ
ば、「Ｌ」レベル）にする。このようにして、選択した
いメモリセル５５ａに対応する行が選択される。列の選
択について説明する。列アドレス入力端子群９から、選
択したいメモリセル５５ａが接続されたビット線対ＢＬ
／ＢＬが位置する列に対応した列アドレス信号が入力さ
れる。そして、列アドレスデコーダ６２は、選択したい
メモリセル５５ａが接続されたビット線対ＢＬ，／ＢＬ
に対応するＮＭＯＳトランジスタ５７，５８のゲートに
「Ｈ」レベルの信号を与える。これによって、選択した
いメモリセル５５ａが接続されるビット線対ＢＬ，／Ｂ
Ｌに対応するＮＭＯＳトランジスタ５７，５８だけがオ
ンになり、選択したいメモリセル５５ａが接続されるビ
ット線対ＢＬ，／ＢＬと入出力線対ＩＯ，／ＩＯとが接
続される。他のビット線対ＢＬ，／ＢＬに対応するＮＭ
ＯＳトランジスタ５７，５８には、「Ｌ」レベルの信号
が与えられており、他のビット線ＢＬ，／ＢＬに対応す
るＮＭＯＳトランジスタ５７，５８はオフになってい
る。このため、他のビット線対ＢＬ，／ＢＬと入出力線
ＩＯ，／ＩＯとは切離された状態になっている。このよ
うにして列が選択される。他のメモリセル５５ｂ〜ｄを
選択する場合も同様である。

【００３０】図３および図４を参照して、選択されたメ
モリセル５５ａの読出動作について説明する。選択され
たメモリセル５５ａの記憶ノードＮ１が「Ｈ」レベルで
あり、記憶ノードＮ２が「Ｌ」レベルであるとする。こ
のとき、メモリセル５５ａの一方のドライバトランジス
タ６１は非導通状態にあり、他方のドライバトランジス
タ８２は導通状態にある。メモリセル５５ａに接続され
るワード線ＷＬが「Ｈ」レベルで選択された状態にある
から、メモリセル５５ａのアクセストランジスタ６３，
８４はともに導通状態にある。したがって、電源電位Ｖ
ｃｃを供給する電源→ＮＭＯＳトランジスタ５２→ビッ
ト線／ＢＬ→アクセストランジスタ８４→ドライバトラ
ンジスタ８２→接地の経路に直流電流が発生する。しか
し、もう一方の経路、すなわち、電源電位Ｖｃｃを供給
する電源→ＮＭＯＳトランジスタ５１→ビット線ＢＬ→
アクセストランジスタ６３→ドライバトランジスタ６１
→接地の経路ではドライバトランジスタ６１が非導通状
態であるので直流電流は流れない。

【００３１】このとき、直流電流の流れない方のビット
線ＢＬの電位は、ＮＭＯＳトランジスタ（ビット線負荷
トランジスタ）５１，５２，５３，５４のしきい値電圧
をＶｔｈとすると、“電源電位Ｖｃｃ−Ｖｔｈ”とな
る。また、直流電流の流れる方のビット線／ＢＬの電位
は、“電源電位Ｖｃｃ−Ｖｔｈ−ΔＶ”になる。なぜな
らば、直流電流の流れる方のビット線／ＢＬの電位は、
ドライバトランジスタ８２およびアクセストランジスタ
８４の導通抵抗と、ＮＭＯＳトランジスタ５２の導通抵
抗とで抵抗分割されて、“電源電位Ｖｃｃ−Ｖｔｈ”か
らΔＶだけ電位が低下するからである。ここで、ΔＶ
は、ビット線振幅と呼ばれ、通常５０ｍＶ〜５００ｍＶ
程度であり、ＮＭＯＳトランジスタ（ビット線負荷トラ
ンジスタ）５１，５２，５３，５４の大きさにより調整
される。このビット線振幅ΔＶは、ＮＭＯＳトランジス
タ（トランスファゲート）５７，５８を介して、入出力
線ＩＯ，／ＩＯに現われる。入出力線ＩＯ，／ＩＯに現
れたビット線振幅ΔＶは、センスアンプ２１により増幅
され、さらに、出力データバッファ２５で増幅され、出
力データＤ０として読出される。なお、読出の場合には
入力データバッファ２９は、読出／書込制御回路３７
（図２）により、入出力線対ＩＯ，／ＩＯを駆動しない
ようにしている。

【００３２】次に、書込動作について説明する。ローデ
ータ（Ｌｏｗデータ）を書込む側のビット線の電位を強
制的に低電位に引下げ、他方のビット線の電位を“電源
電位Ｖｃｃ−Ｖｔｈ”のままに保つことにより書込を行
なう。たとえば、メモリセル５５ａの記憶ノードＮ１が
「Ｈ」レベルであり、記憶ノードＮ２が「Ｌ」レベルの
ときに、メモリセル５５ａに反転データを書込む場合に
ついて説明する。この場合、書込データバッファ３１に
より一方の入出力線ＩＯを「Ｌ」レベルにし、他方の入
出力線／ＩＯを“電源電位Ｖｃｃ−Ｖｔｈ”のままにす
る。そして、一方のビット線ＢＬを「Ｌ」レベルにし、
他方のビット線／ＢＬを“電源電位Ｖｃｃ−Ｖｔｈ”の
ままにすることにより書込動作を行なう。

【００３３】以上のように構成されているＳＲＡＭを含
めて、一般に、ＳＲＡＭでは、スタンバイモードにおい
てすべてのワード線ＷＬが「Ｌ」レベルであるため、ア
クティブモードで流れる動作電流は、スタンバイモード
においては、すべてのメモリセルに流れず、メモリセル
の記憶データを保つために必要なメモリセルの負荷電流
のみが流れることになる。図４の高抵抗負荷型メモリセ
ルを採用するＳＲＡＭでは、スタンバイモードにおいて
「抵抗素子５９または６６を流れる電流×総メモリセル
数」の電流が流れることになる。上述のように構成され
ているＳＲＡＭを含めて、一般に、ＳＲＡＭでは、この
スタンバイ電流を低減させるため、抵抗値の高い（たと
えば、１０Ｔ（テラ）Ω／１本）抵抗素子５９，６６を
用いているため、スタンバイ電流を少なくすることがで
きる。また、図５のＣＭＯＳ型メモリセルを採用するＳ
ＲＡＭでは、スタンバイモードにおいてＰＭＯＳトラン
ジスタ６５または８６のカットオフ電流のみしか流れな
いため、高抵抗負荷型メモリセルを採用するＳＲＡＭよ
りスタンバイ電流をさらに少なくできる。

【００３４】図７は、図３の冗長列プログラム回路４１
を示す概略ブロック図である。図７を参照して、冗長列
プログラム回路は、プログラム回路ＰＣ₁〜ＰＣ_kおよ
びＡＮＤ回路８５を含む。プログラム回路ＰＣ₁〜ＰＣ
_kは、アドレス信号Ａ₀〜Ａ _n-1のうち、対応する列ア
ドレス信号ＣＡ₁〜ＣＡ_kを受ける。さらに、プログラ
ム回路ＰＣ₁〜ＰＣ_kは、対応する列アドレス信号ＣＡ
₁〜ＣＡ_kを反転した信号／ＣＡ₁〜／ＣＡ_kを受け
る。プログラム回路ＰＣ₁〜ＰＣ_kの出力信号ＰＡ₁〜
ＰＡ_kは、ＡＮＤ回路８５の入力になる。ＡＮＤ回路８
５の出力ノードは、図３のＮＭＯＳトランジスタ５６，
６０のゲートに接続される。すなわちＡＮＤ回路８５の
出力信号Ｐは、図３のＮＭＯＳトランジスタ５６，６０
のゲートに与えられる。なお、プログラム回路ＰＣ₁〜
ＰＣ_kの数は、メモリセルアレイの列の数によって異な
ってくる。

【００３５】図８は、図７の各プログラム回路ＰＣ₁〜
ＰＣ_kの詳細を示す回路図である。図８を参照して、プ
ログラム回路は、抵抗素子６７、ヒューズ６９、ＰＭＯ
Ｓトランジスタ７１，７３，７５、ＮＭＯＳトランジス
タ７９，８１およびインバータ７７を含む。抵抗素子６
７は、電源電位Ｖｃｃを有するノードとノードＮＮ１と
の間に接続される。ヒューズ６９は、ノードＮＮ１と接
地電位を有するノードとの間に接続される。インバータ
７７は、ノードＮＮ１とノードＮＮ２との間に接続され
る。ＰＭＯＳトランジスタ７１は、電源電位Ｖｃｃを有
するノードとノードＮＮ１との間に接続される。ＰＭＯ
Ｓトランジスタ７１のゲートはノードＮＮ２に接続され
る。ＰＭＯＳトランジスタ７３およびＮＭＯＳトランジ
スタ７９の一方ソース／ドレインには列アドレス信号Ｃ
Ａ_iが入力され、他方ソース／ドレインはノードＮＮ３
と接続される。ＰＭＯＳトランジスタ７５およびＮＭＯ
Ｓトランジスタ８１の一方ソース／ドレインには列アド
レス信号ＣＡ_iを反転した信号／ＣＡ_iが入力され、他
方ソース／ドレインはノードＮＮ３と接続される。ＰＭ
ＯＳトランジスタ７３およびＮＭＯＳトランジスタ８１
のゲートはノードＮＮ１に接続される。ＮＭＯＳトラン
ジスタ７９およびＰＭＯＳトランジスタ７５のゲートは
ノードＮＮ２に接続される。ノードＮＮ３が、このプロ
グラム回路の出力ノードとなっており、ここから信号Ｐ
Ａ_iが出力される。なお、列アドレス信号ＣＡ_iは、列
アドレス信号ＣＡ₁〜ＣＡ_kのいずれかを示し、信号／
ＣＡ_iは、信号／ＣＡ₁〜ＣＡ_kのいずれかを示し、信
号ＰＡ_iは、信号ＰＡ₁〜ＰＡ _kのいずれかを示してい
る。

【００３６】ここで、図３、図７および図８を参照し
て、不良メモリセルを冗長メモリセルに置換える場合の
動作について説明する。たとえば、メモリセル５５ａ，
５５ｃが接続されるビット線ＢＬ，／ＢＬとワード線Ｗ
Ｌとが短絡して、メモリセル５５ａ，５５ｃが不良とな
った場合において、メモリセル５５ａ，５５ｃを、冗長
メモリセル６４ａ，６４ｂに置換える場合について説明
する。この場合、メモリセル５５ａ，５５ｃに対応する
ヒューズ７０を切断しておく。これにより、メモリセル
５５ａ，５５ｃに対応するＮＭＯＳトランジスタ５７，
５８のゲートに与えられる電位は「Ｌ」レベルに固定さ
れる。すなわち、不良列は不活性化される。このため、
不良列を選択する列アドレス信号が入力されても不良列
のビット線ＢＬ，／ＢＬと、入出力線ＩＯ，／ＩＯとは
接続されない。

【００３７】ここで、図３のメモリセルアレイ１５に
は、２列しかないが、以下の説明では、メモリセルアレ
イ１５は２列より多い複数列を有すると仮定する。ま
た、列アドレス信号ＣＡ₁〜ＣＡ_kがすべて「Ｈ」レベ
ルのときメモリセル５５ａ，５５ｃを有する列が選択さ
れるとする。すなわち、列アドレス信号ＣＡ₁〜ＣＡ_k
がすべて「Ｈ」レベルのとき、不良列を冗長メモリセル
列１７で置換える。この場合、プログラム回路ＰＣ₁〜
ＰＣ_kのすべてのヒューズ６９を切断せずにそのままに
しておく。こうすることで、プログラム回路ＰＣ₁〜Ｐ
Ｃ_kのすべてのＰＭＯＳトランジスタ７３およびＮＭＯ
Ｓ７９はオンになり、すべてのＰＭＯＳトランジスタ７
５およびＮＭＯＳトランジスタ８１はオフになる。この
ため、「Ｈ」レベルの列アドレス信号ＣＡ_iが入力され
ると、信号ＰＡ_iは「Ｈ」レベルになる。したがって、
列アドレス信号ＣＡ₁〜ＣＡ_kがすべて「Ｈ」レベルの
ときは、信号ＰＡ₁〜ＰＡ_kもすべて「Ｈ」レベルにな
る。そして、ＰＡ₁〜ＰＡ_kがすべて「Ｈ」の場合は、
信号Ｐが「Ｈ」レベルになる。このような「Ｈ」レベル
の信号Ｐにより、ＮＭＯＳトランジスタ５６，６０がオ
ンになり、冗長メモリセル列１７のビット線ＢＬ，／Ｂ
Ｌと、入出力線ＩＯ，／ＩＯとが接続される。

【００３８】以上のように、不良列（メモリセル５５
ａ，５５ｃを有する）に対応するヒューズ７０は切断さ
れ、不良列のビット線ＢＬ，／ＢＬと、入出力線ＩＯ，
／ＩＯとは切り離される。さらに、不良列を選択する列
アドレス信号が入力されると、冗長列プログラム回路４
１は、「Ｈ」レベルの信号ＰをＮＭＯＳトランジスタ５
６，６０に与え、冗長メモリセル列１７のビット線Ｂ
Ｌ，／ＢＬと入出力線ＩＯ，／ＩＯとを接続する。以上
は、列アドレス信号ＣＡ₁〜ＣＡ_kがすべて「Ｈ」レベ
ルのときに、冗長メモリセル列１７を選択する場合につ
いて説明したが、プログラム回路ＰＣ₁〜ＰＣ_kのヒュ
ーズ６９の切断／非切断を調節することによって、どの
ような列アドレス信号が入力された場合に冗長メモリセ
ル列１７を選択するかは、任意に設定できる。図９は、
図３の負荷制御回路４９の詳細を示す回路図である。図
９を参照して、負荷制御回路は、直列に接続されたイン
バータ８７，８９，９１，９３，９５を含む。またイン
バータ８７には、チップセレクト信号／ＣＳが入力され
る。インバータ９５は、負荷制御信号ＣＳＡを出力す
る。図３および図９を参照して、ＳＲＡＭが、スタンバ
イモードにあるときは、負荷制御回路４９は、「Ｌ」レ
ベルの負荷制御信号ＣＳＡをＮＭＯＳトランジスタ５
１，５２のゲートに与える。なぜなら、スタンバイモー
ドでは、チップセレクト信号／ＣＳは、「Ｈ」レベルだ
からである。このようにすることにより、スタンバイモ
ードにおいて、ＮＭＯＳトランジスタ５１，５２から不
良メモリセルの短絡部分を通り（ＮＭＯＳトランジスタ
５１，５２からビット線とワード線との短絡部分を通
り）、接地電位になっているワード線に流れ込む電流を
カットすることができる。一方、ＳＲＡＭがアクティブ
モードにあるときは、負荷制御回路４９は、「Ｈ」レベ
ルの負荷制御信号ＣＳＡをＮＭＯＳトランジスタ５１，
５２に与える。なぜなら、アクティブモードでは、チッ
プセレクト信号／ＣＳは、「Ｌ」レベルだからである。
このようにすることで、アクティブモードでは、ビット
線の電位は“電源電位Ｖｃｃ−Ｖｔｈ”にされる。

【００３９】以上のように、実施の形態１によるＳＲＡ
Ｍでは、スタンバイモードにおいてＮＭＯＳトランジス
タ５１，５２をオフにしている。このため、冗長回路に
より不良メモリセルを置換した場合に、スタンバイモー
ドで流れる不要な電流を減少させることができる。

【００４０】（実施の形態２）実施の形態２によるＳＲ
ＡＭの全体構成は、図２のＳＲＡＭと同様である。ま
た、実施の形態２によるＳＲＡＭには、図１に示すよう
に、ＣＰＵ１からチップセレクト信号／ＣＳ、読出／書
込制御信号ＲＷＣおよびアドレス信号Ａ₀〜Ａ_n- ₁が与
えられる。

【００４１】図１０は、実施の形態２によるＳＲＡＭに
おいて、メモリセルアレイおよびその周辺部を示す概略
ブロック図である。なお、図２および図３と同様の部分
については同一の参照符号を付しその説明を適宜省略す
る。図１０を参照して、ビット線負荷群９７は、ＰＭＯ
Ｓトランジスタ１０１，１０２およびＮＭＯＳトランジ
スタ９９，１００，５３，５４を含む。ＰＭＯＳトラン
ジスタ１０１およびＮＭＯＳトランジスタ９９は、電源
電位Ｖｃｃを有するノードとビット線ＢＬとの間に直列
に接続される。ＮＭＯＳトランジスタ９９のゲートは、
電源電位Ｖｃｃを有するノードに接続される。ＰＭＯＳ
トランジスタ１０２およびＮＭＯＳトランジスタ１００
は、電源電位Ｖｃｃを有するノードとビット線／ＢＬと
の間に直列に接続される。ＮＭＯＳトランジスタ１００
のゲートは、電源電位Ｖｃｃを有するノードに接続され
る。ＰＭＯＳトランジスタ１０１，１０２のゲートに
は、負荷制御回路１０３から、負荷制御信号／ＣＳＡが
与えられる。

【００４２】図１１は、図１０の負荷制御回路１０３の
詳細を示す回路図である。図１１を参照して、負荷制御
回路は、直列に接続されたインバータ１０５，１０７，
１０９，１１１を含む。インバータ１０５には、チップ
セレクト信号／ＣＳが入力される。インバータ１１１
は、負荷制御信号／ＣＳＡを出力する。

【００４３】図１０および図１１を参照して、ＳＲＡＭ
がスタンバイモードにあるときには、負荷制御回路１０
３は、「Ｈ」レベルの負荷制御信号／ＣＳＡを、ＰＭＯ
Ｓトランジスタ１０１，１０２のゲートに与える。なぜ
なら、スタンバイモードでは、チップセレクト信号／Ｃ
Ｓは「Ｈ」レベルだからである。このようにすることに
より、スタンバイモードにおいて、電源電位Ｖｃｃを有
するノードから、ＮＭＯＳトランジスタ９９，１００お
よび不良メモリセルの短絡部分を通り（電源電位Ｖｃｃ
を有するノードから、ＮＭＯＳトランジスタ９９，１０
０およびビット線とワード線との短絡部分を通り）、接
地電位になっているワード線に流れ込む電流をカットす
ることができる。一方、ＳＲＡＭがアクティブモードに
あるときは、負荷制御回路１０３は、「Ｌ」レベルの負
荷制御信号／ＣＳＡをＰＭＯＳトランジスタ１０１，１
０２のゲートに与える。なぜなら、アクティブモードで
は、チップセレクト信号／ＣＳは「Ｌ」レベルだからで
ある。このようにすることで、アクティブモードではビ
ット線の電位は“電源電位Ｖｃｃ−Ｖｔｈ”になる。な
お、ＮＭＯＳトランジスタ９９，１００のしきい値電圧
をＶｔｈとしている。

【００４４】読出動作、書込動作および不良列の冗長メ
モリセル列への置換えについては実施の形態１によるＳ
ＲＡＭと同様である。

【００４５】以上のように、実施の形態２によるＳＲＡ
Ｍでは、スタンバイモードにおいてＰＭＯＳトランジス
タ１０１，１０２をオフにしている。このため、冗長回
路により不良メモリセルを置換した場合に、スタンバイ
モードで流れる不要な電流を減少させることができる。

【００４６】（実施の形態３）実施の形態１によるＳＲ
ＡＭでは、次のような不都合が生じるおそれもある。図
３を参照して、実施の形態１によるＳＲＡＭでは、スタ
ンバイモードにおいてＮＭＯＳトランジスタ５１，５２
をオフにするためビット線ＢＬ，／ＢＬの電位が、“電
源電位Ｖｃｃ−Ｖｔｈ”から下降する。このため、高速
化されたＳＲＡＭでは、スタンバイモードからアクティ
ブモードに切換わったとき、ビット線ＢＬ，／ＢＬが十
分“電源電位Ｖｃｃ−Ｖｔｈ”にプリチャージされる前
にワード線ＷＬが選択される。この場合、ビット線Ｂ
Ｌ，／ＢＬが、「Ｌ」レベルに近いと書込動作と同じよ
うな状態になり、選択されているメモリセルにデータが
誤って書込まれるおそれがる。実施の形態３によるＳＲ
ＡＭは、このような問題を解決するためになされたもの
である。

【００４７】実施の形態３によるＳＲＡＭの全体構成
は、図２のＳＲＡＭと同様である。また、実施の形態３
によるＳＲＡＭには、図１に示すように、ＣＰＵ１から
チップセレクト信号／ＣＳ、読出／書込制御信号ＲＷＣ
およびアドレス信号Ａ₀〜Ａ_n- ₁が与えられる。

【００４８】図１２は、実施の形態３によるＳＲＡＭに
おいて、メモリセルアレイおよびその周辺部を示す概略
ブロック図である。なお、図３と同様の部分については
同一の参照符号を付しその説明を適宜省略する。図１２
を参照して、ＮＭＯＳトランジスタ１１７は、電源電位
Ｖｃｃを有するノードとノードＮとの間に接続される。
また、ＮＭＯＳトランジスタ１１７のゲートは、電源電
位を有するノードに接続される。ビット線ＢＬと、ノー
ドＮとの間に抵抗素子１１３が接続される。ビット線／
ＢＬとノードＮとの間に抵抗素子１１５が接続される。
抵抗素子１１３，１１５は高抵抗であり、図４の抵抗素
子５９，６６と同じ配線層で形成される。

【００４９】スタンバイモードでは、負荷制御回路４９
は、「Ｌ」レベルの負荷制御信号ＣＳＡをＮＭＯＳトラ
ンジスタ５１，５２に与えるため、ＮＭＯＳトランジス
タ５，５２はオフになる。この場合、図３（実施の形態
１）では、ビット線ＢＬ，／ＢＬは、ハイインピーダン
スになる。しかし、図１２（実施の形態３）では、ビッ
ト線ＢＬ，／ＢＬが、抵抗素子１１３，１１５を介し
て、“電源電位Ｖｃｃ−Ｖｔｈ”の電位を有するノード
Ｎに接続されている。このため、ビット線ＢＬ，／ＢＬ
の電位は、“電源電位Ｖｃｃ−Ｖｔｈ”のまま保たれる
ことになる。すなわち、抵抗素子１１３，１１５を設け
ることによって、スタンバイモードにおいてビット線Ｂ
Ｌ，／ＢＬがハイインピーダンスにならないようにして
いる。なお、ＮＭＯＳトランジスタ１１７のしきい値電
圧をＶｔｈとしている。

【００５０】以上のように、実施の形態３によるＳＲＡ
Ｍでは、ビット線ＢＬ，／ＢＬと、“電源電位Ｖｃｃ−
Ｖｔｈ”の電位を有するノードＮとの間に、抵抗素子１
１３，１１５を設けている。このため、スタンバイモー
ドからアクティブモードに変化した直後に、ワード線Ｗ
Ｌを選択しメモリセルを動作させても、ビット線ＢＬ，
／ＢＬの電位が“電源電位Ｖｃｃ−Ｖｔｈ”のまま保た
れているため、メモリセルに誤ってデータが書込まれる
のを防止できる。さらに、実施の形態３によるＳＲＡＭ
では、実施の形態１によるＳＲＡＭと同様に、スタンバ
イモードにおいて、ＮＭＯＳトランジスタ５１，５２オ
フにする。このため、実施の形態１によるＳＲＡＭと同
様の効果を奏する。

【００５１】（実施の形態４）実施の形態２によるＳＲ
ＡＭは実施の形態１によるＳＲＡＭと同様の不都合が生
じるおそれがある。すなわち、実施の形態３の冒頭で述
べたように、実施の形態２によるＳＲＡＭでも、スタン
バイモードからアクティブモードに切換わったときメモ
リセルに誤ったデータが書込まれるおそれがある。実施
の形態４によるＳＲＡＭはこのような問題を解決するた
めになされたものである。

【００５２】実施の形態４によるＳＲＡＭの全体構成
は、図２のＳＲＡＭと同様である。また、実施の形態４
によるＳＲＡＭには、図１に示すように、ＣＰＵ１から
チップセレクト信号／ＣＡＳ、読出／書込制御信号ＲＷ
Ｃおよびアドレス信号Ａ₀〜Ａ _n-1が与えられる。

【００５３】図１３は、実施の形態４によるＳＲＡＭに
おいて、メモリセルアレイおよびその周辺部を示す概略
ブロック図である。なお、図２および図１０と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。図１３を参照して、抵抗素子１１９は、ＰＭＯＳ
トランジスタ１０１のドレインと電源電位Ｖｃｃを有す
るノードとの間に設けられる。抵抗素子１２０は、電源
電位Ｖｃｃを有するノードとＰＭＯＳトランジスタ１０
２のドレインとの間に設けられる。ここで、抵抗素子１
１９，１２０は高抵抗であり、図４の抵抗素子５９，６
６と同じ配線層で形成される。スタンバイモードでは、
負荷制御回路１０３は、「Ｈ」レベルの負荷制御信号／
ＣＳＡをＰＭＯＳトランジスタ１０１，１０２に与える
ため、ＰＭＯＳトランジスタ１０１，１０２はオフにな
る。この場合、図１０（実施の形態２）では、ビット線
ＢＬ，／ＢＬはハイインピーダンスになる。しかし、図
１３（実施の形態４）では、ＰＭＯＳトランジスタ１０
１，１０２のドレインが抵抗素子１１９，１２０を介し
て、電源電位Ｖｃｃを有するノードに接続されている。
このため、スタンバイモードにおいて、ビット線ＢＬ，
／ＢＬの電位は、“電源電位Ｖｃｃ−Ｖｔｈ”のまま保
たれることになる。すなわち、ＰＭＯＳトランジスタ１
０１，１０２のドレインに抵抗素子１１９，１２０を接
続することによって、スタンバイモードにおいてビット
線ＢＬ，／ＢＬがハイインピーダンスにならないように
している。

【００５４】以上のように、実施の形態４によるＳＲＡ
Ｍでは、ＰＭＯＳトランジスタ１０１，１０２のドレイ
ンが、抵抗素子１１９，１２０を介して電源電位Ｖｃｃ
を有するノードに接続されている。このため、スタンバ
イモードからアクティブモードに変化した直後に、ワー
ド線を選択しメモリセルを動作させても、ビット線の電
位が“電源電位Ｖｃｃ−Ｖｔｈ”のまま保たれているた
め、メモリセルに誤ってデータが書込まれるのを防止す
ることができる。さらに、実施の形態４によるＳＲＡＭ
では、実施の形態２によるＳＲＡＭと同様に、スタンバ
イモードにおいてＰＭＯＳトランジスタ１０１，１０２
をオフにする。このため、実施の形態２によるＳＲＡＭ
と同様の効果を奏する。

【００５５】（実施の形態５）図１４は、実施の形態１
によるＳＲＡＭの問題点を説明するためのタイミング図
である。図１４を参照して、横軸は時間を示し、縦軸は
電位を示している。図３および図１４を参照して、図１
４の矢印ａで示す曲線は負荷制御信号ＣＳＡを示し、図
１４の矢印ｂで示す曲線はビット線ＢＬ，／ＢＬの電位
を示し、図１４の矢印ｃで示す曲線は、ワード線ＷＬの
電位を示し、図１４の矢印ｄで示す曲線はチップセレク
ト信号／ＣＳを示している。

【００５６】実施の形態１によるＳＲＡＭでは、アクテ
ィブモードにおいてビット線ＢＬ，／ＢＬの電位は、
“電源電位Ｖｃｃ−Ｖｔｈ”に保たれているが、スタン
バイモードにおいてはビット線ＢＬ，／ＢＬとメモリセ
ル５５ａ〜ｄとを接続している部分より半導体基板（図
示せず）へのリーク電流が存在する。このため、ビット
線ＢＬ，／ＢＬの電位は、“電源電位Ｖｃｃ−Ｖｔｈ”
から「Ｌ」レベルへと低下していく。その後、再びアク
ティブモードに切換わった場合、ビット線ＢＬ，／ＢＬ
の電位は、ビット線負荷群３９のＮＭＯＳトランジスタ
５１，５２により、“電源電位Ｖｃｃ−Ｖｔｈ”までプ
リチャージされていくが、高速動作化されたＳＲＡＭで
は、ビット線ＢＬ，／ＢＬが十分“電源電位Ｖｃｃ−Ｖ
ｔｈ”までプリチャージされる前にワード線ＷＬが選択
される。このとき、ビット線ＢＬ，／ＢＬの電位が
「Ｌ」レベルに近いと、書込動作と同じような状態とな
り、選択されたメモリセルに誤って、データが書込まれ
るおそれがある。実施の形態５によるＳＲＡＭは、この
ような問題点を解決するためになされたものである。

【００５７】実施の形態５によるＳＲＡＭの全体構成
は、図２のＳＲＡＭと同様である。また、実施の形態５
によるＳＲＡＭには、図１に示すように、ＣＰＵ１から
チップセレクト信号／ＣＳ、読出／書込制御信号ＲＷＣ
およびアドレス信号Ａ₀〜Ａ_n- ₁が与えられる。

【００５８】図１５は、実施の形態５によるＳＲＡＭに
おいて、メモリセルアレイおよびその周辺部を示す概略
ブロック図である。なお、図３と同様の部分については
同一の参照符号を付しその説明を適宜省略する。図１５
を参照して、ワード線ＷＬと、行アドレスデコーダ７と
の間にＮＡＮＤ回路１２３およびインバータ１２５が設
けられる。また、このＳＲＡＭには、選択制御回路１２
１が設けられ、ＮＡＮＤ回路１２３の一方入力ノードに
は、選択制御回路１２１からの選択制御信号ＣＳＤが入
力される。ＮＡＮＤ回路１２３の他方入力ノードには、
行アドレスデコーダ７の出力が与えられる。ＮＡＮＤ回
路１２３の出力ノードは、インバータ１２５の入力ノー
ドに接続される。インバータ１２５の出力ノードはワー
ド線ＷＬに接続される。

【００５９】図１６は、図１５の選択制御回路１２１の
詳細を示す回路図である。図１６を参照して、選択制御
回路は、インバータ１３７，１３９，１４１，１４３、
遅延回路１４５およびＮＡＮＤ回路１４７を含む。イン
バータ１３７，１３９，１４１は直列に接続される。イ
ンバータ１３７には、チップセレクト信号／ＣＳが入力
される。インバータ１４１の出力ノードは、遅延回路１
４５およびＮＡＮＤ回路１４７の一方入力ノードに接続
される。遅延回路１４５の出力ノードは、ＮＡＮＤ回路
１４７の他方入力ノードに接続される。ＮＡＮＤ回路１
４７の出力ノードはインバータ１４３の入力ノードに接
続される。インバータ１４３は、選択制御信号ＣＳＤを
出力する。

【００６０】図１７は、実施の形態５によるＳＲＡＭの
動作を説明するためのタイミング図である。図１５およ
び図１７を参照して、図１７の矢印ａで示す曲線は負荷
制御信号ＣＳＡを示し、図１７の矢印ｂで示す曲線はビ
ット線ＢＬ，／ＢＬの電位を示し、図１７の矢印ｃで示
す曲線はワード線ＷＬの電位を示し、図１７の矢印ｄで
示す曲線はチップセレクト信号／ＣＳを示し、図１７の
矢印ｅで示す曲線は選択制御信号ＣＳＤを示している。
なお、横軸は時間を示し、縦軸は電位を示している。

【００６１】図１５、図１６および図１７を参照して、
スタンバイモードからアクティブモードへ切換わると
き、負荷制御信号ＣＳＡは「Ｌ」レベルから「Ｈ」レベ
ルになる。そして、ビット線負荷群３９のＮＭＯＳトラ
ンジスタ５１，５２はオンになり、ビット線ＢＬ，／Ｂ
Ｌがプリチャージされ始める。選択制御信号ＣＳＤは、
スタンバイモードからアクティブモードに切換わった場
合、ビット線ＢＬ，／ＢＬの電位が、「Ｌ」レベルから
“電源電位Ｖｃｃ−Ｖｔｈ”の近傍以上になるまで
「Ｈ」レベルにならない。すなわち、選択制御信号ＣＳ
Ｄは、ビット線ＢＬ，／ＢＬが“電源電位Ｖｃｃ−Ｖｔ
ｈ”の近傍以上になってから「Ｈ」レベルになる。この
ため、ワード線ＷＬもビット線ＢＬ，／ＢＬの電位が
「Ｌ」レベルから“電源電圧Ｖｃｃ−Ｖｔｈ”の近傍以
上になるまで選択状態にされることがない。すなわち、
ワード線ＷＬは、行アドレスデコーダ７の出力が「Ｈ」
レベルになった場合でも、ビット線ＢＬ，／ＢＬの電位
が“電源電位Ｖｃｃ−Ｖｔｈ”の近傍以上になるまで
「Ｈ」レベルにはならない。このため、スタンバイモー
ドからアクティブモードに切換わったときに、誤って、
メモリセルへデータが書込まれることはない。このよう
に、スタンバイモードからアクティブモードに切換わっ
た場合に、ビット線ＢＬ，／ＢＬの電位が“電源電位Ｖ
ｃｃ−Ｖｔｈ”の近傍以上になるまで選択制御信号ＣＳ
Ｄが「Ｈ」レベルにならないように、遅延回路１４５の
遅延時間を設定する。また、“電源電位Ｖｃｃ−Ｖｔ
ｈ”の近傍とは、“電源電位Ｖｃｃ−Ｖｔｈ”の約８０
％程度の電位のことである。

【００６２】以上のように、実施の形態５によるＳＲＡ
Ｍでは、ビット線ＢＬ，／ＢＬの電位が“電源電位Ｖｃ
ｃ−Ｖｔｈ”の近傍になるまで、すべてのワード線ＷＬ
を選択状態にならないようにしている。このため、スタ
ンバイモードからアクティブモードに切換わったとき
に、メモリセルへデータが誤って書込まれるのを防止す
ることができる。さらに、実施の形態５によるＳＲＡＭ
では、実施の形態１によるＳＲＡＭと同様に、スタンバ
イモードにおいて、ビット線負荷群３９のＮＭＯＳトラ
ンジスタ５１，５２をオフにする。このため、実施の形
態１によるＳＲＡＭと同様の効果を奏する。

【００６３】（実施の形態６）実施の形態６によるＳＲ
ＡＭの全体構成は図２のＳＲＡＭと同様である。また、
実施の形態６によるＳＲＡＭには、図１に示すように、
ＣＰＵ１から、チップセレクト信号／ＣＳ、読出／書込
制御信号ＲＷＣおよびアドレス信号Ａ₀〜Ａ_n- ₁が与え
られる。

【００６４】図１８は、実施の形態６によるＳＲＡＭに
おいて、メモリセルおよびその周辺部を示す概略ブロッ
ク図である。なお、図３と同様の部分については同一の
参照符号を付しその説明を適宜省略する。図１８を参照
して、メモリセルアレイ１５の周辺部には、冗長列デコ
ーダ１３３、冗長列プログラム回路１３５、ビット線負
荷群１２７、行アドレスデコーダ７、冗長メモリセル列
１７、マルチプレクサ１９、ヒューズ７０、抵抗素子６
８、列アドレスデコーダ６２、センスアンプ２１、出力
データバッファ２３、データ出力端子２５、データ入力
端子２７、入力データバッファ２９および書込データバ
ッファ３１を設けている。冗長列プログラム回路１３５
から出力される列アドレスデータＡＡ₁〜／ＡＡ_kは、
冗長列デコーダ１３３に与えられる。冗長列デコーダ１
３３の出力信号Ｂ１，Ｂ２は、ビット線負荷群１２７の
ＮＭＯＳトランジスタ１２９，１３１のゲートに与えら
れる。冗長列プログラム回路１３５から出力される信号
Ｐは、マルチプレクサ１９のＮＭＯＳトランジスタ５
６，６０のゲートに与えられる。ここで、信号Ｐは、図
３の信号Ｐと同様の働きをするものである。ＮＭＯＳト
ランジスタ１２９は、電源電位Ｖｃｃを有するノードと
メモリセルアレイ１５のビット線ＢＬとの間に設けられ
る。ＮＭＯＳトランジスタ１３１は、電源電位Ｖｃｃを
有するノードとメモリセルアレイ１５のビット線／ＢＬ
との間に設けられる。

【００６５】冗長列デコーダ１３３および冗長列プログ
ラム回路１３５について簡単に説明する。冗長列プログ
ラム回路１３５には、冗長メモリセル列１７によって置
換される不良列を示す列アドレスがプログラムされてい
る。冗長列プログラム回路１３５は、プログラムされた
列アドレスに従った列アドレスデータＡＡ₁〜／ＡＡ _k
を冗長列デコーダ１３３に入力する。冗長列デコーダ１
３３は、列アドレスデータＡＡ₁〜／ＡＡ_kに基づき、
置換される不良列のビット線ＢＬ，／ＢＬのみをハイイ
ンピーダンスにし、その他のビット線ＢＬ，／ＢＬはハ
イインピーダンスにならないようにする。すなわち、冗
長列デコーダ１３３は、置換される列に対応するＮＭＯ
Ｓトランジスタ１２９，１３１のゲートに「Ｌ」レベル
の信号を与え、それ以外の列に対応するＮＭＯＳトラン
ジスタ１２９，１３１のゲートには「Ｈ」レベルの信号
を与える。

【００６６】図１９は、図１８の冗長列プログラム回路
１３５を示す概略ブロック図である。なお、図７と同様
の部分については同一の参照符号を付しその説明を適宜
省略する。図１９を参照して、冗長列プログラム回路
は、プログラム回路ＰＰＣ₁〜ＰＰＣ_kおよびＡＮＤ回
路８５を含む。プログラム回路ＰＰＣ₁〜ＰＰＣ_kは、
アドレス信号Ａ₀〜Ａ_n-1のうち、対応する列アドレス
信号ＣＡ₁〜ＣＡ_kを受ける。さらに、プログラム回路
ＰＰＣ₁〜ＰＰＣ_kは、対応する列アドレス信号ＣＡ₁
〜ＣＡ_kを反転した信号／ＣＡ₁〜／ＣＡ_kを受ける。
プログラム回路ＰＰＣ₁〜ＰＰＣ_kは、それぞれ、信号
ＰＡ₁〜ＰＡ_kを生成する。さらに、プログラム回路Ｐ
ＰＣ₁〜ＰＰＣ_kは、それぞれ、信号ＡＡ₁〜ＡＡ_kお
よびその反転信号／ＡＡ₁〜／ＡＡ_kを出力する。ＡＮ
Ｄ回路８５には、信号ＰＡ₁〜ＰＡ _kが入力される。Ａ
ＮＤ回路８５は、信号Ｐを出力する。なおプログラム回
路ＰＰＣ₁〜ＰＰＣ_kの数は、メモリセルアレイの列の
数によって異なってくる。

【００６７】図２０は、図１９の各プログラム回路ＰＰ
Ｃ₁〜ＰＰＣ_kの詳細を示す回路図である。なお、図８
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。図２０を参照して、プログラム回路
は、抵抗素子６７、ヒューズ６９、ＰＭＯＳトランジス
タ７１，７３，７５、ＮＭＯＳトランジスタ７９，８１
およびインバータ７７，１４９，１５１を含む。インバ
ータ１４９の入力ノードは、ノードＮＮ２に接続され
る。インバータ１４９からは、信号／ＡＡ_iが出力され
る。インバータ１４９の出力ノードはインバータ１５１
の入力ノードに接続される。インバータ１５１からは、
信号ＡＡ_iが出力される。なお、信号ＡＡ_iは信号ＡＡ
₁〜ＡＡ_kのいずれかを示し、信号／ＡＡ_iは信号／Ａ
Ａ₁〜／ＡＡ _kのいずれかを示す。また、信号ＡＡ₁〜
／ＡＡ_kは列アドレスデータを構成する。

【００６８】図２１は、主に、図１８の冗長列デコーダ
１３３の詳細を示す回路図である。なお、図１８と同様
の部分については同一の参照符号を付しその説明を適宜
省略する。図２１を参照して、冗長列デコーダ１３３
は、ＮＡＮＤ回路ＮＡ₁〜ＮＡ _mを含む。ＮＡＮＤ回路
ＮＡ₁〜ＮＡ_mには、それぞれ、信号ＡＡ₁〜／ＡＡ_k
のうち、予め定められた組合せの信号が入力される。た
とえば、ＮＡＮＤ回路ＮＡ₁には、信号ＡＡ₁、ＡＡ₂
…ＡＡ_kが入力される。ＮＡＮＤ回路ＮＡ₁〜ＮＡ_mの
出力信号Ｂ₁〜Ｂ_mは、それぞれ、対応する列のＮＭＯ
Ｓトランジスタ１２９，１３１（図１８）のゲートに入
力される。ここで、図２１は、図１８のＳＲＡＭが２列
ではなく２列より多い複数列を有する場合の冗長列デコ
ーダ１３３の構成を示している。

【００６９】図１８、図１９、図２０および図２１を参
照して、冗長列デコーダ１３３および冗長列プログラム
回路１３５の動作について説明する。以下の説明では、
メモリセル５５ａ，５５ｃに対応する列を、冗長メモリ
セル列１７で置換えた場合を考える。すなわち、メモリ
セル５５ａ，５５ｃに対応の列が不良列の場合である。
また、行アドレス信号ＣＡ₁〜ＣＡ_kがすべて「Ｈ」レ
ベルのときメモリセル５５ａ，５５ｃに対応する列が選
択されるとする。この場合、プログラム回路ＰＰＣ₁〜
ＰＰＣ_kのすべてのヒューズ６９を切断せずにそのまま
にしておく。こうすることで、すべての信号ＡＡ₁〜Ａ
Ａ_kが「Ｈ」レベルに固定され、すべての信号／ＡＡ₁
〜／ＡＡ_kが「Ｌ」レベルに固定される。すなわち、冗
長メモリセル列１７によって置換される不良列を示す列
アドレスが、冗長列プログラム回路１３５にプログラム
されたことになる。このため、「Ｈ」レベルの信号ＡＡ
₁〜ＡＡ_kを受けるＮＡＮＤ回路ＮＡ₁の出力信号Ｂ１
だけが「Ｈ」レベルになる。一方、ＮＡＮＤ回路ＮＡ₂
〜ＮＡ_mには、少なくとも信号／ＡＡ₁〜／ＡＡ_kのい
ずれかが入力されるため、ＮＡＮＤ回路ＮＡ₂〜ＮＡ_m
の出力信号Ｂ₂〜Ｂ _mはすべて「Ｌ」レベルになる。以
上により、不良列に対応するＮＭＯＳトランジスタ１２
９，１３１のゲートにだけ「Ｌ」レベルの信号Ｂ１が与
えられ、不良列以外の列に対応するＮＭＯＳトランジス
タ１２９，１３１のゲートには「Ｈ」レベルの信号Ｂ₂
〜Ｂ_mが与えられる。したがって、不良列に対応するＮ
ＭＯＳトランジスタ１２９，１３１だけがオフになり、
不良列以外の列に対応するＮＭＯＳトランジスタ１２
９，１３１はオンになっている。

【００７０】以上のように実施の形態６によるＳＲＡＭ
では、冗長メモリセル列１７によって置換される不良列
に対応するＮＭＯＳトランジスタ１２９，１３１をオフ
にしている。このため、電源電位Ｖｃｃを供給する電源
から、不良列に対応するＮＭＯＳトランジスタ１２９，
１３１および不良メモリセルの短絡部分を通り（不良列
に対応するＮＭＯＳトランジスタ１２９，１３１および
不良列のビット線とワード線との短絡部分を通り）、接
地電位であるワード線に流れ込む電流をカットすること
ができる。

【００７１】

【発明の効果】この発明の第１の発明に係る半導体記憶
装置では、負荷制御手段は、負荷手段のインピーダンス
を、スタンバイモードのときに、アクティブモードのと
きよりも大きく設定する。このため、メモリセルが冗長
メモリセルに置換えられた場合、スタンバイモードにお
いて、第１の電位を有するノードから、そのメモリセル
に対応する不良列を介して、接地へ流れる電流を削減で
きる。

【００７２】この発明の第１の発明に係る半導体記憶装
置では、好ましくは、スタンバイモードからアクティブ
モードになったときに、各ビット線の電位が所定電位の
近傍に達するまで、いずれのワード線も選択状態にでき
ないようにする選択制御手段をさらに備える。このた
め、スタンバイモードからアクティブモードに切換わっ
た直後において、メモリセルにデータが誤って書込まれ
るのを防止できる。

【００７３】この発明の第２の発明に係る半導体記憶装
置では、冗長メモリセルに置換えられるメモリセルに接
続されるビット線に対応する負荷手段のインピーダンス
を、他のビット線に対応する負荷手段のインピーダンス
より大きく設定する。このため、第１の電位を有するノ
ードから、冗長メモリセルに置換えられるメモリセルに
対応する不良列を介して、接地へ流れる電流を削減でき
る。

【図面の簡単な説明】

【図１】ＣＰＵおよび本発明の実施の形態１によるＳ
ＲＡＭを示す概略ブロック図である。

【図２】図１に示した実施の形態１によるＳＲＡＭの
全体構成を示す概略ブロック図である。

【図３】実施の形態１によるＳＲＡＭにおいて、メモ
リセルアレイおよびその周辺部を示す概略ブロック図で
ある。

【図４】図３のメモリセルの一例である高抵抗負荷型
メモリセルの詳細を示す回路図である。

【図５】図３のメモリセルの他の一例であるＣＭＯＳ
型メモリセルの詳細を示す回路図である。

【図６】実施の形態１によるＳＲＡＭの動作タイミン
グを示す図である。

【図７】図３の冗長列プログラム回路を示す概略ブロ
ック図である。

【図８】図７の各プログラム回路ＰＣ₁〜ＰＣ_kの詳
細を示す回路図である。

【図９】図３の負荷制御回路の詳細を示す回路図であ
る。

【図１０】本発明の実施の形態２によるＳＲＡＭにお
いて、メモリセルおよびその周辺部を示す概略ブロック
図である。

【図１１】図１０の負荷制御回路の詳細を示す回路図
である。

【図１２】本発明の実施の形態３によるＳＲＡＭにお
いて、メモリセルおよびその周辺部を示す概略ブロック
図である。

【図１３】本発明の実施の形態４によるＳＲＡＭにお
いて、メモリセルアレイおよびその周辺部を示す概略ブ
ロック図である。

【図１４】本発明の実施の形態１によるＳＲＡＭの問
題点を説明するための図である。

【図１５】本発明の実施の形態５によるＳＲＡＭにお
いて、メモリセルアレイおよびその周辺部を示す概略ブ
ロック図である。

【図１６】図１５の選択制御回路の詳細を示す回路図
である。

【図１７】本発明の実施の形態５によるＳＲＡＭの動
作を説明するためのタイミング図である。

【図１８】本発明の実施の形態６によるＳＲＡＭにお
いて、メモリセルアレイおよびその周辺部を示す概略ブ
ロック図である。

【図１９】図１８の冗長列プログラム回路を示す概略
ブロック図である。

【図２０】図１９の各プログラム回路ＰＰＣ₁〜ＰＰ
Ｃ_kの詳細を示す回路図である。

【図２１】図１８の冗長列デコーダの詳細を示す回路
図である。

【図２２】従来のＳＲＡＭの全体構成を示す概略ブロ
ック図である。

【図２３】従来のＳＲＡＭにおいて、メモリセルアレ
イおよびその周辺部を示す概略ブロック図である。

【符号の説明】

１ＣＰＵ、２ＳＲＡＭ、３行アドレス入力端子
群、５行アドレスバッファ、７行アドレスデコー
ダ、９列アドレス入力端子群、１１列アドレスバッ
ファ、１３列アドレスデコーダ群、１５メモリセル
アレイ、１７冗長メモリセル列、１９マルチプレク
サ、２１センスアンプ、２３出力データバッファ、
２５データ出力端子、２７データ入力端子、２９
入力データバッファ、３１書込データバッファ、３３
／ＣＳ入力端子、３５ＲＷＣ入力端子、３７読出
／書込制御回路、３９，９７，１２７，２０１ビット
線負荷群、４１，１３５冗長列プログラム回路、４３
ブロックアドレス入力端子群、４５ブロックアドレ
スバッファ、４７ブロックセレクタ回路、４９，１０
３負荷制御回路、５１〜５４，５６，５７，５８，６
０，７９，８１，９９，１００，１１７，１２９，１３
１，２０３，２０５ＮＭＯＳトランジスタ、５５ａ〜
ｄメモリセル、６１，８２ドライバトランジスタ、
６２列デコーダ、６３，８４アクセストランジス
タ、６４ａ，ｂ冗長メモリセル、６５，７１〜７５，
１０１，１０２，８６ＰＭＯＳトランジスタ、５９，
６６，６７，６８，１１３，１１５，１１９，１２０
抵抗素子、６９，７０ヒューズ、７７，８７〜９５，
１０５〜１１１，１２５，１３７〜１４３，１４９，１
５１インバータ、８５ＡＮＤ回路、１２１選択制御
回路、１２３，１４７ＮＡＮＤ回路、１３３冗長列
デコーダ、１４５遅延回路。

Claims

【特許請求の範囲】

【請求項１】チップセレクト信号により選択された状
態であるアクティブモードと、チップセレクト信号によ
り非選択にされた状態であるスタンバイモードとを有す
る半導体記憶装置であって、行および列のマトリクス状に配列される複数のメモリセ
ルと、前記各列に対応して配置され、各々に対応の列の前記メ
モリセルが接続される複数のビット線対と、前記各行に対応して配置され、各々に対応の行の前記メ
モリセルが接続される複数のワード線と、前記各ビット線対の各ビット線と、第１の電位を有する
ノードとの間に設けられ、第１のインピーダンスを有す
るときに、対応する前記ビット線の電位を所定電位に設
定する複数の負荷手段と、前記各負荷手段のインピーダンスを、アクティブモード
のときに前記第１のインピーダンスに設定し、スタンバ
イモードのときに前記第１のインピーダンスより大きい
第２のインピーダンスに設定する負荷制御手段と、不良が存在する前記列に対応する前記メモリセルを置換
えるための冗長メモリセルと、不良が存在する前記列を選択する列アドレス信号が入力
された場合に、その列に対応する前記メモリセルを前記
冗長メモリセルに置換える手段とを備え、スタンバイモードでは、すべての前記ワード線が非選択
状態になっている、半導体記憶装置。
【請求項２】前記各負荷手段は、トランジスタであ
り、前記負荷制御手段は、アクティブモードでは、前記各ト
ランジスタをオンにし、スタンバイモードでは、前記各
トランジスタをオフにする、請求項１に記載の半導体記
憶装置。
【請求項３】前記各ビット線と、第２の電位を有する
ノードとの間に設けられる複数の高抵抗手段をさらに備
える、請求項１に記載の半導体記憶装置。
【請求項４】前記各負荷手段は、前記第１の電位を有するノードと、対応する中間ノード
との間に設けられる第１導電型のトランジスタと、対応する前記中間ノードと、対応する前記ビット線との
間に設けられる第２導電型のトランジスタとを含み、前記負荷制御手段は、アクティブモードでは、前記各第
１導電型のトランジスタをオンにし、スタンバイモード
では、前記各第１導電型のトランジスタをオフにし、前記各第１導電型のトランジスタは、オンになったと
き、対応する前記中間ノードへ前記第１の電位を供給
し、この供給された前記第１の電位に基づき、前記各第
２導電型のトランジスタは、対応する前記ビット線を前
記所定電位に設定する、請求項１に記載の半導体記憶装
置。
【請求項５】前記各中間ノードと、第２の電位を有す
るノードとの間に設けられる複数の高抵抗手段をさらに
備える、請求項４に記載の半導体記憶装置。
【請求項６】スタンバイモードからアクティブモード
になったときに、前記各ビット線の電位が前記所定電位
の近傍に達するまで、いずれの前記ワード線も選択状態
にできないようにする選択制御手段をさらに備える、請
求項１に記載の半導体記憶装置。
【請求項７】行および列のマトリクス状に配列される
複数のメモリセルと、前記各列に対応して配置され、各々に対応の列の前記メ
モリセルが接続される複数のビット線対と、前記各ビット線対の各ビット線と、第１の電位を有する
ノードとの間に設けられ、対応する前記ビット線の電位
を所定電位に設定する複数の負荷手段と、不良が存在する前記列に対応する前記メモリセルを置換
えるための冗長メモリセルと、前記冗長メモリセルに置換えられる前記メモリセルに接
続される前記ビット線に対応する前記負荷手段のインピ
ーダンスを、他の前記ビット線に対応する前記負荷手段
のインピーダンスより大きく設定する負荷制御手段とを
備える、半導体記憶装置。
【請求項８】前記各負荷手段は、トランジスタであ
り、前記負荷制御手段は、前記冗長メモリセルに置換えられ
る前記メモリセルに接続される前記ビット線に対応する
前記トランジスタをオフにし、他の前記ビット線に対応
する前記トランジスタをオンにする、請求項７に記載の
半導体記憶装置。