JP3167583B2

JP3167583B2 - メモリ回路用冗長スキーム

Info

Publication number: JP3167583B2
Application number: JP12267895A
Authority: JP
Inventors: ジェイプレブスティングロバート
Original assignee: ジェイプレブスティングロバート
Priority date: 1994-05-31
Filing date: 1995-05-22
Publication date: 2001-05-21
Anticipated expiration: 2016-05-21
Also published as: CN1136579C; US5572471A; TW270259B; DE69511791D1; EP0690381A1; CN1121247A; KR100368565B1; JPH07326200A; KR950034277A; US5495445A; DE69511791T2; EP0690381B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に集積回路メモリ
に関し、特にメモリ回路に用いられる改善された冗長ス
キームに関する。

【０００２】

【従来の技術】製造コストを低減するために、集積回路
の製造業者は、生産量（力）を改善しかつ欠陥個別（個
体）部分(defective individual parts)に対する不合格
率（除去割合い）(rejection rate)を低減するための方
法を模索している。不合格率を低減する一つの方法は、
集積回路に冗長または補助回路構成素子(redundant ora
uxiliary circuit components) を供給することであ
る。この方法は、試験が欠陥構成要素を見付け出すこと
ができ、かつ冗長同等物(redundant equivalent)を欠陥
構成素子に代用するために回路が容易に再構成できる場
合に実用的である。この方法は、ランダム・アクセス・
メモリのような集積回路メモリ配列に広く用いられてい
る。メモリ回路は、多数のメモリ・セルの正則反復(reg
ular repetition)によって特徴付けられる。各メモリ・
セルの位置は、メモリ・マトリックス配列における特定
の行及び列(row and column)を一般に識別する独自のア
ドレスによって規定されている。メモリ回路は、メモリ
回路へのアドレス入力で信号の異なる組合せをデコード
（復号）する行及び列デコーダを含む。メモリ回路は、
欠陥メモリ・セルを有しているあらゆる行及び列を置き
換えるために多数のメモリ・セルの複製(duplicate) 行
及び／又は列を同じ回路に含むことにより冗長性を提供
する。可融リンク(fusible links) のようなプログラミ
ング素子を用いてプログラム可能である冗長行及び列に
対して個別のデコーダが供給される。一度集積回路が検
査されかつ欠陥メモリ・セルが決定されたならば、プロ
グラム可能な冗長性デコーダは、欠陥セルを有する行ま
たは列に対応するそれらのアドレスをデコードすべくプ
ログラムされる。欠陥行または列は、次に抑止される(d
isabled)。この方法では、欠陥行または列がアドレスさ
れるたびに、その代わりに冗長同等物が選ばれる。

【０００３】欠陥行または列を無能にするために、既存
のメモリ回路は、一般にレーザ溶断ヒューズ(laser blo
wn fuses) を用いて欠陥素子を物理的に切断するか、ま
たは欠陥行または列を論理的にディセレクト(deselect)
する（はずす）。これらの方法の両方に関連した問題が
存在する。欠陥行または列を物理的に切断することは、
列または行のピッチで間隔をあけられるヒューズ素子の
レーザ・ザッピング(laser zapping) を必要とする。ヒ
ューズ素子間の密間隔(close spacing) は、それら（ヒ
ューズ素子）をヒットすることが非常に難しい目標物
（ターゲット）にするとともにレーザ・ザッピングにお
いて大いなる正確性を必要とする。ヒューズ素子は、集
積回路のサイズ及びコストを増す大きなシリコン領域を
とる傾向もある。欠陥素子の論理的ディセレクション(l
ogical deselection) は、抑止入力(disable input) を
主デコーダに加えることを必要とする。この入力は、冗
長行または列が選択されるときに、出力がアサートさ
れ、主デコーダを論理的に抑止するようにプログラム可
能な冗長デコーダの出力によって駆動される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記ア
プローチは、メモリ・アクセス時間を増すことによって
装置をスローダウンする。冗長素子が選択される時間と
主デコーダが抑止される時間の間で２〜３のゲートが遅
延するので、主デコーダが欠陥素子を選択し、かつ冗長
デコーダがスペア行または列を選択する間に、短い間隔
が存在する。従って、アクセスは、データを読取る前に
欠陥素子がクリアされるまで遅延されなければならな
い。従って、メモリ回路で用いる改善された冗長スキー
ムのニーズが存在する。本発明の目的は、欠陥素子の物
理的切断または論理的ディセレクションの必要を排除す
るメモリ回路用冗長スキームを提供することである。

【０００５】

【課題を解決するための手段】上記本発明の目的は、
（ａ）欠陥素子の位置を決定すべく回路を検査し、
（ｂ）欠陥素子がアドレスされるときに対応冗長素子を
選択すべく回路をプログラムし、（ｃ）アドレスされた
ときに欠陥素子に、データ・ラインに欠陥情報を供給さ
せ、（ｄ）欠陥情報を対応冗長素子によってデータ・ラ
インに供給された正しい情報でオーバーライドする段階
を具備する集積回路メモリに冗長を供給する方法によっ
て達成される。また、本発明の上記目的は、それぞれが
行及び列の交差に配置される複数の主メモリ素子と、ア
ドレス入力情報の受け取りに対する入力を有し、アドレ
ス入力に応じてデコード・ラインをアサートすることに
よって主メモリ素子を選択するアドレス・デコーダと、
冗長メモリ素子と、冗長メモリ素子に結合され、所定の
アドレス入力情報に応じて冗長デコード・ラインをアサ
ートすることによって冗長メモリ素子の一つを選択する
プログラム可能冗長デコーダと、対応デコード・ライン
及び冗長デコード・ラインに応じて複数の主メモリ素子
の選択されたもの及び冗長メモリ素子の対応するものを
データ・ラインに結合する選択回路と、データ・ライン
に結合された入力を有し、アクセスされたメモリ素子の
内容を検出するセンス回路と、データ・ラインに結合さ
れ、冗長素子が選択されるときに欠陥信号よりも強力な
冗長信号をデータ・ライン上に発生する手段とを備え、
強力な冗長信号は、欠陥信号をオーバーライドして、欠
陥素子を抑止する必要を排除するメモリ回路によっても
達成される。

【０００６】本発明では、発生手段は、データ・ライン
の第１のセグメントをデータ・ラインの第２のセグメン
トに結合する抵抗素子であり、主メモリ素子は、第１の
セグメントに結合しかつ冗長メモリ素子は、第２のセグ
メント及びセンス回路に結合するように構成してもよ
い。本発明では、冗長素子が選択されるときに、抵抗素
子にわたる電圧降下は、冗長信号が欠陥信号よりも強力
になる原因となるように構成してもよい。本発明では、
負荷素子がデータ・ラインの第１のセグメントを基準電
圧に結合するように構成してもよい。本発明では、発生
手段は、対応する主メモリ素子よりも大きい冗長メモリ
素子であってもよい。本発明では、大きい冗長メモリ素
子は、主メモリ・セル記憶コンデンサよりも大きい冗長
メモリ・セル記憶コンデンサであってもよい。本発明で
は、大きい冗長メモリ素子は、主メモリ・セル・アクセ
ス・トランジスタよりも大きい冗長メモリ・セル・アク
セス・トランジスタであってもよい。本発明では、大き
い冗長メモリ素子は、主メモリ素子をデータ・ラインに
結合する選択回路と比較すると、冗長メモリ素子をデー
タ・ラインに結合する、より大きい選択回路であっても
よい。

【０００７】更に、本発明の目的は、ダイナミック・ラ
ンダム・アクセス・メモリ回路における、コラム冗長回
路であって、主コラム・ラインをデータ・ラインの第１
のセグメントに結合するコラム選択トランジスタと、前
記データ・ラインの前記第１のセグメントを該データ・
ラインの第２のセグメントに結合する抵抗素子と、前記
データ・ラインの前記第２のセグメントに結合されたデ
ータ・センス・アンプと、冗長コラム・ラインを前記デ
ータ・ラインの前記第２のセグメントに結合する冗長コ
ラム選択トランジスタとを備え、前記抵抗素子にわたる
電圧降下は、冗長コラムが選択されるときに前記冗長コ
ラム・ラインからのデータが前記主コラム・ラインから
のデータをオーバーライドする原因となるコラム冗長回
路によっても達成される。また、上記本発明の目的は、
ダイナミック・ランダム・アクセス・メモリ回路におけ
る、コラム冗長回路であって、コラム・ラインをデータ
・ラインの第１のセグメントに結合するコラム選択トラ
ンジスタと、データ・ラインの第１のセグメントをデー
タ・ラインの第２のセグメントに結合する抵抗素子と、
データ・ラインの第２のセグメントに結合されたデータ
・センス・アンプと、冗長コラム・ラインをデータ・ラ
インの第２のセグメントに結合する冗長コラム選択トラ
ンジスタとを備え、冗長コラムが選択されるときだけか
つそれに応じて、データ・ラインの大きな電圧降下に作
用するために抵抗素子を通って電流が流れるコラム冗長
回路によっても達成される。

【０００８】更に、本発明の上記目的は、ダイナミック
・ランダム・アクセス・メモリ回路における、ロー冗長
回路であって、コラム・ラインをデータ・ラインに結合
する主メモリ・コラム選択トランジスタと、データ・ラ
インに結合されたデータ・センス・アンプと、冗長コラ
ム・ラインをデータ・ラインに結合する冗長コラム選択
トランジスタとを備え、冗長コラム選択トランジスタ
は、主メモリ・コラム選択トランジスタよりもサイズが
大きいコラム冗長回路によっても達成される。上述した
本発明の目的は、ダイナミック・ランダム・アクセス・
メモリ回路における、ロー冗長回路であって、それぞれ
が記憶コンデンサをビット・ラインに結合するアクセス
・トランジスタを含んでいる複数の主メモリ・セルと、
複数のアクセス・トランジスタのゲート端子に結合して
いる主メモリ・ロー・ラインと、それぞれが冗長記憶コ
ンデンサをビット・ラインに結合する冗長アクセス・ト
ランジスタを含んでいる複数の冗長メモリ・セルと、複
数の冗長アクセス・トランジスタのゲート端子に結合し
ている冗長ロー・ラインとを備え、冗長メモリ・セルの
冗長記憶コンデンサは、主メモリ・セルの記憶コンデン
サよりもサイズが大きいロー冗長回路によっても達成さ
れる。

【０００９】本発明の上記目的は、スタティック・ラン
ダム・アクセス・メモリ回路における、ロー冗長回路で
あって、記憶ラッチ及び記憶ラッチを相補対のビット・
ラインの第１のセグメントにそれぞれ結合する一対のア
クセス・トランジスタを含んでいる主メモリ・セルと、
相補対のビット・ラインの第１のセグメントを相補対の
ビット・ラインの第２のセグメントに結合する抵抗素子
と、冗長記憶ラッチ及び冗長記憶ラッチを相補対の第２
のセグメントにそれぞれ結合するアクセス・トランジス
タの冗長対を含んでいる冗長メモリ・セルと、相補対の
ビット・ラインの第２のセグメントに結合された入力を
有しているセンス回路とを備え、抵抗素子にわたる電圧
降下は、冗長メモリ・セルがアクセスされるときに冗長
メモリ・セルの内容が主メモリ・セルの内容をオーバー
ライドする原因となるロー冗長回路によっても達成され
る。また、上述した本発明の目的は、スタティック・ラ
ンダム・アクセス・メモリ回路における、ロー冗長回路
であって、記憶ラッチ及び記憶ラッチを相補対のビット
・ラインの第１のセグメントにそれぞれ結合する一対の
アクセス・トランジスタを含んでいる主メモリ・セル
と、相補対のビット・ラインの第１のセグメントを相補
対のビット・ラインの第２のセグメントに結合する抵抗
素子と、冗長記憶ラッチ及び冗長記憶ラッチを相補対の
ビット・ラインの第２のセグメントにそれぞれ結合する
アクセス・トランジスタの冗長対を含んでいる冗長メモ
リ・セルと、相補対のビット・ラインの第２のセグメン
トに結合された入力を有しているセンス回路とを備え、
冗長メモリ・セルがアクセスされるときだけかつそれに
応じて、相補対のビット・ラインの第２のセグメントに
大きな電圧降下に作用するために、抵抗素子を通って電
流が流れるロー冗長回路によっても達成される。

【００１０】

【作用】本発明は、可融リンクまたは論理的ディセレク
ションのいずれかを伴うディセレクションの必要性を除
去する、冗長方法、及びその方法を実行する回路を提供
する。本発明の冗長方法は、選択同等冗長素子(selecte
d equivalent redundantelement) の内容に選択欠陥素
子(selected defective element)の内容をオーバーライ
ドさせる。欠陥素子は、抑止される必要がなく、かつ不
良データを発生することを許容される。従って、回路
は、コラム・ライン(column line) のピッチでのヒュー
ズ素子のレーザ・ザッピングを必要としないし、論理的
ディセレクション回路素子によってもたらされた遅延で
損害を被ることもない。一実施例では、本発明は、欠陥
素子の位置を決定すべく回路を検査し、欠陥素子がアド
レスされるときに対応冗長素子を選択すべく回路をプロ
グラムし、アドレスされたときに欠陥素子に欠陥情報を
発生させ、そして対応冗長素子によって発生された情報
により欠陥情報をオーバーライドする段階を含んでいる
集積回路メモリに冗長を供給する方法を提供する。本発
明の方法をを実行する回路の一実施例は、それぞれが列
と行の交点に配置された複数のメモリ・セルを有するメ
モリ回路と、アドレス入力に応じて大域デコード・ライ
ンをアサートすることによってメモリ・セルを選択する
アドレス・デコーダとを含む。メモリ回路は、冗長メモ
リ素子と、冗長デコード・ラインをアサートすることに
よって冗長メモリ素子を選択するプログラム可能冗長デ
コータとを更に含む。回路は、大域デコード・ライン及
び冗長デコード・ラインに応じて選択されたビット・ラ
インをデータ・ラインに結合するトランジスタも含む。
データ・ラインは、所定電圧に抵抗性があるように結合
され(resistively coupled) かつアクセスされたメモリ
・セルの内容を検出する電圧センシング手段(voltage s
ensing means) に抵抗手段を通して結合する。電流は、
冗長素子の選択によってのみ抵抗手段を通して流れる。
結果として、冗長デコード・ラインがアサートされると
きにセンシング手段への入力に大きな電圧降下が発生す
る。電圧センシング手段の入力で、通常電圧降下と比較
して、データ・ラインに冗長素子の選択によってもたら
されたより大きな電圧降下は、データ・ラインの欠陥メ
モリ・セルのインパクト（衝撃）を効果的にオーバーラ
イドする。それゆえに、冗長メモリの内容は、欠陥メモ
リ素子を切断またはディセレクトする必要なく欠陥メモ
リの内容をオーバーライドする。

【００１１】別の実施例では、本発明は、一次素子(pri
mary elements)で用いられるそれらよりも大きいサイズ
のメモリ・セルを含むメモリ回路に冗長素子を提供す
る。冗長メモリ・セルは、一次ＤＲＡＭメモリ・セルに
おける記憶コンデンサのサイズよりも大きい記憶コンデ
ンサ、または一次ＳＲＡＭメモリ・セルで用いられるア
クセス・トランジスタと比較して大きさがより大きいメ
モリ・セル・アクセス・トランジスタのいずれかを有す
ることができる。より大きな冗長メモリ・セルは、並列
に動作している二つの通常サイズ・メモリ・セルによっ
て構成されうる。本実施例によるより大きなメモリ・セ
ルは、より小さな一次欠陥セルの出力を抑制することが
できる、より強力な信号を発生する。それゆえに、欠陥
素子は、切断またはディセレクトされる必要がない。本
発明の冗長回路の特質及び利点の更なる理解は、詳細の
説明及び添付した図面を参照することによってなされう
る。

【００１２】

【実施例】本発明の冗長スキームは、冗長行及び／また
は列を用いるスタティック及びダイナミック・ランダム
・アクセス・メモリ（ＲＡＭ）回路の両方に採り入れる
ことができる。図１は、本発明によるコラム（列）冗長
スキームを示しているダイナミックＲＡＭ（ＤＲＡＭ）
の部分の例示的回路概略である。主メモリ配列における
複数のコラム・ライン１００のそれぞれは、所定電圧に
予めチャージされた(precharged)ＢＩＴ及びバーＢＩＴ
・ラインを含む。ここで、バーは、それに続く文字列ま
たは記号（ここではＢＩＴ）上に付された線を表わすも
のとする。また、バーは、その後に続く文字列または記
号のコンプリメンタリー（相補）を意味するものである
（以下、本明細書中において任意の文字列または記号の
前にバーと記載されている場合も同様とする）。ＢＩＴ
及びバーＢＩＴは、複数のメモリ・セル（図示省略）に
接続する。一度メモリ・セルがアクセスされると、アク
セスされたメモリ・セルの内容に応じてＢＩＴとバーＢ
ＩＴの間に電位差(voltage differential)が発生する。
センス・アンプ(sense amplifier) １０４は、各コラム
・ライン１００に接続しかつＢＩＴとバーＢＩＴの間の
電位差を検出する。センス・アンプ１０４は、ＢＩＴと
バーＢＩＴで完全相補論理レベル(full complementary
logic levels) を発生すべく差分電位(differential vo
ltage)を増幅する。一対の選択トランジスタ１０８及び
１１０のソース／ドレイン端子は、各コラム１００のＢ
ＩＴ及びバーＢＩＴ・ラインを、一対の相補入力／出力
（Ｉ／Ｏ）ラインにそれぞれ接続する。大域コラム・デ
コード・ライン１０６は、各コラム１００の選択トラン
ジスタ１０８及び１１０のゲート端子に接続して、アサ
ートされたときに、選択されたＢＩＴ及びバーＢＩＴ
は、Ｉ／Ｏ及びバーＩ／Ｏ・ラインに接続する。Ｉ／Ｏ
及びバーＩ／Ｏは、ＰＭＯＳトランジスタ１１２及び１
１４をそれぞれ介して正電源(positive supply) に接続
される。トランジスタ１１２及び１１４の長さ及び幅
は、例えば、４００オームの実効（有効）ソース−ドレ
イン抵抗を得るために選択される。メモリ読取りサイク
ル中に、ＰＭＯＳトランジスタ１１２及び１１４のゲー
ト端子は、負電源電圧(negative power supply voltag
e) ＶＳＳである。Ｉ／Ｏ及びバーＩ／Ｏは、一対の抵
抗（器）１１６及び１１８を通してそれぞれ差分Ｉ／Ｏ
センス・アンプ１２０の差分入力に接続する。

【００１３】大域コラム・デコーダがアサートされると
きに、一対のビット・ラインは、Ｉ／Ｏラインに接続
し、電位差がＩ／Ｏライン間に発生する。コラム１００
ｉのメモリ・セルをアクセスすることで、ＢＩＴｉ及び
バーＢＩＴｉは、正電源ＶＤＤ及び負電源ＶＳＳにそれ
ぞれ移動する。ＶＤＤで大域コラム・デコーダ・ライン
１０６ｉを伴い、ＮＭＯＳ選択トランジスタ１１０は、
大きなゲート−ソース電圧を有する。それにより、選択
トランジスタ１１０は、オンになりかつその導電チャネ
ルは、バーＩ／ＯをバーＢＩＴｉに接続する。電流は、
ＶＤＤから、ＰＭＯＳトランジスタ１１４及び選択トラ
ンジスタ１１０を通り、そしてセンス・アンプ１０４ｉ
を通ってＶＳＳへ流れ始める。この電流の量は、固定さ
れかつ選択トランジスタ１１０の飽和電流によって制限
される。トランジスタ１１４に対して、例えば、１ｍＡ
の飽和電流及び４００オームの実効抵抗値を仮定する
と、バーＩ／Ｏの電圧は、ＶＤＤからＶＤＤ−０．４ｖ
に降下する。Ｉ／Ｏの電圧は、ＶＤＤで変化せずに保持
される。冗長コラム・デコードが選択されないならば、
Ｉ／Ｏセンス・アンプ１２０の入力がゼロ電流を引き出
す（即ち、電流が流れない）ので、抵抗１１６及び１１
８間で電圧降下が存在しない。それゆえに、０．４の電
位差がＩ／Ｏセンス・アンプ１２０の入力で発生する。
その正入力(positive input)と比較してＩ／Ｏセンス・
アンプ１２０の負入力(negative input)にて０．４ボル
ト低い電圧であり、Ｉ／Ｏセンス・アンプ１２０の出力
は、高く、論理“１”の信号を送る。

【００１４】ここで、コラム１００ｉが欠陥コラムであ
ると仮定すると、冗長コラム・デコーダは、コラム１０
０ｉがアドレスされるときに冗長コラム１０２を選択す
べくプログラムされる。それゆえに、大域コラム・デコ
ード・ライン１０６１がアサートされるときに、冗長コ
ラム・デコード１２２もアサートされる。冗長選択トラ
ンジスタ１２４及び１２６は、冗長コラム１０２のＢＩ
Ｔ及びバーＢＩＴ・ラインをＩ／Ｏ及びバーＩ／Ｏにそ
れぞれ接続する。接続は、冗長選択トランジスタが抵抗
１１６及び１１８の他の側面（サイド）で（即ち、差分
Ｉ／Ｏセンス・アンプ１２０への入力で直接的に）冗長
ＢＩＴ及びバーＢＩＴ・ラインをＩ／Ｏ及に接続するこ
とを除いて主コラム・ラインに類似する。即ち、全ての
主コラム・ライン１００がノード１２８及び１３０でＩ
／Ｏラインに接続すると同時に、冗長コラム・ライン１
０２は、ノード１３２及び１３４でＩ／Ｏラインに接続
する。アクセスされた冗長メモリ・セルの正しいデータ
は、コラム１００ｉのメモリ・セルでアクセスされたデ
ータに対して極性が反対であると想定する。コラム１０
０ｉが選択されるときに、欠陥コラム１００ｉからＰＭ
ＯＳトランジスタ１１４を通って流れる１ｍＡの電流に
加えて、ＶＤＤから流れて、ＰＭＯＳトランジスタ１１
２及び抵抗１１６を通り、冗長コラム・選択トランジス
タ１２４を通って、冗長センス・アンプ１３６を介して
ＶＳＳに流れる１ｍＡのが存在する。抵抗１１６に対す
る抵抗の値も４００オームならば、トランジスタ１２４
を通る１ｍＡは、４００オーム抵抗１１６にわたり０．
４ｖの電圧降下及び４００オームのＰＭＯＳトランジス
タ１１２にわたり第２の０．４ｖの電圧降下をもたら
す。それゆえに、ノード１３２での電圧は、ＶＤＤ−
０．８ボルトに等しい。結果として、差分Ｉ／Ｏセンス
・アンプ１２０の正入力での電圧は、その負入力での電
圧よりも０．４ボルト小さい。従って、データ・アウト
（出力）は、誤り論理“１”の代わりに論理“０”の信
号を出力する。それゆえに、冗長コラム１０２の内容
は、欠陥コラム１００ｉの内容をオーバーライドして、
欠陥コラム１００ｉを切断またはディセレクトする必要
を排除する。ノード１３２及び１３４での寄生キャパシ
タンスの量が最小（量）なので、抵抗１１６及び１１８
の追加によりもたらされた遅延は、無視してよい（取る
に足らない）。ノード１３２及び１３４での寄生キャパ
シタンスの量について、例えば０．０５ｐＦの一般的な
値を与えると、ノード１３２または１３４を駆動してい
る抵抗１１６または１１８のＲＣ時間定数によってもた
らされた遅延は、おおよそ４００Ω×０．０５ｐＦ＝
０．０２ｎｓである。

【００１５】上記実施例に対する非常に類似したアプロ
ーチは、サイクル間でＰＭＯＳトランジスタ１１２及び
１１４をオンにし、かつ読取りサイクルの始めでそれら
をオフにすることによってＩ／ＯラインをＶＤＤにプリ
チャージする。ＰＭＯＳトランジスタ１１２及び１１４
は、選択トランジスタ１０８及び１１０がオンにされる
と実質的に同時にオフにされる。ＶＤＤからＩ／Ｏライ
ンを切断することによって、Ｉ／Ｏラインの電圧がＶＤ
Ｄ−０．４ボルトの最小値まで指数関数的に減少する、
上記実施例とは異なり、本実施例の回路は、十分な時間
が許されるならば、Ｉ／Ｏラインの電圧をＶＳＳまでラ
ンプ（傾斜）させることを除いて、動作の基本的原理
は、同じである。しかし、選択トランジスタ１０８、１
１０、１２４、及び１２６は、これが発生するかなり前
にディセレクトされる。しかしながら、両方の実施例で
は、冗長素子が選択されるときに、抵抗１１６または１
１８を通る電流がＩ／Ｏラインにわたる卓越している電
圧降下をもたらす。それゆえに、本発明の冗長回路は、
欠陥素子の動作を邪魔せず、かつ欠陥素子に不良データ
を発生させる。しかしながら、図１に示すような一対の
小さな抵抗を追加することによって、冗長素子からのデ
ータは、不良データを簡単にオーバーライドする。従っ
て、この回路は、コラムのピッチのヒューズの必要性、
または論理的ディセレクションに対する追加の回路素子
を排除する。

【００１６】同じ原理に基づく本発明の代替実施例は、
冗長選択トランジスタ１２４及び１２６のサイズを増大
し、かつ抵抗１１６及び１１８の必要性を排除する。よ
り大きい冗長選択トランジスタは、通常選択トランジス
タ１０８及び１１０の飽和電流と比較してトランジスタ
１２４または１２６を通って流れる飽和電流の量を増加
する。それゆえに、冗長コラム１０２が選択されるとき
に、それは、（欠陥）通常コラムによってもたらされた
それよりも多くの電流がＰＭＯＳトランジスタ１１２ま
たは１１４の一つを通って流れることをもたらす。これ
は、次には通常コラムによってもたらされたそれよりも
大きな電圧降下をＰＭＯＳトランジスタ１１２または１
１４にわたりもたらす。冗長コラムが選択されたとき
に、より大きな電圧降下は、欠陥コラムからの不良デー
タによるＩ／Ｏライン上のより小さい電圧降下を単にオ
ーバーライドする。冗長センス・アンプ１３６の安定性
要求に基づいて、このアプローチは、同様に、冗長セン
ス・アンプ１３６のトランジスタ・サイズを増大するこ
とを必要としうる。同じ原理に基づく本発明の別の実施
例は、ロー（行）冗長に対して用いることができる。図
２は、本実施例によるＤＲＡＭに対するロー冗長回路を
示す。ＤＲＡＭメモリ・セル２００は、記憶コンデンサ
２０４をビット・ラインに接続するアクセス・トランジ
スタ２０２を含む。所与の配列内のロー・ライン２０６
は、複数のメモリ・セル２００のアクセス・トランジス
タのゲート端子に接続する。特定のロー・ライン２０６
ｉが選択されるときに、ロー・ラインに接続している全
てのアクセス・トランジスタ２０２は、オンになって、
電荷共有(charge sharing)をビット・ライン寄生キャパ
シタンス２１０とメモリ・セル記憶コンデンサ２０４の
間で発生させる。センス・アンプは、メモリ・セルから
のビット・ライン電圧における増加または減少を検出し
かつメモリ・セルに記憶されたオリジナル（開始）電圧
に基づいて相補ビット・ラインを完全論理レベル（ＶＳ
Ｓ及びＶＤＤ）まで駆動する。選択されたコラム・デコ
ード・ラインは、図１に関連して記述したように、ビッ
ト・ラインの選択された対をＩ／Ｏラインに接続する。
回路は、冗長ロー２０８を選択するプログラム可能な冗
長ロー・デコーダ（図示省略）を更に含む。ロー２０６
が欠陥であることが見出されたときに、冗長ロー・デコ
ーダは、欠陥ローがアドレスされるときに、冗長ロー２
０８も選択されるようにプログラムされる。

【００１７】欠陥ロー２０６を抑止する必要を排除する
ために、冗長メモリ・セル２１２の記憶コンデンサ２１
４は、より大きく、例えば、主メモリ・セル２００の記
憶コンデンサ２０４のサイズの２倍に、作られる。代替
的に、同じ結果を達成するために二つの通常サイズ冗長
セルが通常セルと一緒に同時に選択されうる。欠陥ロー
２０６が選択されるとき、ビット・ライン上の電荷の量
は、記憶コンデンサ２０４及び冗長記憶コンデンサ２１
４の両方により影響される。しかしながら、冗長記憶コ
ンデンサ２１４によってもたらされたΔｖは、記憶コン
デンサ２０４のそれの２倍の大きさでありうる。従っ
て、冗長メモリ・セル２１２は、ビット・ライン上の電
荷共有処理を抑制しかつ欠陥メモリ・セルのインパクト
を効果的にオーバーライドする。再度、ヒューズも論理
的ディセレクションも必要とされない。より大きい冗長
記憶コンデンサ２１４は、冗長メモリ・セル２１２のサ
イズを増加する。しかしながら、冗長メモリ・セル２１
２の数が制限されるので、集積回路チップのサイズにお
ける総インパクトは、あまり意味がない。これらの技術
に対する同等物は、スタティックＲＡＭ（ＳＲＡＭ）回
路に適用することができる。例えば、本発明の原理に基
づいてＳＲＡＭｓにロー冗長を供給する少なくとも二つ
の方法が存在する。第１の実施例では、主冗長ロー(dom
inant redundant rows) は、抵抗の他のサイドに接続し
ているＳＲＡＭ冗長ローを有するＢＩＴ及びバーＢＩＴ
・ラインに一対の抵抗を含むことによって取得できる。
図４を参照すると、メモリ・セル４００及び冗長メモリ
・セル４０２が示されている。抵抗４０８及び４１０の
他のサイドで、冗長メモリ・セルがノード４２２及び４
２４でＢＩＴ及びバーＢＩＴに接続すると同時に、主メ
モリ・セルがノード４１８及び４２０でＢＩＴ及びバー
ＢＩＴに接続することを除いて、二つのメモリ・セル
は、類似に構築される。本実施例の動作は、図１に示し
たコラム冗長回路に類似する。欠陥ロー４２４が選択さ
れるときに、対応する冗長ロー４２６も選択される。各
ロー（４００及び４２６）からの一つのメモリ・セルが
ＢＩＴ及びバーＢＩＴ・ラインの選択された対に接続す
る。図１に関連して記述したコラム冗長回路に類似し
て、冗長メモリ・セル４０２が選択されたときにだけ抵
抗４０８または４１０を通って電流が流れる。これは、
ＢＩＴ及びバーＢＩＴ上の欠陥メモリ・セルのインパク
トをオーバーライドするより大きな電圧降下を発生す
る。ノード４２２及び４２４に接続している差分センス
・アンプ４１６は、それゆえに、冗長メモリ・セル４０
２の内容に対応する。この回路は、欠陥ローを抑止する
必要を排除しかつ正しい出力データに欠陥ローに包含さ
れた不良データを卓越させる。

【００１８】第２の実施例では、一般的なＳＲＡＭセル
に対する全てのＮＭＯＳトランジスタは、主メモリ配列
におけるそれらよりも冗長ローにおいて幅広に作られ
る。図３は、一般的なＳＲＡＭセル３００及び冗長セル
３０２を示す。メモリ・セル３００は、セルをＢＩＴ及
びバーＢＩＴにそれぞれ接続するアクセス・トランジス
タ３０４及び３０６を含む。ＢＩＴ及びバーＢＩＴは、
抵抗（またはＰＭＯＳトランジスタ）３２６及び３２８
によって、それぞれＶＤＤにチャージ（帯電・充電）さ
れる。アクセス・トランジスタ３０４及び３０６のゲー
ト端子は、ロー・デコード・ライン３１６に接続する。
メモリ・セル３００は、トランジスタ３０８及び３１
０、並びに負荷装置３１２及び３１４のクロス結合対(c
ross-coupledpair)から構成される記憶ラッチ(storage
latch) も含む。トランジスタ・サイズを除いて、冗長
メモリ・セル３０２は、それをＢＩＴ及びバーＢＩＴに
それぞれ接続している冗長アクセス・トランジスタ３１
８及び３２０を伴う、メモリ・セル３００と同じ構造を
有する。アクセス・トランジスタ３１８及び３２０のゲ
ート端子は、冗長ロー３３０に接続する。しかしなが
ら、冗長セル３０２のクロス結合トランジスタ３２２及
び３２４並びにアクセス・トランジスタ３１８及び３２
０の幅は、メモリ・セル３００のそれらの対照物よりも
大きく作られる。それゆえに、欠陥ローが選択されると
き、抵抗３２６または３２８を通って流れている読取り
電流(read current)は、欠陥セルに対する読取り電流よ
りも冗長セル３０２に対して大きい。従って、冗長メモ
リ・セル３０２は、その内容に欠陥セルの内容をオーバ
ーライドさせるより大きい電圧降下をもたらす。欠陥ロ
ーを抑止するためにヒューズも論理的ディセレクション
も必要ない。この場合には、冗長ＳＲＡＭセル３０２の
クロス結合対のトランジスタ３２２及び３２４のサイズ
も、ラッチの安定性を確実にするために増加されなけれ
ばならない。

【００１９】結論として、本発明は、欠陥素子の物理的
切断または論理的ディセレクションの必要を排除するメ
モリ回路に対する冗長スキームを提供する。欠陥素子
は、動作しかつ不良データを発生することを許容され
る。本発明の冗長回路は、欠陥素子のインパクトをオー
バーライドするための冗長素子に対する機構（メカニズ
ム）を提供する。集積回路メモリに関する主冗長素子を
提供するための複数の異なる手段が記述された。上記
は、本発明の特定な実施例の完全なる記述であるが、種
々の変更、変化、及び代替が用いられうる。従って、本
発明の範疇は、記述された実施例に限定されるべきでな
く、その代わりに、特許請求の範囲によって規定され
る。

【００２０】

【発明の効果】本発明の冗長回路は、欠陥素子の動作を
邪魔せず、かつ欠陥素子に不良データを発生させる。し
かしながら、図１に示すような一対の小さな抵抗を追加
することによって、冗長素子からのデータは、不良デー
タを簡単にオーバーライドする。従って、この回路は、
コラムのピッチのヒューズの必要性、または論理的ディ
セレクションに対する追加の回路素子を排除する。

【図面の簡単な説明】

【図１】本発明によるコラム冗長を示しているダイナミ
ックＲＡＭ回路の部分の回路概略図である。

【図２】本発明によるダイナミックＲＡＭ回路に対する
ロー冗長スキームを示す図である。

【図３】本発明によるスタティックＲＡＭ回路での使用
に対するロー冗長スキームを示す図である。

【図４】本発明によるスタティックＲＡＭ回路における
ロー冗長スキームに対する別の実施例を示す図である。

【符号の説明】

１００コラム・ライン１０２冗長コラム１０４，１０４ｉセンス・アンプ１０６，１０６ｉ大域コラム・デコード・ライン１０８，１１０選択トランジスタ１１２，１１４ＰＭＯＳトランジスタ１１６，１１８抵抗１２０Ｉ／Ｏセンス・アンプ１２２冗長コラム・デコード１２４，１２６冗長選択トランジスタ１２８，１３０，１３２，１３４ノード

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−36592（ＪＰ，Ａ) 特開昭62−219298（ＪＰ，Ａ) ”ＤＩＲＥＣＴ−ＭＥＭＯＲＹＲＥＤＵＮＤＡＮＣＹ”、ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、ｐ．271−273 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】それぞれが行及び列の交差に配置される
複数の主メモリ素子と、アドレス入力情報の受け取りに
対する入力を有し、該アドレス入力に応じて主メモリ素
子を選択するアドレス・デコーダと、冗長メモリ素子
と、前記冗長メモリ素子に結合され、所定のアドレス入
力情報に応じて該冗長メモリ素子の一つを選択するプロ
グラム可能冗長デコーダと、前記選択された主メモリ素
子及び冗長メモリ素子をデータ・ラインに結合する手段
と、前記データ・ラインに結合された入力を有し、アク
セスされたメモリ素子の内容を検出するセンス回路と、
前記データ・ラインに結合され、冗長素子が選択される
ときに欠陥信号よりも強力な冗長信号を前記データ・ラ
イン上に発生する手段とを備え、前記強力な冗長信号は、前記欠陥信号を無効化して、前
記欠陥素子の無能化の必要性を解消するようになってお
り、前記発生手段が、前記データ・ラインの第１のセグ
メントを該データ・ラインの第２のセグメントに結合す
る抵抗素子であり、前記主メモリ素子は、該第１のセグ
メントに結合しかつ前記冗長メモリ素子は、該第２のセ
グメント及び前記センス回路に結合するようになってい
ることを特徴とするメモリ回路。
【請求項２】冗長素子が選択されるときに、前記抵抗
素子の電圧降下が前記冗長信号を前記欠陥信号よりも大
きくすることを特徴とする請求項１に記載のメモリ回
路。
【請求項３】負荷素子が前記データ・ラインの前記第
１のセグメントを基準電圧に結合することを特徴とする
請求項１に記載のメモリ回路。
【請求項４】ダイナミック・ランダム・アクセス・メ
モリ回路における、コラム冗長回路であって、主コラム
・ラインをデータ・ラインの第１のセグメントに結合す
るコラム選択トランジスタと、前記データ・ラインの前
記第１のセグメントを該データ・ラインの第２のセグメ
ントに結合する抵抗素子と、前記データ・ラインの前記
第２のセグメントに結合されたデータ・センス・アンプ
と、冗長コラム・ラインを前記データ・ラインの前記第
２のセグメントに結合する冗長コラム選択トランジスタ
とを備え、冗長コラムが選択されるときに前記抵抗素子
の電圧降下によって前記冗長コラム・ラインからのデー
タが前記主コラム・ラインからのデータを無効化するこ
とを特徴とするコラム冗長回路。
【請求項５】ダイナミック・ランダム・アクセス・メ
モリ回路における、コラム冗長回路であって、コラム・
ラインをデータ・ラインの第１のセグメントに結合する
コラム選択トランジスタと、前記データ・ラインの前記
第１のセグメントを該データ・ラインの第２のセグメン
トに結合する抵抗素子と、前記データ・ラインの前記第
２のセグメントに結合されたデータ・センス・アンプ
と、冗長コラム・ラインを前記データ・ラインの前記第
２のセグメントに結合する冗長コラム選択トランジスタ
とを備え、冗長コラムが選択されるときだけかつそれに
応じて、前記データ・ラインの大きな電圧降下を与える
ように前記抵抗素子を通って電流が流れることを特徴と
するコラム冗長回路。
【請求項６】スタティック・ランダム・アクセス・メ
モリ回路における、ロー冗長回路であって、記憶ラッチ
及び当該記憶ラッチを相補対のビット・ラインの第１の
セグメントにそれぞれ結合する一対のアクセス・トラン
ジスタを含んでいる主メモリ・セルと、前記相補対のビ
ット・ラインの前記第１のセグメントを該相補対のビッ
ト・ラインの第２のセグメントに結合する抵抗素子と、
冗長記憶ラッチ及び当該冗長記憶ラッチを前記相補対の
前記第２のセグメントにそれぞれ結合するアクセス・ト
ランジスタの冗長対を含んでいる冗長メモリ・セルと、
前記相補対のビット・ラインの前記第２のセグメントに
結合された入力を有しているセンス回路とを備え、冗長
メモリ・セルがアクセスされるときに前記抵抗素子の電
圧降下によって前記冗長メモリ・セルから出力される信
号が前記主メモリ・セルから出力される信号を無効化す
ることを特徴とするロー冗長回路。
【請求項７】スタティック・ランダム・アクセス・メ
モリ回路における、ロー冗長回路であって、記憶ラッチ
及び当該記憶ラッチを相補対のビット・ラインの第１の
セグメントにそれぞれ結合する一対のアクセス・トラン
ジスタを含んでいる主メモリ・セルと、前記相補対のビ
ット・ラインの前記第１のセグメントを該相補対のビッ
ト・ラインの第２のセグメントに結合する抵抗素子と、
冗長記憶ラッチ及び当該冗長記憶ラッチを前記相補対の
ビット・ラインの前記第２のセグメントにそれぞれ結合
するアクセス・トランジスタの冗長対を含んでいる冗長
メモリ・セルと、前記相補対のビット・ラインの前記第
２のセグメントに結合された入力を有しているセンス回
路とを備え、前記冗長メモリ・セルがアクセスされると
きだけかつそれに応じて、前記相補対のビット・ライン
の前記第２のセグメントに大きな電圧降下を与えるよう
に前記抵抗素子を通って電流が流れることを特徴とする
ロー冗長回路。