JP2917722B2 - 電気的書込消去可能な不揮発性半導体記憶装置 - Google Patents
電気的書込消去可能な不揮発性半導体記憶装置Info
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Description
【０００１】
【産業上の利用分野】本発明は電気的書込消去可能な不
揮発性半導体記憶装置に関し、特に電気的一括消去の機
能を有する電気的書込消去可能な不揮発性半導体記憶装
置に関する。
揮発性半導体記憶装置に関し、特に電気的一括消去の機
能を有する電気的書込消去可能な不揮発性半導体記憶装
置に関する。
【０００２】
【従来の技術】電気的一括消去の機能を有する電気的書
込消去可能な不揮発性半導体記憶装置の冗長セルアレイ
群を含めた従来の一括消去機能における消去電圧供給回
路を、図３を用いて説明する。図３において、スタック
型のメモリセルトランジスタの消去は、メモリセルトラ
ンジスタのソースに高電圧を加え、フローティングゲー
トに蓄積されていた電荷をファウラーノードハイムトン
ネリング現象により、引き抜く。具体的な回路構成とし
ては、消去電圧生成回路Ｉ３により生成された消去電圧
を、メインセルアレイ群にトランジスタＴ３１，冗長セ
ルアレイ群にトランジスタＴ３２を介することにより、
各々のメモリセルトランジスタのソース節点Ｓ３１に消
去電圧を供給し、前述のファウラーノードハイムトンネ
リング現象を引きおこし、メインメモリセルアレイ群，
あるいは冗長メモリセルアレイ群のメモリセルのフロー
ティングゲートから電荷を引き抜き、消去を行なうとい
うものであった。
込消去可能な不揮発性半導体記憶装置の冗長セルアレイ
群を含めた従来の一括消去機能における消去電圧供給回
路を、図３を用いて説明する。図３において、スタック
型のメモリセルトランジスタの消去は、メモリセルトラ
ンジスタのソースに高電圧を加え、フローティングゲー
トに蓄積されていた電荷をファウラーノードハイムトン
ネリング現象により、引き抜く。具体的な回路構成とし
ては、消去電圧生成回路Ｉ３により生成された消去電圧
を、メインセルアレイ群にトランジスタＴ３１，冗長セ
ルアレイ群にトランジスタＴ３２を介することにより、
各々のメモリセルトランジスタのソース節点Ｓ３１に消
去電圧を供給し、前述のファウラーノードハイムトンネ
リング現象を引きおこし、メインメモリセルアレイ群，
あるいは冗長メモリセルアレイ群のメモリセルのフロー
ティングゲートから電荷を引き抜き、消去を行なうとい
うものであった。
【０００３】また、消去電圧の供給を行うか否かを決定
するスイッチング素子としてのトランジスタＴ３１ある
いはＴ３２のゲート長，ゲート幅，及び電流駆動能力は
従来では設計の際の重要の要素としては考えられてはい
なかった。このことは、主としつファウラーノードハイ
ムトンネリング現象の電荷の移動量が大きなものではな
いと考えられていた点にある。この為、トランジスタＴ
３１，Ｔ３２は、節点Ｓ３１，Ｓ３２のそれぞれに接続
されるメモリセルトランジスタの数が異なるにも係ら
ず、レイアウトの都合を優先させ、同一の特性をもつも
のが使用されていた。
するスイッチング素子としてのトランジスタＴ３１ある
いはＴ３２のゲート長，ゲート幅，及び電流駆動能力は
従来では設計の際の重要の要素としては考えられてはい
なかった。このことは、主としつファウラーノードハイ
ムトンネリング現象の電荷の移動量が大きなものではな
いと考えられていた点にある。この為、トランジスタＴ
３１，Ｔ３２は、節点Ｓ３１，Ｓ３２のそれぞれに接続
されるメモリセルトランジスタの数が異なるにも係ら
ず、レイアウトの都合を優先させ、同一の特性をもつも
のが使用されていた。
【０００４】尚、メインメモリセルアレイ群は、トラン
ジスタ３１１，３１２，…，３２１，３２２，…，３３
１，３３２，…，３４１，３４２，…を有し、冗長セル
アレイ群は、トランジスタ３５１，３５２，…，３６
１，３６２…を有する。
ジスタ３１１，３１２，…，３２１，３２２，…，３３
１，３３２，…，３４１，３４２，…を有し、冗長セル
アレイ群は、トランジスタ３５１，３５２，…，３６
１，３６２…を有する。
【０００５】
【発明が解決しようとする課題】この従来の電気的書込
消去可能な不揮発性半導体記憶装置の問題点を以下に示
す。
消去可能な不揮発性半導体記憶装置の問題点を以下に示
す。
【０００６】フローティングゲートに電荷が蓄えられた
状態では、基板のバンド構造が定常的ではない為、メモ
リセルのソースに高電圧を加えた際にバンド間トンネリ
ングの為に電流が流れ始める。この電流は、フローティ
ングゲートから電荷を引き抜く際に流れる電流に比べ非
常に大きいということが、最近見出されている。この
為、図３で示したトランジスタＴ３１及びＴ３２の電流
駆動能力が消去特性に大きく関わってくる。すなわち、
電流駆動能力が小さいと、メモリセルトランジスタのソ
ースに印加される電圧は、所望の電圧よりも小さくなっ
てしまうという現象が生じる。
状態では、基板のバンド構造が定常的ではない為、メモ
リセルのソースに高電圧を加えた際にバンド間トンネリ
ングの為に電流が流れ始める。この電流は、フローティ
ングゲートから電荷を引き抜く際に流れる電流に比べ非
常に大きいということが、最近見出されている。この
為、図３で示したトランジスタＴ３１及びＴ３２の電流
駆動能力が消去特性に大きく関わってくる。すなわち、
電流駆動能力が小さいと、メモリセルトランジスタのソ
ースに印加される電圧は、所望の電圧よりも小さくなっ
てしまうという現象が生じる。
【０００７】従来の電気的書込消去可能な不揮発性半導
体記憶装置では、メインメモリセルアレイ群のソースに
接続されるトランジスタＴ３１と冗長メモリセルアレイ
群のソースに接続されるトランジスタＴ３２の電流駆動
能力が等しく、冗長メモリセルアレイ群の有するメモリ
セル数は、メインメモリセルアレイ群の有するメモリセ
ル数よりも圧倒的に少ない為、冗長メモリセルにより救
済を行った後、消去を行なうと、冗長メモリセルの方が
早く消去が完了する。しかし、メインメモリセルアレイ
群の消去は、この時には、完了していない。メインメモ
リセルアレイ群の消去を完了させようと、消去動作を続
けると、冗長メモリセルアレイ群の消去も同時に進み、
メインメモリセルアレイ群の消去が完了した時には冗長
メモリセルアレイ群のメモリセルトランジスタはディプ
レッション型になってしまい、冗長機能が有効には働か
ないという欠点があった。
体記憶装置では、メインメモリセルアレイ群のソースに
接続されるトランジスタＴ３１と冗長メモリセルアレイ
群のソースに接続されるトランジスタＴ３２の電流駆動
能力が等しく、冗長メモリセルアレイ群の有するメモリ
セル数は、メインメモリセルアレイ群の有するメモリセ
ル数よりも圧倒的に少ない為、冗長メモリセルにより救
済を行った後、消去を行なうと、冗長メモリセルの方が
早く消去が完了する。しかし、メインメモリセルアレイ
群の消去は、この時には、完了していない。メインメモ
リセルアレイ群の消去を完了させようと、消去動作を続
けると、冗長メモリセルアレイ群の消去も同時に進み、
メインメモリセルアレイ群の消去が完了した時には冗長
メモリセルアレイ群のメモリセルトランジスタはディプ
レッション型になってしまい、冗長機能が有効には働か
ないという欠点があった。
【０００８】本発明の目的は、前記欠点が解決され、冗
長機能が有効に働くようにした電気的書込消去可能な不
揮発性半導体記憶装置を提供することにある。
長機能が有効に働くようにした電気的書込消去可能な不
揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の第１の構成は、
通常メモリセルアレイ群と、冗長メモリセルアレイ群
と、これらメモリセルアレイ群への消去電圧を出力する
１個の消去電圧発生回路と、この消去電圧発生回路の出
力端と前記冗長メモリセルアレイ群との間に介在する第
１のトランジスタと、前記出力端と前記通常メモリセル
アレイ群との間に介在する第２のトランジスタとを備え
た電気的書込消去可能な不揮発性半導体記憶装置におい
て、前記第１のトランジスタに接続される前記冗長メモ
リセルアレイ群内のメモリセル数が、前記第２のトラン
ジスタに接続される前記通常メモリセルアレイ群内のメ
モリセル数と同数となるように、前記第２のトランジス
タが複数設けられ、前記通常メモリセルアレイ群を分割
して前記消去電圧が供給されるようにしたことを特徴と
する。
通常メモリセルアレイ群と、冗長メモリセルアレイ群
と、これらメモリセルアレイ群への消去電圧を出力する
１個の消去電圧発生回路と、この消去電圧発生回路の出
力端と前記冗長メモリセルアレイ群との間に介在する第
１のトランジスタと、前記出力端と前記通常メモリセル
アレイ群との間に介在する第２のトランジスタとを備え
た電気的書込消去可能な不揮発性半導体記憶装置におい
て、前記第１のトランジスタに接続される前記冗長メモ
リセルアレイ群内のメモリセル数が、前記第２のトラン
ジスタに接続される前記通常メモリセルアレイ群内のメ
モリセル数と同数となるように、前記第２のトランジス
タが複数設けられ、前記通常メモリセルアレイ群を分割
して前記消去電圧が供給されるようにしたことを特徴と
する。
【００１０】本発明の第２の構成は、通常メモリセルア
イ群と、冗長メモリセルアレイ群と、消去電圧発生回路
と、前記消去電圧発生回路の消去電位線と前記冗長メモ
リセルアレイ群との間に、介在する第１のトランジスタ
と、前記消去電位線と前記通常メモリセルアレイ群との
間に介在する第２のトランジスタとを備えた電気的書込
消去可能な不揮発性半導体記憶装置において、前記第２
のトランジスタが唯一つで済むように、前記第１のトラ
ンジスタのゲート幅よりも前記第２のトランジスタのゲ
ート幅を大きくしたことを特徴とする。
イ群と、冗長メモリセルアレイ群と、消去電圧発生回路
と、前記消去電圧発生回路の消去電位線と前記冗長メモ
リセルアレイ群との間に、介在する第１のトランジスタ
と、前記消去電位線と前記通常メモリセルアレイ群との
間に介在する第２のトランジスタとを備えた電気的書込
消去可能な不揮発性半導体記憶装置において、前記第２
のトランジスタが唯一つで済むように、前記第１のトラ
ンジスタのゲート幅よりも前記第２のトランジスタのゲ
ート幅を大きくしたことを特徴とする。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の電気的書込消去可能な不
揮発性半導体記憶装置を示す回路図である。
る。図１は本発明の一実施例の電気的書込消去可能な不
揮発性半導体記憶装置を示す回路図である。
【００１２】図１において、本実施例が従来例の図３と
比較して異なるのは、メインメモリセルアレイ群を冗長
メモリセルアレイ群のメモリセル数ごとに分割し、分割
したセルアレイ群のソースに１個ずつ冗長メモリセルア
レイ群のソースと消去電圧発生回路Ｉ１の間に接続した
トランジスタＴ１３と同一の特性を有するトランジスタ
（Ｔ１１，Ｔ１２）を接続してている点である。
比較して異なるのは、メインメモリセルアレイ群を冗長
メモリセルアレイ群のメモリセル数ごとに分割し、分割
したセルアレイ群のソースに１個ずつ冗長メモリセルア
レイ群のソースと消去電圧発生回路Ｉ１の間に接続した
トランジスタＴ１３と同一の特性を有するトランジスタ
（Ｔ１１，Ｔ１２）を接続してている点である。
【００１３】ここで、メインメモリセルアレイ群は、ト
ランジスタ１１１，１１２，１１３，１１４，１１５，
…，１２１，１２２，１２３，１２４，１２５，…から
なる第１のセルアレイ群と、トランジスタ１３１，１３
２，１３３，１３４，１３５，…，１４１，１４２，１
４３，１４４，１４５，…からなる第２のセルアレイ群
とからなり、各々のセルアレイ群はトランジスタＴ１
１，Ｔ１２が用意される。
ランジスタ１１１，１１２，１１３，１１４，１１５，
…，１２１，１２２，１２３，１２４，１２５，…から
なる第１のセルアレイ群と、トランジスタ１３１，１３
２，１３３，１３４，１３５，…，１４１，１４２，１
４３，１４４，１４５，…からなる第２のセルアレイ群
とからなり、各々のセルアレイ群はトランジスタＴ１
１，Ｔ１２が用意される。
【００１４】即ち、本実施例は、電気的書込消去可能な
複数の不揮発性メモリセルトランジスタから成り、前記
不揮発性メモリセルアレイトランジスタのソースに消去
電圧を加えることで消去を行う機能を有する１または２
以上の通常メモリセルアレイ群を有し、不良のメモリセ
ルの存在の救済の為に前記不揮発性メモリセルトランジ
スタから成り、前記不揮発性メモリセルトランジスタの
ソースに消去電圧を加えることで消去を行う機能を有す
る冗長メモリセルアレイ群を有する電気的書込消去可能
な不揮発性半導体記憶装置において、消去電位線と前記
冗長メモリセルアレイ群のソースとの間に接続されるあ
る抵抗特性をもつトランジスタＴ１３を有し、前記冗長
メモリセルアレイ群が有するメモリセル数で前記通常メ
モリセルアレイ群の有するメモリセル数を割った数だ
け、前記通常メモリセルアレイ群のソースと前記消去電
位線との間に前記ある抵抗特性をもつトランジスタＴ１
１，Ｔ１２を設けることを特徴とするこのように接続す
ることで、消去時にバンド間トンネリング現象が生じ
て、消去電圧発生回路Ｉ１から多大に電流が流れる状態
となっても、メインメモリセル及び冗長メモリセルのそ
れぞれのソースに印加される電圧を同一にすることが可
能となり、メインメモリセルアレイ群に不良ビットがあ
った際に冗長メモリセルを使用した場合でも、メインメ
モリセル，冗長メモリセルとの両方の消去を同レベルで
進めることが可能となり、冗長機能を有効に働かせるこ
とが可能である。
複数の不揮発性メモリセルトランジスタから成り、前記
不揮発性メモリセルアレイトランジスタのソースに消去
電圧を加えることで消去を行う機能を有する１または２
以上の通常メモリセルアレイ群を有し、不良のメモリセ
ルの存在の救済の為に前記不揮発性メモリセルトランジ
スタから成り、前記不揮発性メモリセルトランジスタの
ソースに消去電圧を加えることで消去を行う機能を有す
る冗長メモリセルアレイ群を有する電気的書込消去可能
な不揮発性半導体記憶装置において、消去電位線と前記
冗長メモリセルアレイ群のソースとの間に接続されるあ
る抵抗特性をもつトランジスタＴ１３を有し、前記冗長
メモリセルアレイ群が有するメモリセル数で前記通常メ
モリセルアレイ群の有するメモリセル数を割った数だ
け、前記通常メモリセルアレイ群のソースと前記消去電
位線との間に前記ある抵抗特性をもつトランジスタＴ１
１，Ｔ１２を設けることを特徴とするこのように接続す
ることで、消去時にバンド間トンネリング現象が生じ
て、消去電圧発生回路Ｉ１から多大に電流が流れる状態
となっても、メインメモリセル及び冗長メモリセルのそ
れぞれのソースに印加される電圧を同一にすることが可
能となり、メインメモリセルアレイ群に不良ビットがあ
った際に冗長メモリセルを使用した場合でも、メインメ
モリセル，冗長メモリセルとの両方の消去を同レベルで
進めることが可能となり、冗長機能を有効に働かせるこ
とが可能である。
【００１５】図２は本発明の他の実施例の電気的書込み
消去可能な不揮発性半導体記憶装置を示す回路図であ
る。
消去可能な不揮発性半導体記憶装置を示す回路図であ
る。
【００１６】図２において、６個の通常メモリセルアレ
イ群Ａ２１，Ａ２２，Ａ２３，Ａ２４，Ａ２５，Ａ２６
があり、共通のトランジスタＴ２１が用意され、冗長メ
モリセルアレイ群Ａ２ＲにはトランジスタＴ２２が用意
される。トランジスタＴ２１，Ｔ２２は、消去電圧発生
回路Ｉ２に接続される。
イ群Ａ２１，Ａ２２，Ａ２３，Ａ２４，Ａ２５，Ａ２６
があり、共通のトランジスタＴ２１が用意され、冗長メ
モリセルアレイ群Ａ２ＲにはトランジスタＴ２２が用意
される。トランジスタＴ２１，Ｔ２２は、消去電圧発生
回路Ｉ２に接続される。
【００１７】冗長メモリセルアレイ群Ａ２Ｒは、リダン
ダンシセルアレイ群を示し、各メモリセルアレイ群の有
するメモリセル数は、同数である。消去電圧発生回路Ｉ
２から各メモリセルアレイ群へ消去電圧を印加する経路
は、従来例と同じであるが、トランジスタＴ２１は、ト
ランジスタＴ２２のゲート幅の６倍のゲート幅を有して
いる。この為、通常メモリセルアレイ群Ａ２１〜Ａ２６
と冗長メモリセルアレイ群Ａ２Ｒとには、消去時に同電
位をメモリセルトランジスタのソースに印加することが
可能であり、前記一実施例の場合と同様の効果をあげる
ことが可能である。
ダンシセルアレイ群を示し、各メモリセルアレイ群の有
するメモリセル数は、同数である。消去電圧発生回路Ｉ
２から各メモリセルアレイ群へ消去電圧を印加する経路
は、従来例と同じであるが、トランジスタＴ２１は、ト
ランジスタＴ２２のゲート幅の６倍のゲート幅を有して
いる。この為、通常メモリセルアレイ群Ａ２１〜Ａ２６
と冗長メモリセルアレイ群Ａ２Ｒとには、消去時に同電
位をメモリセルトランジスタのソースに印加することが
可能であり、前記一実施例の場合と同様の効果をあげる
ことが可能である。
【００１８】即ち、本実施例の電気的書込消去可能な不
揮発性半導体記憶装置は、消去電圧発生回路と冗長メモ
リセルアレイ群のソースとの間に接続されるある抵抗特
性をもつトランジスタを有し、前記抵抗特性をもつトラ
ンジスタに対し前記冗長メモリセルアレイ群が有するメ
モリセル数で通常メモリセルアレイ群の有するメモリセ
ル数を割った数に等しい倍数のゲート幅を有するトラン
ジスタを、前記通常メモリセルアレイ群のソースと前記
消去電圧発生回路との間に有すことを特徴とする。
揮発性半導体記憶装置は、消去電圧発生回路と冗長メモ
リセルアレイ群のソースとの間に接続されるある抵抗特
性をもつトランジスタを有し、前記抵抗特性をもつトラ
ンジスタに対し前記冗長メモリセルアレイ群が有するメ
モリセル数で通常メモリセルアレイ群の有するメモリセ
ル数を割った数に等しい倍数のゲート幅を有するトラン
ジスタを、前記通常メモリセルアレイ群のソースと前記
消去電圧発生回路との間に有すことを特徴とする。
【００１９】
【発明の効果】以上説明したように、本発明は、例えば
消去電圧発生回路と冗長セルアレイ群のソースとの間に
接続される第１の諸特性を持つトランジスタを有し、前
記第１の諸特性を持つトランジスタに対し冗長セルアレ
イ群の有するメモリセル数での任意の通常メモリセルア
レイ群の有するメモリセル数の約数倍の電流供給能力を
有するトランジスタを通常メモリセルのソースと消去電
圧供給回路の間に備える（他の実施例）場合には、通常
メモリセルのソースと冗長メモリセルのソースへの消去
時の印加電圧を等しくすることが可能であり、冗長機能
を有効に働かせることができるという効果がある。
消去電圧発生回路と冗長セルアレイ群のソースとの間に
接続される第１の諸特性を持つトランジスタを有し、前
記第１の諸特性を持つトランジスタに対し冗長セルアレ
イ群の有するメモリセル数での任意の通常メモリセルア
レイ群の有するメモリセル数の約数倍の電流供給能力を
有するトランジスタを通常メモリセルのソースと消去電
圧供給回路の間に備える（他の実施例）場合には、通常
メモリセルのソースと冗長メモリセルのソースへの消去
時の印加電圧を等しくすることが可能であり、冗長機能
を有効に働かせることができるという効果がある。
【図１】本発明の一実施例の電気的書込み消去可能な不
揮発性半導体記憶装置を示す回路図である。
揮発性半導体記憶装置を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来の不揮発半導体記憶装置を示す回路図であ
る。
る。
１１１〜１１５，１２１〜１２５，１３１〜１３５，１
４１〜１４５，１５１〜１５５，１６１〜１６６，２１
１〜２１５，２２１〜２２５，２３１〜２３５，２４１
〜２４５，２５１〜２５５，２６１〜２６６ メモリ
セルトランジスタ Ａ２１〜Ａ２６ 通常メモリセルアレイ群 Ａ２Ｒ 冗長メモリセルアレイ群 Ｔ１１〜Ｔ１３，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２
トランジスタ Ｃ１１〜Ｃ１３，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２
端子 Ｉ１，Ｉ２，Ｉ３ 消去電圧発生回路 Ｓ３１，Ｓ３２ 節点
４１〜１４５，１５１〜１５５，１６１〜１６６，２１
１〜２１５，２２１〜２２５，２３１〜２３５，２４１
〜２４５，２５１〜２５５，２６１〜２６６ メモリ
セルトランジスタ Ａ２１〜Ａ２６ 通常メモリセルアレイ群 Ａ２Ｒ 冗長メモリセルアレイ群 Ｔ１１〜Ｔ１３，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２
トランジスタ Ｃ１１〜Ｃ１３，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２
端子 Ｉ１，Ｉ２，Ｉ３ 消去電圧発生回路 Ｓ３１，Ｓ３２ 節点
Claims (2)
- 【請求項１】 通常メモリセルアレイ群と、冗長メモリ
セルアレイ群と、これらメモリセルアレイ群への消去電
圧を出力する１個の消去電圧発生回路と、この消去電圧
発生回路の出力端と前記冗長メモリセルアレイ群との間
に介在する第１のトランジスタと、前記出力端と前記通
常メモリセルアレイ群との間に介在する第２のトランジ
スタとを備えた電気的書込消去可能な不揮発性半導体記
憶装置において、前記第１のトランジスタに接続される
前記冗長メモリセルアレイ群内のメモリセル数が、前記
第２のトランジスタに接続される前記通常メモリセルア
レイ群内のメモリセル数と同数となるように、前記第２
のトランジスタが複数設けられ、前記通常メモリセルア
レイ群を分割して前記消去電圧が供給されるようにした
ことを特徴とする電気的書込消去可能な不揮発性半導体
記憶装置。 - 【請求項２】 通常メモリセルアイ群と、冗長メモリセ
ルアレイ群と、消去電圧発生回路と、前記消去電圧発生
回路の消去電位線と前記冗長メモリセルアレイ群との間
に、介在する第１のトランジスタと、前記消去電位線と
前記通常メモリセルアレイ群との間に介在する第２のト
ランジスタとを備えた電気的書込消去可能な不揮発性半
導体記憶装置において、前記第２のトランジスタが唯一
つで済むように、前記第１のトランジスタのゲート幅よ
りも前記第２のトランジスタのゲート幅を大きくしたこ
とを特徴とする電気的書込消去可能な不揮発性半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000925A JP2917722B2 (ja) | 1993-01-07 | 1993-01-07 | 電気的書込消去可能な不揮発性半導体記憶装置 |
| EP94100028A EP0607780B1 (en) | 1993-01-07 | 1994-01-03 | Flash EEPROM having redundant memory cell array |
| DE69411762T DE69411762T2 (de) | 1993-01-07 | 1994-01-03 | Flash-EEPROM mit redundanter Speicherzellenmatrix |
| KR1019940000290A KR960005358B1 (ko) | 1993-01-07 | 1994-01-07 | 반도체 메모리 장치 |
| US08/179,362 US5450360A (en) | 1993-01-07 | 1994-01-07 | Flash EEPROM having memory cell arrays supplied respectively with erasing voltage via transfer gates different in current capability from each other |
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