JPH05342850A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05342850A JPH05342850A JP15079092A JP15079092A JPH05342850A JP H05342850 A JPH05342850 A JP H05342850A JP 15079092 A JP15079092 A JP 15079092A JP 15079092 A JP15079092 A JP 15079092A JP H05342850 A JPH05342850 A JP H05342850A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
Abstract
(57)【要約】
【目的】 強誘電体膜がゲート電極と半導体基板とのあ
いだに介在されたＭＦＳ−ＦＥＴを用いる半導体記憶装
置のセルの小型化を図ると共に、ゲート電極の浮遊電位
を除去してエラーの生じない半導体記憶装置を提供す
る。 【構成】 ゲート電極ｇと半導体基板とのあいだに強誘
電体膜が介在される不揮発性メモリトランジスタＴＭの
前記ゲート電極と半導体基板とのあいだに前記トランジ
スタと並列に電位等価手段Ｒが接続されると共に、前記
ゲート電極が２個のダイオードＤ1 、Ｄ2 が直列接続さ
れた中点と接続され、該２個のダイオードの両端に独立
して電位をかけられる状態にされてメモリセルが構成さ
れ、該メモリセルがマトリックス状に配列される。
いだに介在されたＭＦＳ−ＦＥＴを用いる半導体記憶装
置のセルの小型化を図ると共に、ゲート電極の浮遊電位
を除去してエラーの生じない半導体記憶装置を提供す
る。 【構成】 ゲート電極ｇと半導体基板とのあいだに強誘
電体膜が介在される不揮発性メモリトランジスタＴＭの
前記ゲート電極と半導体基板とのあいだに前記トランジ
スタと並列に電位等価手段Ｒが接続されると共に、前記
ゲート電極が２個のダイオードＤ1 、Ｄ2 が直列接続さ
れた中点と接続され、該２個のダイオードの両端に独立
して電位をかけられる状態にされてメモリセルが構成さ
れ、該メモリセルがマトリックス状に配列される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。さらに詳しくは、強誘電体膜を使用した金属
膜−強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ
−ＦＥＴという）を使用した選択的に書込み、非破壊読
出しが可能な不揮発性半導体記憶装置に関する。
に関する。さらに詳しくは、強誘電体膜を使用した金属
膜−強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ
−ＦＥＴという）を使用した選択的に書込み、非破壊読
出しが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体膜は図４に示すように、ヒステ
リシスを有するため、一旦充分な分極がえられる電界
（図４のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
リシスを有するため、一旦充分な分極がえられる電界
（図４のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
【０００３】このようなＭＦＳ−ＦＥＴ構造の例を図５
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図５の（ｄ）に示す。図５の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Ｐｂ（Ｚｒ1-xＴｉx ）Ｏ3 ）、ＰＬＺＴ（Ｐｂ1-x
Ｌａx （Ｚｒ1-y Ｔｉy ）1-x/4 Ｏ3 ）、ＰｂＴｉ
Ｏ3 、ＢａＴｉＯ3 などが下地との整合性の点から結晶
性の良い膜がえられ、好ましい。また、ゲート電極28は
強誘電体膜27との密着性から白金が好ましい。
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図５の（ｄ）に示す。図５の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Ｐｂ（Ｚｒ1-xＴｉx ）Ｏ3 ）、ＰＬＺＴ（Ｐｂ1-x
Ｌａx （Ｚｒ1-y Ｔｉy ）1-x/4 Ｏ3 ）、ＰｂＴｉ
Ｏ3 、ＢａＴｉＯ3 などが下地との整合性の点から結晶
性の良い膜がえられ、好ましい。また、ゲート電極28は
強誘電体膜27との密着性から白金が好ましい。
【０００４】図５の（ｂ）の構造は強誘電体膜27と半導
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
【０００５】また、図５の（ｃ）の構造は（ｂ）の強誘
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると配向性のない膜となる。しかし白金膜
は〈１１１〉配向性を有する膜がえられ、その上に形成
されるＰＺＴも配向性を有する結晶膜になるからであ
る。
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると配向性のない膜となる。しかし白金膜
は〈１１１〉配向性を有する膜がえられ、その上に形成
されるＰＺＴも配向性を有する結晶膜になるからであ
る。
【０００６】このＭＦＳ−ＦＥＴのゲート電極28と半導
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図５の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図５の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
【０００７】しかし、このＭＦＳ−ＦＥＴをメモリセル
として、マトリックス状に並べ、記憶装置として使用す
るばあい、各セルごとに選択的に書込みや読出しをでき
るような選択回路が必要となる。このような選択回路と
して従来考えられている回路はたとえば、特開平2-6499
3 号公報に開示されているように、２つのＭＯＳトラン
ジスタがメモリ用ＭＦＳ−ＦＥＴの両側に直列に接続さ
れた回路が提案されている。
として、マトリックス状に並べ、記憶装置として使用す
るばあい、各セルごとに選択的に書込みや読出しをでき
るような選択回路が必要となる。このような選択回路と
して従来考えられている回路はたとえば、特開平2-6499
3 号公報に開示されているように、２つのＭＯＳトラン
ジスタがメモリ用ＭＦＳ−ＦＥＴの両側に直列に接続さ
れた回路が提案されている。
【０００８】このようなメモリセルＭＣの等価回路を図
６に示す。この構成で、まず書込みをするには、トラン
ジスタＴ1 をＯＮにすると共に、トランジスタＴ2 をＯ
ＦＦにし、ビット線ＢＬからのデータをＭＦＳ−ＦＥＴ
のメモリ用トランジスタＴＭに印加し、このトランジス
タＴＭのゲート電極−基板間に所定の向きの電圧1/2Ｖc
cを印加する。これにより、トランジスタＴＭは強誘電
体膜が所定の向きの電気分極状態になり、データの書込
みができる。
６に示す。この構成で、まず書込みをするには、トラン
ジスタＴ1 をＯＮにすると共に、トランジスタＴ2 をＯ
ＦＦにし、ビット線ＢＬからのデータをＭＦＳ−ＦＥＴ
のメモリ用トランジスタＴＭに印加し、このトランジス
タＴＭのゲート電極−基板間に所定の向きの電圧1/2Ｖc
cを印加する。これにより、トランジスタＴＭは強誘電
体膜が所定の向きの電気分極状態になり、データの書込
みができる。
【０００９】一方、読出し動作においては、トランジス
タＴ2 をオンにしておきトランジスタＴ1 もオンにす
る。その結果、強誘電体膜の電気分極の向きにより、メ
モリトランジスタＴＭが導通になったり、非導通になっ
たりして、記憶状態「１」、「０」の状態に対応され、
ビット線ＢＬの電位変化を検出することでデータの読出
しをすることができる。
タＴ2 をオンにしておきトランジスタＴ1 もオンにす
る。その結果、強誘電体膜の電気分極の向きにより、メ
モリトランジスタＴＭが導通になったり、非導通になっ
たりして、記憶状態「１」、「０」の状態に対応され、
ビット線ＢＬの電位変化を検出することでデータの読出
しをすることができる。
【００１０】
【発明が解決しようとする課題】前述のＭＦＳ−ＦＥＴ
を使用したメモリセルの構造はメモリ用のＭＦＳ−ＦＥ
Ｔ１つと、ＭＯＳＦＥＴ２つとで構成されているため、
１つのセルに３個のトランジスタを形成することにな
り、大きなセル面積を必要とする。したがって、小さな
面積のチップにセル数を沢山形成する高集積化を図れな
いという問題がある。
を使用したメモリセルの構造はメモリ用のＭＦＳ−ＦＥ
Ｔ１つと、ＭＯＳＦＥＴ２つとで構成されているため、
１つのセルに３個のトランジスタを形成することにな
り、大きなセル面積を必要とする。したがって、小さな
面積のチップにセル数を沢山形成する高集積化を図れな
いという問題がある。
【００１１】さらに、このような強誘電体膜を使用した
メモリセルでは、ゲート電極にしきい値電圧より低い電
圧が印加されても、分極状態が変化してデータエラーが
発生し易く、寄生容量などの影響で不要な電位差が生じ
易いという問題がある。
メモリセルでは、ゲート電極にしきい値電圧より低い電
圧が印加されても、分極状態が変化してデータエラーが
発生し易く、寄生容量などの影響で不要な電位差が生じ
易いという問題がある。
【００１２】本発明はこのような問題を解消して簡単な
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを有する半導
体記憶装置を提供することを目的とする。
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを有する半導
体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体記憶
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタと並列に前記ゲート電極と前記半
導体基板とのあいだに接続された電位等価手段と両端に
独自の電位が印加されうる直列接続された２個のダイオ
ードと、該２個のダイオードの接続点と前記ゲート電極
とが接続されてなるメモリセルを有しているものであ
る。
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタと並列に前記ゲート電極と前記半
導体基板とのあいだに接続された電位等価手段と両端に
独自の電位が印加されうる直列接続された２個のダイオ
ードと、該２個のダイオードの接続点と前記ゲート電極
とが接続されてなるメモリセルを有しているものであ
る。
【００１４】また、本発明によるマトリックス化した半
導体記憶装置は、前記メモリトランジスタのソース電極
に第３のダイオードが接続され、前記直列接続された２
個のダイオードの両端の各端子、前記第３のダイオード
の他端の端子および前記メモリトランジスタの基板を４
端子として、マトリックス状に配列された各メモリセル
のそれぞれの端子が縦横に連結されてなるものである。
導体記憶装置は、前記メモリトランジスタのソース電極
に第３のダイオードが接続され、前記直列接続された２
個のダイオードの両端の各端子、前記第３のダイオード
の他端の端子および前記メモリトランジスタの基板を４
端子として、マトリックス状に配列された各メモリセル
のそれぞれの端子が縦横に連結されてなるものである。
【００１５】
【作用】本発明によれば、ＭＦＳ−ＦＥＴのゲート電極
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して放電
され、分極状態に悪影響を及ぼさない。また書込みや読
出しなどのとき、ゲート電極と半導体基板間に電圧が印
加されると、電位等価手段を介してゲート電極に電圧が
保持され、書込み、読出しをすることができる。
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して放電
され、分極状態に悪影響を及ぼさない。また書込みや読
出しなどのとき、ゲート電極と半導体基板間に電圧が印
加されると、電位等価手段を介してゲート電極に電圧が
保持され、書込み、読出しをすることができる。
【００１６】さらに、この各セルに選択的に書込み、読
出し、消去を行うため、ダイオード２個を直列接続して
両端に独自の電位を印加できるようにし、その中点をト
ランジスタのゲート電極と接続しているため、ダイオー
ドのスイッチング手段を利用することにより、メモリト
ランジスタのゲート電極を制御でき、各セルを選択的に
低電圧で駆動することができ、小さいセル面積で半導体
記憶装置を構成できる。
出し、消去を行うため、ダイオード２個を直列接続して
両端に独自の電位を印加できるようにし、その中点をト
ランジスタのゲート電極と接続しているため、ダイオー
ドのスイッチング手段を利用することにより、メモリト
ランジスタのゲート電極を制御でき、各セルを選択的に
低電圧で駆動することができ、小さいセル面積で半導体
記憶装置を構成できる。
【００１７】
【実施例】つぎに、図面を参照しながら本発明の半導体
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
【００１８】図１において、ＴＭがメモリ用のＭＦＳ−
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極ｇは
電位等価手段としての高抵抗Ｒの一端と接続され、高抵
抗Ｒの他端はメモリトランジスタＴＭのドレイン電極
３、基板１と共に連結されている。メモリトランジスタ
ＴＭのソース電極２はビット線に接続されるように独立
して引き出されている。この構成でメモリトランジスタ
ＴＭに書込みをするばあいには、端子ｇと基板間に充分
な分極がえられる電界以上の電圧が印加されることによ
り、電位等価手段としての抵抗Ｒは高抵抗であるため電
流は殆ど流れないで強誘電体膜の両端間に電圧が印加さ
れ、強誘電体膜に分極を生じせしめることができる。こ
の際、ゲート電極側に正の電圧が印加されれば、強誘電
体膜の半導体基板側に正の電荷が分極され、書込み電圧
が除去されたのちの半導体基板表面（チャネル領域）に
電子が誘起される。また、逆にゲート電極側に負の電圧
が印加されれば、強誘電体膜の半導体基板側に負の電荷
が分極され、書込み電圧が除去されたのちの半導体基板
表面に正孔が誘起される。従ってＭＦＳ−ＦＥＴがｐチ
ャネルかｎチャネルかに応じて、またしきい値電圧の設
定に応じて、ゲート電極すなわち端子ｇに正か負の電圧
を印加することにより書込みなどがなされる。
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極ｇは
電位等価手段としての高抵抗Ｒの一端と接続され、高抵
抗Ｒの他端はメモリトランジスタＴＭのドレイン電極
３、基板１と共に連結されている。メモリトランジスタ
ＴＭのソース電極２はビット線に接続されるように独立
して引き出されている。この構成でメモリトランジスタ
ＴＭに書込みをするばあいには、端子ｇと基板間に充分
な分極がえられる電界以上の電圧が印加されることによ
り、電位等価手段としての抵抗Ｒは高抵抗であるため電
流は殆ど流れないで強誘電体膜の両端間に電圧が印加さ
れ、強誘電体膜に分極を生じせしめることができる。こ
の際、ゲート電極側に正の電圧が印加されれば、強誘電
体膜の半導体基板側に正の電荷が分極され、書込み電圧
が除去されたのちの半導体基板表面（チャネル領域）に
電子が誘起される。また、逆にゲート電極側に負の電圧
が印加されれば、強誘電体膜の半導体基板側に負の電荷
が分極され、書込み電圧が除去されたのちの半導体基板
表面に正孔が誘起される。従ってＭＦＳ−ＦＥＴがｐチ
ャネルかｎチャネルかに応じて、またしきい値電圧の設
定に応じて、ゲート電極すなわち端子ｇに正か負の電圧
を印加することにより書込みなどがなされる。
【００１９】本実施例では、メモリトランジスタＴＭの
ゲート電極と基板間に、該メモリトランジスタＴＭと並
列に電位等価手段（たとえば抵抗体Ｒ）が接続されてい
るため、端子ｇに電圧が印加されていないときは、たと
え浮遊電荷が発生しても電位等価手段を介して放電さ
れ、ゲート電極ｇは基板と同電位に保持され、浮遊電荷
などにより強誘電体膜に分離した電荷に悪影響を及ぼさ
ない。
ゲート電極と基板間に、該メモリトランジスタＴＭと並
列に電位等価手段（たとえば抵抗体Ｒ）が接続されてい
るため、端子ｇに電圧が印加されていないときは、たと
え浮遊電荷が発生しても電位等価手段を介して放電さ
れ、ゲート電極ｇは基板と同電位に保持され、浮遊電荷
などにより強誘電体膜に分離した電荷に悪影響を及ぼさ
ない。
【００２０】本発明では、前述の端子ｇに選択的に電圧
を印加するのに、メモリトランジスタＴＭのゲート電極
に２個のダイオードを直列接続した中点を接続して該２
個の直列接続されたダイオードの陽極側端子ａと陰極側
端子ｃにそれぞれ印加される電圧を制御してメモリトラ
ンジスタＴＭのゲート電極に電圧が印加されたり、され
なかったりするスイッチング作用を行うものである。な
お、メモリトランジスタＴＭのソース側である端子ｂに
ダイオードを接続すれば、このメモリトランジスタをマ
トリックスに組んで半導体記憶装置としたとき、各メモ
リトランジスタを選択的に読み出すことができる。
を印加するのに、メモリトランジスタＴＭのゲート電極
に２個のダイオードを直列接続した中点を接続して該２
個の直列接続されたダイオードの陽極側端子ａと陰極側
端子ｃにそれぞれ印加される電圧を制御してメモリトラ
ンジスタＴＭのゲート電極に電圧が印加されたり、され
なかったりするスイッチング作用を行うものである。な
お、メモリトランジスタＴＭのソース側である端子ｂに
ダイオードを接続すれば、このメモリトランジスタをマ
トリックスに組んで半導体記憶装置としたとき、各メモ
リトランジスタを選択的に読み出すことができる。
【００２１】前記２個の直列接続されたダイオード
Ｄ1 、Ｄ2 の陽極側端子ａを、マトリックス状に配列さ
れた各メモリセルの縦方向に並んだセルで連結して第１
のワード線ａ1 、ａ2 …ａn を形成し、また前記２個の
直列接続されたダイオードＤ1 、Ｄ2 の陰極側端子ｃ
を、マトリックス状に配列された各メモリセルの縦方向
に並んだセルで連結して第２のワード線ｃ1 、ｃ2 …ｃ
n を形成し、さらにメモリトランジスタＴＭのソース電
極にダイオードＤ3 を接続した端子ｂを、各メモリセル
の縦方向に並んだセルで連結して第１のビット線ｂ1 、
ｂ2 …ｂn を形成する。また、各メモリセルの電位等価
手段のゲート電極接続側と反対側の端子、メモリトラン
ジスタＴＭのドレイン電極および基板とを連結した接続
点ｄを各メモリセルの横方向に並んだセルで連結して第
２のビット線ｄ1 、ｄ2 …ｄn を形成し、マトリックス
状に配列されたメモリセルを４本の線でそれぞれ連結し
て各セルに選択的に書込み、読出し、消去をできるよう
に構成されている。
Ｄ1 、Ｄ2 の陽極側端子ａを、マトリックス状に配列さ
れた各メモリセルの縦方向に並んだセルで連結して第１
のワード線ａ1 、ａ2 …ａn を形成し、また前記２個の
直列接続されたダイオードＤ1 、Ｄ2 の陰極側端子ｃ
を、マトリックス状に配列された各メモリセルの縦方向
に並んだセルで連結して第２のワード線ｃ1 、ｃ2 …ｃ
n を形成し、さらにメモリトランジスタＴＭのソース電
極にダイオードＤ3 を接続した端子ｂを、各メモリセル
の縦方向に並んだセルで連結して第１のビット線ｂ1 、
ｂ2 …ｂn を形成する。また、各メモリセルの電位等価
手段のゲート電極接続側と反対側の端子、メモリトラン
ジスタＴＭのドレイン電極および基板とを連結した接続
点ｄを各メモリセルの横方向に並んだセルで連結して第
２のビット線ｄ1 、ｄ2 …ｄn を形成し、マトリックス
状に配列されたメモリセルを４本の線でそれぞれ連結し
て各セルに選択的に書込み、読出し、消去をできるよう
に構成されている。
【００２２】つぎに、本発明によるメモリセルをマトリ
ックス状に配列した半導体記憶装置の書込み、読出し、
消去の駆動法について説明する。
ックス状に配列した半導体記憶装置の書込み、読出し、
消去の駆動法について説明する。
【００２３】図２は本発明の一実施例によるメモリセル
をマトリックス状に配列した半導体記憶装置の一部の等
価回路図である。同図において、メモリトランジスタＴ
ＭはｐチャネルのＭＦＳ−ＦＥＴである。この構成でセ
ルＱ1 に書込みを行うには、ａ1 、ｃ1 、ａ2 …ａn 、
ｄ2 …ｄn に−Ｖcc、ｂ1 、ｄ1 、ｂ2 …ｂn 、ｃ2…
ｃn を０にする。すなわち、セルＱ1 ではａ1 とｃ1 は
同電位で−ＶccであるためメモリトランジスタＴＭのゲ
ート電極は−Ｖccとなり、メモリトランジスタＴＭの基
板側は０であるため強誘電体膜は基板側に負の電荷が分
極される。一方セルＱ2 ではｃ2 が０のため、ダイオー
ドＤ1 の逆耐圧が−Ｖcc以上ありメモリトランジスタＴ
Ｍのゲート電極は０Ｖになり、基板も０Ｖ（ｄ1 ＝０）
で書込みはなされない。またセルＱ3 、Ｑ4 はメモリト
ランジスタＴＭのゲート電極、基板共に−Ｖccであるた
め書込みはされず、結局セルＱ1 のみに書込みがされ
る。
をマトリックス状に配列した半導体記憶装置の一部の等
価回路図である。同図において、メモリトランジスタＴ
ＭはｐチャネルのＭＦＳ−ＦＥＴである。この構成でセ
ルＱ1 に書込みを行うには、ａ1 、ｃ1 、ａ2 …ａn 、
ｄ2 …ｄn に−Ｖcc、ｂ1 、ｄ1 、ｂ2 …ｂn 、ｃ2…
ｃn を０にする。すなわち、セルＱ1 ではａ1 とｃ1 は
同電位で−ＶccであるためメモリトランジスタＴＭのゲ
ート電極は−Ｖccとなり、メモリトランジスタＴＭの基
板側は０であるため強誘電体膜は基板側に負の電荷が分
極される。一方セルＱ2 ではｃ2 が０のため、ダイオー
ドＤ1 の逆耐圧が−Ｖcc以上ありメモリトランジスタＴ
Ｍのゲート電極は０Ｖになり、基板も０Ｖ（ｄ1 ＝０）
で書込みはなされない。またセルＱ3 、Ｑ4 はメモリト
ランジスタＴＭのゲート電極、基板共に−Ｖccであるた
め書込みはされず、結局セルＱ1 のみに書込みがされ
る。
【００２４】つぎに読出しについて説明する。セルＱ1
の読出しをするには、ａ1 、ｂ1 、ａ2 …ａn 、ｄ2 …
ｄn に−Ｖccを、ｃ1 、ｂ2 …ｂn 、ｃ2 …ｃn にＶcc
を印加し、ｄ1 をセンスアンプＳＡに接続することによ
りセルＱ1 の読出しをすることができる。すなわち、セ
ルＱ1 ではダイオードＤ1 、Ｄ2 に電流は流れずゲート
電極は電位等価手段Ｒを介して基板と同電位（ｄ1 ）と
なる。しかし、チャネルは強誘電体分極による電界効果
が働いており強誘電体の分極状態に応じてドレインとソ
ース間が導通、非導通になり「１」、「０」の状態を読
み出すことができる。また、セルＱ2 、Ｑ4 においては
トランジスタの導通、非導通にかかわらず、ソース側に
接続したダイオードが逆方向となり、ドレインとソース
間に電流は流れず、読出しはできない。セルＱ3 ではド
レインとソース間が同電位で読出しをできず、結局セル
Ｑ1 のみを読み出すことができる。
の読出しをするには、ａ1 、ｂ1 、ａ2 …ａn 、ｄ2 …
ｄn に−Ｖccを、ｃ1 、ｂ2 …ｂn 、ｃ2 …ｃn にＶcc
を印加し、ｄ1 をセンスアンプＳＡに接続することによ
りセルＱ1 の読出しをすることができる。すなわち、セ
ルＱ1 ではダイオードＤ1 、Ｄ2 に電流は流れずゲート
電極は電位等価手段Ｒを介して基板と同電位（ｄ1 ）と
なる。しかし、チャネルは強誘電体分極による電界効果
が働いており強誘電体の分極状態に応じてドレインとソ
ース間が導通、非導通になり「１」、「０」の状態を読
み出すことができる。また、セルＱ2 、Ｑ4 においては
トランジスタの導通、非導通にかかわらず、ソース側に
接続したダイオードが逆方向となり、ドレインとソース
間に電流は流れず、読出しはできない。セルＱ3 ではド
レインとソース間が同電位で読出しをできず、結局セル
Ｑ1 のみを読み出すことができる。
【００２５】つぎに、消去について説明する。セルＱ1
の消去をするには、ａ1 、ｂ1 、ｃ1 、ｂ2 …ｂn 、ｃ
2 …ｃn 、ｄ2 …ｄn をＶccにし、ｄ1 とａ2 …ａn を
０にする。すなわち、セルＱ1 では、両ダイオード
Ｄ1 、Ｄ2 の両端の電位は同じＶccであるため、その中
点であるメモリトランジスタのゲート電極ｇもＶccとな
り、基板の電位（ｄ）は０であるため、書込みのときと
反対の電圧が印加されることになり消去される。一方、
セルＱ2 では２つのダイオードＤ1 、Ｄ2 間に逆方向の
電圧Ｖccが印加され、ダイオードＤ2 の逆耐圧よりＶcc
が低いため、トランジスタＴＭのゲート電極ｇは０とな
り基板の電位（ｄ1 ）も０で消去はされず、セルＱ3 で
はゲートト電極ｇ、基板共にＶccで、消去はされない。
さらにセルＱ4 ではゲート電極ｇは基板の電位（ｄ2 ）
Ｖccと等しくなり消去されない。
の消去をするには、ａ1 、ｂ1 、ｃ1 、ｂ2 …ｂn 、ｃ
2 …ｃn 、ｄ2 …ｄn をＶccにし、ｄ1 とａ2 …ａn を
０にする。すなわち、セルＱ1 では、両ダイオード
Ｄ1 、Ｄ2 の両端の電位は同じＶccであるため、その中
点であるメモリトランジスタのゲート電極ｇもＶccとな
り、基板の電位（ｄ）は０であるため、書込みのときと
反対の電圧が印加されることになり消去される。一方、
セルＱ2 では２つのダイオードＤ1 、Ｄ2 間に逆方向の
電圧Ｖccが印加され、ダイオードＤ2 の逆耐圧よりＶcc
が低いため、トランジスタＴＭのゲート電極ｇは０とな
り基板の電位（ｄ1 ）も０で消去はされず、セルＱ3 で
はゲートト電極ｇ、基板共にＶccで、消去はされない。
さらにセルＱ4 ではゲート電極ｇは基板の電位（ｄ2 ）
Ｖccと等しくなり消去されない。
【００２６】以上説明したメモリトランジスタＴＭがｐ
チャネルで、図２に示す方向のダイオードＤ1 〜Ｄ3 が
接続されたばあいの書込み、読出し、消去をセルＱ1 に
ついて行うときの印加する電圧の関係を表１にまとめ
る。ここでＶccは３Ｖ位にすれば、強誘電体の充分な分
極がえられる電圧以上となり充分である。
チャネルで、図２に示す方向のダイオードＤ1 〜Ｄ3 が
接続されたばあいの書込み、読出し、消去をセルＱ1 に
ついて行うときの印加する電圧の関係を表１にまとめ
る。ここでＶccは３Ｖ位にすれば、強誘電体の充分な分
極がえられる電圧以上となり充分である。
【００２７】
【表１】
【００２８】つぎに、メモリトランジスタＴＭをｎチャ
ネルのＭＦＳ−ＦＥＴでメモリセルを構成したばあいの
マトリックス状に配置したときの等価回路図を図３に示
す。この実施例ではメモリトランジスタＴＭのソース電
極に接続するダイオードＤ3の向きが逆向きになってい
るが他は前の実施例と同じである。
ネルのＭＦＳ−ＦＥＴでメモリセルを構成したばあいの
マトリックス状に配置したときの等価回路図を図３に示
す。この実施例ではメモリトランジスタＴＭのソース電
極に接続するダイオードＤ3の向きが逆向きになってい
るが他は前の実施例と同じである。
【００２９】この構成で書込みを行うには、ａ1 、
ｃ1 、ｃ2 …ｃn 、ｄ2 …ｄn をＶccにし、他のｂ1 、
ｄ1 、ａ2 …ａn 、ｂ2 …ｂn を０にする。すなわち、
セルＱ1では、２個のダイオードＤ1 、Ｄ2 の両端の電
位は等しくＶccであるため中間の電位すなわちトランジ
スタのゲート電極ｇの電位もＶccとなる。一方基板の電
位（ｄ1 ）は０であるため強誘電体膜は分極し、基板側
が正の電荷に分極した書込みがなされる。ゲート電極の
電位が０になっても残留分極した正の電荷により半導体
基板のチャネル領域に電子が誘起されｎチャネルのＦＥ
Ｔを導通状態にする。一方、セルＱ2 はダイオード
Ｄ1 、Ｄ2 の逆方向電圧になりゲート電極ｇは０にな
り、また基板の電位（ｄ1 ）も０で書込みはされない。
またセルＱ3 はゲート電極ｇの電位はＶccであるが基板
の電位（ｄ2 …ｄn ）もＶccとなり書込みはされない。
セルＱ4 はゲート電極ｇの電位が基板の電位（ｄ2 …ｄ
n ）Ｖccと等しくなり、書込みはされない。
ｃ1 、ｃ2 …ｃn 、ｄ2 …ｄn をＶccにし、他のｂ1 、
ｄ1 、ａ2 …ａn 、ｂ2 …ｂn を０にする。すなわち、
セルＱ1では、２個のダイオードＤ1 、Ｄ2 の両端の電
位は等しくＶccであるため中間の電位すなわちトランジ
スタのゲート電極ｇの電位もＶccとなる。一方基板の電
位（ｄ1 ）は０であるため強誘電体膜は分極し、基板側
が正の電荷に分極した書込みがなされる。ゲート電極の
電位が０になっても残留分極した正の電荷により半導体
基板のチャネル領域に電子が誘起されｎチャネルのＦＥ
Ｔを導通状態にする。一方、セルＱ2 はダイオード
Ｄ1 、Ｄ2 の逆方向電圧になりゲート電極ｇは０にな
り、また基板の電位（ｄ1 ）も０で書込みはされない。
またセルＱ3 はゲート電極ｇの電位はＶccであるが基板
の電位（ｄ2 …ｄn ）もＶccとなり書込みはされない。
セルＱ4 はゲート電極ｇの電位が基板の電位（ｄ2 …ｄ
n ）Ｖccと等しくなり、書込みはされない。
【００３０】つぎに、読出しについて説明する。セルＱ
1 の読出しをするには、ａ1 、ａ2…ａn 、ｂ2 …ｂn
に−Ｖcc、ｂ1 、ｃ1 、ｃ2 …ｃn 、ｄ2 …ｄn にＶcc
を印加し、ｄ1 にセンスアンプＳＡを介して負電圧を印
加する。すなわち、セルＱ1では、ゲート電極の電位は
基板と同じになり、ソース−ドレイン間に電位差が生
じ、分極状態に応じてチャネル領域がＯＮ、ＯＦＦにな
り、導通、非導通により「１」、「０」の状態を読み出
すことができる。一方、セルＱ2 、Ｑ4 ではソース−ド
レイン間の電圧がダイオードＤ3 と逆方向でチャネルの
導通、非導通にかかわらず電流は流れず、読出しはでき
ない。また、セルＱ3 では、ソース−ドレイン間が同電
位でやはり電流は流れず、読出はできず、結局セルＱ1
のみを読み出すことができる。
1 の読出しをするには、ａ1 、ａ2…ａn 、ｂ2 …ｂn
に−Ｖcc、ｂ1 、ｃ1 、ｃ2 …ｃn 、ｄ2 …ｄn にＶcc
を印加し、ｄ1 にセンスアンプＳＡを介して負電圧を印
加する。すなわち、セルＱ1では、ゲート電極の電位は
基板と同じになり、ソース−ドレイン間に電位差が生
じ、分極状態に応じてチャネル領域がＯＮ、ＯＦＦにな
り、導通、非導通により「１」、「０」の状態を読み出
すことができる。一方、セルＱ2 、Ｑ4 ではソース−ド
レイン間の電圧がダイオードＤ3 と逆方向でチャネルの
導通、非導通にかかわらず電流は流れず、読出しはでき
ない。また、セルＱ3 では、ソース−ドレイン間が同電
位でやはり電流は流れず、読出はできず、結局セルＱ1
のみを読み出すことができる。
【００３１】つぎに、消去について説明する。セルＱ1
の消去をするためには、ａ1 、ｂ1ｃ1 、ａ2 …ａn 、
ｂ2 …ｂn 、ｄ2 …ｄn に−Ｖcc、ｄ1 、ｃ2 …ｃn に
０を印加する。すなわち、セルＱ1 ではゲート電極の電
位が−Ｖccで基板の電位（ｄ1 ）が０のため書込みのば
あいと逆の電位関係になり、消去される。一方セルＱ2
はゲート電極ｇ、基板共電位が０になり、消去されな
い。またセルＱ3 ではゲート電極ｇ、基板共に−Ｖccで
消去されない。セルＱ4 ではゲート電極ｇの電位は基板
の電位−Ｖccと等しくなり、消去されない。
の消去をするためには、ａ1 、ｂ1ｃ1 、ａ2 …ａn 、
ｂ2 …ｂn 、ｄ2 …ｄn に−Ｖcc、ｄ1 、ｃ2 …ｃn に
０を印加する。すなわち、セルＱ1 ではゲート電極の電
位が−Ｖccで基板の電位（ｄ1 ）が０のため書込みのば
あいと逆の電位関係になり、消去される。一方セルＱ2
はゲート電極ｇ、基板共電位が０になり、消去されな
い。またセルＱ3 ではゲート電極ｇ、基板共に−Ｖccで
消去されない。セルＱ4 ではゲート電極ｇの電位は基板
の電位−Ｖccと等しくなり、消去されない。
【００３２】以上説明したメモリトランジスタＴＭがｎ
チャネルで、図３に示す方向のダイオードＤ1 〜Ｄ3 が
接続されたばあいの書込み、読出し、消去をセルＱ1 に
ついて行なうときの印加する電圧の関係を表２にまとめ
る。ここでＶccは前述の例と同様である。
チャネルで、図３に示す方向のダイオードＤ1 〜Ｄ3 が
接続されたばあいの書込み、読出し、消去をセルＱ1 に
ついて行なうときの印加する電圧の関係を表２にまとめ
る。ここでＶccは前述の例と同様である。
【００３３】
【表２】
【００３４】以上の説明でダイオードＤ1 、Ｄ2 の極性
を逆にしても、ａ1 …ａn とｃ1 …ｃn に印加する電圧
を逆にすれば同様であることは言うまでもない。
を逆にしても、ａ1 …ａn とｃ1 …ｃn に印加する電圧
を逆にすれば同様であることは言うまでもない。
【００３５】
【発明の効果】本発明によれば、強誘導体膜を使用した
不揮発性メモリセルをマトリックス状に形成した半導体
記憶装置をメモリトランジスタのゲート電極と基板のあ
いだに電位等価手段を接続すると共に、該ゲート電極に
ダイオード２個を直列に接続した中点を接続し、ソース
電極側に第３のダイオードを接続することにより、各メ
モリセルを選択的に書込み、読出し、消去ができ、電位
等価手段、ダイオードは小面積で形成できるため、小さ
なセル面積で強誘電体膜を使用した不揮発性半導体記憶
装置を構成できる。
不揮発性メモリセルをマトリックス状に形成した半導体
記憶装置をメモリトランジスタのゲート電極と基板のあ
いだに電位等価手段を接続すると共に、該ゲート電極に
ダイオード２個を直列に接続した中点を接続し、ソース
電極側に第３のダイオードを接続することにより、各メ
モリセルを選択的に書込み、読出し、消去ができ、電位
等価手段、ダイオードは小面積で形成できるため、小さ
なセル面積で強誘電体膜を使用した不揮発性半導体記憶
装置を構成できる。
【図１】本発明の一実施例である半導体記憶装置のメモ
リセルの等価回路図である。
リセルの等価回路図である。
【図２】本発明の一実施例であるメモリセルをマトリッ
クス状に形成したばあいの等価回路図である。
クス状に形成したばあいの等価回路図である。
【図３】本発明の他の実施例であるメモリセルをマトリ
ックス状に形成したばあいの等価回路図である。
ックス状に形成したばあいの等価回路図である。
【図４】強誘電体材料のヒステリシス特性を示す図であ
る。
る。
【図５】（ａ）〜（ｃ）はＭＦＳ構造の例を示す図で、
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
【図６】従来のＭＦＳ−ＦＥＴを用いた半導体記憶装置
のメモリセルの回路構成の例である。
のメモリセルの回路構成の例である。
ｇ ゲート電極 ＴＭ メモリトランジスタ（ＭＦＳ−ＦＥＴ） Ｒ 抵抗体 Ｄ1 、Ｄ2 ダイオード Ｄ3 ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】 ゲート電極と半導体基板とのあいだに少
なくとも強誘電体膜を有する不揮発性メモリトランジス
タと、該メモリトランジスタと並列に前記ゲート電極と
前記半導体基板とのあいだに接続された電位等価手段と
両端に独自の電位が印加されうる直列接続された２個の
ダイオードと、該２個のダイオードの接続点と前記ゲー
ト電極とが接続されてなるメモリセルを有する半導体記
憶装置。 - 【請求項２】 請求項１記載のメモリセルの前記メモリ
トランジスタのソース電極に第３のダイオードが接続さ
れ、前記直列接続された２個のダイオードの両端の各端
子、前記第３のダイオードの他端の端子および前記メモ
リトランジスタの基板を４端子として、マトリックス状
に配列された各メモリセルのそれぞれの端子が縦横に連
結されてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079092A JP3302721B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079092A JP3302721B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342850A true JPH05342850A (ja) | 1993-12-24 |
| JP3302721B2 JP3302721B2 (ja) | 2002-07-15 |
Family
ID=15504494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15079092A Expired - Fee Related JP3302721B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302721B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515311A (en) * | 1993-07-26 | 1996-05-07 | Olympus Optical Co., Ltd. | Method of driving ferroelectric memory |
| JPH11110393A (ja) * | 1997-09-30 | 1999-04-23 | Ricoh Co Ltd | 情報処理方法および文書検索装置 |
| WO2000028596A1 (de) * | 1998-11-10 | 2000-05-18 | Infineon Technologies Ag | Speicherzellenanordnung |
| US7173843B2 (en) * | 2003-12-22 | 2007-02-06 | Hynix Semiconductor Inc. | Serial diode cell and nonvolatile memory device using the same |
-
1992
- 1992-06-10 JP JP15079092A patent/JP3302721B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515311A (en) * | 1993-07-26 | 1996-05-07 | Olympus Optical Co., Ltd. | Method of driving ferroelectric memory |
| JPH11110393A (ja) * | 1997-09-30 | 1999-04-23 | Ricoh Co Ltd | 情報処理方法および文書検索装置 |
| WO2000028596A1 (de) * | 1998-11-10 | 2000-05-18 | Infineon Technologies Ag | Speicherzellenanordnung |
| US6438022B2 (en) | 1998-11-10 | 2002-08-20 | Infineon Technologies Ag | Memory cell configuration |
| US7173843B2 (en) * | 2003-12-22 | 2007-02-06 | Hynix Semiconductor Inc. | Serial diode cell and nonvolatile memory device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3302721B2 (ja) | 2002-07-15 |
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