JPH08335645A

JPH08335645A - 半導体装置とその制御方法

Info

Publication number: JPH08335645A
Application number: JP7142280A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-08
Filing date: 1995-06-08
Publication date: 1996-12-17
Anticipated expiration: 2021-08-02
Also published as: US5723885A; JP3805001B2

Abstract

(57)【要約】【目的】集積度が高く、動作制御を正確に行うことが
できる不揮発性の半導体装置を得る。【構成】この発明によるメモリセルトランジスタはゲ
ート電極６と半導体領域１の間に強誘電体膜を含むゲー
ト誘電体膜５を形成し、半導体領域１を介してゲート電
極６に対する位置に裏面電極７を形成している。裏面電
極７に電位を印加することで半導体領域１のチャネル形
成領域４にチャネルを形成し、チャネルとゲート電極６
との電位差によって強誘電体を任意に分極させ、メモリ
セルに情報を書き込むことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、強誘電体膜を用いて
情報を記憶させるメモリセルを含む半導体装置と、この
半導体装置を用いた情報の読み出し書き込み等の制御方
法に関するものである。

【０００２】

【従来の技術】図１４は、特開平４−２５６３６１号公
報に記載の半導体装置のメモリセルを示す図であり、図
において１０１はＮ型不純物を含む半導体基板、１０
２、１０３はＰウェル領域、１０５、１０６はゲート電
極、１０７、１０８は強誘電体膜、１０９、１１０、１
１１はＮ型高濃度不純物領域、１１２、１１３、１１４
はＰ型高濃度不純物領域、１１５は入力端子、１１６は
出力端子、１１７、１１８、１１９はトランジスタ、Ｗ
Ｌはワード線、ＢＬはビット線、／ＢＬは相補ビット線
をそれぞれ示している。また、図１５は図１４の半導体
装置と等しい回路図であり、図において１２０はＮ型抵
抗を、１２１はＰ型抵抗をそれぞれ示している。このメ
モリセルは半導体基板等の半導体領域の一主面上のチャ
ネル領域となる領域上に強誘電体膜を積層し、この強誘
電体膜上にゲート電極を形成している。さらに、半導体
基板の一主面のゲート電極の一方の端部と、この反対側
の端部にソース／ドレイン領域となる高濃度不純物領域
を形成している。この装置において特徴的なのは、ゲー
ト電極と半導体領域の間に強誘電体膜が形成されている
点であり、ゲート電極に電位を印加することによってこ
の誘電体を分極させ、この分極によって情報を記憶させ
ているものである。また、この半導体装置では、半導体
領域とソース／ドレイン領域に含まれる不純物の型は同
一であり、ソース／ドレイン領域の不純物濃度は、チャ
ネル領域等となり得る半導体領域の不純物濃度よりも大
きいものとなっている。

【０００３】図１４のメモリセルへの情報の書き込み
は、ワード線（図示せず）、一対のビット線（図示せ
ず）をすべてＯＮ状態とし（相補ビット線はＯＦＦ状態
とする）、入力端子１１５に正電圧を印加すると、強誘
電体膜１０７、１０８は分極し、Ｐ型ウエル領域２の主
面及びＮ型ウエル領域１０４の主面に負電荷を誘起す
る。つまりＰウエル領域１０２の主面には空乏層が形成
される。この空乏層がＰウエル領域４の主面及びＮウエ
ル領域１０４の主面には電子が誘起され、Ｎ型抵抗１２
０の抵抗は減少する。その結果、出力端子１１６にはＨ
ｉｇｈが出力される。また、この状態において、入力端
子に電位を印加しなくても、強誘電体膜には残留分極が
残るので、出力端子のＨｉｇｈは保持される。すなわ
ち、“１”が記憶されたことになる。また、入力端子に
負電荷を印加した場合は、Ｐウエル領域１０２の主面及
びＮウエル領域１０４の主面には正電荷が誘起され、Ｐ
型抵抗１２０に空乏層が生じてＮ型抵抗１２０は著しく
高抵抗となる。一方、Ｐウエル領域１０２の主面には正
孔が誘起され、Ｐ型抵抗１２１は低抵抗になる。その結
果、出力端子にはＬｏｗがあらわれ、すなわち“０”を
記憶したことになる。さらに、強誘電体は電源を切った
後においても残留分極のため情報が失われることはな
く、このメモリセルは一度記憶した情報を半永久的に保
持し続ける。

【０００４】次に、データの読み出しについて説明す
る。読み出しの場合はワード線はＯＦＦ状態のままと
し、一対のビット線をＯＮ状態にする。情報“１”が書
き込まれた状態である場合は、出力端子にはＨｉｇｈ
が、“０”が書き込まれた状態である場合は、出力端子
にはＬｏｗが出力される。

【０００５】

【発明が解決しようとする課題】上記のような半導体装
置にあっては、メモリセルは“０”若しくは“１”の２
値情報のみを記憶するものであったため、保持できる情
報量がそれほど多くなかった。さらに、メモリセルに情
報を書き込む場合に、ゲート電極と半導体基板との電位
差によってゲート電極−半導体基板間に形成する強誘電
体膜を分極させていたが、半導体基板の電位は所定の電
位に固定されていることが一般的であり、主にゲート電
極の電位によってのみ強誘電体の分極の向きを制御しな
くてはならないという問題があった。

【０００６】

【課題を解決するための手段】この発明に係る半導体装
置は、チャネル領域となる第一の導電型の半導体領域、
上記第一の導電型の半導体領域の両端に形成されたソー
ス／ドレイン領域となる第二の導電型の半導体領域、上
記第一の導電型の半導体領域の一主面上に形成された強
誘電体膜を含むゲート誘電体膜、上記強誘電体膜上に形
成されたゲート電極、上記第一の導電型の半導体領域の
他の主面のゲート電極に対向する位置に絶縁膜を介して
形成された裏面電極を含むメモリセルを形成したもので
ある。

【０００７】さらに、この発明に係る半導体装置は、他
の主面と裏面電極間に介在させた絶縁膜は強誘電体膜を
含むものとしたものである。

【０００８】さらに、この発明に係る半導体装置は、ゲ
ート電極と裏面電極は帯状に形成されたものであり、両
電極は互いに異なる方向に延在配置したものとする。

【０００９】また、この発明に係る半導体装置は、ゲー
ト電極と裏面電極は帯状に形成されたものであり、両電
極は互いに異なる方向に延在配置されたものであり、一
つのメモリセルに形成されたソース領域とドレイン領域
は、ゲート電極及び裏面電極の延在方向と異なる方向上
に配置されたものとする。

【００１０】また、この発明に係る半導体装置は、ゲー
ト電極と裏面電極は帯状に形成されたものであり、両電
極は互いに異なる方向に延在配置されたものであり、メ
モリセルのゲート電極と裏面電極が重畳する位置におい
て、それぞれの電極の延在方向がなす角は直角であるも
のとする。

【００１１】また、この発明に係る半導体装置は、行及
び列方向に配置された複数個のメモリセル、上記複数個
のメモリセルのソース若しくはドレイン領域同士を接続
する複数本の第一の配線と、上記複数個のメモリセルの
ドレイン領域若しくはソース領域同士を接続し、第一の
配線が伸びる方向と異なる方向に配置された複数本の第
二の配線、上記第一、若しくは第二の配線のいずれか一
方の隣接する２本の配線に接続されたセンスアンプを備
えたものとする。

【００１２】また、この発明に係る半導体装置の制御方
法は、チャネル領域となる第一の導電型の半導体領域の
一主面上に強誘電体膜を含むゲート誘電体膜を介して形
成されたゲート電極に所定の電位を印加する第一のステ
ップ、上記第一の導電型の半導体領域の両端に接して形
成されたソース／ドレイン領域となる第二の導電型の半
導体領域の電位を所定の電位とする第二のステップ、上
記第一の導電型の半導体領域の電位を上記第二の半導体
領域の電位と同じ電位とする第三のステップ、上記ゲー
ト電極の電位と上記第一の導電型の半導体領域の電位と
の電位差によって強誘電体膜を分極させる第四のステッ
プを含むものとする。

【００１３】さらに、この発明に係る半導体装置の制御
方法は、チャネル領域となる第一の導電型の半導体領域
の一主面上に強誘電体膜を含むゲート誘電体膜を介して
形成されたゲート電極に所定の電位を印加する第一のス
テップ、上記第一の導電型の半導体領域の両端に接して
形成されたソース／ドレイン領域となる第二の導電型の
半導体領域の電位を所定の電位とする第二のステップ、
上記第一の導電型の半導体領域の電位を上記第二の半導
体領域の電位と同じ電位とする第三のステップ、上記ゲ
ート電極の電位と上記第一の導電型の半導体領域の電位
との電位差によって強誘電体膜を分極させる第四のステ
ップを含み、第四のステップにおいて分極する強誘電体
は複数の分極状態を取り得るものとする。

【００１４】さらに、この発明に係る半導体装置の制御
方法は、チャネル領域となる第一の導電型の半導体領域
の一主面上に強誘電体膜を含むゲート誘電体膜を介して
形成されたゲート電極に所定の電位を印加する第一のス
テップ、上記第一の導電型の半導体領域の両端に接して
形成されたソース／ドレイン領域となる第二の導電型の
半導体領域の電位を所定の電位とする第二のステップ、
上記第一の導電型の半導体領域の電位を上記第二の半導
体領域の電位と同じ電位とする第三のステップ、上記ゲ
ート電極の電位と上記第一の導電型の半導体領域の電位
との電位差によって強誘電体膜を分極させる第四のステ
ップに加え、ゲート電極に所定の電位を印加する第五の
ステップ、ソース／ドレイン領域間に流れる電流値を検
知する第六のステップを含むものとする。

【００１５】また、この発明に係る半導体装置の制御方
法は、チャネル領域となり、一主面と他の主面が形成さ
れた第一の導電型の半導体領域の他の主面下に絶縁膜を
介して形成された裏面電極に所定の電位を印加し、第一
の導電型の半導体領域に反転層を形成する第一のステッ
プ、上記第一の導電型の半導体領域の両端に接して形成
されたソース／ドレイン領域となる第二の導電型の半導
体領域に所定の電位を印加し、反転層の電位をソース／
ドレイン領域の電位と同電位とする第二のステップ、上
記第一の導電型の半導体領域の一主面上に強誘電体膜を
含むゲート誘電体膜を介して形成されたゲート電極に任
意の大きさの電位を印加し、ゲート電極の電位と反転層
の電位との電位差によってゲート誘電体膜内の強誘電体
膜を分極させる第三のステップを含むものとする。

【００１６】さらに、この発明に係る半導体装置の制御
方法は、チャネル領域となり、一主面と他の主面が形成
された第一の導電型の半導体領域の他の主面下に絶縁膜
を介して形成された裏面電極に所定の電位を印加し、第
一の導電型の半導体領域に反転層を形成する第一のステ
ップ、上記第一の導電型の半導体領域の両端に接して形
成されたソース／ドレイン領域となる第二の導電型の半
導体領域に所定の電位を印加し、反転層の電位をソース
／ドレイン領域の電位と同電位とする第二のステップ、
上記第一の導電型の半導体領域の一主面上に強誘電体膜
を含むゲート誘電体膜を介して形成されたゲート電極に
任意の大きさの電位を印加し、ゲート電極の電位と反転
層の電位との電位差によってゲート誘電体膜内の強誘電
体膜を分極させる第三のステップを含み、第三のステッ
プにおいて、強誘電体膜は複数の分極状態を取り得るも
のとする。

【００１７】さらに、この発明に係る半導体装置の制御
方法は、第一の導電型の半導体領域はＰ型不純物を含
み、ソース／ドレイン領域はＮ型不純物を含み、第一の
ステップにおいては裏面電極に正の電位を印加し、第三
のステップにおいては正、若しくは負の電位を印加する
か、若しくは、第一の導電型の半導体領域はＮ型不純物
を含み、ソース／ドレイン領域はＰ型不純物を含み、第
一のステップにおいては裏面電極に負の電位を印加し、
第三のステップにおいては負、若しくは正の電位を印加
するものとする。

【００１８】また、この発明に係る半導体装置の制御方
法は、行及び列方向に配置されたメモリセルの内、行若
しくは列方向に配置されたメモリセルの一主面と他の主
面を持つ第一の導電型の半導体領域の他の主面下に絶縁
膜を介して形成された裏面電極を接続する複数本の第一
の電極線の内、所定本数を選択的に所定の電位とし、第
一の導電型の半導体領域に反転層を形成する第一のステ
ップ、列若しくは行方向に配置されたメモリセルの第一
の導電型の半導体領域の一主面上に強誘電体膜を含むゲ
ート誘電体膜を介して形成されたゲート電極を接続する
複数本の第二の電極線の内、所定本数を選択的に所定の
電位とする第二のステップ、上記第一の導電型の半導体
領域の両端に接して形成された第二の導電型の半導体領
域に所定の電位を印加し、第一の導電型の半導体領域に
形成された反転層の電位も第二の導電型の半導体領域の
電位と同電位とする第三のステップ、選択的に所定の電
位を印加された第一の電極線と第二の電極線が互いに重
畳する位置にあるメモリセルのゲート誘電体膜内の強誘
電体膜をゲート電極の電位と反転層の電位との電位差に
よって分極させる第四のステップを含むものとする。

【００１９】さらに、この発明に係る半導体装置の制御
方法は、少なくとも列若しくは行方向に配置されたメモ
リセルの第一の導電型の半導体領域の一主面上に強誘電
体膜を含むゲート誘電体膜を介して形成されたゲート電
極を接続する複数本の第二の電極線の内、所定本数を選
択的に所定の電位とする第二のステップ、上記第一の導
電型の半導体領域の両端に接して形成された第二の導電
型の半導体領域に所定の電位を印加し、第一の導電型の
半導体領域に形成された反転層の電位も第二の導電型の
半導体領域の電位と同電位とする第三のステップのステ
ップのいずれか一方において選択状態とする第一、若し
くは第二の電極線は複数本であるものとする。

【００２０】また、この発明に係る半導体装置の制御方
法は、行及び列方向に配置された複数個のメモリセルの
内、列方向に隣接して並んだ２つのメモリセルの第一の
導電型の半導体領域の一主面上に形成されたゲート誘電
体膜は一方の強誘電体膜が分極する方向は他の強誘電体
膜が分極する方向の相補的な方向であり、上記のメモリ
セルの行方向に配置されたメモリセルの上記第一の導電
型の半導体領域上にゲート誘電体膜を介して形成された
ゲート電極を接続し、行方向に延在する電極線に所定の
電位印加する第一のステップ、上記第一の導電型の半導
体領域の両端に接して形成されたソース／ドレイン領域
となる第二の導電型の半導体領域のソース領域とドレイ
ン領域間に電界を形成する第二のステップ、上記列方向
に隣接して並んだ２つのメモリセルのソース領域に接続
された２本の配線が接続された電流比較器において、一
方のメモリセルのソース領域から流れる電流と他方の相
補的な方向に強誘電体膜が分極するメモリセルのソース
領域から流れる電流を比較し、一方のメモリセルに記憶
された情報を検知する第三のステップを含むものとす
る。

【００２１】

【作用】この発明における半導体装置は、裏面電極の形
成によって、この裏面電極に所定の電位を印加すること
でチャネルとなる第一の導電型の半導体領域を空乏化さ
せる、若しくは反転層とする。

【００２２】さらに、この発明における半導体装置は、
裏面電極と第一の導電型の半導体領域との間に形成する
絶縁膜を強誘電体を含むものとすることによって、この
強誘電体に対して、裏面電極と第一の導電型の半導体領
域間の電位差を調整することで、裏面電極から第一の導
電型の半導体領域に向かう電界を助長する方向に強誘電
体膜が分極する。

【００２３】さらに、この発明における半導体装置は、
帯状に形成されたゲート電極と裏面電極の延在する方向
が互いに異なり、ゲート電極と裏面電極の重畳する位置
をメモリセルのチャネルを形成する領域とする。

【００２４】さらに、この発明における半導体装置は、
帯状に形成されたゲート電極と裏面電極の延在する方向
が互いに異なり、ゲート電極と裏面電極の重畳する位置
にメモリセルのチャネル形成領域を形成し、このチャネ
ル形成領域に接して形成されるソース領域とドレイン領
域は、ゲート電極及び裏面電極の半導体領域の延在する
方向と異なる方向に配置することで、ソース／ドレイン
領域がゲート電極及び裏面電極と重ならない位置に配置
する。

【００２５】また、この発明における半導体装置は、帯
状に形成されたゲート電極と裏面電極が延在する方向を
互いに直行させることにより、行及び列方向に配置され
た複数個のメモリセルの配置はマトリクス状となる。

【００２６】また、この発明における半導体装置は、複
数本からなる第一の配線若しくは第二の配線のいずれか
一方の配線の内、少なくとも一本の配線を他の配線につ
ながるメモリセルの情報の読み出しの際の基準電流を供
給する配線として用いる。

【００２７】この発明における半導体装置の制御方法
は、裏面電極から電位を印加することで第一の導電型の
半導体領域に反転層を形成し、ソース／ドレイン電極に
印加する電位によって反転層の電位も調整し、ゲート電
極に所定の電位を印加することでゲート電極と反転層の
電位差を決定し、ゲート誘電体膜内の強電体膜分極状態
を決定し、情報を記憶させる。

【００２８】さらに、この発明における半導体装置の制
御方法は、ゲート電極と反転層の電位差を複数段階と
し、また、ゲート電極と反転層の間に形成する電界の向
きを変化させ、強誘電体膜の分極状態を複数とする。

【００２９】さらに、この発明における半導体装置の制
御方法は、トランジスタ型メモリセルのゲート電極にし
きい値程度の所定の電位を印加することで、強誘電体の
分極の方向及び分極の強さに応じてソース／ドレイン領
域間に流れる電流の大きさを検知してメモリセル内に記
憶されている情報の検知を行う。

【００３０】また、この発明における半導体装置の制御
方法は、裏面電極に電位を印加することで第一の導電型
の半導体領域に反転層を形成し、この反転層の電位をソ
ース／ドレイン領域に印加する電位と同電位にし、ゲー
ト電極に印加する電位と反転層の電位との電位差によっ
てゲート誘電体膜内の強誘電体を分極させる。

【００３１】さらに、この発明における半導体装置の制
御方法は、ゲート誘電体膜に印加する電圧を変え、電界
の方向を変化させることによってゲート誘電体膜内の強
誘電体は複数の分極状態をとる。

【００３２】また、この発明における半導体装置の制御
方法は、チャネル領域がＰ型不純物を含む半導体領域で
あり、ソース／ドレイン領域がＮ型不純物を含む半導体
領域であるものについては、裏面電極に正の電位を印加
することで反転層の形成を行い、ソース／ドレイン領域
に所定の電位を印加することでゲート誘電体膜内の強誘
電体膜を分極させる。

【００３３】さらに、この発明における半導体装置の制
御方法は、チャネル領域がＮ型不純物を含む半導体領域
であり、ソース／ドレイン領域がＰ型不純物を含む半導
体領域であるものについては、裏面電極に負の電位を印
加することで反転層の形成を行い、ソース／ドレイン領
域に所定の電位を印加することでゲート誘電体膜内の強
誘電体膜を分極させる。

【００３４】また、この発明における半導体装置の制御
方法は、裏面電極を接続する複数本の第一の電極線の
内、所定本数を選択的に所定の電位とすることで、選択
的に所定のトランジスタ型メモリセルに対して反転層の
形成を行い、ソース／ドレイン領域に所定の電位を印加
することで反転層の電位をソース／ドレイン領域の電位
と同じ電位とし、ゲート電極を接続する第二の電極線の
内、所定本数を選択的に所定の電位とすることで、第一
の電極線と第二の電極線が重畳する位置にあるメモリセ
ルのゲート誘電体膜内の強誘電体膜をゲート電極の電位
と反転層の電位によって分極させ、複数本の第一の電極
線若しくは複数本の第二の電極線を選択することで、複
数のメモリセル内に記憶する情報を一括に書き換えるこ
とが可能である。

【００３５】さらに、この発明における半導体装置の制
御方法は、選択する第一の電極線と第二の電極線を複数
本とすることで、まとまった数のメモリセルに対して一
括に情報を書き換えるものである。

【００３６】また、この発明における半導体装置の制御
方法は、２つのメモリセルに相補的な情報をそれぞれ書
き込み、情報の読み出しの際に、一方の読み出し電流を
基準電流とし、他方の読み出し電流と比較することで情
報の検知を行う。

【００３７】

【実施例】

実施例１．以下、この発明の実施例を図について説明す
る。図１は１つのメモリセルを示す図であり、図１にお
いて１はシリコン層からなり、Ｐ型低濃度不純物領域で
あるメモリセルの半導体領域、２、３は上記半導体領域
１に形成されたＮ型高濃度不純物領域であるソース／ド
レイン領域、４は上記半導体領域１内に形成されたソー
ス／ドレイン領域２、３に挟まれたチャネル形成領域で
ある。５は上記チャネル形成領域４上に形成された強誘
電体膜を含むゲート誘電体膜、６は上記ゲート誘電体膜
５上に形成されたゲート電極、７は半導体領域１上に形
成されたゲート電極６に対向した位置に絶縁膜８を介し
て形成された裏面ゲートをそれぞれ示している。この図
１に示した半導体装置の強誘電体はチタン酸バリウム
（ＢａＴｉＯ₃）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ₃）等で構成されており、これらの強誘電体物質は一
度電界中に置かれると分極し、この分極状態を残留分極
によって保持し続けるという性質をもっている。

【００３８】また、ゲート電極６のゲート長及びゲート
幅は５０００Å程度、ゲート誘電体膜５は約３００〜４
００Å程度の厚さの膜であり、絶縁膜８は二酸化シリコ
ンからなる層によって形成されている場合は、その膜厚
は１００Å程度であり、ソース／ドレイン領域２、３に
含まれるＮ型不純物の不純物濃度は１０²⁰／ｃｍ³程度
である。また、半導体領域を形成する層の厚さは２００
〜３０００Åであり、形成しようとする半導体装置によ
ってその厚さを調整することを必要とする。

【００３９】次に、上記のようなメモリセルが複数個配
置されているメモリセルアレイについて図２を用いて説
明する。図において、メモリセルは行及び列方向にマト
リクス状に配置されており、９はソース／ドレイン領域
２、３と他の導電層を電気的に接続する接続部、１０は
メモリセルの情報の読み出し時に電圧を印加するための
配線、１１は同じくメモリセルの情報の読み出し時に電
流を引き抜くための配線、１２は情報の読み出しの際に
必要となる基準電流線、１３は基準電流とメモリセルか
ら引き抜かれた電流を比較するための電流比較器を示し
ている。他の符号は、既に説明に用いた符号と同一符号
は同一、若しくは相当部分を示している。このメモリセ
ルアレイの配置において特徴的なのは、ゲート電極６と
裏面電極７を構成する導電層が伸びる方向は、互いに直
行しているという点であり、チャネル形成領域４はゲー
ト電極６と裏面電極７が重畳した位置にそれぞれ形成さ
れている。

【００４０】図２のメモリセルアレイの一部（２行×３
列）のメモリセルの平面図を図３に示し、行方向に延在
するゲート電極６における破線Ｈ部分での要部断面図を
図４（ａ）に示する。図３、図４（ａ）において、符号
１４ａは複数のメモリセルを互いに電気的に分離する二
酸化シリコンからなるフィールド酸化膜、１４ｂは二酸
化シリコン等からなる絶縁膜、その他の符号はすでに説
明した符号は同一、若しくは相当部分を示している。ま
た、行方向に並ぶメモリセルのドレイン領域３をそれぞ
れ接続する、読み出し時の電圧印加用配線１１における
破線Ｊ部分での要部断面図を図４（ｂ）に示す。図４
（ａ）、図４（ｂ）に示すように、チャネル形成領域４
の上部には、ゲート電極６、下部には裏面電極７がそれ
ぞれ形成されており、この２つの電極が重畳する位置に
近接してメモリセルトランジスタのソース／ドレイン領
域２、３が形成されている。また、行方向に並んだメモ
リセルのドレイン領域３を接続する配線１０はメモリセ
ルの行方向に延在するように配置され、列方向に並んだ
メモリセルのソース領域２を接続するように配置され、
２つの配線は平面図でいうと互いに直角に交差している
ことが分かる。

【００４１】次に、上記のような半導体装置の情報の書
き込みについて図５を用いて説明する。まず“１”の書
き込みの場合、図５（ａ）に示すように、裏面電極７に
５Ｖ程度の電位を印加する。これによって半導体領域１
内のチャネル形成領域４にチャネル（反転層）を形成す
る。ここで、チャネルは半導体領域１のシリコン層の厚
さが２００〜３００Åと非常に薄い場合はチャネル形成
領域４全体に形成され、また、半導体領域１のシリコン
層の厚さが２０００〜３０００Åと比較的厚い場合は、
裏面電極７に近いシリコン層表面にチャネルが形成さ
れ、シリコン層の表面以外の領域は完全に空乏化した状
態となる。この半導体領域１のシリコン層は薄く形成す
る方が高速動作のためには有利であり、またシリコン層
を厚く形成する方が厚いほうが製造における裕度が大き
くなるという利点がある。上記のようにチャネルを形成
した後、配線１０、１１に０Ｖを印加し、ソース／ドレ
イン領域２、３の電位を０Ｖに固定し、このソース／ド
レイン領域２、３の電位を固定することでチャネルの電
位も同時にソース／ドレイン領域２、３と同電位（０
Ｖ）にする。この場合はチャネルの電位を０Ｖとした
が、ソース／ドレイン領域２、３に与える電位を調整す
ることによってチャネルの電位を調整することができ
る。次にゲート電極６に５Ｖ程度の電位を印加し、チャ
ネルとゲート電極６間の電位差によってゲート誘電体膜
５内の強誘電体膜を一定の方向に分極させることが可能
となる。すでに述べたように、この強誘電体膜の分極
は、再書き込みしない限り、残留分極の働きによって、
半永久的にこの時分極させた分極状態を保つ。一方、
“０”の書き込みの場合は、図５（ｂ）に示すように
“１”の書き込みの場合と同様に、まず裏面電極７に５
Ｖ程度の電位を印加し、チャネル形成領域４にチャネル
（反転層）を形成し、ソース／ドレイン領域２、３の電
位を０Ｖにすることでチャネルの電位を０Ｖとする。次
にゲート電極６に−５Ｖを印加し、ゲート誘電体膜５内
の強誘電体膜を“１”の書き込みの場合と逆の方向に分
極させる。このように強誘電体の分極の向きによって、
それぞれ異なる情報をメモリセルに保持させることが可
能となる。

【００４２】次に、メモリセルの情報の読み出しについ
て、図６（ａ）、図６（ｂ）を用いて説明する。このメ
モリセルトランジスタのゲート誘電体膜５が分極してい
ない状態でのしきい値を２Ｖとすると、“１”の情報が
記憶されたメモリセルのゲート電極に２Ｖの電圧を印加
した場合に、強誘電体の分極の向きが、ゲート電極６か
らチャネル形成領域に向かって負から正の向きである
と、チャネル形成領域４に対して印加される電界を助長
することになり、シリコン層のチャネルの形成は保持さ
れた状態となる。従って、このときにソース／ドレイン
電極２、３間に電界をかけると電流（読み出し電流）が
流れるので、この電流を検出し、この電流値と基準電流
値との差を電流比較器１３によって検出すればデータの
読み出しが可能となる（図６（ａ））。また、このよう
に一度情報を読み出し動作を行っただけでは強誘電体膜
中の分極の向きが変わることはなく、情報が破壊されて
いることはないので、リフレッシュを行う必要はなく、
何度でも同じ情報を読み出すことが可能である。一方、
“０”の情報が記憶されているメモリセルのゲート電極
６に、同様に２Ｖの電位を印加した場合では、強誘電体
膜の分極の向きが、ゲート電極６からチャネル形成領域
４に向かう電界の向きと逆方向となるため、チャネル形
成領域４に対して印加される電界の強さを弱めることに
なり、チャネルの形成が抑制される。チャネルが形成さ
れないとソース／ドレイン領域２、３間に電界をかけて
も電流は流れない（図６（ｂ））。このように強誘電体
の分極の向きによって、同じ電位をゲート電極６に印加
しても、ソース／ドレイン領域２、３間に電流が流れる
か否かという差が生じる。この現象を利用することでメ
モリセルに保持されている情報を検知することができ
る。また、書き込み動作時に裏面電極７に電位を印加す
ることよってチャネルを形成する一列のメモリセルと、
ゲート電極６に情報の書き込みの為の電位を印加される
一行のメモリセルの内、両方に共有されるメモリセルに
ついてのみ、選択的に書き込みが可能となり、他のメモ
リセルに間違った情報を記憶させることを防止できる。
さらに、この実施例においては、メモリセルトランジス
タはＮチャネル型トランジスタを示したが、Ｐチャネル
型トランジスタであっても印加電圧の正負を逆にするな
どして同様の動作が可能となる。

【００４３】実施例２．次に、この発明の別の実施例に
ついて説明する。この実施例と先述の実施例１との違い
は、実施例１ではメモリセルが保持する情報は“Ｈ
（１）”若しくは“Ｌ（０）”の２値であったが、本実
施例では３値以上の多値情報を保持する場合について述
べる。多値情報を保持するメモリセルの構造は、実施例
１と全く同じ構造であり、情報の書き込み及び読み込み
等の制御方法に違いがある。まず、情報の書き込みの場
合であるが、（図５（ａ）を参照して）“Ｈ”の情報を
記憶させるときは、裏面電極７に５Ｖ程度の電位を印加
し、チャネル形成領域４にチャネル（反転層）を形成す
る。次にソース／ドレイン領域２、３に所定の電位、例
えば０Ｖを印加し、チャネルの電位も０Ｖに固定する。
次にゲート電極６に５Ｖ程度の電位を印加し、ゲート誘
電体膜５内の強誘電体をゲート電極６からチャネル形成
領域４に向かう電界を助長する方向に分極させ、このメ
モリセルに“Ｈ”の情報を記憶させる（この書き込み方
法については、実施例１の“１”を記憶させた場合と全
く同様である）。

【００４４】また、“Ｈ”と“Ｌ”の中間値であり、
“Ｈ”と“Ｌ”の平均値よりも比較的“Ｈ”に近い値の
情報を“中間Ｈ”とすると、この情報の記憶方法は、ま
ず裏面電極７に５Ｖ程度の電位を印加し、チャネル形成
領域４にチャネルを形成する。次にソース／ドレイン領
域２、３に０Ｖ程度の電位を印加し、チャネルの電位も
０Ｖとし、ゲート電極６に０Ｖ以上５Ｖ未満の電位を印
加することでゲート電極６−チャネル間の電位差によっ
てゲート誘電体膜５内の強誘電体膜を分極させる。この
ときの分極の向きは“Ｈ”の場合と同様であるが、“中
間Ｈ”の場合は分極の強さが小さいために、ゲート電極
６からチャネルに向かう電界を助長する働きが“Ｈ”を
記憶している場合よりも小さくなっている。

【００４５】次に、“Ｌ”の情報を記憶させるときは、
裏面電極７に５Ｖ程度の電位を印加し、チャネル形成領
域４にチャネルを形成する。次にソース／ドレイン領域
２、３に所定の電位、例えば０Ｖを印加し、チャネルの
電位も０Ｖに固定する。次にゲート電極６に−５Ｖ程度
の電位を印加し、ゲート誘電体膜５内の強誘電体膜をゲ
ート電極６からチャネル形成領域４に向かう電界を打ち
消す方向に分極させ、このメモリセルに“Ｌ”の情報を
記憶させる（この書き込み方法については、実施例１の
“０”を記憶させた場合と全く同様である）。また、
“Ｈ”と“Ｌ”の中間値であり、“Ｈ”と“Ｌ”の平均
値よりも比較的“Ｌ”に近い値の情報を“中間Ｌ”とす
ると、この情報の記憶方法は、まず裏面電極７に５Ｖ程
度の電位を印加し、チャネル形成領域４にチャネルを形
成する。次にソース／ドレイン領域２、３に０Ｖ程度の
電位を印加し、チャネルの電位も０Ｖとし、ゲート電極
６に−５Ｖよりも大きく０Ｖ未満の電位を印加すること
でゲート電極６−チャネル間の電位差によってゲート誘
電体膜５内の強誘電体膜を分極させる。このときの分極
の向きは“Ｌ”の場合と同様であるが、“中間Ｌ”の場
合は分極の強さが小さいために、ゲート電極６からチャ
ネルに向かう電界を打ち消す働きが“Ｌ”を記憶してい
る場合よりも小さくなっている。このように強誘電体膜
の分極の向きと分極の強さを調整することで３値以上の
多値情報を記憶させることが可能となる。

【００４６】次に、この多値情報の読み出し方法につい
て説明する。多値情報として４値（“Ｈ”、“中間
Ｈ”、“中間Ｌ”、“Ｌ”）のうち、いずれかを取り得
る可能性がある場合、これらの情報は２ビットのデータ
によって、“Ｈ”は“１、１”、“中間Ｈ”は“１、
０”、“中間Ｌ”は“０、１”、“Ｌ”は“０、０”、
と表すことが可能である。これらの情報を得るために、
一つのメモリセルの読み出しの際に、メモリセルの読み
出し電流を複数のそれぞれ異なる大きさの基準電流と比
較する必要がある。この基準電流の大きさは、図７に示
すように、メモリセルの読み出し電流が４段階に
（“Ｈ”、“中間Ｈ”、“中間Ｌ”、“Ｌ”にそれぞれ
対応する大きさの電流に）分別されている場合、“Ｈ”
の読み出し電流と“中間Ｈ”の読み出し電流の中間値
（基準電流１）、同様に、“中間Ｈ”の読み出し電流と
“中間Ｌ”の読み出し電流の中間値（基準電流２）、
“中間Ｌ”の読み出し電流と“Ｌ”の読み出し電流の中
間値（基準電流３）と設定し、それぞれの基準電流とメ
モリセルの読み出し電流を順次比較して、電流値の大小
関係を判定することが可能となる。

【００４７】この時の読み出し電流と基準電流の比較に
関する概念図を図８に示す。図８において、１５ａない
し１５ｅはＰチャネル型トランジスタ１５ｆないし１５
ｊはＮチャネル型トランジスタをそれぞれ示しており、
このＰチャネル型トランジスタ１５ｃのゲート電極には
基準電流１を生成する電位が供給されており、このトラ
ンジスタが導通状態の時に基準電流１が形成される。同
様にＰチャネル型トランジスタ１５ｄ、１５ｅによって
も基準電流２、３が生成される。

【００４８】この例に示すように、４値情報を記憶でき
るメモリセルの場合は、比較後の出力情報は３値となる
のであるが、図８に示すようにそれぞれ、基準電流１と
メモリセルの読み出し電流の大小関係を（メモリセルの
読み出し電流の電流値が基準電流１の電流値よりも大き
い場合は“１”、小さい場合は“０”というように）、
それぞれ出力端子Ａから出力し、同様に、基準電流２と
メモリセルの読み出し電流の大小関係をそれぞれ出力端
子Ｂから出力し、基準電流３とメモリセルの読み出し電
流の大小関係をそれぞれ出力端子Ｃから出力する。それ
ぞれの出力端子から出力される情報（出力Ａ、Ｂ、Ｃ）
と、メモリセルに記憶されている情報の対応図を図９に
示す。図９に示すように、出力Ａ、Ｂ、Ｃがすべて
“０”であった場合、メモリセルが保持する情報は
“Ｌ”（２ビットのデータ（データのビットフォーマッ
ト）で表すと“０、０”に相当する情報）であり、出力
Ａ、Ｂが“０”、出力Ｃが“１”であった場合、メモリ
セルが保持する情報は“中間Ｌ”（“０、１”）、出力
Ａが“０”、出力Ｂ、Ｃが“１”であった場合、メモリ
セルが保持する情報は“中間Ｈ”（“１、０”）、出力
Ａ、Ｂ、Ｃがすべて“１”であった場合、メモリセルが
保持する情報は“Ｈ”（“１、１”）とすることで、メ
モリセルの読み出し電流の大きさを比較することで、メ
モリセルの情報を検知することが可能となる。このよう
に、通常のメモリセルでは２値情報を保持することが一
般的であり、多値情報を保持することは困難であった
が、上記のように、基準電流を複数段階の大きさに設定
し、順次メモリセルの読み出し電流と比較する方法で多
値情報を検知することが可能となる。さらに、一つのメ
モリセルが取り得る情報値が増加した為に、従来と同じ
メモリセル数の半導体装置においても、記憶させること
ができる情報量が増加することになり、実効的な容量増
加が可能となる。

【００４９】実施例３．次に、この発明の他の実施例に
ついて説明する。先述の実施例１、２では、行及び列方
向に配置した複数個のメモリセルにそれぞれ単独に情報
を保持させ、メモリセルの情報の読み出しの際には所定
の一つのメモリセルの読み出し電流と基準電流を電流比
較器（センスアンプ）１３において比較し、情報を検知
していたが、この実施例では一つの情報を記憶させるた
めに２つのメモリセル（メモリセルＭＣと相補メモリセ
ル／ＭＣ）を用い、これら２つのメモリセルに互いに相
補な情報をそれぞれ記憶させ、情報の読み出しの際の基
準電流を相補メモリセル／ＭＣの読み出し電流とてい
る。この相補メモリセル／ＭＣを用いた半導体装置の要
部概念図を図１０に示す。図において１１ａはマトリク
ス状に配置された奇数列のメモリセルＭＣのソース領域
２をそれぞれ接続する配線、１１ｂは偶数列の相補メモ
リセル／ＭＣのソース領域２をそれぞれコンタクトを介
して接続する配線、その他、既に用いた符号と同一符号
は同一、若しくは相当部分を示している。また、電流比
較器１３はメモリセルの行方向に配置され、メモリセル
ＭＣのソース領域に接続された配線１１ａと相補メモリ
セル／ＭＣのソース領域２に接続された配線１１ｂから
供給される電流を比較するものである。

【００５０】次に、この半導体装置に対する情報の書き
込みについて説明する。まず“１”の書き込みの場合、
図１０に示すように、裏面電極７ａ、７ｂに５Ｖ程度の
電位を印加する。これによってメモリセルＭＣ及び相補
メモリセル／ＭＣのチャネル形成領域４にチャネル（反
転層）を形成する。チャネルを形成した後、配線１１
ａ、配線１１ｂ及びドレイン領域３に接続された配線１
０に０Ｖを印加し、メモリセルＭＣ及び相補メモリセル
／ＭＣのソース／ドレイン領域２、３の電位を０Ｖとす
ることによって、これらのメモリセルのチャネルの電位
も０Ｖとする。その後、メモリセルのゲート電極６ａに
５Ｖ程度の電位を印加し、ゲート電極６ａとチャネルの
電位差によって、ゲート誘電体膜５内の強誘電体を一定
の方向に分極させる。これと同時に、若しくは異なるタ
イミングで相補メモリセル／ＭＣのゲート電極６ａに対
して−５Ｖ程度の電位を印加し、ゲート電極６ａとチャ
ネルの電位差によって、ゲート誘電体膜５内の強誘電体
をメモリセルＭＣの強誘電体の分極方向と逆の方向に分
極させることで、メモリセルへの情報の書き込みができ
る。

【００５１】また、“０”の書き込みの場合、メモリセ
ルＭＣ及び相補メモリセル／ＭＣのチャネル形成領域４
にチャネルを形成するまでは“１”の書き込みと同様に
行う。チャネル形成後、ソース／ドレイン領域２、３に
それぞれ０Ｖの電位を給電し、チャネルの電位も０Ｖと
する。次に、メモリセルのゲート電極６ａに−５Ｖを印
加し、ゲート電極６ａとチャネルの電位差によって、ゲ
ート誘電体膜５内の強誘電体膜を一定の方向に分極させ
る（“１”を記憶させた場合と逆方向に分極する）。こ
れと同時に、若しくは異なるタイミングで相補メモリセ
ル／ＭＣのゲート電極６ａに対して５Ｖ程度の電位を印
加し、ゲート電極６ａとチャネルの電位差によって、ゲ
ート誘電体膜５内の強誘電体をメモリセルＭＣの強誘電
体の分極方向と逆の方向に分極させる（“１”を記憶さ
せた場合と逆方向に分極させる）ことによって、情報の
書き込みができる。

【００５２】次に、メモリセルＭＣの情報の読み出しに
ついて説明する。メモリセルＭＣ及び相補メモリセル／
ＭＣのメモリセルトランジスタのゲート誘電体膜５が分
極していない状態でのしきい値を２Ｖとすると“１”の
情報が記憶されたメモリセルＭＣのゲート電極６ａに２
Ｖの電圧を印加した場合に、強誘電体の分極の向きが、
ゲート電極６ａからチャネル形成領域４に向かって負か
ら正の向きであると、この強誘電体はゲート電極６ａか
らチャネルに印加される電界の強さを助長することにな
り、シリコン層のチャネルの形成は保持された状態とな
る。従って、このときにソース／ドレイン電極２、３間
に電界をかけると電流が流れる。同様に、相補メモリセ
ル／ＭＣに対してメモリセルＭＣのゲート電極６に印加
した電位と同じ電位を印加する。このときに、相補メモ
リセル／ＭＣはメモリセルＭＣと相反する情報を保持し
ているため、ゲート電極６ａからチャネルに向かう電界
を一部打ち消すように働き、チャネルが形成されなくな
る。従って、ソース／ドレイン電極２、３間に電界をか
けても電流は流れない。このメモリセルＭＣと相補メモ
リセル／ＭＣのソース領域２に接続された配線１１ａ、
１１ｂに上記の読み出し電流が流れ、この電流値を電流
比較器１３で比較する。この場合は、相補メモリセル／
ＭＣの読み出し電流は０Ａであり、一方、メモリセルＭ
Ｃの読み出し電流は数Ａとなり、このように相補メモリ
セル／ＭＣ側の読み出し電流と比較してメモリセルＭＣ
の読み出し電流が大きいことから、メモリセルが保持す
る情報が“１”であることを検知することが可能とな
る。

【００５３】また、メモリセルに“０”が記憶されてい
るときは、同様にゲート電極６ａに電位を印加し、ソー
ス／ドレイン電極２、３間に電界をかけた場合に、メモ
リセル側にはゲート誘電体膜５内の分極がゲート電極６
ａとチャネル間にかかる電界を打ち消す方向に働いてい
るため、チャネルが形成されなくなり、配線１１ａには
電流は流れない。一方、相補メモリセル／ＭＣ側にはゲ
ート誘電体膜５内の分極がゲート電極６ａとチャネル間
にかかる電界を助長する方向に働いているため、チャネ
ルは形成されたままであり、配線１１ｂには数Ａの電流
が流れる。配線１１ａ、１１ｂに流れる電流値を電流比
較器１３において比較し、相補メモリセル／ＭＣ側の読
み出し電流と比較してメモリセルの読み出し電流が小さ
いことが分かると、メモリセルＭＣが保持する情報が
“０”であると検知することが可能となる。

【００５４】また、この例に示すように、２つのメモリ
セルに一つの情報と、この情報の相補な情報をそれぞれ
を記憶させることで、電流比較器１３において両者の電
流値を比較した場合に、電流値の差が大きく出るために
情報の検知が正確に行えるようになる。また、この両者
の電流値の差がなかった場合、メモリセル内、若しくは
相補メモリセル内の情報が破壊されたことが分かる。ま
た、非常に長い期間情報を保持し続けたままであり、強
誘電体の残留分極状態が弱まり、２つのメモリセルの読
み出し電流値の差が小さくなって来た場合には、リフレ
ッシュを行うことによってメモリセル内の情報を保持す
ることが可能となるなどの利点がある。

【００５５】実施例４．次に、この発明の別の実施例と
して図１１に示すようなメモリセルの構造が考えられ
る。実施例１ないし３において既に示したトランジスタ
型メモリセルは（図１）を参照して）半導体領域１とゲ
ート電極６の間にゲート誘電体膜５に含まれる強誘電体
膜を形成しただけでなく、裏面電極７と半導体領域１の
間にも強誘電体膜１６を形成したという点に特徴があ
る。このメモリセルを用いた半導体装置の書き込み動作
について説明する。“０”、“１”のいずれの情報を書
き込む場合も、まず半導体領域１のチャネル形成領域４
にチャネルを形成することが必要となる。このチャネル
を形成する際に裏面電極７からチャネル形成領域４に対
して電界が印加されるが、あらかじめ裏面電極７に近い
側の強誘電体膜１６を、このチャネル形成のための電界
を助長する方向に分極させておくことで、メモリセルに
対して情報を書き込む際に、より効率良くチャネル（反
転層）を形成することが可能となる。また、逆にチャネ
ルを形成しにくい方向に強誘電体膜１６を分極させた状
態にすると、裏面電極７にチャネルの形成のために必要
な最低限度の大きさの電位が印加された場合においても
チャネルを形成することがない。従って、情報が記憶さ
れているメモリセルに対して再書き込みを禁止した状態
を作ることができる。その他、メモリセルに対する書き
込み方法及び読み出し方法は実施例１に示した方法と同
じ方法を用いて実施することが可能となる。

【００５６】実施例５．次に、この発明の別の実施例を
図１２を用いて説明する。図１２において符号ｆないし
ｊは行及び列方向に配置されたメモリセルの、行方向に
並ぶメモリセルのゲート電極となる電極線であり、この
電極線は行方向に配置されたメモリセルのドレイン領域
を接続している。また、符号ａないしｅは列方向に並
ぶ、メモリセルの裏面電極７となる電極線であり、列方
向に配置されたメモリセルのソース領域２を接続してい
る。これら、ゲート電極となる電極線ｆないしｊ及び裏
面電極となる電極線ａないしｅは、それぞれデコーダ回
路１７ａ、１７ｂに接続されており、このデコーダ回路
１７ａ、１７ｂにおいて複数本の電極線の内の任意の電
極線を選択し、選択した電極線に所定の電位を印加す
る。その他、既に説明のために用いた符号と同一符号は
同一、若しくは相当部分を示すものである。

【００５７】通常、一つのメモリセルに情報を書き込む
場合、電極線ａないしｅとｆないしｊのうちそれぞれ一
本を選択することでこれらの電極線が互いに重畳する位
置に書き込むことが可能となる。この実施例では、複数
本の電極線を同時に選択状態することで、複数個のメモ
リセルを同時に書き換え、消去することについて説明す
る。２行×３列のメモリセル群Ｙの情報を同時に書き換
える場合を考える。この場合、まずデコーダ回路１７ａ
に多重選択信号を入力し、デコーダ回路１７ａを介して
電極線ｂ、ｃ、ｄを選択し、さらに５Ｖの電位を印加す
る。これによってメモリセルのシリコン層からなるチャ
ネル形成領域４にチャネル（反転層）を形成する。次
に、ソース／ドレイン領域２、３に接続された配線１０
ａ、１０ｂ、１１ａ、１１ｂ、１１ｃに０Ｖを印加し、
チャネルの電位も０Ｖとする。その後、デコーダ回路１
７ｂに多重選択信号を入力し、デコーダ回路１７ｂを介
して電極線ｆ、ｇを選択し、メモリセルに“１”の情報
を書き込む場合は５Ｖの電位を、“０”の情報を書き込
む場合は−５Ｖの電位をゲート電極６に印加する。この
ゲート電極に対する電位の印加によってチャネルとゲー
ト電極６の間に電位差が生じて、ゲート誘電体膜５内の
強誘電体が分極し、メモリセル群Ｙの情報が再書き込
み、消去された状態となる。また、デコーダ回路１７
ａ、１７ｂによって全ての裏面電極７、全てのゲート電
極６を選択し、チャネルとゲート電極６間の電位差によ
って、強誘電体を分極させることで、全メモリセルの一
括消去が可能となる。

【００５８】実施例６．次に、この発明の他の実施例に
ついて図１３を参照して説明する。図１３は一つのメモ
リセルのゲート長方向に沿う断面図であり、図において
１はＰ型不純物を含む半導体基板若しくはＴＦＴ（THIN
FILM TRANSISTOR）のＰ型低濃度不純物領域である半導
体領域を示しており、その他、すでに説明に用いた符号
については同一符号は同一、若しくは相当部分を示すも
のである。このように構成されたメモリセルは実施例１
ないし５に示した場合と同様に行及び列方向にマトリク
ス状に配置されゲート電極６となる電極線はデコーダ回
路１７ｂに接続された状態であり、行方向に配置された
メモリセルのドレイン領域３を接続する読み出し時の電
圧印加用配線である配線１０と、列方向に配置されたメ
モリセルのソース領域２を接続する読み出し時の電流引
き抜き線である配線１１がそれぞれ配置されており、こ
のソース領域２を接続する配線１１は電流比較器（セン
スアンプ）１３に接続されている。

【００５９】次に、この図１３に示したメモリセルを用
いた情報の書き込み方法について説明する。まず、
“１”の書き込みの場合、ゲート電極６に５Ｖ程度の電
位を印加し、チャネル形成領域４にチャネル（反転層）
を形成する。その後、ソース／ドレイン領域２、３に対
して０Ｖ程度の電位を印加し、チャネルの電位も０Ｖと
する。このとき、ゲート電極６−チャネル間のゲート誘
電体膜５内の強誘電体膜が電位差によって分極する。こ
のときにはゲート電極６からチャネルに向かって電界を
形成した場合に電界を助長する方向に分極することにな
る。これによって“１”の書き込みができる。“０”の
書き込みの場合は、ゲート誘電体膜５が特定の方向に分
極していない場合のメモリセルトランジスタのしきい値
程度の電位をゲート電極６に印加し、チャネル形成領域
４にチャネルを形成する。その後、ソース／ドレイン電
極２、３にゲート電極６に印加されている電位よりも５
Ｖ程度大きい電位を印加し、チャネルの電位もソース／
ドレイン領域２、３の電位と同様の電位とする。このと
きにゲート電極６とチャネル間の電位差によってゲート
誘電体膜５内の強誘電体が分極し、この場合はゲート電
極６からチャネルに向かって電界をかけたときに、電界
の強さを打ち消す方向に分極することになる。これによ
って“０”の書き込みが可能となる。

【００６０】次に、このメモリセルに記憶された情報の
読み出しについて述べる。まず、読み出す対象となるメ
モリセルのゲート電極６に接続されたワード線（電極
線）に、チャネルが形成可能となる程度の電位を印加
し、次に、ソース／ドレイン領域２、３間に電界を与え
る。このとき、メモリセルに“１”が記憶されていた場
合は、ゲート電極６からチャネルに向かう電界を助長す
る方向に強誘電体の分極が働いているために、チャネル
が形成された状態は保たれ、ソース領域２からメモリセ
ルの読み出し電流が流れる。これを電流比較器（図示せ
ず）において基準電流よりも大きいか小さいかを比較
し、読み出し電流が基準電流よりも大きいことを検知し
て、情報“１”を出力することが可能となる。次に、メ
モリセルに“０”が記憶されていた場合は、上記の場合
と同様に、ゲート電極６にしきい値程度の電位を印加し
てチャネルを形成しても、ゲート電極６からチャネルに
向かう電界を打ち消すように強誘電体の分極が働いてい
るために、チャネル形成領域４のチャネルの形成は妨げ
られ、ソース／ドレイン領域２、３間に電界を印加した
場合においても電流は流れず、ソース領域２に流れる電
流は０Ａである。これを電流比較器において基準電流よ
りも大きいか小さいかを比較し、読み出し電流が基準電
流よりも小さいことを検知して、情報“０”を出力する
ことが可能となる。

【００６１】また、実施例２において既に説明した場合
と同様に、メモリセル内の強誘電体の分極の強さと方向
を調整することによって、多値情報を記憶することも可
能であり、この場合はゲート電極６には通常の書き込み
と同様にメモリセルトランジスタのしきい値程度の大き
さの電位を印加し、チャネルを形成し、その後、ソース
／ドレイン領域２、３に対して印加する電位を調整する
ことでゲート電極６−チャネル間にかかる電界の強さを
数段階とすることが可能である。また、多値情報の読み
出しでは、実施例２と全く同様に行うことが可能であ
る。

【００６２】

【発明の効果】以上のように、この発明によれば、強誘
電体膜を有するゲート誘電誘電体膜のメモリセルの裏面
電極を形成したことにより、反転層の形成が容易とな
り、ソース／ドレイン領域に印加する電位とゲート電極
に印加する電位をそれぞれ調整することでチャネルとゲ
ート電極間の電位差の調整の裕度が大きくなるという効
果がある。

【００６３】さらに、この発明によれば、裏面電極と第
一の導電型の半導体領域と間に強誘電体膜を含む絶縁膜
を形成したことによって、絶縁膜内の強誘電体を反転層
を形成を容易にする方向に分極させておくことで、書き
込みの際の裏面電極に印加する電位を小さくできる、若
しくは反転層の形成を確実に行うことが可能となる。

【００６４】また、この発明によれば、複数個のメモリ
セルの裏面電極を接続する配線（電極線）と、複数個の
メモリセルのゲート電極を接続する配線（電極線）が平
行に配置されないようにすることで、２つの配線が重畳
する位置にメモリセルを形成することが可能となり、効
率良くメモリセルを配置し、所定の範囲内に、多くのメ
モリセルを配置することが可能となる。

【００６５】さらに、この発明によれば、一つのメモリ
セルトランジスタにおいて、メモリセルのゲート電極を
接続する配線と、ゲート電極を接続する配線とが平行に
配置されないようにし、さらに二つの配線が重畳する位
置を介してソース／ドレイン領域を上記の二つの配線が
配置されていない方向に伸びるように形成することで、
ソース／ドレイン領域上にコンタクトを形成することが
容易になり、また、効率良くメモリセルを配置でき、半
導体装置の集積度を上げることが可能となる。

【００６６】また、この発明によれば、ゲート電極を接
続する配線と裏面電極を接続する配線とを互いに直交す
る方向に配置することで、メモリセルを効率良く配置す
ることが可能であり、半導体装置の集積度を上げること
が可能となる。

【００６７】また、この発明によれば、二つのメモリセ
ルに相補的な情報をそれぞれ記憶させて、一方のメモリ
セルに記憶させた情報を、他のメモリセルに記憶させた
情報を読み出す際の基準電流として用いることができ、
正確な情報の検知が可能となる。

【００６８】また、この発明によれば、メモリセル内の
反転層の電位をソース／ドレイン領域の電位と同じ電位
とし、反転層の電位とゲート電極の電位との電位差によ
ってゲート誘電体膜内の強誘電体膜を分極させ、情報を
記憶させることが可能となる。

【００６９】さらに、この発明によれば、反転層の電位
とゲート電極の電位との電位差が複数の値を取り得るも
のとすることで、強誘電体膜の分極状態が複数になるよ
うにし、一つのメモリセルが多くの情報を記憶できるよ
うにすることが可能である。

【００７０】さらに、この発明によれば、ゲート電極に
所定の大きさの電位を印加することで、ゲート電極から
反転層に向かう電界を助長する方向に強誘電体膜が分極
した状態かどうかによってソース／ドレイン領域間に流
れる電流と基準電流を比較し、メモリセルに記憶されて
いる情報を検知することが可能となる。

【００７１】また、この発明によれば、裏面電極に電位
を印加することで第一の導電型の半導体領域に反転層を
形成することが可能であり、ソース／ドレイン領域に印
加する電位、つまりチャネルの電位とゲート電極に印加
する電位の電位差の微妙な調整を正確に行うことが可能
になる。

【００７２】さらに、この発明によれば、ゲート誘電体
膜内の強誘電体膜の分極状態をチャネルの電位とゲート
電極の電位との電位差を微妙に調整することが可能にな
ったことに伴って、分極状態を複数段階に設定し、多く
の種類の内の一つの情報を記憶させることが可能とな
る。これによって、同じ数のメモリセルを持つ従来の半
導体装置に対し、この発明による半導体装置では、保持
できる情報量が増加する。

【００７３】また、この発明によれば、ソース／ドレイ
ン領域はＮ型の不純物を含む半導体領域をソース／ドレ
イン領域とし、Ｐ型の不純物を含む半導体領域をチャネ
ル領域とする半導体装置においては、裏面電極に正の電
位を印加することで反転層の形成を容易に行うことがで
き、メモリセルの情報の書き込みを正確に行うことが可
能になる。

【００７４】さらに、この発明によれば、ソース／ドレ
イン領域はＰ型の不純物を含む半導体領域をソース／ド
レイン領域とし、Ｎ型の不純物を含む半導体領域をチャ
ネル領域とする半導体装置においては、裏面電極に正の
電位を印加することで反転層の形成を容易に行うことが
でき、メモリセルの情報の書き込みを正確に行うことが
可能になる。

【００７５】また、この発明によれば、複数のメモリセ
ルのゲート電極を接続する電極線と複数のメモリセルの
裏面電極を接続する電極線を選択的に所定の電位とする
ことで、情報を書き換えるメモリセルの位置を指定する
ことが可能となる。

【００７６】さらに、この発明によれば、情報を書き換
えるメモリセルの指定の際に複数本の電極線を選択的に
所定の電位とすることで多くのメモリセルを指定するこ
とが可能となり、一括に多くのメモリセルの情報を書き
換えることが可能となる。

【００７７】また、この発明によれば、２個のメモリセ
ルに対して相補的な情報をそれぞれ書き込むようにした
ことで、このメモリセルの情報を読み出す際に、一方の
メモリセルの読み出し電流を基準電流とし、他方のメモ
リセルの読み出し電流がどのような大きさになっている
かどうかによってメモリセルが記憶する情報を検知する
ことが可能となり、２値を記憶するメモリセルの場合、
“０”、“１”の情報となる読み出し電流の中間値を基
準電流とすることが一般的であるが、相補的な情報を記
憶する方のメモリセルの読み出し電流を基準電流とする
ため、読み出し電流と基準電流との差が大きくなり、情
報の検知が容易になるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体装置のメモ
リセルを示す断面図である。

【図２】この発明の一実施例の半導体装置の平面図で
ある。

【図３】この発明の一実施例の半導体装置の平面図で
ある。

【図４】この発明の一実施例の半導体装置の断面図で
ある。

【図５】この発明の一実施例による半導体装置の制御
方法を示す図である。

【図６】この発明の一実施例による半導体装置の制御
方法を示す図である。

【図７】この発明の実施例２を説明するために必要な
図である。

【図８】この発明の実施例２を説明するために必要な
図である。

【図９】この発明の実施例２を説明するために必要な
図である。

【図１０】この発明の実施例３の半導体装置の平面図
である。

【図１１】この発明の実施例４の半導体装置の断面図
である。

【図１２】この発明の実施例５の半導体装置の平面図
である。

【図１３】この発明の実施例６の半導体装置の断面図
である。

【図１４】従来の半導体装置を示す図。

【図１５】従来の半導体装置を示す図。

【符号の説明】

１半導体領域２、３ソース／
ドレイン領域４チャネル形成領域５ゲート誘電
体膜６ゲート電極７裏面電極８絶縁膜９接続部１０、１１配線１２基準電流１３電流比較器１４ａフィー
ルド酸化膜１４ｂ絶縁膜１５ａ〜１５ｅＰチャネルトランジスタ１５ｆ〜１５ｊＮチャネルトランジスタ１６強誘電体膜１７ａ、１７ｂ
デコーダ回路１０１Ｎ型半導体基板１０２、１０３
Ｐウェル領域１０４Ｎウェル領域１０５、１０６
電極１０７、１０８強誘電体膜１０９、１１０、１１１Ｎ型高濃度不純物領域１１２、１１３、１１４Ｐ型高濃度不純物領域１１５入力端子１１６出力端
子１１７、１１８、１１９トランジスタ１２０Ｎ型抵抗１２１Ｐ型抵
抗ＷＬワード線ＢＬビット線／ＢＬ相補ビット線

Claims

【特許請求の範囲】

【請求項１】チャネル領域となる第一の導電型の半導
体領域、上記第一の導電型の半導体領域の両端に形成さ
れたソース／ドレイン領域となる第二の導電型の半導体
領域、上記第一の導電型の半導体領域の一主面上に形成
された強誘電体膜を含むゲート誘電体膜、上記強誘電体
膜上に形成されたゲート電極、上記第一の導電型の半導
体領域の他の主面の上記ゲート電極に対向する位置に絶
縁膜を介して形成された裏面電極を含むメモリセルを備
えたことを特徴とする半導体装置。
【請求項２】他の主面と裏面電極間に介在させた絶縁
膜は強誘電体膜を含むことを特徴とする請求項１記載の
半導体装置。
【請求項３】ゲート電極と裏面電極は帯状に形成され
たものであり、両電極は互いに異なる方向に延在配置さ
れたことを特徴とする請求項１または２記載の半導体装
置。
【請求項４】ゲート電極と裏面電極は帯状に形成され
たものであり、両電極は互いに異なる方向に延在配置さ
れ、且つ一つのメモリセルに形成されたソース領域とド
レイン領域は、ゲート電極及び裏面電極の延在方向と異
なる方向に配置されたことを特徴とする請求項１ないし
３のいずれか一項記載の半導体装置。
【請求項５】ゲート電極と裏面電極は帯状に形成され
たものであり、両電極は互いに異なる方向に延在配置さ
れ、且つメモリセルのゲート電極と裏面電極が重畳する
位置において、それぞれの電極の延在方向がなす角が直
角であることを特徴とする請求項１ないし４のいずれか
一項記載の半導体装置。
【請求項６】行及び列方向に配置された複数個のメモ
リセル、上記複数個のメモリセルのソース若しくはドレ
イン領域同士を接続する複数本の第一の配線と、上記複
数個のメモリセルのドレイン領域若しくはソース領域同
士を接続し、第一の配線が伸びる方向と異なる方向に配
置された複数本の第二の配線、上記第一、若しくは第二
の配線のいずれか一方の隣接する２本の配線に接続され
たセンスアンプを備えたことを特徴とする請求項１ない
し５のいずれか一項記載の半導体装置。
【請求項７】チャネル領域となる第一の導電型の半導
体領域の一主面上に強誘電体膜を含むゲート誘電体膜を
介して形成されたゲート電極に所定の電位を印加する第
一のステップ、上記第一の導電型の半導体領域の両端に
接して形成されたソース／ドレイン領域となる第二の導
電型の半導体領域の電位を所定の電位とする第二のステ
ップ、上記第一の導電型の半導体領域の電位を上記第二
の半導体領域の電位と同じ電位とする第三のステップ、
上記ゲート電極の電位と上記第一の導電型の半導体領域
の電位との電位差によって強誘電体膜を分極させる第四
のステップを含むことを特徴とする半導体装置の制御方
法。
【請求項８】第四のステップは強誘電体を複数の分極
状態のいずれか一つの状態とすることを特徴とする請求
項７記載の半導体装置の制御方法。
【請求項９】ゲート電極に所定の電位を印加する第五
のステップ、ソース／ドレイン電極間に流れる電流値を
検知する第六のステップを含むことを特徴とする請求項
７または８記載の半導体装置の制御方法。
【請求項１０】一主面と他の主面が形成されたチャネ
ル領域となる第一の導電型の半導体領域の他の主面下に
絶縁膜を介して形成された裏面電極に所定の電位を印加
し、第一の導電型の半導体領域に反転層を形成する第一
のステップ、上記第一の導電型の半導体領域の両端に接
して形成されたソース／ドレイン領域となる第二の導電
型の半導体領域に所定の電位を印加し、反転層の電位を
ソース／ドレイン領域の電位と同電位とする第二のステ
ップ、上記第一の導電型の半導体領域の一主面上に強誘
電体膜を含むゲート誘電体膜を介して形成されたゲート
電極に任意の大きさの電位を印加し、ゲート電極の電位
と反転層の電位との電位差によってゲート誘電体膜内の
強誘電体膜を分極させる第三のステップを含むことを特
徴とする半導体装置の制御方法。
【請求項１１】第三のステップにおいて、強誘電体膜
は複数の分極状態を取り得ることを特徴とする請求項１
０記載の半導体装置の制御方法。
【請求項１２】第一の導電型の半導体領域はＰ型不純
物を含み、ソース／ドレイン領域はＮ型不純物を含み、
第一のステップにおいては裏面電極に正の電位を印加
し、第三のステップにおいては正、若しくは負の電位を
印加することを特徴とする請求項１０または１１記載の
半導体装置の制御方法。
【請求項１３】第一の導電型の半導体領域はＮ型不純
物を含み、ソース／ドレイン領域はＰ型不純物を含み、
第一のステップにおいては裏面電極に負の電位を印加
し、第三のステップにおいては負、若しくは正の電位を
印加することを特徴とする請求項１０または１１記載の
半導体装置の制御方法。
【請求項１４】行及び列方向に配置されたメモリセル
の内、行若しくは列方向に配置されたメモリセルの一主
面と他の主面を持つ第一の導電型の半導体領域の他の主
面下に絶縁膜を介して形成された裏面電極を接続する複
数本の第一の電極線の内、所定本数を選択的に所定の電
位とし、第一の導電型の半導体領域に反転層を形成する
第一のステップ、列若しくは行方向に配置されたメモリ
セルの第一の導電型の半導体領域の一主面上に強誘電体
膜を含むゲート誘電体膜を介して形成されたゲート電極
を接続する複数本の第二の電極線の内、所定本数を選択
的に所定の電位とする第二のステップ、上記第一の導電
型の半導体領域の両端に接して形成された第二の導電型
の半導体領域に所定の電位を印加し、第一の導電型の半
導体領域に形成された反転層の電位も第二の導電型の半
導体領域の電位と同電位とする第三のステップ、選択的
に所定の電位を印加された第一の電極線と第二の電極線
が互いに重畳する位置にあるメモリセルのゲート誘電体
膜内の強誘電体膜をゲート電極の電位と反転層の電位と
の電位差によって分極させる第四のステップを含むこと
を特徴とする半導体装置の制御方法。
【請求項１５】第二、第三のステップにおいて選択状
態とする第一、若しくは第二の電極線は複数本であるこ
とを特徴とする請求項１４記載の半導体装置の制御方
法。
【請求項１６】行及び列方向に配置された複数個のメ
モリセルの内、列方向に隣接して並んだ２つのメモリセ
ルの第一の導電型の半導体領域の一主面上に形成された
ゲート誘電体膜は一方の強誘電体膜が分極する方向は他
の強誘電体膜が分極する方向の相補的な方向であり、上
記のメモリセルの行方向に配置されたメモリセルの上記
第一の導電型の半導体領域上にゲート誘電体膜を介して
形成されたゲート電極を接続し、行方向に延在する電極
線に所定の電位を印加する第一のステップ、上記第一の
導電型の半導体領域の両端に接して形成されたソース／
ドレイン領域となる第二の導電型の半導体領域のソース
領域とドレイン領域間に電界を形成する第二のステッ
プ、上記列方向に隣接して並んだ２つのメモリセルのソ
ース領域に接続された２本の配線が接続された電流比較
器において、一方のメモリセルのソース領域から流れる
電流と他方の相補的な方向に強誘電体膜が分極するメモ
リセルのソース領域から流れる電流を比較し、一方のメ
モリセルに記憶された情報を検知する第三のステップを
含むことを特徴とする半導体装置の制御方法。